FR2713034A1 - Circuit de récupération d'horloge à oscillateurs appariés. - Google Patents

Abstract

Le circuit comprend un premier et un second oscillateurs commandés en tension (4, 14) ayant des caractéristiques identiques. Le premier oscillateur (4) est incorporé dans une boucle de synthèse de fréquence (3) de manière à osciller, en réponse à une première tension de commande (V1 ), à une fréquence égale à une fréquence de référence multipliée par un nombre N. Le second oscillateur commandé en tension (14) est incorporé dans une boucle de poursuite de phase (13) qui, lorsqu'elle est activée, asservit sa phase d'oscillation par rapport à celle du signal de données reçu (SD). Le second oscillateur (14) délivre le signal d'horloge récupérée (CLK2 ). Un comparateur (20) détermine si la fréquence du second oscillateur (14) divisée par N vérifie la condition de ne s'écarter de la fréquence de référence que d'au plus une valeur limite prédéterminée. La boucle de poursuite de phase (13) est activée uniquement lorsque ladite condition est vérifiée, et la première tension de commande (V1 ) est adressée à l'entrée de commande du second oscillateur lorsque ladite condition n'est pas vérifiée.

Description

CIRCUIT DE RECUPERATION D'HORLOGE A OSCILLATEURS APPARIES

La présente invention concerne un circuit de récupération d'horloge pour synchroniser la réception d'une

transmission numérique série.

Pour la transmission synchrone (voire asynchrone) d'un signal numérique de données en série, l'unité émettrice comporte un générateur de signal d'horloge série utilisé pour le codage et la sérialisation des données. Afin de synchroniser correctement le décodage et la désérialisation des données reçues, l'unité réceptrice doit également comporter un générateur de signal d'horloge, dont la valeur de la fréquence soit une image fidèle du débit réel en ligne sur le canal de transmission. Le générateur de signal d'horloge de l'unité réceptrice comprend une boucle à phase asservie (PLL) dont l'oscillateur commandé en tension fournit un signal d'horloge reproduisant la fréquence du débit du signal de données reçu. Le plus souvent, le codage des données est de type NRZ ou NRZI qui, outre l'avantage de produire un signal ayant une bande passante utile minimale et une valeur moyenne en ligne stable, procure une densité de transitions importante pour faciliter l'asservissement en phase à la réception. Mais il peut subsister des séquences pendant lesquelles le signal reçu présente peu de transitions, rendant l'asservissement en phase à la réception très difficile voire impossible. La plage de capture de cet asservissement étant alors directement proportionnelle à la densité de transitions du signal de données reçu, on constate qu'il est nécessaire que l'oscillateur commandé en tension oscille à une fréquence

initiale très voisine de celle à extraire.

On sait qu'il est difficile de réaliser un oscillateur commandé en tension ayant des caractéristiques spécifiées avec un haut degré de précision. Les variations résultant du procédé de fabrication et les variations de température en service introduisent une incertitude quant aux valeurs précises des paramètres caractéristiques. En revanche, les techniques d'intégration permettent de réaliser dans un même circuit intégré deux oscillateurs

ayant des caractéristiques très voisines.

Ce principe bien connu a déjà été exploité pour réaliser des circuits de récupération d'horloge à l'aide de deux oscillateurs intégrés et identiques, selon la technique du maître et de l'esclave. Par exemple, l'article "A BiCMOS Receive/Transmit PLL Pair for Serial Data Communication" de B.L. Thompson et H.S. Lee, paru dans Proc. of the IEEE

Custom Integrated Circuits Conference, 1992, pages 29.6.1-

29.6.5, décrit un circuit comportant un oscillateur maître et un oscillateur esclave appariés. L'oscillateur maître fait partie d'une boucle de synthèse de fréquence. Sa fréquence de sortie, divisée par N, est comparée à une fréquence de référence fournie par un quartz. La tension de commande de l'oscillateur maître est obtenue par filtrage passe-bas du signal représentant la différence des fréquences comparées. L'oscillateur esclave fait partie d'une boucle de poursuite de phase. La phase de son signal de sortie est comparée à celle du signal de données reçu. La différence des phases comparées est soumise à un filtrage

passe-bas pour fournir une tension de correction fine.

Cette tension de correction fine est superposée à la tension de commande de l'oscillateur maître pour former la tension de commande de l'oscillateur esclave. Le signal de sortie de l'oscillateur esclave constitue le signal d'horloge

récupérée.

Un inconvénient du circuit de récupération d'horloge ci-dessus est que le fait d'appliquer en permanence la tension de commande de l'oscillateur maître à l'entrée de l'oscillateur esclave induit des fluctuations de phase dans le signal d'horloge récupérée. En effet, le comparateur de la boucle de synthèse de fréquence est de type "phase/fréquence" et génère à l'équilibre des impulsions parasites (glitchs) à la fréquence de référence du quartz qui, même intégrées par le filtre de boucle, modulent la fréquence d'horloge restituée. Cet inconvénient est particulièrement sensible aux hautes fréquences de transmission (typiquement supérieures à 100 MHz), et

détériore la gigue de phase (jitter) de l'horloge récupérée.

Un but de l'invention est de proposer un circuit de récupération d'horloge qui réponde mieux que ceux antérieurement connus aux exigences de la pratique,

notamment dans le domaine des hautes fréquences.

L'invention propose ainsi un circuit de récupération d'horloge pour synchroniser la réception d'un signal de données en série, comprenant un premier et un second oscillateurs commandés en tension ayant des caractéristiques sensiblement identiques, dans lequel le premier oscillateur commandé en tension est incorporé dans une boucle de synthèse de fréquence de manière à osciller, en réponse à une première tension de commande, à une fréquence prédéterminée égale à une fréquence de référence fournie par un oscillateur de référence multipliée par un nombre N, et le second oscillateur commandé en tension est incorporé dans une boucle de poursuite de phase qui, lorsqu'elle est activée, asservit la phase d'oscillation du second oscillateur commandé en tension par rapport à celle du signal de données reçu, le signal de sortie du second oscillateur commandé en tension constituant le signal d'horloge récupérée, caractérisé en ce qu'il comprend en outre des moyens de comparaison pour déterminer si la fréquence d'oscillation du second oscillateur commandé en tension divisée par N vérifie la condition de ne s'écarter de la fréquence de référence que d'au plus une valeur limite prédéterminée, et des moyens de commutation commandés par les moyens comparaison pour activer la boucle de poursuite de phase uniquement lorsque ladite condition est vérifiée, et pour adresser la première tension de commande à l'entrée de commande du second oscillateur commandé en tension

uniquement lorsque ladite condition n'est pas vérifiée.

Tant que la fréquence d'horloge récupérée ne dévie pas trop de la fréquence désirée, égale à N fois la fréquence de référence, la boucle de poursuite de phase est opérationnelle pour ajuster finement la phase et la fréquence du signal d'horloge récupérée sur celles du signal de données. En cas d'écart notable détecté par les moyens de comparaison, une commutation est opérée: le second oscillateur reçoit la tension de commande du premier. Comme, de son côté, la boucle de synthèse de fréquence est asservie en permanence sur la fréquence désirée, la commutation a pour effet de faire revenir la boucle de poursuite de phase vers cette fréquence. Un tel écart donnant lieu à une commutation de boucle peut être dû au fait que le second oscillateur n'est pas bien positionné soit au démarrage du processus de synchronisation de la réception, soit immédiatement après une coupure sur le canal de transmission, entraînant l'absence subite du signal de données série et donc le décrochage puis la dérive de la fréquence de l'oscillateur de la boucle de poursuite. Le premier cas correspond à l'initialisation normale du circuit qui, ici, s'effectue en deux temps: d'abord un réglage de la fréquence pendant que le second oscillateur reçoit la tension de commande du premier puis, après commutation, un réglage fin de la fréquence et de la phase du signal d'horloge récupérée sous l'action de la boucle de poursuite de phase. Dans le second cas, la commutation des boucles permet d'éviter une dérive excessive de la fréquence d'horloge récupérée et, lorsque l'émission du signal de données série est de nouveau effective, la boucle de poursuite de phase peut être rapidement opérationnelle pour

se recaler sur la phase du signal de données.

Dans le régime normal de réception, la tension de commande élaborée par la boucle de synthèse de fréquence n'est pas adressée à l'entrée du second oscillateur commandé en tension. Et lors d'une commutation de boucles, la fréquence d'horloge récupérée revient très rapidement proche de la fréquence désirée, de sorte que la première tension de commande ne reste que peu de temps adressée à l'entrée du second oscillateur. Les problèmes de bruit et de gigue de phase additionelle rencontrés dans des circuits antérieurs comme exposé plus haut sont donc écartés dans une large mesure. En outre, lorsque la boucle de poursuite de phase est active, elle n'interagit pas directement avec la boucle de synthèse de fréquence. Cela minimise les problèmes de diaphonie et améliore en conséquence les performances du circuit. Le circuit de récupération d'horloge selon l'invention a encore pour avantages de garantir que la fréquence de synchronisation n'est pas erronée, notamment n'est pas une fréquence harmonique de la fréquence désirée, d'avoir un temps d'acquisition court, et de fonctionner correctement indépendamment des variations de température ou

des variations résultant du procédé de fabrication.

Lorsque le circuit de récupération d'horloge fait partie d'une unité émettrice et réceptrice, il peut également générer le signal d'horloge pour l'émission depuis cette unité. Celui-ci est alors constitué par le signal de sortie de l'oscillateur commandé en tension de la boucle de

synthèse de fréquence.

D'autres particularités et avantages de la présente

invention apparaîtront à la lecture de la description ci-

après d'un exemple de réalisation non limitatif, en référence aux dessins annexés, dans lesquels: - la figure 1 est un schéma d'un exemple de circuit de récupération d'horloge selon l'invention: et - la figure 2 à 4 sont des schémas de comparateurs

utilisables dans le circuit de la figure 1.

L'invention est décrite ci-après dans son

application à la transmission numérique série bidirec-

tionnelle. L'invention n'est pas dépendante du format de transmission (FDDI,ATM...) ou du mode de propagation des signaux de données. Elle concerne la production des signaux d'horloge CLK1, CLK2 à haute fréquence (fc typiquement supérieure à 100 MHz) qui cadencent l'émission et la

réception des signaux de données en série.

En référence à la figure 1, ces signaux d'horloge CLK1 et CLK2 sont respectivement délivrés par un premier oscillateur commandé en tension 4 et par un second oscillateur commandé en tension 14. Ces oscillateurs 4,14 sont réalisés dans un même circuit intégré, par exemple en silicium, de même que les autres éléments du circuit de récupération d'horloge. Lors de la fabrication du circuit intégré, on réalise les oscillateurs 4,14 au cours des mêmes étapes de procédé, de façon qu'ils aient des caractéristiques électriques aussi proches que possible. On sait que l'adaptation des caractéristiques obtenue de cette

manière peut être excellente.

Le premier oscillateur 4 est incorporé dans une boucle de synthèse de fréquence 3 qui comporte en outre un circuit 5 de division par N, un comparateur de phases et de fréquences 6 et un filtre intégrateur 7. Le circuit 5 reçoit le signal de sortie de l'oscillateur 4, et divise sa fréquence par un nombre N. Le signal binaire de sortie SN1

du circuit 5 est adressé à une entrée du comparateur 6.

L'autre entrée du comparateur 6 reçoit un signal binaire de référence SR fourni par un oscillateur à cristal 10. Le signal SR a une fréquence de référence fR bien définie,

fixée par le cristal.

Pour les quartz couramment utilisés, la fréquence

de référence fR est typiquement de l'ordre de 20 à 30 MHz.

La valeur du nombre N est choisie comme le rapport fc/fR entre la fréquence de transmission et la fréquence de référence. Le comparateur de phases et de fréquences 6 a par exemple la constitution schématisée sur la figure 2. Il délivre deux signaux binaires de sortie U1, D1, représentatifs de la différence de fréquence et de phase entre les signaux SN,, SR reçus sur ses deux entrées. Le comparateur 6 comporte deux portes NI à deux entrées 31, 32, recevant respectivement les signaux d'entrée SR et SN1 sur l'une de leurs entrées, et deux portes NI à trois entrées 33, 34, délivrant respectivement les signaux de sortie U1 et Dl. La sortie de la porte NI 33 est reliée à l'autre entrée de la porte NI 31, et la sortie de la porte NI 31 est reliée à une entrée de la porte NI 33. La sortie de la porte NI 34 est reliée à l'autre entrée de la porte NI 32, et la sortie

de la porte NI 32 est reliée à une entrée de la porte NI 34.

Le comparateur 6 comporte également deux bascules de type RS 36, 37, dont les entrées R sont respectivement reliées aux sorties des portes NI 31, 32. La sortie Q de la bascule RS 36 est reliée d'une part à une autre entrée de la porte NI 33, et d'autre part à une entrée d'une porte NI à quatre entrées 38. La sortie Q de la bascule RS 37 est reliée d'une part à une autre entrée de la porte NI 34, et d'autre part à une autre entrée de la porte NI 38. Les deux autres entrées de la porte NI 38 sont respectivement reliées aux sorties des portes NI 31 et 32. La sortie de la porte NI 38 est reliée à la troisième entrée de la porte NI 33, à la troisième entrée de la porte NI 34, et aux entrées S des bascules RS 36, 37. Le comparateur 6 est sensible sur les fronts montants des signaux d'entrée SR et SNl, et les sorties U1 et D1 sont actives à l'état haut. Si le signal SR a une fréquence plus grande que celle du signal SN1, seule la sortie U, est active, la sortie D1 restant en permanence à 0. Dans ce cas, U1 est mise à l'état haut sur un front montant de SR et remise à l'état bas sur un front montant de SN1. Dans le cas contraire, le circuit étant symétrique, seule la sortie D1 est active. Lorsque les deux signaux d'entrée SR et SN1 sont à la même fréquence et en phase, les

deux signaux de sortie U1 et Dl sont inactifs à l'état bas.

Comme le montre la figure 1, les signaux de sortie U1, D1 du comparateur 6 sont utilisés pour commander des générateurs de courant 39, 40. Dans le cas o le gain de l'oscillateur 4 est par exemple négatif, le générateur 39 est monté en série avec une résistance 41 entre des bornes d'alimentation positive et négative du circuit, et conduit un courant déterminé lorsque U1 est actif, de manière à diminuer la tension sur l'entrée positive du filtre intégrateur 7, pour augmenter la fréquence du signal binaire SN1 lorsque U1 = 1. De même, le générateur 40 est monté en série avec une résistance 42 entre les bornes d'alimentation, et conduit le même courant lorsque D1 est actif, de manière à diminuer la tension sur l'entrée négative du filtre intégrateur 7 pour réduire la fréquence

du signal binaire SN1 lorsque D1 = 1.

La constitution du filtre intégrateur 7 est illustrée sur la figure 1. Il comporte un amplificateur différentiel 44 dont l'entrée positive est reliée à la sortie du générateur 39 par l'intermédiaire d'une résistance de charge 45, et dont l'entrée négative est reliée à la sortie du générateur 40 par l'intermédiaire d'une résistance

de charge 46 de même valeur ohmique que la résistance 45.

L'entrée positive de l'amplificateur 44 est également reliée à la borne d'alimentation positive par l'intermédiaire d'une résistance 47 et d'un condensateur 48 montés en série. La sortie de l'amplificateur 44, qui délivre la tension de commande V1 de l'oscillateur 4, est reliée à son entrée négative par l'intermédiaire d'une résistance 49 et d'un condensateur 50 de rétroaction, qui ont respectivement les mêmes caractéristiques que la résistance 47 et le

condensateur 48.

Ainsi, la boucle de synthèse de fréquence 3 produit un signal d'horloge d'émission CLK, dont la fréquence fc est

stable, égale à N fois la fréquence de référence fR.

Le second oscillateur 14 est incorporé dans une boucle de poursuite de phase 13 qui comporte en outre un comparateur de phases 16, et un filtre intégrateur 17. Le comparateur 16 a deux entrées qui reçoivent respectivement le signal binaire de sortie S2 de l'oscillateur 14, et un signal SD obtenu par prétraitement du signal de données SD reçu par le circuit. Dans l'exemple représenté, le signal de données SD est au format NRZ, et il est prétraité au moyen d'un différentiateur 55 et d'un redresseur 56, de façon que le signal SD' adressé à l'entrée du comparateur 16 comporte une impulsion de tension positive à chaque front montant ou

descendant du signal SD.

Un schéma de principe du comparateur de phases 16 est représenté sur la figure 3. Il comporte une porte inverseuse 61 dont l'entrée reçoit le signal de sortie S2 de l'oscillateur 14, et dont la sortie est reliée à une borne d'un commutateur 62. L'autre borne du commutateur 62 fournit un signal de sortie U2 du comparateur. Le comparateur 16 comporte également une porte non inverseuse 63, dont l'entrée reçoit le signal de sortie S2 de l'oscillateur 14, et dont la sortie est reliée à une borne d'un commutateur 64. L'autre borne du commutateur 64 fournit un signal de sortie D2 du comparateur. Les commutateurs 62 et 64 sont commandés par le signal de données SD', de manière à être fermés uniquement lorsque SD = 1. Ainsi, le signal de sortie U2 est à l'état logique 1 uniquement lorsque S2 = 0 et SD' = 1, et le signal de sortie D2 est à l'état logique 1 uniquement lorsque S2 = SD* = 1. L'écart de phase entre S2 et SD est proportionnel à la différence de rapport

cyclique entre U2 et D2.

Le filtre intégrateur 17 de la boucle de poursuite de phase 13 est identique à celui 7 de la boucle de synthèse

de fréquence 3, et il présente les mêmes caractéristiques.

Le circuit de charge du filtre 17 (générateur de courant 69 commandé par le signal de sortie U2 du comparateur 16 et associé à une résistance 71; générateur de courant 70 commandé par le signal de sortie D2 du comparateur 16 et associé à une résistance 72) est également identique à celui du filtre intégrateur 7 de l'autre boucle (générateurs 39, et résistances 41,42). Néanmoins, deux commutateurs 21, 22 sont présents en amont du filtre 17. Le commutateur 21 est intercalé entre le générateur de courant 69 et la résistance de charge de l'entrée positive de l'amplificateur différentiel du filtre 17. Le commutateur 22 est intercalé entre le générateur de courant 70 et la résistance de charge de l'entrée négative de l'amplificateur différentiel du

filtre 17.

Les commutateurs 21, 22 sont commandés par un signal binaire de sélection SP, de manière à être fermés lorsque SP = 1, et ouverts lorsque SP = 0. La sortie du filtre intégrateur 17, qui est à une tension V2, est reliée à l'entrée de commande de l'oscillateur 14. Un commutateur 23 est également monté entre les sorties respectives des filtres intégrateurs 7 et 17. Ce commutateur 23 est commandé par le complément logique du signal SP, fourni par un

inverseur 24.

Ainsi, lorsque SP = 1, la boucle de poursuite de phase 13 est activée (commutateur 21 et 22 fermés), et les sorties des deux filtres intégrateurs 7, 17 sont isolées l'une de l'autre (commutateur 23 ouvert). A l'inverse, lorsque SP = 0, la boucle de poursuite de phase 13 est désactivée (commutateur 21 et 22 ouverts), et la tension de commande V1 fournie par le filtre intégrateur 7 de la boucle de synthèse de fréquence est adressée à l'entrée de commande

de l'oscillateur 14 (commutateur 23 fermé).

Le signal de sortie du second oscillateur 14 est également adressé à l'entrée d'un autre circuit 15 de division par N qui a une constitution identique à celle du circuit 5. Le signal de sortie du circuit 15 est adressé à une entrée d'un comparateur de fréquences 20. L'autre entrée du comparateur 20 est reliée à l'oscillateur de référence 10 pour recevoir le signal de référence SR. Le comparateur 20 détermine l'écart de fréquence entre les signaux reçus sur ses deux entrées. Si cet écart, en valeur absolue, dépasse un seuil prédéterminé fs, le comparateur 20 met le signal de sélection SP dans l'état SP = 0 pour que le commutateur 23 adresse la tension V1 à l'entrée de commande du second oscillateur 14. Si en revanche l'écart reste inférieur au seuil fs, le comparateur 20 met le signal de sélection SP dans l'état SP = 1 pour activer la boucle de poursuite de

phase 13.

Ainsi, lorsque la fréquence du signal d'horloge CLK2 est comprise entre N(fR - fs) et N(fR + f$) la boucle de poursuite de phase 13 est opérationnelle (V2 commande l'oscillateur 14). Et lorsque la fréquence du signal CLK2 s'écarte d'au moins Nfs par rapport à la fréquence désirée NfR, la tension de commande V1 force l'oscillateur 14 à revenir vers la fréquence désirée. On garantit ainsi que l'oscillateur 14 reste à la bonne fréquence tout en

minimisant les interactions entre les deux boucles 3,13.

La valeur du seuil de fréquence fs est principalement fonction des caractéristiques dynamiques (plage de capture) de la boucle de poursuite de phase 13. L'écart maximal tolérable entre fR et fs ([fR - fs] en valeur absolue) doit en toute circonstance rester inférieur ou égal à la plage de

capture minimale possible de l'asservissement de phase 13.

Cet écart peut être très faible et est typiquement de l'ordre de quelques pourcents de la fréquence de référence fR- Les condensateurs du filtre de boucle 17 jouent un rôle de mémorisation lors des transitions du signal SP de l'état 0 vers l'état 1. En effet, lorsque SP = 0, les deux filtres intégrateurs sont polarisés de façon identique à leurs entrées (U1 = = = 0 et les commutateurs 21 et 22 sont ouverts) et à leurs sorties (le commutateur 23 est fermé et donc V1 = V2) de façon à assurer que les condensateurs d'intégration du filtre 17 se chargent à la même valeur que ceux du filtre 7. La boucle de poursuite de phase 13 est ainsi correctement positionnée en fréquence au moment de son

activation.

Les oscillateurs 4,14, et les circuits de division par N 5,15 sont des sous-circuits classiques de comptage numérique. Leur constitution peut par exemple être telle que décrite dans l'article "A BiCMOS Receive/Transmit PLL Pair

for Serial Data Communication" cité en introduction.

Comme le comparateur de fréquences 20 opère essentiellement un comptage d'impulsions à basse fréquence (à la fréquence de référence), il peut être facilement réalisé en technologie CMOS (métal-oxyde- semiconducteur complémentaire) et ainsi ne pas augmenter sensiblement la

consommation statique de l'ensemble du circuit.

La constitution du comparateur 20 peut être telle qu'illustrée sur la figure 4. Ce comparateur 20 comprend un compteur à huit bits 75 qui compte les impulsions (fronts montants) du signal de sortie SN2 du circuit division par N 15, et un compteur à sept bits 76 qui compte les impulsions (fronts montants) du signal de référence SR. Le compteur 76 opère comme un diviseur par 128: seul son bit de poids le plus fort D[6] est extrait en tant que signal de sortie du compteur. La représentation numérique dans le compteur 76 est telle que ce bit D[6] passe de 0 à 1 à chaque débordement du compteur. Le signal de sortie du compteur 76 est adressé à une logique combinatoire 79 qui comprend deux bascules de type D 80, 81, un inverseur 82, et une porte ET à deux entrées 83. L'entrée D de la bascule 80 est reliée à la sortie du compteur 76, et son entrée d'horloge reçoit le signal SN2 par l'intermédiaire de l'inverseur 82. La sortie Q de la bascule 80 est adressée d'une part à l'entrée D de l'autre bascule 81, et d'autre part à une entrée de la porte ET 83. L'entrée d'horloge de la bascule 81 reçoit le signal SN2. La sortie Q inversée de la bascule 81 est adressée à l'autre entrée de la porte ET 83. De cette façon, la logique combinatoire 79 fournit, à la sortie de la porte ET 83, une impulsion de niveau logique 1 à chaque débordement du compteur 76. La fréquence de ces impulsions est donc égale à la fréquence de référence fR divisée par 128, et leur

durée est égale à une demi-période du signal SN2.

La sortie de la porte ET 83 est reliée d'une part à une entrée de réinitialisation du compteur 75, et d'autre part aux entrées de réinitialisation respectives de deux bascules de type D 86, 87. La sortie sur huit bits du compteur 75 est adressée à un décodeur d'état 89, qui délivre deux signaux d'état X1, X2 respectivement adressés aux entrées d'horloge des bascules D 86, 87. Le décodeur 89 est un agencement de portes logiques tel que le signal d'état X1 soit au niveau logique 1 lorsque la sortie sur huit bits du compteur 75 représente le nombre 127-k et à l'état logique 0 sinon, et que le signal d'état X2 soit à l'état logique 1 lorsque la sortie sur huit bits du compteur

représente le nombre 127+k et à l'état logique 0 sinon.

Le décodeur 89 comprend deux ensembles 91, 92 de huit portes logiques opérant chacune sur l'un des bits de la sortie du compteur 75. L'ensemble 91 comprend une porte inverseuse pour chaque bit valant 0 lorsque la sortie du compteur 75 vaut 127-k, et une porte non inverseuse pour les autres bits. De même, l'ensemble 92 comprend une porte inverseuse pour chaque bit valant 0 lorsque la sortie du compteur 75 vaut 127+k, et une porte non inverseuse pour les autres bits. Les huit bits de sortie de l'ensemble 91 sont adressés respectivement aux huit entrées d'une porte ET 93 dont la sortie délivre le signal X1. Les huit bits de sortie de l'ensemble 92 sont adressés respectivement aux huit entrées d'une porte ET 94 dont la sortie délivre le signal X2. Une logique de programmation 95 est associée aux ensembles 91, 92 pour permettre de sélectionner les bits à inverser. Ceci permet de choisir la valeur du nombre k. Dans l'exemple représenté, la logique de programmation 95 reçoit deux signaux binaires de commande C1, C2, ce qui permet de choisir le nombre k parmi quatre valeurs, par exemple k = 1, 2, 3 ou 4. Les entrées D des bascules 86 et 87 sont maintenues en permanence à l'état logique 1. Les deux entrées d'une porte ET 96 reçoivent respectivement la sortie Q de la bascule D 86 et la sortie Q inversée de la bascule D 87. La sortie SF de la porte ET 87 est adressée à l'entrée D d'une bascule de type D 97. L'entrée d'horloge de cette bascule D 97 est reliée à la sortie du compteur 76. Sa sortie Q délivre le signal de sélection SP. Avec le comparateur 20 décrit cidessus, le signal de sortie SF de la porte ET 96 vaut 1 dans l'intervalle de temps compris entre l'instant o la sortie du compteur 75 devient égale à 127-k et l'instant o cette sortie devient égale à 127+k, et 0 en dehors de cet intervalle. Si le débordement du compteur 76 intervient pendant cet intervalle (c'est-à-dire si l'écart de fréquence entre les signaux SN2 et SR est inférieur au seuil f), la sortie SP de la bascule D 97 se verrcuille à l'état 1. Si en revanche le débordement du compteur 76 intervient en dehors de l'intervalle o

SF = 1, le signal de sélection SP se verrouille à l'état 0.

La valeur du seuil d'écart de fréquence fs est déterminée par la valeur du nombre k sélectionné par la logique de programmation 95 en fonction des commandes Cl, C2, et par le nombre de bits n du compteur 75 (étant noté que le compteur 76 aura généralement un bit de moins que le compteur 75): fs = fR x k/2n-. Les valeurs indiquées dans l'exemple ci- dessus (n = 8, k = 1, 2, 3 ou 4) permettent donc de sélectionner f. parmi les valeurs 0,0078 x fR, 0,0156

x fR, 0,0234 X fR et 0,0312 x f.R-

Claims (4)

REVENDICATIONS

1. Circuit de récupération d'horloge pour synchroniser la réception d'un signal de données en série (SD), comprenant un premier et un second oscillateurs commandés en tension (4,14) ayant des caractéristiques sensiblement identiques, dans lequel le premier oscillateur commandé en tension (4) est incorporé dans une boucle de synthèse de fréquence (3) de manière à osciller, en réponse à une première tension de commande (Vj), à une fréquence prédéterminée (fa) égale à une fréquence de référence (fR) fournie par un oscillateur de référence (10) multipliée par un nombre N, et le second oscillateur commandé en tension (14) est incorporé dans une boucle de poursuite de phase (13) qui, lorsqu'elle est activée, asservit la phase d'oscillation du second oscillateur commandé en tension (14) par rapport à celle du signal de données reçu (SD), le signal de sortie du second oscillateur commandé en tension (14) constituant le signal d'horloge récupérée (CLK2), caractérisé en ce qu'il comprend en outre des moyens de comparaison (20) pour déterminer si la fréquence d'oscillation du second oscillateur commandé en tension (14) divisée par N vérifie la condition de ne s'écarter de la fréquence de référence (fR) que d'au plus une valeur limite prédéterminée (fs), et des moyens de commutation (21,22,23) commandés par les moyens comparaison (20) pour activer la boucle de poursuite de phase (13) uniquement lorsque ladite condition est vérifiée, et pour adresser la première tension de commande (V1) à l'entrée de commande du second oscillateur commandé en tension (14) uniquement lorsque

ladite condition n'est pas vérifiée.

2. Circuit de récupération d'horloge selon la revendication 1, caractérisé en ce que la boucle de synthèse de fréquence (3) comporte un premier filtre intégrateur (7) dont la sortie est reliée à l'entrée de commande du premier oscillateur commandé en tension (4), en ce que la boucle de poursuite de phase (13) comporte un second filtre intégrateur (17) dont la sortie est reliée à l'entrée de commande du second oscillateur commandé en tension (14), en ce que les premier et second filtres intégrateurs (7,17) ont des caractéristiques sensiblement identiques, et en ce que les moyens de commutation comprennent d'une part au moins un commutateur (21,22) inclus dans la boucle de synthèse de fréquence (13) en amont du second filtre intégrateur (17), qui est fermé uniquement lorsque ladite condition est vérifiée, et d'autre part un commutateur (23) situé entre les sorties respectives des premier et second filtres intégrateurs (7,17), qui est fermé uniquement lorsque ladite

condition n'est pas vérifiée.

3. Circuit de récupération d'horloge selon la revendication 1 ou 2, caractérisé en ce que les premier et second oscillateurs commandés en tension (4,14) sont

réalisés dans un même circuit intégré.

4. Circuit de récupération d'horloge selon l'une

quelconque des revendications 1 à 3, servant également à

générer un signal d'horloge (CLK1) pour l'émission d'un autre signal de données en série, caractérisé en ce que le signal d'horloge d'émission (CLKl) est constitué par le signal de sortie du premier oscillateur commandé en tension (4).