FR2699348A1 - Générateur numérique de signaux d'horloge à retard contrôlé. - Google Patents
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Abstract
Générateur numérique de signaux d'horloge à retard contrôlé, caractérisé en ce qu'il comporte des moyens (I5, I6, I7, I8, I9, I10, IT7, IT8, IT9, IT10, C4) pour générer à partir d'un signal d'horloge (CK) et de son signal complémentaire (CKB) un signal de rampe comprenant au moins deux segments de pente positive et au moins deux segments de pente négative, des moyens (I1, I2, IT1, IT2, IT3, C2, CET1T2, AMPLI, I3, I4, IT4, IT5, IT6, C3, CET3T4, AMPL2) de commande séparée des pentes desdits segments, des moyens à circuit de déclenchement (AMPLO) de conversion du signal en forme de rampe (RAMP) en signal carré (CKQ), des moyens (NO0, A0, A1, NO1), pour réaliser des combinaisons logiques du signal carré d'horloge retardé (CKQ) résultant de la conversion avec le signal d'horloge (CK) et le signal d'horloge (CKB) complémentaire dudit signal d'horloge pour obtenir autant de signaux d'horloge numériques retardés que le signal de rampe comporte de segments de pentes différentes.
Description
La présente invention est relative aux dépha-
seurs analogiques et se rapporte plus particulièrement à de tels déphaseurs pour la production de signaux d'horloge
numériques commandés, retardés.
Un but de la présente invention est de réaliser un circuit capable d'engendrer plusieurs signaux d'horloge pour un circuit numérique à partir d'un signal d'entrée
d'horloge unique.
Elle a également pour but d'engendrer des
signaux d'horloge ayant une relation de phase prédétermi-
née et des signaux d'horloge ayant des valeurs multiples
de deux du signal d'entrée d'horloge du système.
Elle a donc pour objet un générateur numérique de signaux d'horloge à retard contrôlé, caractérisé en ce qu'il comporte des moyens pour générer à partir d'un signal d'horloge et de son signal complémentaire un signal de rampe comprenant au moins deux segments de pente positive et au moins deux segments de pente négative, des moyens de commande séparée des pentes desdits segments, des moyens à circuit de déclenchement de conversion du
signal en forme de rampe en signal carré d'horloge retar-
dé, des moyens pour réaliser des combinaisons logiques du signal carré résultant de la conversion avec le signal d'horloge et le signal d'horloge complémentaire dudit signal d'horloge pour obtenir autant de signaux d'horloge numériques retardés que le signal de rampe comporte de
segments de pentes différentes.
Suivant une caractéristique de l'invention, les moyens pour générer le signal de rampe comprennent des première, seconde, troisième et quatrième sources de courant connectées en série deux à deux entre la tension
d'alimentation et la masse avec interposition respective-
ment entre la première et la troisième sources de courant et entre la seconde et la quatrième sources de courant
connectées en série, d'interrupteurs commandés respective-
ment par les signaux d'horloge de sortie du générateur et connectés par leurs bornes opposées aux sources de courant à un condensateur, lesdites première et seconde sources et
lesdites troisième et quatrième sources étant respective-
ment commandées par les sorties d'amplificateurs différen- tiels dont une entrée reçoit une tension de référence et dont l'autre entrée est connectée à un condensateur d'intégration d'une tension d'erreur résultant de la
différence entre le temps de charge d'un autre condensa-
teur connecté d'une part à la tension d'alimentation par l'intermédiaire d'un interrupteur actionné par le signal d'horloge de sortie du générateur correspondant à un premier segment de pente positive et à un premier segment de pente négative du signal de rampe et d'autre part, à la masse par l'intermédiaire d'un interrupteur actionné par le signal d'horloge de sortie du générateur correspondant à un second segment de pente positive et à un second
segment de pente négative du signal de rampe, le conden-
sateur d'intégration étant connecté à l'autre condensa-
teur, par un interrupteur commandé par ledit signal
d'horloge et son signal complémentaire.
Suivant d'autres caractéristiques de l'inven-
tion: le générateur comporte en outre des moyens de stabilisation du signal d'horloge retardé délivré par le circuit de conversion du signal de rampe en signal carré, des moyens de détection de valeurs de crêtes supérieure et inférieure du signal de rampe, des moyens de comparaison des valeurs de crête supérieure et inférieure à des tensions de référence supérieure et inférieure et de production de signaux d'erreur de commande de sources de
courant de correction connectées entre la tension d'ali-
mentation et la masse, respectivement en amont et en aval des moyens de génération du signal de rampe; les moyens pour réaliser les combinaisons logiques des signaux carrés résultant de la conversion avec les signaux d'horloge et les signaux d'horloge complémentaires comprennent deux portes ET connectées par une de leurs entrées à la sortie de l'amplificateur de conversion du signal de rampe en signal carré et par leur autre entrée respectivement au signal d'horloge et au signal d'horloge complémentaire et deux portes NON-OU
connectées par une de leurs entrées à la sortie de l'am-
plificateur de conversion du signal de rampe en signal carré et par leur autre entrée respectivement au signal d'horloge complémentaire et au signal d'horloge; les moyens de détection des valeurs de crêtes du signal de rampe comprennent un détecteur de crête réalisé à l'aide d'un circuit à capacités commutées et la tension de référence est engendrée par un générateur à capacités commutées; le condensateur du générateur de signal de rampe est connecté en parallèle sur l'amplificateur de
conversion du signal de rampe en signal carré.
L'invention sera mieux comprise à l'aide de la
description qui va suivre, donnée uniquement à titre
d'exemple et faite en se référant aux dessins annexés, sur lesquels: la Fig 1 représente un circuit destiné à engendrer un signal retardé à partir d'un signal d'horloge de référence; la Fig 2 est un diagramme en fonction du temps de signaux obtenus par une première boucle du circuit de la Fig 1; la Fig 3 est un diagramme en fonction du temps montrant les trois signaux de la Fig 2 et quatre signaux d'horloge déphasés les uns par rapport aux autres obtenus par le circuit de la Fig 1; la Fig 4 représente la forme d'onde et le chronogramme de l'évaluation du signal d'erreur; la Fig 5 montre les formes d'ondes d'horloge d'entrée et de sortie avec un autre rapport entre les courants de charge et de décharge d'un premier condensa- teur avec un courant de charge et de décharge différents pour un second condensateur du circuit de la Fig 1; la Fig 6 est une schéma électrique très
détaillé montrant la mise en oeuvre du circuit de dépha-
sage de la Fig 1; la Fig 7 est un schéma électrique d'un second
mode de réalisation du circuit de déphasage selon l'inven-
tion; la Fig 8 montre un diagramme en fonction du temps des signaux en divers points du circuit de la Fig 7; et
la Fig 9 montre un mode de réalisation prati-
que du dispositif suivant l'invention.
Le but du circuit représenté à la Fig 1 est
d'engendrer un signal retardé à partir d'un signal d'hor-
loge de référence Ce circuit est destiné à se comporter comme une boucle à verrouillage de phase sans oscillateur commandé en tension Le retard engendré entre les signaux
d'entrée et de sortie est commandé par deux boucles.
Le principe de l'invention consiste à engendrer
une forme d'onde triangulaire dont l'amplitude est comman-
dée par une première boucle Cette forme d'onde triangu-
laire est composée de quatre segments, deux à pente positive et deux à pente négative, la pente de chacun
desquels étant réglée séparément par une boucle de comman-
de Le signal retardé est engendré en convertissant à l'aide d'un circuit à déclenchement, la forme d'onde
triangulaire en signal carré.
La forme du signal d'entrée CK, de la forme d'onde triangulaire RAMP et du signal d'horloge retardé de
sortie CKQ sont représentées à la Fig 2.
Le premier mode de réalisation du circuit suivant l'invention est représenté à la Fig l. Ce circuit comporte principalement une première source de courant Il connectée en série avec une seconde source de courant I 2 entre la tension d'alimentation du
circuit et la masse, avec interposition de deux interrup-
teurs IT 1, IT 2 commandés respectivement par des signaux de
sortie Tl et T 2 du circuit.
Au point de jonction des interrupteurs IT 1 et IT 2 est connecté un condensateur d'intégration CET 1 T 2 par l'intermédiaire d'un interrupteur IT 3 commandé par un
signal CKB et connecté par ailleurs à la masse.
Un autre condensateur C 2 relie le point de
jonction des interrupteurs IT 1 et IT 2 à la masse.
Le condensateur CET 1 T 2 est connecté à l'entrée négative d'un amplificateur différentiel AMPLI dont l'entrée positive est connectée à un signal VCM de mode commun. Un circuit analogue à celui qui vient d'être décrit est réalisé au moyen d'une troisième et d'une quatrième sources de courant I 3, I 4 d'interrupteurs IT 4,
IT 5, IT 6 de condensateurs CET 3 T 4 et C 3 et d'un amplifica-
teur différentiel AMPL 2.
Les interrupteurs IT 4 et IT 5 sont commandés respectivement par les signaux de sortie T 3, T 4 tandis que l'interrupteur IT 6 est commandé par le signal d'horloge
CK.
Les sorties des amplificateurs AMPLI et AMPL 2 commandent respectivement des sources de courant I 5, I 6 et
I 7,I 8.
Les sources I 5 et I 7 sont connectées en série avec interposition d'interrupteurs IT 7,IT 8 commandés par
les signaux Tl et T 3 de sortie du circuit.
Les sources I 5 et I 8 sont connectées en série avec interposition d'interrupteurs IT 9, IT 10 commandés
respectivement par les signaux T 2, T 4 de sortie du cir-
cuit. Les sources I 5 et I 6 sont connectées à la tension d'alimentation VDD par l'intermédiaire d'une source de courant I 9, tandis que les sources I 7 et I 8 sont connectées à la masse par l'intermédiaire d'une source de
courant I 10.
Les points de jonction des interrupteurs IT 7,
IT 8 et IT 9, IT 10 sont connectés à une borne d'un condensa-
teur C 4 dont l'autre borne est reliée à la masse.
Le circuit qui vient d'être décrit constitue un générateur d'un signal de rampe à segments de pentes différentes Dans le présent exemple, le signal de rampe comporte deux segments de pentes positives et deux de
pentes négatives (Fig 2).
Le condensateur C 4 est en outre connecté à l'entrée d'un amplificateur AMPLO dont la sortie délivre
un signal d'horloge CKQ retardé.
Le condensateur C 4 est de plus connecté à un détecteur de crête EC 1 dont la sortie est reliée à une entrée d'un amplificateur différentiel AMPL 3 L'autre entrée de cet amplificateur reçoit un signal de référence
haut REFH.
La sortie de l'amplificateur AMPL 3 commande la
source de courant I 9.
Un condensateur CIH est connecté entre le
détecteur de crête EC 1 et la masse.
De la même façon, le condensateur C 4 est connec-
té à un amplificateur différentiel AMPL 4 de commande de la source de courant I 10 au moyen d'un détecteur de crête EC 2
connecté à une entrée de l'amplificateur AMPL 4, un conden-
sateur CIL étant connecté entre le détecteur de crête et la masse, l'autre entrée de l'amplificateur AMPL 4 étant
connectée à un signal de référence bas REFL.
La sortie de l'amplificateur AMPLO qui délivre le signal de sortie CKQ est connectée à des premières entrées de deux portes NON-OU, NOO et NO et de deux
portes ET AO et Ai.
La seconde entrée de la porte NON-OU NOO reçoit le signal d'horloge CKB alors que la seconde entrée de la
porte NON-OU NO reçoit le signal d'horloge CK.
Les secondes entrées des portes ET AO et Ai
reçoivent respectivement les signaux CK et CKB.
Les sorties des portes NOO, AO, Ai, NO déli-
vrent respectivement les signaux Tl, T 2, T 3 et T 4.
La forme d'onde triangulaire appelée RAMPE est engendrée par les quatre sources de courant I 5, 16, I 7 et I 8 et le condensateur C 4 Chaquesource de courant est commutée séparément par des signaux Tl,T 2,T 3 et T 4 qui représentent les quatre combinaisons logiques du signal d'horloge d'entrée CK et de son signal complémentaire CKB
avec le signal CKQ de sortie retardé.
Le signal CK est obtenu en transformant en signal carré, le signal RAMPE au moyen de l'amplificateur
AMPLO.
Les combinaisons logiques des signaux CK et CKQ
sont réalisés par les portes logiques NOO, AO, Ai, N Ol.
Le signal CKB est obtenu par inversion logique du signal d'horloge CK La fonction NON-OU entre les signaux CKB et CKQ est assurée par la porte NOO pour
engendrer le signal Ti représenté à la Fig 3.
La fonction ET entre les signaux CK et CKQ est assurée par la porte AO pour engendrer le signal T 2 de la Fig 3, la fonction ET entre les signaux CKB et CKQ est assurée par la porte Ai pour engendrer le signal T 3 et la fonction NON-OU entre les signaux CK et CKQ est assurée
par la porte N Ol pour engendrer le signal T 4 de la Fig 3.
La pente de chaque segment formant le signal RAMPE dépend de la durée des signaux Tl, T 2, T 3 et T 4 et de la valeur des courants des sources I 5 à I 8 du généra-
teur du signal de rampe.
Les signaux Tl et I 5 définissent le premier segment croissant; Les signaux T 2 et I 6 définissent le second segment croissant; Les signaux T 3 et I 7 définissent le premier segment décroissant; Les signaux T 4 et I 8 définissent le second
segment décroissant.
La Fig 3 représente les formes d'onde et les relations entre les signaux décrits ci-dessus Lorsque le signal Tl est égal au signal T 2 et le signal T 3 est égal au signal T 4, les signaux d'horloge CK et CKQ sont en quadrature. En mesurant la différence de durée entre les signaux Tl et T 2 et entre les signaux T 3 et T 4, on peut engendrer un signal d'erreur pour commander la valeur du courant I 5 par rapport à I 6 et du courant I 7 par rapport
à I 8 pour réduire au minimum les erreurs de durée.
Ce calcul d'erreurs entre les signaux Tl et T 2
est assuré à l'aide des sources de courant Il et I 2 commu-
tées respectivement par les signaux Tl et T 2 et les
interrupteurs IT 1, IT 2 ainsi que par le condensateur C 2.
Au cours du signal Tl, provoquant la fermeture de l'inter-
rupteur IT 1, le condensateur C 2 est chargé avec un courant IO et pendant la présence du signal T 2, provoquant la fermeture de l'interrupteur IT 2, le même condensateur C 2
est déchargé avec un courant IO.
Si Tl et T 2 sont de même durée, la variation de charge par le condensateur C 2 est égale à O à la fin de la séquence Tl, T 2 Autrement, une tension d'erreur apparaît
aux bornes du condensateur C 2.
Cette tension d'erreur appelée E Tl T 2 est ensuite intégrée dans le condensateur CE Tl T 2 par l'intermédiaire d'un commutateur IT 3 commandé par le signal CKB Le signal
d'erreur intégré commande l'entrée positive de l'amplifi-
cateur AMPLî à entrées différentielles, sorties différen-
tielles Les sorties de cet amplificateur sont utilisées pour commander la valeur relative des sources de courant I 5 et I 6 afin de réduire la différence de durée entre les signaux Tl et T 2 L'entrée positive de l'amplificateur
AMP Li est connectée à une tension de mode commun VCM.
D'une façon analogue, le calcul d'erreur entre les signaux T 3 et T 4 est assuré par les sources I 3 et I 4 commutés respectivement par les signaux T 3 et T 4 et les interrupteurs IT 4, IT 5 ainsi que par le condensateur C 3, et le condensateur CET 3 T 4 et l'interrupteur IT 6 commandé par le signal d'entrée d'horloge CK et connectant le
condensateur C 3 à l'amplificateur AMPL 2.
La Fig 4 représente la forme d'onde et le
chronogramme de l'évaluation du signal d'erreur.
Dans la description ci-dessus, le signal d'er-
reur est égal à O lorsque les signaux CK et CKQ sont en quadrature En choisissant différentes valeurs pour les courants de charge et de décharge, le calcul d'erreur est dégénéré et le déphasage résultant peut être différent de 900 Cette propriété est utile pour engendrer des signaux
d'horloge avec un déphasage quelconque.
La Fig 5 montre des formes d'ondes CK et CKQ avec un autre rapport entre les courants de charge et de décharge du condensateur C 2 et avec un courant de charge
et de décharge différents du condensateur C 3.
Du fait que le signal CKQ retardé est engendré
en transformant en signal carré la forme d'onde triangu-
laire RAMP, le seuil de décision est affecté par du bruit
et induit une instabilité du signal d'horloge retardé.
Afin de réduire au minimum ce phénomène, l'am-
plitude du signal de forme d'onde triangulaire RAMP est optimisée par rapport à la tension d'alimentation afin d'obtenir une amplitude maximale qui permet d'accroître le rapport signal/bruit et de réduire ainsi l'instabilité sur
une large gamme de tension d'alimentation.
Le circuit de commande d'amplitude AMPL 3, AMPL 4 compare la valeur de crête haute du signal RAMP à un signal de référence au REFH et la valeur de crête basse à
un signal de référence de niveau bas REFL.
Le circuit de mesure de crête constitué par le détecteur EC 1 stocke la valeur de crête haute dans le condensateur CIH L'amplificateur d'erreur AMPL 3 mesure la différence entre la tension aux bornes du condensateur CIH et la tension de référence REFH et utilise ce signal d'erreur pour commander la valeur moyenne du courant de charge du condensateur C 4 au moyen de la source de courant I 9 (en absence d'erreur de durée I 5 = I 9 et I 6 = I 9, et en présence d'erreur I 5 = I 9 + Ep, I 6 = I 9 Ep) Le même schéma est utilisé pour commander la valeur de crête basse du signal RAMP au moyen d'un circuit de mesure de crête
constitué par le détecteur EC 2, de l'amplificateur d'er-
reur AMPL 4, d'un seuil de référence REFL et de la source de courant I 10, ainsi que des valeurs moyennes de I 7 et
I 8 Pour rendre optimale l'amplitude du signal triangu-
laire par rapport à la tension d'alimentation VDD, des tensions de référence sont engendrées à partir de cette tension d'alimentation par un diviseur de tension qui peut
être mis en oeuvre au moyen de résistances ou de disposi-
tifs MOS dont le substrat est connecté à la source.
La première mise en oeuvre présente l'inconvé-
nient de dépendre du coefficient de tension des résistan-
ces disponibles dans la technologie CMOS.
il La seconde mise en oeuvre est plus précise mais ne permet pas une tension d'alimentation faible en raison de la tension de seuil des dispositifs MOS Pour éviter les inconvénients des modes de mise en oeuvre précités, le détecteur de crête et le générateur de tension de réfé- rence sont réalisés à l'aide d'un circuit à capacités
commutées représenté à la Fig 6, qui par ailleurs, repré-
sente un circuit similaire à celui de la Fig 3.
Le circuit de détection de crête haute est formé par le condensateur CRH, des interrupteurs IT 11 à IT 14 et l'amplificateur AMPL 3 Le condensateur CRH est connecté entre le signal RAMP et la tension VDD par l'intermédiaire
de l'interrupteur T 14 commandé par le signal d'horloge CK.
Le condensateur CGD qui fait partie du générateur de tension de référence est quant à lui connecté à la masse par l'intermédiaire de l'interrupteur IT 11 et directement à la tension VDD Pendant la durée du signal CKB, les condensateurs CRH et CGD sont connectés ensemble au
condensateur CIH à travers les interrupteurs IT 12 et IT 13.
Le résultat de cette opération est comparé à une tension de mode commun VCM réglée à VDD/2 par exemple et la tension d'erreur commande la valeur du courant de
charge moyen I 9 du condensateur C 4.
Le même schéma est utilisé pour commander l'amplitude de crête basse du signal RAMP au moyen des condensateurs CRL et CVDD, et des interrupteurs IT 15, IT 16, IT 17 et IT 18 commandés respectivement par les
signaux CKB, CK, CK et CKB.
L'amplificateur AMPL 4 assure le calcul d'erreur et commande la source I 10 qui délivre un courant égal au
courant moyen de I 7 et I 8 qui commande les pentes négati-
ves du signal triangulaire RAMP.
Un second mode de réalisation de l'invention va maintenant être décrit en référence à la Fig 7 En ce qui concerne le générateur de signal de rampe, celui-ci est
semblable au circuit correspondant de la Fig 6 à l'excep-
tion de la connexion du condensateur C 4.
Cette structure améliore les performances en
réduisant la sensibilité du système aux éléments parasi-
tes Dans ce second mode de réalisation, le condensateur C 4 est connecté en tant que condensateur de réaction à l'amplificateur AMPLO dont la sortie est connectée aux entrées correspondantes des portes NOO, AO, Ai, NO par
l'intermédiaire d'un amplificateur supplémentaire AMPL 5.
Les circuits détecteurs de crêtes sont connectés entre les amplificateurs AMPLO et AMPL 5 Ceci permet de se rendre indépendant de la sensibilité à la tension des sources de courant I 5 à I 8, du fait que leur mode commun n'est plus affecté par les variations de tension Ce noeud devient
une masse virtuelle.
Un autre avantage réside dans le fait que les condensateurs CRH 1 et CRL 1 des circuits détecteurs sont maintenant connectés à la sortie de l'amplificateur AMPLO
et ne sont plus des éléments parasites pour le condensa-
teur C 4.
Ce mode de réalisation implique l'inversion du signal RAMP par rapport à celui décrit dans le premier
mode de réalisation.
On voit en particulier sur la Fig 7 que le circuit de détection de crête comporte un condensateur CVDD 1 connecté entre la tension d'alimentation VDD et la masse par l'intermédiaire d'un interrupteur IT 23 commandé par le signal d'horloge CK Le condensateur CVDD 1 est en outre connecté à une première entrée d'un amplificateur
AMPL 3 dont une seconde entrée reçoit le signal de réfé-
rence VCM A la première entrée de l'amplificateur AMPL 3 est connecté un condensateur CIL connecté par ailleurs à
la masse.
A la sortie de l'amplificateur AMPLO est connec-
té un condensateur CRL 1 par l'intermédiaire d'un interrup-
teur IT 26 Un autre interrupteur IT 25 connecte ce conden-
sateur à la première entrée de l'amplificateur AMPL 3.
Les interrupteurs IT 23 et IT 26 sont commandés par le signal CK tandis que les interrupteurs IT 24 et IT 25 sont commandés par'le signal CKB.
Un montage analogue réalisé au moyen des conden-
sateurs CRH 1 et CGD 1, des interrupteurs IT 19, IT 20, IT 21, IT 22, commandés respectivement par les signaux CKB, CK, CK et CKB et d'un amplificateur AMPL 4 assure la commande de
la source I 10.
Ainsi, plusieurs signaux de commande doivent être inversés comme représentés sur le graphique de la
Fig 8.
La Fig 9 montre une réalisation possible de la structure représentée à la Fig 7 au moyen de dispositifs CMOS. Les composants de ce circuit qui correspondent à ceux du circuit de la Fig 7 portent les mêmes numéros de référence. Le circuit de la Fig 9 diffère de celui de la Fig 7 en ce que les transistors CMOS matérialisant les sources Il, I 2 et I 3, I 4 sont respectivement connectés à
des étages de sources Si, 52.
Par ailleurs, aux sorties des portes NOO, AO, Ai, NO sont connectés des inverseurs INVI à INV 4 qui inversent les signaux de sortie Tl à T 4 en signaux Tl B à T 4 B utilisés pour commander les divers composants du circuit. Le dispositif qui vient d'être décrit est particulièrement adapté à une technologie numérique CMOS
simple, car il utilise seulement des composants disponi-
bles dans ce type de technologie.
La structure proposée mise en oeuvre en techno-
logie CMOS numérique standard permet de créer à système de signaux d'horloge qui ont un déphasage bien défini La mise en cascade de plusieurs de ces structures permet de multiplier la fréquence d'horloge et d'engendrer une relation de phase quelconque entre les phases desdits
signaux d'horloge.
Claims (5)
1 Générateur numérique de signaux d'horloge à retard contrôlé, caractérisé en ce qu'il comporte des moyens (I 5,I 6,I 7,I 8,I 9,I 10, IT 7,IT 8,IT 9,IT 1 O,C 4) pour générer à partir d'un signal d'horloge (CK) et de son signal complémentaire (CKB) un signal de rampe comprenant au moins deux segments de pente positive et au moins deux segments de pente négative, des moyens (Il, I 2, IT 1, IT 2,
IT 3, C 2, CET 1 T 2, AMPLI, I 3, I 4,IT 4, IT 5,IT 6,C 3, CET 3 T 4,
AMPL 2) de commande séparée des pentes desdits segments,
des moyens à circuit de déclenchement (AMPLO) de conver-
sion du signal en forme de rampe (RAMP) en signal carré d'horloge retardé (CKQ), des moyens (NOO, AO, Al, N Ol) pour réaliser des combinaisons logiques du signal carré d'horloge retardé (CKQ) résultant de la conversion avec le
signal d'horloge (CK) et le signal d'horloge (CKB) complé-
mentaire dudit signal d'horloge pour obtenir autant de signaux d'horloge numériques retardés que le signal de
rampe comporte de segments de pentes différentes.
2 Générateur numérique de signaux d'horloge à retard contrôlé suivant la revendication 1, caractérisé en
ce que les moyens pour générer le signal de rampe compren-
nent des première, seconde, troisième et quatrième sources de courant (I 5,I 6,I 7,I 8) connectées en série deux à deux entre la tension d'alimentation (VDD) et la masse avec interposition respectivement entre la première et la troisième sources de courant (I 5,I 7) et entre la seconde et la quatrième sources de courant (I 6,I 8) connectées en série, d'interrupteurs (IT 7, IT 8, IT 9,IT 10) commandés respectivement par les signaux d'horloge de sortie (Tl, T 3, T 2, T 4) du générateur et connectés par leurs bornes opposées aux sources de courant à un condensateur (C 4), lesdites première et seconde sources (I 5, I 6) et lesdites
troisième et quatrième sources (I 7,I 8) étant respective-
ment commandées par les sorties d'amplificateurs différen-
tiels (AMP Li, AMPL 2) dont une entrée reçoit une tension de référence (VCM) et dont l'autre entrée est connectée à un condensateur (CE Tl T 2, CET 3 T 4) d'intégration de la tension d'erreur (E Tl T 2, ET 3 T 4) résultant de la différence entre le temps de chargé -T 1) d'un autre condensateur (C 2,C 3) -connecté d'une part à la tension d'alimentation (VDD) par l'intermédiaire d'un interrupteur (IT 1, IT 4) actionné par le signal d'horloge de sortie (T 1,T 3) du générateur correspondant à un premier segment de pente positive et à un premier segment de pente négative du signal de rampe (RAMP) et à une source de courant (Il, I 3) et d'autre part, par l'intermédiaire d'un interrupteur (IT 2, IT 5) actionné par le signal d'horloge de sortie (T 2,T 4) du générateur correspondant à un second segment de pente positive et à un second segment de pente négative du signal de rampe (RAMP), le condensateur d'intégration (CET 1 T 2, CET 3 T 4) étant connecté à l'autre condensateur (C 2,C 3) par un interrupteur commandé par ledit signal
d'horloge et son signal complémentaire (CKB,CK).
3 Générateur numérique de signaux d'horloge à
retard contrôlé suivant l'une des revendications 1 et 2,
caractérisé en ce qu'il comporte en outre des moyens de stabilisation du signal d'horloge retardé délivré par le circuit de conversion du signal de rampe en signal carré, comprenant des moyens (EC 1, CIH, EC 2,CTL) de détection de valeurs de crêtes supérieure et inférieure du signal de rampe (RAMP) des moyens (AMPL 3, AMPL 4) de comparaison des valeurs de crête supérieure et inférieure à des tensions de référence supérieure et inférieure (REFH, REFL) et de production de signaux d'erreur de commande de sources de courant de correction (T 9, T 10) connectées entre la tension d'alimentation (VDD) et la masse, respectivement en amont et en aval des moyens (I 3, I 6, I 7, I 10) de
génération du signal de rampe (RAMP).
4 Générateur numérique de signaux d'horloge à
retard contrôlé suivant l'une des revendications 1 à 3,
caractérisé en ce que les moyens pour réaliser les combi-
naisons logiques des signaux carrés (CCKQ) résultant de la conversion avec les signaux d'horloge (CK) et les signaux d'horloge complémentaires (CKB) comprennent deux portes ET (AO, Ai) connectées par une de leurs entrées à la sortie de l'amplificateur (AMPLO) de conversion du signal de rampe (RAMP) en signal carré (CKQ) et par leur autre entrée respectivement au signal d'horloge (CK) et au
signal d'horloge complémentaire (CKB) et deux portes NON-
OU (NOO, N Ol) connectées par une de leurs entrées à la sortie de l'amplificateur (AMPLO) de conversion du signal de rampe (RAMP) en signal carré et par leur autre entrée respectivement au signal d'horloge complémentaire (CKB) et
au signal d'horloge (CK).
Générateur numérique de signaux d'horloge à
retard contrôlé suivant l'une des revendications 3 et 4,
caractérisé en ce que les moyens de détection des valeurs
de crêtes du signal de rampe (RAMP) comprennent un détec-
teur de crête réalisé à l'aide d'un circuit à capacités commutées (CRH, CIH, IT 13, IT 14, CRL, CIL, IT 15, IT 16) et en ce que la tension de référence est engendrée par un générateur (CGD, IT 11, IT 12, CVDD, IT 17, IT 18) à capacités
commutées.
6 Générateur numérique de signaux d'horloge à
retard contrôlé, suivant l'une des revendications 1 à 5,
caractérisé en ce que le condensateur (C 4) du générateur (I 5, I 6, I 7, I 8) de signal de rampe est connecté en contre-réaction sur l'amplificateur (AMPLO) de conversion
du signal de rampe (RAMP) en signal carré.
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| PATENT ABSTRACTS OF JAPAN vol. 12, no. 273 (E-639)29 Juillet 1988 & JP-A-63 054 012 ( HITACHI, LTD. ) * |
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