FR2666902A1 - Integrated circuit with peripheral test register - Google Patents
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Abstract
Description
CIRCUIT INTEGRE
AVEC REGISTRE DE TEST PERIPHERIQUE
L'invention concerne les circuits intégrés, et plus particulièrement les circuits complexes qui nécessitent des moyens de test spécifiques implantés dans le circuit intégré A lui-même . INTEGRATED CIRCUIT
WITH PERIPHERAL TEST REGISTER
The invention relates to integrated circuits, and more particularly complex circuits which require specific test means located in the integrated circuit A itself.
Pour que les utilisateurs du circuit intégré puissent tester le fonctionnement d'une carte ou d'un module hybride incorporant plusieurs circuits intégrés interconnectés entre eux de manière inamovible, on a imaginé des systèmes de test implantés en partie dans les circuits intégrés eux-mêmes et capables de coopérer avec des systèmes analogues montés dans les autres circuits intégrés de la carte. So that the users of the integrated circuit can test the operation of a card or of a hybrid module incorporating several integrated circuits interconnected with each other in an irremovable manner, we have devised test systems implanted in part in the integrated circuits themselves and capable of cooperating with similar systems mounted in the other integrated circuits of the card.
Des normes ont été établies dans ce sens, notamment la norme IEEE 1149.1, qui définit des moyens de test à incorporer aux circuits intégrés pour que le test d'une carte soit possible à partir de broches de connexion de la carte sans démontage des composants. Standards have been established in this sense, in particular the IEEE 1149.1 standard, which defines test means to be incorporated into integrated circuits so that the test of a card is possible from connection pins of the card without dismantling the components.
Dans cette norme, les circuits intégrés incorporent chacun un circuit de test interne qui comprend notamment un registre à décalage à entrées et sorties à la fois série et parallèle, relié aux plots d'entrée-sortie du circuit. Ce registre est appelé "registre de boundary scan" ou registre de test périphérique" et sera désigné ci-après par registre RBS. In this standard, the integrated circuits each incorporate an internal test circuit which notably comprises a shift register with inputs and outputs both serial and parallel, connected to the input-output pads of the circuit. This register is called "boundary scan register" or peripheral test register "and will be designated hereinafter by RBS register.
Le registre comporte une cellule associée à chaque plot d'entrée/sortie du circuit intégré et il permet d'observer et de contrôler les signaux électriques aboutissant à ces plots. Le circuit intégré comporte un plot d'entrée série (TDI) pour introduire des données en série dans le registre lorsqu'il fonctionne en registre à décalage. Il comporte aussi un plot de sortie série (TDO) pour évacuer les données en série du registre lors du décalage. Les différents circuits intégrés de la carte ou du module à tester sont reliés en chaîne série par leurs entrées
TDI et TDO : l'entrée TDI d'un circuit est reliée à la sortie TDO d'un autre.De cette manière, lorsque le registre fonctionne en décalage, d'une part toutes les cellules du registre RBS d'un circuit intégré forment un registre à décalage, et d'autre part les registres RBS de plusieurs circuits intégrés de la carte peuvent être reliés en série pour constituer un vaste registre à décalage entre une broche d'entrée et une broche de sortie de la carte.The register includes a cell associated with each input / output pad of the integrated circuit and it makes it possible to observe and control the electrical signals arriving at these pads. The integrated circuit includes a serial input pad (TDI) for entering data in series into the register when it operates in the shift register. It also includes a serial output pad (TDO) to evacuate the serial data from the register during the shift. The various integrated circuits of the card or module to be tested are connected in serial chain by their inputs
TDI and TDO: the TDI input of one circuit is connected to the TDO output of another. In this way, when the register operates in offset, on the one hand all the cells of the RBS register of an integrated circuit form a shift register, and on the other hand the RBS registers of several integrated circuits of the card can be connected in series to constitute a large shift register between an input pin and an output pin of the card.
Par la broche d'entrée de la carte on peut Introduire un vecteur d'instructions ou de données, c 'est-à-dire une succession d'états logiques qu'on veut appliquer aux différents circuits intégrés, ces états logiques définissant pour chaque circuit soit une instruction de test particulière à exécuter, soit des données de test à traiter selon l'instruction donnée auparavant. Les tests portent soit sur le fonctionnement interne des circuits intégrés soit sur les interconnexions entre circuits. By the input pin of the card one can introduce a vector of instructions or data, that is to say a succession of logic states that one wants to apply to the different integrated circuits, these logic states defining for each circuit either a particular test instruction to be executed, or test data to be processed according to the instruction given previously. The tests relate either to the internal functioning of the integrated circuits or to the interconnections between circuits.
Par la broche de sortie de la carte, on recueille un vecteur de données résultant du test. Ces données représentent des états logiques de plots d'entrée/sortie des différents circuits intégrés à -la suite de l'exécution d'une instruction de test déterminée. Ces données sont chargées en parallèle dans les registres à décalage RBS, chaque cellule du registre RBS étant reliée à un plot d'entrée/sortie respectif; puis les registres sont vidés en série les uns dans les autres pour fournir les données sur la broche de sortie de données de la carte. By the output pin of the card, we collect a vector of data resulting from the test. These data represent logical states of input / output pads of the various integrated circuits following the execution of a determined test instruction. These data are loaded in parallel into the RBS shift registers, each cell of the RBS register being connected to a respective input / output pad; then the registers are emptied serially into each other to provide the data on the data output pin of the card.
La figure 1 représente une cellule individuelle classique du registre à décalage RBS, associée à un plot d'entrée de signal du circuit intégré. FIG. 1 represents a conventional individual cell of the shift register RBS, associated with a signal input pad of the integrated circuit.
Le plot 10 est relié à un circuit électrique d'interface d'entrée 12 pouvant comprendre notamment un circuit de protection contre les décharges électrostatiques, un circuit d'adaptatation de niveau de tension entre l'intérieur et l'extérieur du circuit, et un amplificateur (buffer d'entrée). En l'absence de cellule de registre à décalage de test RBS, la sortie du circuit 12 serait normalement reliée à un conducteur d'entrée 14 allant vers le coeur du circuit intégré pour y appliquer le signal recueilli sur le plot d'entrée. The pad 10 is connected to an electrical input interface circuit 12 which may include in particular a circuit for protection against electrostatic discharges, a voltage level adaptation circuit between the inside and the outside of the circuit, and a amplifier (input buffer). In the absence of an RBS test shift register cell, the output of circuit 12 would normally be connected to an input conductor 14 going towards the heart of the integrated circuit to apply the signal collected on the input pad there.
La cellule de registre à décalage de test est insérée entre le plot 10 et le conducteur 14 pour pouvoir accomplir les quatre fonctions de base de ce registre
- 1) : registre court-circuité : la liaison est directe entre le plot 10 et le conducteur 14 à travers le circuit électrique d'interface 12;
- 2) : chargement parallèle du registre pour prendre en mémoire l'état logique existant sur le plot;
- 3) : déchargement parallèle du registre pour imposer sur le conducteur 14 un état logique présent dans le registre,
- 4) : décalage du registre pour transférer l'état logique de la cellule vers la cellule correspondante d'un plot d'entrée/sortie suivant et pour recueillir dans la cellule l'état d'une cellule correspondant à un plot d'entrée/sortie précédent.The test shift register cell is inserted between the pad 10 and the conductor 14 in order to be able to perform the four basic functions of this register
- 1): short-circuited register: the connection is direct between the pad 10 and the conductor 14 through the electrical interface circuit 12;
- 2): parallel loading of the register to take in memory the existing logical state on the pad;
- 3): parallel unloading of the register to impose on the driver 14 a logic state present in the register,
- 4): shift of the register to transfer the logical state of the cell to the corresponding cell of a next input / output pad and to collect in the cell the state of a cell corresponding to an input pad / previous exit.
Pour cela, la cellule de registre comporte un premier multiplexeur 16 à deux entrées, un deuxième multiplexeur 18 à deux entrées, une bascule de mémorisation 20, et une bascule de verrouillage 22. For this, the register cell comprises a first multiplexer 16 with two inputs, a second multiplexer 18 with two inputs, a storage flip-flop 20, and a locking flip-flop 22.
Le premier multiplexeur 16 a une première entrée (1,entrée parallèle") reliée à la sortie de l'interface 12 et une deuxième entrée tdi qui est l'entrée sérielle de la cellule, entrée qui est reliée à la sortie sérielle d'une cellule de registre d'un plot précédent. La sortie du multiplexeur 16 est reliée à l'entrée de la bascule de mémorisation 20. Ce multiplexeur 16 est contrôlé par un signal de contrôle CTRLI qui aiguille vers la bascule de mémorisation 20 soit l'état logique du plot d'entrée (fonction "capture" c'est-à-dire observation du plot d'entrée) soit l'état de la cellule du registre du plot précédent (fonction "décalage" c'est-à-dire transmission sérielle d'un vecteur de données). La bascule 20 fonctionne sous contrôle d'une horloge Hî. The first multiplexer 16 has a first input (1, parallel input ") connected to the output of the interface 12 and a second input tdi which is the serial input of the cell, input which is connected to the serial output of a register cell of a previous pad The output of the multiplexer 16 is connected to the input of the storage flip-flop 20. This multiplexer 16 is controlled by a control signal CTRLI which switches to the storage flip-flop 20, ie the state logic of the input pad ("capture" function, ie observation of the input pad) or the state of the cell in the register of the previous pad ("offset" function, ie transmission serial of a data vector). The flip-flop 20 operates under the control of a clock H i.
La sortie de la bascule de mémorisation 20 constitue la sortie sérielle tdo de la cellule, connectée à une entrée sérielle tdi d'une cellule suivante. Cette sortie de bascule est par ailleurs reliée à l'entrée de la bascule de verrouillage 22; la sortie de la bascule de verrouillage 22 est reliée à l'autre multiplexeur 18; la bascule 22 sert à isoler la bascule 20 du multiplexeur 18, pour appliquer à ce dernier l'état de la bascule 20 à un moment contrôlé par une horloge H2. The output of the storage flip-flop 20 constitutes the serial output tdo of the cell, connected to a serial input tdi of a following cell. This latch output is also connected to the input of the latch latch 22; the output of the latch flip-flop 22 is connected to the other multiplexer 18; flip-flop 22 is used to isolate flip-flop 20 from multiplexer 18, to apply to the latter the state of flip-flop 20 at a time controlled by a clock H2.
Le deuxième multiplexeur 18 a une première entrée reliée directement à la sortie du circuit électrique d'interface 12 et une deuxième entrée reliée à la sortie de la bascule de verrouillage 22. Il est contrôlé par un signal de contrôle CTRL2 qui aiguille vers le conducteur 14 (donc vers le coeur du circuit intégré) soit l'état du plot d'entrée, notamment pour permettre le fonctionnement normal du circuit intégré, soit l'état de la bascule de verrouillage 22, notamment pour imposer au coeur du circuit intégré un état logique qu'on aura appliqué non pas par le plot d'entrée 10 mais par le registre à décalage (fonction "update" ou mise-à-jour pour forcer un fonctionnement interne du circuit). The second multiplexer 18 has a first input connected directly to the output of the electrical interface circuit 12 and a second input connected to the output of the latch flip-flop 22. It is controlled by a control signal CTRL2 which switches to the conductor 14 (therefore towards the heart of the integrated circuit) or the state of the input pad, in particular to allow normal operation of the integrated circuit, or the state of the latch flip-flop 22, in particular to impose a state on the heart of the integrated circuit logic that will have been applied not by the input pad 10 but by the shift register ("update" or update function to force an internal operation of the circuit).
La figure 2 représente le schéma classique de la cellule de registre RBS associée à un plot de sortie et non pas d'entrée du circuit intégré. Le schéma est très semblable à celui de la figure 1, avec un plot de sortie 110, un circuit électrique d'interface de sortie 112, un conducteur 114 issu du coeur du circuit intégré, deux multiplexeurs 116 et 118, une bascule de mémorisation 120, et une bascule de verrouillage 122. L'entrée sérielle tdi de la cellule, connectée à une première entrée du multiplexeur 116 est reliée à la sortie sérielle tdo correspondant à un plot précédent. Les signaux de contrôle sont les mêmes qu'à la figure 1 : horloges H1 et H2 pour les bascules 120 et 122, signaux CTRL1 (fonction "capture" ou "décalage"), et
CTRL2 (fonctionnement normal ou "update"). La seule différence entre les schémas des figures I et 2 est la suivante : la cellule de registre est insérée entre la sortie du circuit 12 et le conducteur 14 pour le plot d'entrée, mais entre le conducteur 114 et l'entrée du circuit 112 pour le plot de sortie. FIG. 2 represents the classic diagram of the RBS register cell associated with an output pad and not an input pad of the integrated circuit. The diagram is very similar to that of FIG. 1, with an output pad 110, an electrical output interface circuit 112, a conductor 114 coming from the heart of the integrated circuit, two multiplexers 116 and 118, a storage flip-flop 120 , and a latch flip-flop 122. The serial input tdi of the cell, connected to a first input of the multiplexer 116 is connected to the serial output tdo corresponding to a previous pad. The control signals are the same as in FIG. 1: clocks H1 and H2 for flip-flops 120 and 122, signals CTRL1 ("capture" or "offset" function), and
CTRL2 (normal operation or "update"). The only difference between the diagrams in Figures I and 2 is as follows: the register cell is inserted between the output of circuit 12 and conductor 14 for the input pad, but between conductor 114 and the input of circuit 112 for the output pad.
Pour mémoire on a rappelé sur la figure 3 l'organisation générale du registre RBS, avec une cellule rbs reliée entre chaque plot et le coeur CCI du circuit intégré, les cellules étant toutes connectées en série pour réaliser un registre à décalage RBS entre deux plots de connexion extérieure du circuit intégré : un plot TDI constituant une entrée sérielle de test et un plot TDO constituant une sortie sérielle de test. Trois plots supplémentaires spécifiques du test TCK, TMS, TRST, servent à appliquer des signaux de commande à un circuit de test 30 qui sert notamment à établir les signaux H1, K2, CTRL1, CTRL2 qui contrôlent le registres RBS. For the record, we have recalled in FIG. 3 the general organization of the RBS register, with an rbs cell connected between each pad and the CCI core of the integrated circuit, the cells all being connected in series to produce an RBS shift register between two pads. external connection of the integrated circuit: a TDI pad constituting a serial test input and a TDO pad constituting a serial test output. Three additional specific test pads TCK, TMS, TRST, are used to apply control signals to a test circuit 30 which is used in particular to establish the signals H1, K2, CTRL1, CTRL2 which control the registers RBS.
Avec les circuits des figures 1 et 2, on comprendra qu'on puisse effectuer un certain nombre de tests internes et externes. With the circuits of FIGS. 1 and 2, it will be understood that a number of internal and external tests can be carried out.
On s'est aperçu cependant que si le multiplexeur 18 ou 118 inséré entre le coeur du circuit intégré et le plot d'entrée/sortie fonctionnait mal, on risquait de détecter un résultat de test correct alors qu'en fait le circuit est par ailleurs défectueux, ou réciproquement. It was noted however that if the multiplexer 18 or 118 inserted between the core of the integrated circuit and the input / output pad malfunctioned, there was a risk of detecting a correct test result when in fact the circuit is otherwise defective, or vice versa.
On propose selon l'invention que le premier multiplexeur, qui définit si le mode de fonctionnement est un mode de capture ou un mode de décalage, comporte une troisième entrée, permettant un mode de fonctionnement supplémentaire de capture de l'état logique en sortie du deuxième multiplexeur. It is proposed according to the invention that the first multiplexer, which defines whether the operating mode is a capture mode or an offset mode, has a third input, allowing an additional operating mode for capturing the logic state at the output of the second multiplexer.
En d'autres mots, dans une cellule de registre de test comportant deux multiplexeurs, pour permettre les fonctions de capture vers le registre d'un état logique sur une entrée du premier multiplexeur et de forçage de la sortie de l'autre multiplexeur par l'état contenu dans le registre, on propose selon l'invention que le premier multiplexeur soit pourvu d'une entrée supplémentaire de capture de l'état logique en sortie du deuxième multiplexeur. In other words, in a test register cell comprising two multiplexers, to allow the functions of capturing to the register a logic state on an input of the first multiplexer and forcing the output of the other multiplexer by l 'state contained in the register, it is proposed according to the invention that the first multiplexer be provided with an additional input for capturing the logic state at the output of the second multiplexer.
Dans le cas d'une cellule de registre associée à un plot unidirectionnel d'entrée de signal, l'entrée supplémentaire du premier multiplexeur est prise sur un conducteur allant vers le coeur du circuit intégré. Dans le cas d'un plot unidirectionnel de sortie de signal, elle peut être prise directement en sortie du multiplexeur, ou encore sur le plot de sortie; dans ce dernier cas, un étage d'adaptation de niveau sera de préférence prévu entre le plot et l'entrée supplémentaire du multiplexeur. In the case of a register cell associated with a unidirectional signal input pad, the additional input of the first multiplexer is taken on a conductor going to the core of the integrated circuit. In the case of a unidirectional signal output pad, it can be taken directly at the output of the multiplexer, or even on the output pad; in the latter case, a level adaptation stage will preferably be provided between the pad and the additional input of the multiplexer.
L'entrée supplémentaire peut éventuellement aussi être raccordée en un point intermédiaire d'un circuit d'interface de sortie raccordé entre le deuxième multiplexeur et le plot.The additional input can optionally also be connected at an intermediate point of an output interface circuit connected between the second multiplexer and the pad.
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels
- les figures 1 et 2, déjà décrites, représentent des cellules classiques de registre de test périphérique RBS de la technique antérieure;
- la figure 3 représente l'organisation générale classique du registre RBS d'un circuit intégré;
- la figure 4 représente une cellule modifiée selon l'invention, associée à un plot d'entrée de signal;
- la figure 5 représente une cellule modifiée associée à un plot de sortie de signal.Other characteristics and advantages of the invention will appear on reading the detailed description which follows and which is given with reference to the accompanying drawings in which
- Figures 1 and 2, already described, represent conventional cells of the RBS peripheral test register of the prior art;
- Figure 3 shows the general general organization of the RBS register of an integrated circuit;
- Figure 4 shows a modified cell according to the invention, associated with a signal input pad;
- Figure 5 shows a modified cell associated with a signal output pad.
- la figure 6 représente une cellule selon l'invention, associée à un plot d'entrée/sortie bidirectionnel. - Figure 6 shows a cell according to the invention, associated with a bidirectional input / output pad.
- la figure 7 représente la topopgraphie générale des plots et des cellules de registre à la périphérie d'une puce. - Figure 7 shows the general topography of the pads and register cells at the periphery of a chip.
La figure 4 représente une réalisation de cellule de registre selon l'invention, associée à un plot unidirectionnel d'entrée 10 pour l'observation et le contrôle des signaux transitant sur ce plot. Les mêmes références qu'à la figure 1 sont utilisées pour les éléments correspondants, c ayant des fonctions similaires. FIG. 4 represents an embodiment of a register cell according to the invention, associated with a unidirectional input pad 10 for the observation and the control of the signals passing through this pad. The same references as in FIG. 1 are used for the corresponding elements, c having similar functions.
La modification principale par rapport à la figure 1 est le fait que le multiplexeur 16 comporte une entrée supplémentaire connectée au conducteur 14. Le multiplexeur a donc au moins trois entrées. The main modification with respect to FIG. 1 is the fact that the multiplexer 16 has an additional input connected to the conductor 14. The multiplexer therefore has at least three inputs.
Une autre modification, non obligatoire mais souhaitable, est le fait qu'on a décomposé le circuit d'interface d'entrée 12 en deux portions 12A et 12B; la partie 12A, placée avant le multiplexeur 18 comprend essentiellement un circuit d'adaptation de niveau logique de tension et un circuit de protection contre les décharges électrostatiques, alors que la partie 12B, placée après le multiplexeur 18, comprend les étages d'amplification permettant d'attaquer le conducteur 14 qui va vers le coeur du circuit. Another modification, not compulsory but desirable, is the fact that the input interface circuit 12 has been broken down into two portions 12A and 12B; the part 12A, placed before the multiplexer 18 essentially comprises a circuit for adapting the logic voltage level and a circuit for protection against electrostatic discharges, while the part 12B, placed after the multiplexer 18, comprises the amplification stages allowing to attack the conductor 14 which goes towards the heart of the circuit.
Le conducteur 14, est directement relié à l'entrée supplémentaire du multiplexeur 16. Les autres entrées sont reliées (comme à la figure 1) l'une à l'entrée sérielle tdi de la cellule, l'autre à la sortie du circuit 12A, c'est-à-dire à l'entrée du multiplexeur 18. The conductor 14 is directly connected to the additional input of the multiplexer 16. The other inputs are connected (as in FIG. 1) one to the serial input tdi of the cell, the other to the output of the circuit 12A , that is to say at the input of the multiplexer 18.
Le multiplexeur 16 est alors contrôlé en principe par deux signaux de contrôle, CTRL1 et CTRL1A, pour diriger vers la sortie du multiplexeur l'état logique présent sur l'une au choix des trois entrées. The multiplexer 16 is then controlled in principle by two control signals, CTRL1 and CTRL1A, to direct the logic state present on one of the three inputs to the output of the multiplexer.
Dans le mode de fonctionnement en registre à décalage, c'est ls signal sur l'entrée tdi qui passe à travers le multiplexeur 16; dans le mode de capture de l'état du plot d'entrée, c'est la sortie du circuit 12A qui passe à travers le multiplexeur 16; enfin, dans le mode de capture de l'état du conducteur 14, c'est directement l'état logique sur le conducteur 14 qui passe à travers le multiplexeur. In the shift register operating mode, it is the signal on the input tdi which passes through the multiplexer 16; in the mode of capturing the state of the input pad, it is the output of the circuit 12A which passes through the multiplexer 16; finally, in the mode for capturing the state of the conductor 14, it is directly the logic state on the conductor 14 which passes through the multiplexer.
On s'arrangera donc pour que les programmes de test puissent inclure des instructions (agissant sur les signaux de contrôle CTRL1 et CTRL1A) permettant d'observer et contrôler les signaux d'une part sur le plot (en amont du multiplexeur 18) et d'autre part sur le conducteur 14 (en aval du multiplexeur 18). We will therefore arrange so that the test programs can include instructions (acting on the control signals CTRL1 and CTRL1A) making it possible to observe and control the signals on the one hand on the pad (upstream of the multiplexer 18) and d on the other hand on the conductor 14 (downstream of the multiplexer 18).
Les possibilités de vérification sont ainsi plus complètes puisqu'elles incluent une possibilité de détecter un mauvais fonctionnement du multiplexeur 18. The verification possibilities are thus more complete since they include a possibility of detecting a malfunction of the multiplexer 18.
La figure 5 représente une modification similaire pour la cellule associée à un plot unidirectionnel de sortie du circuit intégré. Les références sont les mêmes qu'à la figure 2 pour les éléments fonctionnellement correspondants. FIG. 5 represents a similar modification for the cell associated with a unidirectional output pad of the integrated circuit. The references are the same as in FIG. 2 for the functionally corresponding elements.
Le multiplexeur 116 a une entrée supplémentaire raccordée, de préférence par l'intermédiaire d'un adaptateur de niveau 124 au plot 110 de sortie. Les signaux de contrôle CTRL1 et CTRL1A de ce multiplexeur permettent de faire passer dans le multiplexeur 116 le signal en amont du multiplexeur 118 (en mode de capture de l'état du conducteur 14), le signal en aval du multiplexeur 118 (en mode de capture de l'état du plot 110), et enfin le signal sur l'entrée sérielle tdi de la cellule (en mode de décalage). The multiplexer 116 has an additional input connected, preferably via a level adapter 124 to the output pad 110. The control signals CTRL1 and CTRL1A of this multiplexer make it possible to pass through the multiplexer 116 the signal upstream from the multiplexer 118 (in mode for capturing the state of the conductor 14), the signal downstream from the multiplexer 118 (in the mode of capture of the state of the pad 110), and finally the signal on the serial input tdi of the cell (in shift mode).
Enfin, la figure 6 représente une cellule selon l'invention, associée à un plot d'entrée/sortie bidirectionnel. Finally, FIG. 6 represents a cell according to the invention, associated with a bidirectional input / output pad.
Là encore, les mêmes références qu'aux figures précédentes désignent des éléments de circuit fonctionnellement correspondants.Here again, the same references as in the preceding figures designate functionally corresponding circuit elements.
Le plot bidrectionnel (10) est relié à un circuit d'interface d'entrée 12, ou, comme à la figure 4, de préférence à une première partie 12A de ce circuit, comprenant essentiellement un circuit de protection électrostatique et un circuit d'adaptation de niveau. Et le plot est bien entendu relié à la sortie d'un circuit d'interface de sortie 112. The bidrectional pad (10) is connected to an input interface circuit 12, or, as in FIG. 4, preferably to a first part 12A of this circuit, essentially comprising an electrostatic protection circuit and a circuit level adaptation. And the pad is of course connected to the output of an output interface circuit 112.
La deuxième partie du circuit électrique d'interface d'entrée, essentiellement un amplificateur tampon 12B, est placée entre la sortie d'un multiplexeur 18 et un conducteur 14 destiné (en fonctionnement normal) à diriger vers le coeur du circuit intégré le signal d'entrée présent sur le plot 10. Le multiplexeur 18 fait partie de la cellule de registre RBS associée au plot d'entrée/sortie 10. The second part of the electrical input interface circuit, essentially a buffer amplifier 12B, is placed between the output of a multiplexer 18 and a conductor 14 intended (in normal operation) to direct the signal d to the core of the integrated circuit. input present on the pad 10. The multiplexer 18 is part of the RBS register cell associated with the input / output pad 10.
Par ailleurs, un conducteur 114 issu du coeur du circuit intégré est relié au plot 10 par l'intermédiaire du circuit électrique d'interface de sortie 112 comprenant essentiellement un amplificateur commandé par un signal de direction ENBL selon l'état de ce signal ENBL, l'amplifcateur du circuit 112 est activé (pour que le plot 10 fonctionne en plot de sortie) ou désactivé (pour que le plot fonctionne en plot d'entrée). Furthermore, a conductor 114 originating from the heart of the integrated circuit is connected to the pad 10 via the electrical output interface circuit 112 essentially comprising an amplifier controlled by a direction signal ENBL according to the state of this signal ENBL, the amplifier of the circuit 112 is activated (so that the pad 10 operates as an output pad) or disabled (so that the pad operates as an input pad).
Un multiplexeur 118 est inséré entre le conducteur 114 et le circuit d'interface de sortie 112. Ce multiplexeur fait partie de la cellule de registre selon l'invention. A multiplexer 118 is inserted between the conductor 114 and the output interface circuit 112. This multiplexer is part of the register cell according to the invention.
Les autres éléments de cette cellule sont : un troisième multiplexeur 16 à au moins quatre entrées, une bascule de mémorisation 20 placée en sortie de ce multiplexeur, et une bascule de verrouillage 22 connectée en sortie de la bascule 20. The other elements of this cell are: a third multiplexer 16 with at least four inputs, a storage flip-flop 20 placed at the output of this multiplexer, and a locking flip-flop 22 connected at the output of flip-flop 20.
Le multiplexeur 18 reçoit sur une entrée la sortie de la partie 12A du circuit d'interface d'entrée; il reçoit par ailleurs sur une seconde entrée la sortie de la bascule 22 (bascule de verrouillage). Il assure d'abord le choix entre un mode de fonctionnement normal du circuit et un fonctionnement "update" dans lequel on force sur le conducteur 14 un état issu de la bascule 20. The multiplexer 18 receives on an input the output of the part 12A of the input interface circuit; it also receives on a second input the output of flip-flop 22 (latch flip-flop). It first ensures the choice between a normal operating mode of the circuit and an "update" operation in which the state 14 of the flip-flop 20 is forced onto the conductor.
Le multiplexeur 118 reçoit sur une première entrée le signal présent sur le conducteur 114 et sur une seconde entrée la sortie de la bascule de verrouillage 22. Il assure le choix entre un mode de fonctionnement normal et un fonctionement update dans lequel on force sur le plot 10 un état issu de la bascule 20. The multiplexer 118 receives on a first input the signal present on the conductor 114 and on a second input the output of the locking flip-flop 22. It provides the choice between a normal operating mode and an update function in which the force is pressed on the pad 10 a state from flip-flop 20.
Le multiplexeur 16 a quatre entrées issues respectivement
- de la sortie du circuit 12A pour recevoir le signal sur le plot d'entrée 10, en amont du multiplexeur 18 (mode de capture de l'état du plot 10)
- du conducteur d'entrée de signal 14 allant vers le coeur du circuit intégré (mode de capture de l'état du conducteur 14)
- de l'entrée sérielle tdi de la cellule, connectée à une sortie sérielle tdo d'une cellule précédente (mode de décalage)
- du conducteur de sortie 114 issu du coeur du circuit (mode de capture de l'état du conducteur 14).Multiplexer 16 has four inputs from respectively
- from the output of the circuit 12A to receive the signal on the input pad 10, upstream of the multiplexer 18 (mode for capturing the state of the pad 10)
- signal input conductor 14 going to the heart of the integrated circuit (mode for capturing the state of conductor 14)
- the tdi serial input of the cell, connected to a tdo serial output of a previous cell (shift mode)
- the output conductor 114 from the heart of the circuit (mode for capturing the state of conductor 14).
Les signaux de contrôle des différents multiplexeurs sont désignés par la référence CTRL. Ils sont issus du circuit de contrôle 30 de la figure 3, de même que les signaux d'horloge commandant les bascules 20 et 22. The control signals of the various multiplexers are designated by the reference CTRL. They come from the control circuit 30 of FIG. 3, as do the clock signals controlling the flip-flops 20 and 22.
On notera que c'est le circuit 12A (adaptation de niveau) de la figure 6 qui joue le rôle du circuit d'adaptation 124 de la figure 5. Il n'est donc pas nécessaire que la cellule de registre de test d'un plot bidirectionnel comporte un circuit d'adaptation supplémentaire 124 entre la sortie du circuit 112 et l'entrée du multiplexeur 16. It will be noted that it is the circuit 12A (level adaptation) of FIG. 6 which plays the role of the adaptation circuit 124 of FIG. 5. It is therefore not necessary for the test register cell of a bidirectional pad comprises an additional adaptation circuit 124 between the output of the circuit 112 and the input of the multiplexer 16.
Le signal de direction ENBL (qui sert à indiquer si le plot 10 fonctionne en entrée ou sortie) peut lui-même être associé à une cellule de registre de test périphérique désignée par rbs' sur la figure 6. Cette cellule est insérée en série dans le conducteur qui amène le signal ENBL, et elle permet d'observer le signal ENBL ou d'imposer une valeur à ce signal. Cette cellule possède une entrée tdi et une sortie tdo et peut être connectée en série par ces entrées aux autres cellules du registre de test périphérique RBS. Une cellule ainsi associée au signal ENBL (ou à un signal de troisième état dans le cas de plots à trois états) peut être associée à plusieurs plots bidirectionnels (ou trois états) commandés simultanément par le même ENBL.On s'arrangera alors pour la localiser non pas à proximité immédiate des plots bidirectionnels ou trois états concernés mais à côté d'un plot d'alimentation du circuit intégré étant donné que de la place est disponible à côté des plots d'alimentation puisque ces derniers ne sont pas associés fonctionnellement à des cellules de registre RBS. The direction signal ENBL (which is used to indicate whether the pad 10 operates as input or output) can itself be associated with a peripheral test register cell designated by rbs' in FIG. 6. This cell is inserted in series in the driver who brings the ENBL signal, and it allows to observe the ENBL signal or to impose a value on this signal. This cell has a tdi input and a tdo output and can be connected in series by these inputs to the other cells of the RBS peripheral test register. A cell thus associated with the ENBL signal (or with a third-state signal in the case of three-state plots) can be associated with several bidirectional (or three-state) plots controlled simultaneously by the same ENBL. locate not in the immediate vicinity of the bidirectional pads or three states concerned but next to an integrated circuit power pad since space is available next to the power pads since the latter are not functionally associated with RBS registry cells.
La figure 7 représente l'organisation topographique générale selon l'invention. Les plots d'entrée/sortie juxtaposés sont associés à des circuits d'interface d'entrée et à des cellules de registre de test périphérique rbs également juxtaposées et aboutées les unes avec les autres pour former un registre complet RBS courant autour de la périphérie du circuit intégré (sauf à l'emplacement des plots TDI, TMS, TCK, TRST, et TDO). Les cellules rbs' correspondant aux signaux de direction ENBL ou de troisième état sont insérées parmi les autres dans le registre RBS, et elles sont localisées à côté des plots d'alimentation, par exemple plot VCC et plot de masse GND. FIG. 7 represents the general topographic organization according to the invention. The juxtaposed input / output pads are associated with input interface circuits and rbs peripheral test register cells also juxtaposed and abutted with each other to form a complete RBS register running around the periphery of the integrated circuit (except at the location of the TDI, TMS, TCK, TRST, and TDO pads). The cells rbs' corresponding to the direction signals ENBL or of third state are inserted among the others in the register RBS, and they are located next to the supply pads, for example pad VCC and ground pad GND.
Non seulement, la modification selon l'invention apporte des possibilités supplémentaires dans le test sur cartes, mais elle permet aussi d'améliorer les possibilités de test sous pointes pour les circuits intégrés à grand nombre de plots de connexion extérieure. En effet, les appareils de test sous pointes sont limitées en nombre de pointes, de sorte que le test sous pointes permet d'avoir accès à une partie des plots seulement. Grâce à la possibilité qu'on a maintenant de tester à travers le registre périphérique directement les signaux sur les plots de sortie en aval du multiplexeur, on peut effectuer un test sous pointes beaucoup plus complet, incluant la fonction d'interface de sortie, même avec un nombre de pointes limité. Not only does the modification according to the invention provide additional possibilities in the test on cards, but it also makes it possible to improve the test possibilities under peaks for integrated circuits with a large number of external connection pads. Indeed, the test devices under tips are limited in number of tips, so that the test under tips allows to have access to a part of the pads only. Thanks to the possibility that we now have of testing the signals on the output pads downstream of the multiplexer directly through the peripheral register, we can perform a much more comprehensive spike test, including the output interface function, even with a limited number of spikes.
Cela supprime en particulier la nécessité de faire plusieurs tests sous pointes avec des jeux de pointes différents. This removes in particular the need to make several tests under tips with different sets of tips.
De plus, l'invention améliore tout particulièrement le test des cartes à plusieurs puces de circuit intégré lorsqu'il y a des plots de sortie trois états, car le prélèvement du signal en aval du multiplexeur de forçage permet notamment d'observer ce qui se passe sur le bus de données extérieur pendant le fonctionnement. In addition, the invention particularly improves the testing of cards with several integrated circuit chips when there are three-state output pads, since the sampling of the signal downstream from the forcing multiplexer makes it possible in particular to observe what is happening. goes on the external data bus during operation.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9011491A FR2666902B1 (en) | 1990-09-18 | 1990-09-18 | INTEGRATED CIRCUIT WITH PERIPHERAL TEST REGISTER. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9011491A FR2666902B1 (en) | 1990-09-18 | 1990-09-18 | INTEGRATED CIRCUIT WITH PERIPHERAL TEST REGISTER. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2666902A1 true FR2666902A1 (en) | 1992-03-20 |
| FR2666902B1 FR2666902B1 (en) | 1993-01-22 |
Family
ID=9400404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9011491A Expired - Fee Related FR2666902B1 (en) | 1990-09-18 | 1990-09-18 | INTEGRATED CIRCUIT WITH PERIPHERAL TEST REGISTER. |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2666902B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0310152A2 (en) * | 1987-09-28 | 1989-04-05 | Siemens Plessey Electronic Systems Limited | Test overlay circuit |
| EP0358376A2 (en) * | 1988-09-07 | 1990-03-14 | Texas Instruments Incorporated | Integrated test circuit |
-
1990
- 1990-09-18 FR FR9011491A patent/FR2666902B1/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0310152A2 (en) * | 1987-09-28 | 1989-04-05 | Siemens Plessey Electronic Systems Limited | Test overlay circuit |
| EP0358376A2 (en) * | 1988-09-07 | 1990-03-14 | Texas Instruments Incorporated | Integrated test circuit |
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| IEEE DESIGN & TEST OF COMPUTERS. vol. 7, no. 1, février 1990, LOS ALAMITOS US pages 9 - 19; R.P.van Riessen et al.: "An Architecture with Boundary Scan" * |
| International Test Conference 1987 Proceedings Washington D.C. pages 714 - 723; C.Maunder et al.: "Boundary-Scan. A framework for structured design-for-test" * |
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2666902B1 (en) | 1993-01-22 |
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