FR2640427A1 - Procede de realisation d'un circuit integre incluant des etapes pour realiser de maniere selective des ouvertures en surface de motifs realises a un dit premier niveau - Google Patents
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Abstract
Procédé de réalisation d'un circuit intégré, lequel inclut des motifs réalisés sur un dit premier niveau et couvert par une première couche diélectrique, et parmi ces motifs, des premiers motifs présentant au moins parallèlement au premier niveau une dimension dite latérale de faible valeur et des seconds motifs de dimensions latérales sensiblement égales ou supérieures au double de celles des premiers motifs, les premiers et seconds motifs étant espacés d'une distance sensiblement égale ou supérieure au double de la hauteur des premiers motifs, et les premiers motifs présentant une hauteur sensiblement égale ou supérieure à celle des seconds motifs, ce procédé comprenant des étapes pour former, sans utiliser de masque, des ouvertures dans la première couche diélectrique en surface desdits premiers motifs, lesdits seconds motifs restant couverts par la première couche diélectrique. Application : réalisation d'interconnexions entre deux niveaux d'un circuit intégré.
Description
"PROCEDE DE REALISATION D'UN CIRCUIT INTEGRE INCLUANT DES
ETAPES POUR REALISER DE MANIERE SELECTIVE DES OUVERTURES EN
SURFACE DE MOTIFS REALISES A UNDIT PREMIER NIVEAU' Descrintion
L'invention concerne un procédé de réalisation d'un circuit intégré lequel inclut des notifs réalisés sur undit premier niveau et couvert par une prenière couche diélectrique.
ETAPES POUR REALISER DE MANIERE SELECTIVE DES OUVERTURES EN
SURFACE DE MOTIFS REALISES A UNDIT PREMIER NIVEAU' Descrintion
L'invention concerne un procédé de réalisation d'un circuit intégré lequel inclut des notifs réalisés sur undit premier niveau et couvert par une prenière couche diélectrique.
L'invention trouve son application dans la réduction des surfaces des circuits intégrés montrant plusieurs niveaux d'interconnexions, et d'une façon générale dans la réalisation d'interconnexions à différents niveaux, entre des éléments présentant des dimensions différentes
L'invention trouve une application toute particulière dans la réalisation des interconnexions entre des élélents de dimensions nicroniques ou subricroniques
Il est connu de l'état de la technique des procédés de planarisation de couches notaient par la publication intitulée 'Procédé de planarisation par gravure à grande vitesse' par A. Schiltz, M.Pons et D. Henry", dans le volume intitulé Le vide des couches minces, 3è. Syîposiui International sur la gravure sèche et le dépôt plasna en uicro- électronique, 26 au 29 novembre 1985, Ecole normale supérieure de l'enseignenent technique, Cachan -France-', p.79 à 83"
Selon ce document, il est connu de réaliser la planarisation d'un dispositif constitué de différents ~motifs fornant une première couche, en couvrant ce dispositif d'une couche de laque photosensible Ce document enseigne que ce type de résine est choisi en raison de sa pureté et de sa disponibilité, ais que se pose néanmoins un grave problème d'aplanissenent consistant dans le fait que la résine ne se dépose pas en épaisseur régulière. Notamment, il arrive qu'elle se dépose en épaisseur plus grande sur les votifs de grande dimension que sur les motifs présentant au moins une faible dimension.
L'invention trouve une application toute particulière dans la réalisation des interconnexions entre des élélents de dimensions nicroniques ou subricroniques
Il est connu de l'état de la technique des procédés de planarisation de couches notaient par la publication intitulée 'Procédé de planarisation par gravure à grande vitesse' par A. Schiltz, M.Pons et D. Henry", dans le volume intitulé Le vide des couches minces, 3è. Syîposiui International sur la gravure sèche et le dépôt plasna en uicro- électronique, 26 au 29 novembre 1985, Ecole normale supérieure de l'enseignenent technique, Cachan -France-', p.79 à 83"
Selon ce document, il est connu de réaliser la planarisation d'un dispositif constitué de différents ~motifs fornant une première couche, en couvrant ce dispositif d'une couche de laque photosensible Ce document enseigne que ce type de résine est choisi en raison de sa pureté et de sa disponibilité, ais que se pose néanmoins un grave problème d'aplanissenent consistant dans le fait que la résine ne se dépose pas en épaisseur régulière. Notamment, il arrive qu'elle se dépose en épaisseur plus grande sur les votifs de grande dimension que sur les motifs présentant au moins une faible dimension.
Le problème résolu par l'enseignement de ce document est la réalisation d'une compensation de ce défaut d'aplanissement de la résine, dans le but d'obtenir la planarisation du dispositif et notamment celle d'une couche de silice SiO2 sur laquelle la résine est déposée. Cette couche de silice présente un certain nombre de motifs de différentes dimensions telles que des marches périodiques, des mesas et une arche sesi-infinie. Pour arriver à véritablement planariser le dispositif, ce document enseigne que l'on peut notamsent employer un contresasque de la surface à planariser. Dans le cas où l'on désire obtenir des VIAS ou ouverture dans la couche de silice, ces VIAS sont réalisés avant la planarisation.Dans les deux cas, la planarisation est effectuée par gravure sèche (ou gravure ionique réactive).
Un des buts de la présente invention est de fournir un procédé pour ouvrir de tels VIAS dans la couche diélectrique directement sur des motifs de faible dimension et notamment sur des motifs microniques ou subnicroniques. En effet, jusqu'à ce jour il fallait former un plot de plus grande dimension à une extrémité du motif pour pouvoir réaliser un VIA sur ce plot.
Un autre but de l'invention est de fournir un procédé pour réaliser ces VIAS en s'affranchissant du problème de la réalisation de ~asques, problème qui lorsque des motifs de faible dimension sont concernés, est toujours très ardu, particulièrement en ce qui concerne la définition et l'ali gnement.
Un avantage de l'invention est de réaliser des
VIAS miniaturisés qui permettent de réduire la surface des circuits intégrés. L'houe du métier sait en effet qu'une surface considérable du circuit intégré doit toujours être consacrée aux VIAS et aux lignes d'interconnexion et que, jusqu'à ce jour, les dimensions latérales des VIAS étaient toujours supérieures à celles des lignes d'interconnexion, il en résultait que le responsable du tracé des masques avait toujours beaucoup de peine à loger les VIAS dans le dessin du circuit, et qu'une proportion importante de la surface du circuit était perdue de ce fait.
VIAS miniaturisés qui permettent de réduire la surface des circuits intégrés. L'houe du métier sait en effet qu'une surface considérable du circuit intégré doit toujours être consacrée aux VIAS et aux lignes d'interconnexion et que, jusqu'à ce jour, les dimensions latérales des VIAS étaient toujours supérieures à celles des lignes d'interconnexion, il en résultait que le responsable du tracé des masques avait toujours beaucoup de peine à loger les VIAS dans le dessin du circuit, et qu'une proportion importante de la surface du circuit était perdue de ce fait.
Un autre avantage de l'invention est de permettre à volonté, la planarisation de la couche de diélectrique qui isole des premiers motifs métalliques ou semiconducteurs réalisés à un premier niveau d'interconnexion, d'une seconde couche métallique réalisée à un second niveau d'interconnexion.
Selon l'invention, ces buts sont atteints, et ces avantages obtenus, au moyen d'un procédé de réalisation d'un circuit intégré, lequel inclut des motifs réalisés sur undit premier niveau et couvert par une première couche diélectrique, et parmi ces motifs, des premiers motifs présentant au moins parallèlement au premier niveau une dimension dite latérale de faible valeur et des seconds motifs de dimensions latérales sensiblement égales ou supérieures au double de celles des premiers motifs, les premiers et seconds motifs étant espacés d'une distance sensiblement égale ou supérieure au double de la hauteur des premiers motifs, et les premiers motifs présentant une hauteur sensiblement égale ou supérieure à celle des seconds votifs, ce procédé comprenant des étapes pour former, sans utiliser de masque, des ouvertures dans la première couche diélectrique en surface desdits premiers motifs, lesdits seconds motifs restant couverts par la pre sidère couche diélectrique.
Dans ces conditions, l'invention permet d'ouvrir directement les VIAS sur des motifs de faible dimension notam- ment microniques ou submicroniques, sans avoir à former un plot de grande dimension à une des extrémités du motif.
Dans une mise en oeuvre particulière, le procédé selon l'invention est caractérisé en ce que ces étapes comprennent la réalisation de la première couche diélectrique avec une épaisseur supérieure à la hauteur des premiers motifs , cette première couche diélectrique étant d'un type formé par croissance uniforme, la réalisation d'une seconde couche diélectrique d'un type formé par dépôt sous forme fluide s'étendant en plus grande épaisseur sur les seconds motifs que sur les premiers motifs, la mise en oeuvre d'une première phase de gravure sèche pour graver la seconde couche diélectrique avec une vitesse uniforme, l'arrêt de cette prefière phase dès l'apparition, en surface du dispositif, de plages de la première couche diélectrique, la mise en oeuvre d'une seconde phase de gravure sèche avec une vitesse de gravure de la première couche diélectrique supérieure ou égale à celle de la seconde couche diélectrique, et l'arrêt de la seconde phase dès l'apparition de la face supérieure des pretiers motifs.
L'invention permet ainsi d'ouvrir ces VIAS au moyen d'étapes peu nombreuses et particulièrement simples.
L'invention permet de s'affranchir de la nécessité d'utiliser des masques pour former ces VIAS, ce qui est un avantage notable car il est toujours difficile d'obtenir des masque de bonne définition ainsi qu'un bon alignement desdits masques.
Dans une mise en oeuvre de l'invention, le procédé est caractérisé en ce que, pour obtenir la planarisation de la première couche diélectrique dans les régions des premiers motifs au niveau de la surface supérieure de ces premiers motifs, les seconds motifs restant couverts par cette première couche diélectrique à un niveau supérieur, la seconde phase de gravure sèche met en oeuvre une vitesse de gravure de la prefière couche diélectrique égale à la vitesse de gravure de la seconde couche diélectrique
L'invention permet ainsi la planarisation autour des VIAS, ce qui peut permettre éventuellement d'épaissir le motif découvert, cet épaississement se faisant avec la couche métallique d'interconnexion du second niveau.
L'invention permet ainsi la planarisation autour des VIAS, ce qui peut permettre éventuellement d'épaissir le motif découvert, cet épaississement se faisant avec la couche métallique d'interconnexion du second niveau.
Selon une variante de l'invention, ce procédé est caractérisé en ce que pour obtenir la planarisation de la première couche diélectrique sur tout le dispositif, les seconds motifs étant couverts par cette couche, alors que des ouvertures sont ménagées dans cette couche au-dessus des pre nieras motifs, ouvertures alignées avec la périphérie de ces premiers motifs, la seconde phase de gravure sèche réactive met en oeuvre une vitesse de gravure de la première couche supérieure à celle de la seconde couche diélectrique.
L'invention fournit ainsi l'avantage de planariser le dispositif. Les seules ouvertures se font avec des flancs alignés sur la périphérie des motifs de faible dimension.
Le procédé selon l'invention peut être réalisé avec des matériaux courants dans la technologie des circuits intégrés tels que la silice ou le nitrure pour la première couche diélectrique et les laques photosensibles pour la seconde couche diélectrique.
Le procédé selon l'invention pouvant s'appliquer à des motifs nicroniques ou subzicroniques, permet de réaliser des VIAS directement sur la grille des transistors sans avoir besoin de ménager un plot de grille qui occupe toujours une place importante dans les circuits intégrés.
Dans ces conditions, pour réaliser un VIA, au lieu d'augmenter la surface d'un motif et donc de réserver une part importante du circuit, on peut diminuer une des dimensions du motif, ce qui réduit automatiquement la surface nécessaire au circuit. Et ceci d'autant plus que cette réduction a lieu sur les motifs du premier niveau du circuit, niveau qui est celui sur lequel pèse le plus la densité d'intégration.
Une seconde couche métallique réalisée à la fin du procédé selon l'invention sur la première couche diélectrique restante peut présenter des motifs habituels de ligne d'interconnexion avec les dimensions habituelles. Le fait que les ditensions des motifs de la couche métallique supérieure ne soient pas diminuées n'est pas une gêne puisque ce second niveau d'interconnexion est habituellement moins dense. Mais l'invention n'est pas limitée au premier et second niveau d'interconnexion et peut s'appliquer à tout niveau d'interconnexion.Ainsi si une couche métallique donnée ne contient que des lignes d'interconnexion il suffira de prévoir des rétrécissements des lignes au premier niveau d'interconnexion pour que les VIAS se positionnent automatiquement aux endroits ou ces lignes sont munies de rétrécissement, sans masques ou sans autres dépôts, comme il est habituel de le prévoir, simplement en applicant le procédé selon l'invention dans une de ses mises en oeuvre.
L'invention sera mieux comprise au moyen de la description suivante illustrée par les figures annexées dont
- la figure 1 qui représente le mode selon lequel la première et la seconde couche diélectrique sont étendues sur des motifs à un premier niveau d'un circuit
- les figures 2a à 2d qui représentent les premières étapes mises en oeuvre par le procédé
- les figures 3a et 3b qui représentent les étapes suivant celles des figures 2 dans une première variante de l'invention
- les figures 4a et 4b qui représentent les étapes suivant celles des figures 2 dans une seconde variante de l'invention
- les figures Sa et 5b qui montrent les hauteurs de couches mise en oeuvre dans les étapes d et e2 menant à la seconde variante de l'invention
- les figures 6a et 6b qui représentent vu du dessus des motifs métalliques à un premier niveau et leur interconnexion avec des motifs d'une couche métallique à un second niveau.
- la figure 1 qui représente le mode selon lequel la première et la seconde couche diélectrique sont étendues sur des motifs à un premier niveau d'un circuit
- les figures 2a à 2d qui représentent les premières étapes mises en oeuvre par le procédé
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Le procédé selon l'invention s'applique tout particulièrement à la réalisation d'interconnexions entre des motifs disposés à undit premier niveau du circuit et d'autres motifs métalliques notaient des lignes d'interconnexion, réalisées dans Une couche métallique disposée à undit second niveau du circuit, ces motifs métalliques du second niveau et les motifs du premier niveau étant séparés par une couche diélectrique.
Pour réaliser l'interconnexion entre les motifs du second et du premier niveau, il est connu de l'état de la technique de pratiquer dans la couche diélectrique des ouvertures ou VIAS sur des emplacements choisis précisément pour qu'un motif du second niveau se trouve en coïncidence ou croise un motif du premier niveau. Lors de la réalisation des motifs du second niveau, le métal se dépose dans cette petite ouverture, assurant la liaison électrique entre les motifs des deux niveaux.
Pour établir une bonne liaison électrique, jusqu'à ce jour, il était connu de l'état de la technique d'élargir le motif s'il était inférieur à certaines normes, et notamment s'il était inférieur au micron, et d'établir au doyen d'un masque une ouverture également supérieure au micron.
Ce procédé nécessitait donc d'utiliser un masque pour réaliser le motif du premier niveau, un second masque pour réaliser l'ouverture et un troisième masque pour réaliser le motif du second niveau.
Ces différents masques devaient présenter une bonne définition et être alignés les uns sur les autres avec une extrêmement bonne précision.
La présente invention propose un procédé permettant d'ouvrir des VIAS dans la couche diélectrique uniquement sur les motifs qui présentent au moins une de leur dimension parallèlement au premier niveau de valeur moitié de celles des autres motifs, ces autres motifs restant couverts par la couche diélectrique, et cela sans utiliser de masques conventionnels difficiles à réaliser, à positionner et donc coûteux dans la mise en oeuvre d'un procédé.
Dans un exemple de mise en oeuvre, le procédé selon l'invention comporte d'abord les étapes successives suivantes
a) réalisation sur un niveau du circuit intégré de motifs métalliques ou semiconducteurs P1 et P2, tels que représentés en coupe sur la figure 2a. Dans cet exemple, les motifs sont métalliques.
a) réalisation sur un niveau du circuit intégré de motifs métalliques ou semiconducteurs P1 et P2, tels que représentés en coupe sur la figure 2a. Dans cet exemple, les motifs sont métalliques.
Le premier niveau peut être la surface supérieure d'un substrat S en un matériau semiconducteur tel que le sili cium ou l'arséniure de gallium.
Le premier niveau peut aussi être déjà un second niveau d'interconnexion. D'autre part, les premiers motifs peuvent être en un matériau semiconducteur, par exemple un émetteur d'un transistor bipolaire.
Les motifs P1 présentent une hauteur Bm. On étudie ici uniquement le cas où les motifs Pj présentent une hauteur Hm supérieure ou égale à la hauteur des motifs P2.
Les motifs P1 sont en outre définis par une dimension latérale W1 et les motifs P2 par une dimension latérale W2 Le but de l'invention est de réaliser des ouvertures ou
VIAS sur les motifs P1 dans le cas où ils présentent au moins une dimension W1 inférieure ou égale & la moitié de la dimen- sion W2 d'autres motifs P2 et dans le cas où ils sont séparés les uns des autres ou des motifs P2 par une dimension L de l'ordre de ou supérieure au double de leur hauteur Bm.
VIAS sur les motifs P1 dans le cas où ils présentent au moins une dimension W1 inférieure ou égale & la moitié de la dimen- sion W2 d'autres motifs P2 et dans le cas où ils sont séparés les uns des autres ou des motifs P2 par une dimension L de l'ordre de ou supérieure au double de leur hauteur Bm.
Les matériaux utilisés pour réaliser les motifs Pi et P2 peuvent être tout métaux habituellement utilisés dans la réalisation de circuits intégrés tels que : AuGe, NiCr,
TiPtAu, ou Wn, s'il s'agit de la grille d'un transistor (à effet de chat, bipolaire) ; ces métaux peuvent être aussi l'aluminium ou le polysilicium s'il s'agit de lignes d'interconnexion ; ces matériaux peuvent être également tout semiconducteur.
TiPtAu, ou Wn, s'il s'agit de la grille d'un transistor (à effet de chat, bipolaire) ; ces métaux peuvent être aussi l'aluminium ou le polysilicium s'il s'agit de lignes d'interconnexion ; ces matériaux peuvent être également tout semiconducteur.
Les hauteurs Bm peuvent être dans la fourchette de quelques centaines de manomètres à plusieurs microns.
Si à ce premier niveau, se trouvent des éléments tels que des lignes d'interconnexion qui par leurs dimensions ne se trouvent pas dans la catégorie des votifs P1, dits premiers motifs, parce qutil existe déjà de tels motifs plus petits qu'eux, sur lesquels des VIAS sont prévus, il suffira alors de prévoir sur ces lignes où dans une partie de ces éléments, un rétrécissement de dimensions appropriées W1 de manière à faire entrer la région du rétrécissement dans la catégorie desdits premiers motifs Pi. Dans les étapes ultérieures du procédé, la région du rétrécissement sera automatiquement la région de localisation du VIA souhaité.
On peut pratiquer ainsi facilement un rétrécis serment sur des lignes d'interconnexion mais aussi à l'extré- mité d'une électrode d'un transistor par exemple (voir la figure 6b).
C'est pourquoi selon l'invention, au lieu de prévoir des élargissements pour faire des VIAS, on prévoiera le plus souvent des rétrécissements.
Il en résulte un des avantages de l'invention, qui consiste en une grande économie de surface, notamment dans les première couches du circuit intégré qui sont aussi généra- liement les plus denses et qui déterminent la taille finale du substrat à utiliser.
b) Dépôt d'une couche uniforme d'une première sorte de diélectrique D1 (voir la figure 2b) Pour obtenir cette couche uniforme, le diélectrique D1 doit être choisi parmi les matériaux que l'on dépose par une méthode de croissance, par exemple par une action chimique en phase vapeur connue sous le nom de CVD ou PECVD, ou par pulvérisation cathodique. Par couches uniformes il faut entendre que l'épaisseur Bd du diélectrique D1 est la même sur lesdits premiers motifs P11 sur lesdits seconds motifs P2, et entre les motifs P1 et P2.D'autre part on choisira l'épaisseur de cette couche diélectrique D1
Bd > Bm Bm étant la hauteur des premiers motifs P1, dans le but qui est essentiel, de couvrir entièrement tous les motifs de ce premier niveau.
Bd > Bm Bm étant la hauteur des premiers motifs P1, dans le but qui est essentiel, de couvrir entièrement tous les motifs de ce premier niveau.
Cependant l'épaisseur du diélectrique Di dans cette étape dépend du but que l'on cherche & atteindre ultérieurement.
En effet, selon l'invention, on peut mettre en oeuvre le procédé selon deux variantes. La première de ces variantes permet d'obtenir une planarisation autour des premiers motifs PI, les seconds motifs P2 restant néanmoins couverts par la couche diélectrique D1 formant un MESA sur ces motifs P2, comme il est montré sur la figure 3a. La seconde de ces variantes permet d'obtenir une planarisation générale du dispositif, les seconds motifs P2 étant couverts par le diélectrique D1 et des fenêtres étant ouvertes au-dessus des premiers motifs P1.Ces fenêtres montrent des flancs alignés sur la périphérie de ces premiers motifs P1 comme il est montré sur la figure 4a Si la seconde variante est choisie, il faudra déposer lors de cette étape de réalisation de la couche diélectrique D1 une épaisseur
Bd = Hm2 (Hm - HQ) de ce matériau
Dans cette relation, HQ est la différence d'épaisseur qui s'établira au cours de l'étape suivante c) dans une seconde couche de diélectrique D2 au-dessus des premiers motifs Pi et des seconds motifs P2, pour mettre en oeuvre la seconde variante de l'invention.
Bd = Hm2 (Hm - HQ) de ce matériau
Dans cette relation, HQ est la différence d'épaisseur qui s'établira au cours de l'étape suivante c) dans une seconde couche de diélectrique D2 au-dessus des premiers motifs Pi et des seconds motifs P2, pour mettre en oeuvre la seconde variante de l'invention.
La valeur de HQ peut être trouvée soit par l'expérimentation, soit par la modélisation, et est de la forme
Hl = k.Hm (W2 -W1) (W1+Hm)-1 (W2+Hm)-1
Des matériaux particulièrement favorables pour obtenir la couche Di peuvent être choisis parmi la silice (SiO2) ou le nitrure de silicium (si3Ns), qui sont des isolants très fréquemment utilisés en technologie de circuits intégrés.
Hl = k.Hm (W2 -W1) (W1+Hm)-1 (W2+Hm)-1
Des matériaux particulièrement favorables pour obtenir la couche Di peuvent être choisis parmi la silice (SiO2) ou le nitrure de silicium (si3Ns), qui sont des isolants très fréquemment utilisés en technologie de circuits intégrés.
c) Réalisation d'une seconde couche diélectrique
D2 comme montré sur la figure 1 ou sur la figure 2c. Cette couche diélectrique D2 doit être choisie parmi les matériaux qui s'étendent sous forme fluide permettant d'obtenir une différence d'épaisseur sur les premiers motifs P1 et sur les seconds motifs P2. Notamment l'épaisseur sur les seconds motifs sera supérieure à l'épaisseur sur les premiers motifs la différence entre ces épaisseurs sera HX dont la formule a été donnée précédemment. Dans cette formule, k est une constante qui dépend du matériau choisi pour réaliser cette seconde couche diélectrique.Pour réaliser la seconde couche diélectrique D2, s'étendant de façon fluide, on pourra choisir des résines polymérisables telles qu'une résine époxy ou encore une laque photosensible dont on n'utilisera pas ici les propriétés connues pour la photolithographie, mais seulement le fait déjà connu de la publication citée précédemment au titre d'état de la technique que les laques photosensibles se déposent en plus faible épaisseur sur des petits motifs que sur des grands motifs.
D2 comme montré sur la figure 1 ou sur la figure 2c. Cette couche diélectrique D2 doit être choisie parmi les matériaux qui s'étendent sous forme fluide permettant d'obtenir une différence d'épaisseur sur les premiers motifs P1 et sur les seconds motifs P2. Notamment l'épaisseur sur les seconds motifs sera supérieure à l'épaisseur sur les premiers motifs la différence entre ces épaisseurs sera HX dont la formule a été donnée précédemment. Dans cette formule, k est une constante qui dépend du matériau choisi pour réaliser cette seconde couche diélectrique.Pour réaliser la seconde couche diélectrique D2, s'étendant de façon fluide, on pourra choisir des résines polymérisables telles qu'une résine époxy ou encore une laque photosensible dont on n'utilisera pas ici les propriétés connues pour la photolithographie, mais seulement le fait déjà connu de la publication citée précédemment au titre d'état de la technique que les laques photosensibles se déposent en plus faible épaisseur sur des petits motifs que sur des grands motifs.
La figure 1 montre en coupe la répartition des épaisseurs d'une telle couche en fonction des dimensions W des différents motifs. On constate que les épaisseurs croissent au fur et à mesure que les dimensions W des motifs augmentent.
C'est pourquoi pour parvenir au but de l'invention et distinguer nettement les épaisseurs de diélectrique D2 réalisées sur les différents motifs, il faut que ces motifs présentent des dimensions nettement différentes. Ces différences de ditensions seront suffisantes lorsque W2 sera supérieur ou égal à 2 fois W1
Cette distinction pourra se faire facilement dans les circuits intégrés du fait qu'il existe de par le dessin original des éléments ou motifs de tailles très différentestou du fait que l'on peut toujours prévoir un rétrécissement å l'emplacement ou l'on veut ouvrir un VIA.
Cette distinction pourra se faire facilement dans les circuits intégrés du fait qu'il existe de par le dessin original des éléments ou motifs de tailles très différentestou du fait que l'on peut toujours prévoir un rétrécissement å l'emplacement ou l'on veut ouvrir un VIA.
On pourra choisir par- exemple pour réaliser la couche diélectrique D2 une laque photosensible positive AZ4ltO (Sté SBIPLEY) déposée à l'aide d'une tournette dans les conditions suivantes
-Vitesse de rotation 4500 tours/mn pendant une durée de 40 secondes
-Séchage de la laque à une température de 900C pendant 30 minutes
-Exposition au rayonnement ultraviolet de longueur d'onde 300 nm avec une énergie de 900 mJ/cm2
-Recuits successifs à 900C, t20 C, 180 C
Dans le cas où cette laque photosensible est utilisée sur une couche de silice, le coefficient k dans la formule donnant Hi est de l'ordre de 112.
-Vitesse de rotation 4500 tours/mn pendant une durée de 40 secondes
-Séchage de la laque à une température de 900C pendant 30 minutes
-Exposition au rayonnement ultraviolet de longueur d'onde 300 nm avec une énergie de 900 mJ/cm2
-Recuits successifs à 900C, t20 C, 180 C
Dans le cas où cette laque photosensible est utilisée sur une couche de silice, le coefficient k dans la formule donnant Hi est de l'ordre de 112.
d) Mise en oeuvre d'une première phase de gravure sèche par exemple de gravure ionique réactive pour graver la seconde couche diélectrique D2 avec une vitesse uniforme.
Cette première phase de gravure sèche sera arrêtée dès que, en surface du dispositif, des plages de la première couche diélectrique apparaîtront.
Si la laque photosensible positive citée précédemment a été utilisée, on obtiendra une gravure uniforme de cette laque au moyen de gaz 02 en mélange avec le gaz vecteur
N2, avec une vitesse de gravure de l'ordre de 145 nmlmn. On cherchera à parvenir à une uniformité de l'ordre de + 1 %.
N2, avec une vitesse de gravure de l'ordre de 145 nmlmn. On cherchera à parvenir à une uniformité de l'ordre de + 1 %.
Au-delà de cette étape, les conditions de gravure seront différentes selon que l'on veut parvenir à l'une ou l'autre des variantes de l'invention. A l'issue de l'étape d) le dispositif tel que représenté sur la figure 2d en coupe, ou
Sa en coupe, montre la couche du diélectrique D1 encore non attaquée, recouverte par une épaisseur BQ de la couche du diélectrique D2 au-dessus des motifs P2 Au-dessus des pretiers motifs P1, cette épaisseur est nulle, la couche du premier diélectrique D1 affleurant alors la surface.
Sa en coupe, montre la couche du diélectrique D1 encore non attaquée, recouverte par une épaisseur BQ de la couche du diélectrique D2 au-dessus des motifs P2 Au-dessus des pretiers motifs P1, cette épaisseur est nulle, la couche du premier diélectrique D1 affleurant alors la surface.
C'est à partir de ce dispositif que peut être commencée une deuxième phase de gravure sèche ou gravure ionique réactive, cette seconde phase pouvant être menée de deux manière différentes, conduisant au deux variantes du dispositif selon l'invention.
La première variante est obtenue à la suite de l'étape el et la seconde variante à la suite de l'étape ez décrites ci-après. Le choix entre la première et la seconde variante se fait en fonction des épaisseurs résiduelles HR de diélectrique D1 que le concepteur de circuits intégrés veut conserver en surface des seconds motifs P2 de grandes dimensions.En effet, de l'épaisseur BR du diélectrique D1 résiduel conservée en surface des motifs P2 dépend par exemple les capacités parasites qui peuvent s'introduire dans le circuit entre les motifs P2 du premier niveau et des motifs métal- liques situés à un second niveau, c'est- & dire en surface du diélectrique Dt à la fin du procédé selon l'invention (voir les figures 3b et 4b).
Dans la suite du procédé selon l'invention menant à la première variante, on trouve donc l'étape
e1/ mise en oeuvre d'unedite seconde phase de gravure sèche par exemple de gravure ionique réactive, avec une vitesse de gravure de la seconde couche D2 égale à la vitesse de gravure de la première couche D1. Cette gravure est arrêtée dès l'apparition de la surface supérieure des premiers motifs P1. Une couche du premier diélectrique D1 reste en surface des seconds motifs P2, formant un MESA, et ceci aussi bien dans le cas où les premiers motifs P1 ont la même hauteur Hm que les seconds motifs P2, que dans le cas où la hauteur Hm des pre miers motifs P1 est supérieure à celle des seconds motifs P2.
e1/ mise en oeuvre d'unedite seconde phase de gravure sèche par exemple de gravure ionique réactive, avec une vitesse de gravure de la seconde couche D2 égale à la vitesse de gravure de la première couche D1. Cette gravure est arrêtée dès l'apparition de la surface supérieure des premiers motifs P1. Une couche du premier diélectrique D1 reste en surface des seconds motifs P2, formant un MESA, et ceci aussi bien dans le cas où les premiers motifs P1 ont la même hauteur Hm que les seconds motifs P2, que dans le cas où la hauteur Hm des pre miers motifs P1 est supérieure à celle des seconds motifs P2.
Les ouvertures formées en surface des premiers motifs P1 sont alors parfaitement appropriées à constituer des VIAS.
La sélectivité de gravure S définie comme le rapport de la vitesse de gravure de la couche D1 sur la vitesse de gravure de la couche D2 doit donc être égale & à 1.
Pour obtenir cette sélectivité S = 1, dans le cas exemple, où la couche du second diélectrique D2 est la laque photosensible citée précédemment et où la couche du premier diélectrique D1 est la silice SiO2, le procédé selon l'invention peut être mené à bien à l'aide des gaz
SFs avec un débit de 2,14 SCCM
CHF3 avec un débit de 14,3 SCCM
N2 avec un débit de 19,3 SCCM les vitesses obtenues par ce système sont de l'ordre de 30,5 nmlmn pour le premier diélectrique Di et de 31 nmlmn pour le second diélectrique D2
Pour des premiers motifs P1 dont la hauteur est
Hm # 0,5 m, et la plus petite dimension latérale, c'est-à-dire mesurée parallèlement au plan du premier niveau est
W1 # 0,8 m, et pour des motifs P2 de même hauteur et de dimensions latérales mesurées dans le même plan
W2 = 5 pm, ces motifs étant espacés d'une distance
L z 5 pm, l'épaisseur de diélectrique Di résiduelle est égale à la différence HQ du diélectrique D2 qui existait a l'origine entre les motifs P2 et Pi
HR = HQ - 0,25 um.
SFs avec un débit de 2,14 SCCM
CHF3 avec un débit de 14,3 SCCM
N2 avec un débit de 19,3 SCCM les vitesses obtenues par ce système sont de l'ordre de 30,5 nmlmn pour le premier diélectrique Di et de 31 nmlmn pour le second diélectrique D2
Pour des premiers motifs P1 dont la hauteur est
Hm # 0,5 m, et la plus petite dimension latérale, c'est-à-dire mesurée parallèlement au plan du premier niveau est
W1 # 0,8 m, et pour des motifs P2 de même hauteur et de dimensions latérales mesurées dans le même plan
W2 = 5 pm, ces motifs étant espacés d'une distance
L z 5 pm, l'épaisseur de diélectrique Di résiduelle est égale à la différence HQ du diélectrique D2 qui existait a l'origine entre les motifs P2 et Pi
HR = HQ - 0,25 um.
La seconde variante du dispositif selon l'invention est obtenue à la suite de l'étape suivante
e2/ Mise en oeuvre d'unedite seconde phase de gravure sèche, par exemple de gravure ionique réactive, avec une vitesse de gravure du premier diélectrique D1 supérieure à la vitesse de gravure du second diélectrique Dz. Dans ces conditions, le premier diélectrique Di est attaqué dans les ouvertures pratiquées dans le second diélectrique D2 au-dessus de premiers motifs Pi. Du fait que le premier diélectrique Di est gravé à une vitesse plus grande que le second diélectrique D2, il en résulte des puits formés au-dessus des motifs P1, mon- trant des flancs dont la cacavité est tournée vers l'extérieur du dispositif. La gravure est arrêtée lorsque la surface supérieure des premiers motifs Pi apparat dans ces puits.
e2/ Mise en oeuvre d'unedite seconde phase de gravure sèche, par exemple de gravure ionique réactive, avec une vitesse de gravure du premier diélectrique D1 supérieure à la vitesse de gravure du second diélectrique Dz. Dans ces conditions, le premier diélectrique Di est attaqué dans les ouvertures pratiquées dans le second diélectrique D2 au-dessus de premiers motifs Pi. Du fait que le premier diélectrique Di est gravé à une vitesse plus grande que le second diélectrique D2, il en résulte des puits formés au-dessus des motifs P1, mon- trant des flancs dont la cacavité est tournée vers l'extérieur du dispositif. La gravure est arrêtée lorsque la surface supérieure des premiers motifs Pi apparat dans ces puits.
L'avantage de cette variante est que, en choisissant bien la sélectivité S de gravure des couches diélectriques D1 et D2, on peut obtenir un dispositif complè- tement planaire, présentant seulement des ouvertures en forme de puits en surface des motifs P1, ces ouvertures étant parfaitement appropriées à former des VIAS.
Si les dimensions et matériaux de l'exemple de réalisation décrit précédemment sont conservés, c'est-à-dire
Hm # 0,5 m,
W1 # 0,8 m, W2 # 5 m,
L # 5 m,
HQ t 0,25 pm, alors pour obtenir la planarisation du dispositif dans les conditions illustrées par la figure 5b, l'épaisseur de diélectrique D1 déposée doit être :
Hd # Hm (Hm - Hl) et la sélectivité ::
S # (HD - Hm) Hl. -1
En choisissant Hd # 1 m, cela revient, pour obtenir un dispositif planaire à trouver des conditions de gravure conduisant à
S = 2.
Hm # 0,5 m,
W1 # 0,8 m, W2 # 5 m,
L # 5 m,
HQ t 0,25 pm, alors pour obtenir la planarisation du dispositif dans les conditions illustrées par la figure 5b, l'épaisseur de diélectrique D1 déposée doit être :
Hd # Hm (Hm - Hl) et la sélectivité ::
S # (HD - Hm) Hl. -1
En choisissant Hd # 1 m, cela revient, pour obtenir un dispositif planaire à trouver des conditions de gravure conduisant à
S = 2.
Pour des couches diélectriques D1 et D2 constituées respectivement de silice et de laque photosensible positive citées précédemment, ces conditions de gravure sont obtenues, en gravure ionique réactiver au moyen des gaz
SF6 avec un débit de 1,9 SCCM
CHF3 avec un débit de 24,5 SCCM
N2 avec un débit de 9,3 SCCM, à pression et puissance élevées.
SF6 avec un débit de 1,9 SCCM
CHF3 avec un débit de 24,5 SCCM
N2 avec un débit de 9,3 SCCM, à pression et puissance élevées.
Les vitesses de gravure sont alors de l'ordre de 23,5 nm/mn dans le second diélectrique D2 (laque photosensible positive) et de 45,0 nmlin dans le premier diélectrique DI (SiO2).
L'épaisseur résiduelle HR de premier diélectrique D1 sur les seconds motifs P2 est dans ce cas de l'ordre de 0,45 un (voir la figure 5b).
L'étape précédente el et ez du procédé de réalisation selon l'invention peut aussi être mise en oeuvre si le premier diélectrique D1 est différent, par exemple du nitrure de silicium. Dans le cas de l'étape e2 on choisira une sélectivité S plus grande que pour la silice, par exemple S = 3 ou 4.
Comme on le constate à partir des figures Sa et 5D montrant les épaisseurs en jeu au cours des étapes d et e2 dans le cas où S = 2, à l'issue de l'étape e2) l'épaisseur de diélectrique résiduel au-dessus des seconds motifs D2 ne dépend que de l'épaisseur initiale Bu des premiers motifs et de celle Bd du diélectrique D
HR > Hd - Hm
Il faut encore noter que les gaz utilisés pour la seconde phase de gravure sèche doivent graver sélectivement la première couche diélectrique Dt de manière à permettre un arrêt facile du procédé dès qu'apparalt la surface supérieure des premiers motifs Pi.
HR > Hd - Hm
Il faut encore noter que les gaz utilisés pour la seconde phase de gravure sèche doivent graver sélectivement la première couche diélectrique Dt de manière à permettre un arrêt facile du procédé dès qu'apparalt la surface supérieure des premiers motifs Pi.
Pour obtenir l'interconnexion entre les premiers motifs Pi du premier niveau et des motifs situés à un second niveau, on peut ensuite procéder à la mise en oeuvre d'une étape
f) Réalisation d'un masque de second niveau d'interconnexion et dépôt d'une couche métallique dans les ouvertures de ce asque (voir les figures 3b et 4b). La mise en oeuvre de ce dépôt peut se faire par exemple par évaporation, par pulvérisation cathodique ou par croissance électrolytique avec des métaux choisis parvis les métaux aptes à former les premiers motifs du premier niveau et avec des épaisseurs pouvant varier de quelques dizaines de nano ètres à quelques microns.Les motifs de cette couche métallique de second niveau sont'disposés de manière à présenter des régions situées en surface des VIAS ouverts lors des étapes eji ou e2/. établissant ainsi le contact électrique entre les deux niveaux isolés par ailleurs par l'épaisseur résiduelle de la couche diélectrique D1.
f) Réalisation d'un masque de second niveau d'interconnexion et dépôt d'une couche métallique dans les ouvertures de ce asque (voir les figures 3b et 4b). La mise en oeuvre de ce dépôt peut se faire par exemple par évaporation, par pulvérisation cathodique ou par croissance électrolytique avec des métaux choisis parvis les métaux aptes à former les premiers motifs du premier niveau et avec des épaisseurs pouvant varier de quelques dizaines de nano ètres à quelques microns.Les motifs de cette couche métallique de second niveau sont'disposés de manière à présenter des régions situées en surface des VIAS ouverts lors des étapes eji ou e2/. établissant ainsi le contact électrique entre les deux niveaux isolés par ailleurs par l'épaisseur résiduelle de la couche diélectrique D1.
Les figures 6 montrent, vu du dessus, différents dispositifs obtenus par l'application du procédé selon l'invention.
La figure 6a montre l'interconnexion entre des lignes. Les motifs P2 sont représentés ici par les lignes 21 et 31 établies sur un premier niveau ainsi que par la ligne 41 également située sur ce premier niveau. La figure 6a est une représentation simpliée du dispositif, mais elle est cependant représentée à l'échelle d'un exemple d'application possible du procédé selon l'invention. La distance correspondant à 1 ps est représentée sur cette figure 6a. Dans cet exemple, on veut relier les lignes 21 et 31 par une ligne 22 formée à un second niveau.Pour appliquer le procédé selon l'invention, du fait que les lignes 21, 31 et 41 ont des dimensions transversales à peu près équivalentes, on prévoit, lors de la formation des lignes 21 et 31, des rétrécissements 21' et 31' à l'extrémité de ces lignes que l'on désire connecter formant lesdits pre miers motifs P1. Lors de la mise en oeuvre du procédé selon l'invention, des VIAS s'ouvrent automatiquement sur ces rétré cissementa 21' et 31' et l'on peut alors réaliser la couche métallique de second niveau avec un seul masque du fait que le masque d'ouverture de VIAS n'est pas nécessaire.
La figure 6b montre vu du dessus, schématiquement et non & l'échelle, une couche d'interconnexion de second niveau 122 réalisée au-dessus d'un VIA ouvert par le procédé selon l'invention sur la grille G formant un motif de type Pi par exemple submicronique, de l'ordre de 0,25 pr à & ,8 #m, d'un transistor à effet de champ, dans lequel S et D sont respectivement la source et le drain. Les électrodes S, G et D sont réalisées à un premier niveau, et S et D sont de dimensions beaucoup plus importantes que G, par exemple 5 à 8 p formant les seconds motifs P2 Les électrodes S et D sont en outre espacées de G par une distance L de l'ordre de I à 2 pm, c'est-à-dire de l'ordre de 2 fois la dimension transversale de la grille G.Selon l'invention, la ligne d'interconnexion 122 peut être reliée à la grille G directement au-dessus du doigt de griller sans qu'il soit nécessaire de prévoir à une extrémité de ce doigt, un plot de grande surface pour ltouver- ture du VIA, comme cela est connu de l'état de la technique.
Selon l'invention, l'interconnexion se fait entre G et la ligne 122 avec un gain de place considérable. On peut ainsi relier plusieurs doigts de grille dans le cas de transistors interdigités.
Il est évident que le procédé selon l'invention peut être appliqué aussi pour connecter entre eux par exemple les émetteurs de transistors bipolaires. En effet, la surface supérieure de ces électrodes est légèrement plus élevée que la surface supérieure de la base et du collecteur de ce même transistor.De ce fait la hauteur Hum de l'émetteur considéré comme premier motif P1 est supérieure à celle de la base et du collecteur considérés comme second motif P2 De plus, les di mensions de l'émetteur de l'ordre de 1 & ijm conviennent très bien pour appliquer l'inventionr vu les dimensions de la base et du collecteur qui sont de l'ordre de 3 à 4 Irlp. Ici l'application de l'invention est particulièrement importante pour obtenir une épaisseur de diélectrique résiduel HR au-dessus de la base et du collecteur suffisant à leur isolement Des ouvertures sur ces électrodes peuvent ensuite être réalisées par une méthode autre que celle de l'invention.
En ce qui concerne un transistor planaire où les trois électrodes S, G et D ont à peu près la même hauteur Rs, mais nont pas toutes des dimensions appropriées à constituer des premiers motifs Pj, il suffit de prévoir, au niveau des autres électrodes S et D 122 et 121 respectivement, un prolongement 122' et 121' de petite dimension sur lequel un
VIA s'ouvrira automatiquement par la mise en oeuvre du procédé selon l'inventionr par exemple par la mise en oeuvre de la seconde variante (étape e2) (voir figure 6b). Toutes les connexions peuvent alors être réalisées lors des mêmes étapes (ez + f), par exemple au moyen de la ligne 124 sur le tronçon 122' et au moyen de la ligne 123 sur le tronçon 121'.
VIA s'ouvrira automatiquement par la mise en oeuvre du procédé selon l'inventionr par exemple par la mise en oeuvre de la seconde variante (étape e2) (voir figure 6b). Toutes les connexions peuvent alors être réalisées lors des mêmes étapes (ez + f), par exemple au moyen de la ligne 124 sur le tronçon 122' et au moyen de la ligne 123 sur le tronçon 121'.
Les applications de l'invention dans le domaine des circuits intégrés sont donc nombreuses, du fait que l'on peut toujours prévoir un rétrécissement d'un motif métallique du premier niveau sur lequel on désire ouvrir un VIA, dans le cas où ce motif ne présente pas les dimensions voulues pour entrer dans la catégorie des conditions imposées aux dimensions desdits premiers motifs.
Claims (19)
- 2. Procédé selon la revendication 1, caractérisé en ce que ces étapes comprennent la réalisation de la première couche diélectrique avec une épaisseur supérieure à la hauteur des premiers motifs, cette première couche diélectrique étant d'un type formé par croissance uniforme, la réalisation d'une seconde couche diélectrique d'un type formé par dépôt sous forme fluide s'étendant en plus grande épaisseur sur les seconds motifs que sur les premiers motifs, la mise en oeuvre d'une première phase de gravure sèche pour graver la seconde couche diélectrique avec une vitesse uniforme, l'arrêt de cette première phase dès l'apparition, en surface du dispositif, de plage de la première couche diélectrique, la mise en oeuvre d'une seconde phase de gravure sèche avec une vitesse de gravure de la première couche diélectrique supérieure ou égale à celle de la seconde couche diélectrique, et l'arrêt de la seconde phase dès l'apparition de la face supérieure des premiers motifs.
- 3. Procédé selon la revendication 2, caractérisé en ce que, pour obtenir la planarisation de la première couchediélectrique dans les régions des premiers motifs au niveau de la lasurface supérieure de ces premiers motifs, les seconds motifs restant couverts par cette première couche diélectrique àun niveau supérieur, la seconde phase de gravure sèche met enoeuvre une vitesse de gravure de la première couche diélectrique égale à la vitesse de gravure de la seconde couchediélectrique.4, Procédé selon la revendication 2, caractérisé ence que pour obtenir la planarisation de la première couchediélectrique sur tout le dispositif, les seconds motifs étantcouverts par cette couche, alors que des ouvertures sont ménagées dans cette couche au-dessus des premiers motifs, ouvertures alignées avec la périphérie de ces premiers motifs, laseconde phase de gravure sèche met en oeuvre une vitesse degravure de la première couche supérieure à celle de la secondecouche diélectrique.
- 5. Procédé selon l'une des revendications 4,caractérisé en ce que, Bm étant la hauteur des premiersmotifs, Bd étant l'épaisseur de la première couchediélectrique, HQ étant la différence d'épaisseur de la seconde couche diélectrique entre les seconds motifs et les premiers motifs, d'une part, l'épaisseur Bd de la premièrecouche diélectrique est choisie pour répondre à la conditionBd = Hz2 (Hmet d'autre part, la sélectivité S de gravure lors de la seconde phase est choisie telle queS = (Bd - s) HQ i > 1S étant défini comme le rapport de la vitesse de gravure de lapremière couche diélectrique sur la vitesse de gravure de laseconde couche diélectrique, avec Bd > 811.
- 6. Procédé selon la revendication 5, caractérisé ence que l'épaisseur de la seconde couche diélectrique estchoisie sensiblement de la valeur donnée par la relationH2 = k.H12 (W2-W~) (W1+Hv)-1 (W2+Hxoù W1 et W2 sont respectivement les dimensions latérales des premiers motifs et seconds motifs et où k est une constante qui dépend du matériau de la seconde couche diélectrique.
- 7. Procédé selon l'une des revendications 2 à 6, caractérisé en ce que la seconde couche diélectrique est une résine polymérisable.
- 8. Procédé selon la revendication 7, caractérisé en ce que la seconde couche diélectrique est une résine époxy.
- 9. Procédé selon l'une des revendications 2 à 6, caractérisé en ce que la seconde couche diélectrique est une laque du type dit photorésist.
- 10. Procédé selon la revendication 7, caractérisé en ce que cette laque est du type positif, en ce qu'elle est insolée et recuite.Procédé selon l'une des revendications 2 à 10, caractérisé en ce que la première couche diélectrique est de la silice Si02.
- 12. Procédé selon la revendication 11r dans la mesure où elle dépend de la revendication 4, caractérisé en ce que la seconde méthode de gravure sèche met en oeuvre une vitesse de gravure de la première couche diélectrique sensiblement égale au double de la vitesse de gravure de la seconde couche diélectrique.
- 13. Procédé selon l'une des revendications 2 à 10, caractérisé en ce que la première couche diélectrique est du nitrure de silicium Si3N4.
- 14. Procédé selon la revendication 13, dans la mesure où elle dépend de la revendication 4, caractérisé en ce que la seconde méthode de gravure sèche met en oeuvre une vitesse de gravure de la première couche diélectrique sensiblement égale au triple ou au quadruple de la vitesse de gravure de la seconde couche diélectrique.
- 15. Procédé selon l'une des revendications précédentes, caractérisé en ce que, les premiers motifs sont microniques ou submicroniques.
- 16. Procédé selon l'une des revendications 1 à 14, caractérisé en ce que les premiers motifs sont de dimensions inférieures à 5 pn 17. Procédé selon l'une des revendications précédentes, caractérisé en ce que la hauteur des premiers motifs est égale à la hauteur des seconds motifs.
- 18. Procédé selon l'une des revendications 1 à 16, caractérisé en ce que la hauteur des premiers motifs est supérieure à la hauteur des seconds motifs.19. Procédé selon l'une des revendications précédentes, caractérisé en ce que les premiers motifs sont des éléments de composant actif.
- 20. Procédé selon la revendication 19, caractérisé en ce que les premiers motifs sont des grilles de transistor à effet de champ et les seconds motifs sont les électrodes de source et de drain.
- 21. Procédé selon la revendication 19, caractérisé en ce que les premiers motifs sont des émetteurs d'un transistor bipolaire, et les seconds motifs sont sa base et son collecteur.
- 22. Procédé selon l'une des revendications 1 à 18, caractérisé en ce que les premiers motifs sont des lignes d'interconnexion ou des tronçons de telles lignes.
- 23. Procédé selon l'une des revendications 1 à 22, caractérisé en ce que, pour obtenir la réalisation d'une ouverture dans la première couche diélectrique au-dessus d'un endroit donné d'un motif quelconque dudit premier niveau, on munît ce motif, lors de sa formation, d'un rétrécissement localisé à l'endroit donné ou d'un tronçon de ligne d'interconnexion, de dimensions latérales appropriées à permettre son classement dans la catégorie des premiers motifs.
- 24. Procédé selon l'une des revendications précédentes, caractérisé en ce que les premiers motifs sont métal- liques ou semiconducteurs et en ce qu'il comprend en outre une étape de dépôt d'une couche métallique à undit second niveau, en surface de la première couche diélectrique, cette couche métallique présentant des motifs interconnectés avec les pre sieurs motifs du premier niveau par le moyen des ouvertures dans la première couche diélectrique, et isolé des seconds motifs du premier niveau par cette première couche diélectrique
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8816230A FR2640427A1 (fr) | 1988-12-09 | 1988-12-09 | Procede de realisation d'un circuit integre incluant des etapes pour realiser de maniere selective des ouvertures en surface de motifs realises a un dit premier niveau |
| DE68922474T DE68922474T2 (de) | 1988-12-09 | 1989-12-04 | Verfahren zum Herstellen einer integrierten Schaltung einschliesslich Schritte zum Herstellen einer Verbindung zwischen zwei Schichten. |
| EP89203064A EP0372644B1 (fr) | 1988-12-09 | 1989-12-04 | Procédé de réalisation d'un circuit intégré incluant des étapes pour réaliser des interconnexions entre des motifs réalisés à des niveaux différents |
| US07/446,506 US5006485A (en) | 1988-12-09 | 1989-12-04 | Method of manufacturing an intergrated circuit including steps for forming interconnections between patterns formed at different levels |
| JP1319038A JP2798452B2 (ja) | 1988-12-09 | 1989-12-11 | 異なるレベルで形成されたパターン間に相互接続を形成する段階を含む集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8816230A FR2640427A1 (fr) | 1988-12-09 | 1988-12-09 | Procede de realisation d'un circuit integre incluant des etapes pour realiser de maniere selective des ouvertures en surface de motifs realises a un dit premier niveau |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2640427A1 true FR2640427A1 (fr) | 1990-06-15 |
Family
ID=9372781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8816230A Withdrawn FR2640427A1 (fr) | 1988-12-09 | 1988-12-09 | Procede de realisation d'un circuit integre incluant des etapes pour realiser de maniere selective des ouvertures en surface de motifs realises a un dit premier niveau |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2640427A1 (fr) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4541169A (en) * | 1984-10-29 | 1985-09-17 | International Business Machines Corporation | Method for making studs for interconnecting metallization layers at different levels in a semiconductor chip |
| EP0155668A2 (fr) * | 1984-03-20 | 1985-09-25 | Harris Corporation | Procédé d'attaque par plasma utilisant une couche auxiliaire non-planaire |
| US4666553A (en) * | 1985-08-28 | 1987-05-19 | Rca Corporation | Method for planarizing multilayer semiconductor devices |
-
1988
- 1988-12-09 FR FR8816230A patent/FR2640427A1/fr not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0155668A2 (fr) * | 1984-03-20 | 1985-09-25 | Harris Corporation | Procédé d'attaque par plasma utilisant une couche auxiliaire non-planaire |
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Non-Patent Citations (2)
| Title |
|---|
| 3EME SYMPOSIUM INTERNATIONAL SUR LA GRAVURE SECHE ET LE DEPOT PLASMA EN MICROELECTRONIQUE, Cachan, 26-29 novembre 1985, pages 79-83; A. SCHILTZ et al.: "Procédés de planarisation par gravure grande vitesse" * |
| IBM TECHNICAL DISCLOSURE BULLETIN, vol. 25, no. 3B, août 1982, pages 1402-1403, New York, US; E. KAMINSKY et al.: "Plasma planarization using differential etch-rate ratio" * |
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