FR2637709A1

FR2637709A1 - Load device for a bus communications line between electronic circuits with logic levels of the TTL type and of the CMOS type

Info

Publication number: FR2637709A1
Application number: FR8813329A
Authority: FR
Inventors: Michel Castel
Original assignee: Bendix Electronics SA
Current assignee: Bendix Electronics SA
Priority date: 1988-10-11
Filing date: 1988-10-11
Publication date: 1990-04-13

Abstract

The device 4'' comprises NMOS depletion transistors M1 and M3 and a NMOS enhancement transistor M2. The transistor M1 supplies the line 3 with a current whose strength is defined by one or the other of the two different laws, selected by the conduction or non-conduction of the transistor M2. This conduction is determined by the logic level established on the line by the TTL circuit 2. The current IDS, supplied by the load device 4'' samples the voltage level of the line corresponding to the logic "1" state so that this state, set up by the circuit 2, is understood by the circuit 1. Application to making TTL and CMOS circuits compatible in difficult environments giving rise to constraints of dispersion in the characteristics of the integrated circuits.

Description

La présente invention est relative à un dispositif de charge pour ligne de bus de communication entre des circuits électroniques à niveaux logiques différents et, plus particulièrement, à un tel dispositif conçu pour assurer la saisie, par un circuit à niveaux logiques
CMOS, de signaux logiques émis par un circuit à niveaux logiques TTL.The present invention relates to a charging device for a communication bus line between electronic circuits with different logic levels and, more particularly, to such a device designed to ensure the input, by a logic level circuit.
CMOS, logical signals emitted by a TTL logic level circuit.

On utilise aujourd'hui couramment au sein d'un même ensemble électronique, des circuits réalisés en technologies différentes, circuits qui doivent cependant échanger des informations logiques. Se pose alors des problèmes de compatibilité des niveaux électriques en courant et en tension des signaux représentatifs des niveaux logiques conventionnels, tels que les niveaux 1 et
O de la logique binaire.Currently used in the same electronic assembly, circuits made in different technologies, circuits which must however exchange logical information. This raises problems of compatibility of electrical current and voltage levels of signals representative of conventional logic levels, such as levels 1 and
O of the binary logic.

Par exemple, un signal de sortie TTL de niveau 1 doit présenter un niveau de tension supérieur à 2,4 volts tandis qu'un signal de ce niveau logique, doit être supérieur à 4 volts si la tension d'alimentation du circuit est 5 volts par exemple, pour être compris par un circuit CMOS comme représentatif du niveau logique 1. Si un circuit du type TTL doit alors envoyer des informations numériques à un circuit CMOS on comprend que la ligne de communication, ou bus, doit être chargée pour relever le niveau de tension sur la ligne à ltémission du signal logique 1 par le circuit TTL, pour que ce signal soit assurément saisi par le circuit CMOS. For example, a TTL level 1 output signal must have a voltage level greater than 2.4 volts, while a signal of this logic level must be greater than 4 volts if the supply voltage of the circuit is 5 volts. for example, to be understood by a CMOS circuit as representative of logic level 1. If a TTL type circuit must then send digital information to a CMOS circuit it is understood that the communication line, or bus, must be loaded to raise the level of voltage on the line to the emission of the logic signal 1 by the TTL circuit, so that this signal is certainly entered by the CMOS circuit.

Ce problème de compatibilité apparaissant généralement pour le niveau logique 1, une solution couramment utilisée consiste à placer un réseau de résistances de rappel à la tension d'alimentation du circuit, réseau dit de "pull-up" suivant la terminologie anglo-saxonne) en parallèle sur la ligne du bus, pour relever le niveau de tension sur cette ligne. Cette solution présente l'inconvénient de faire usage de résistances externes non intégrables ce qui implique, par exemple, l'utilisation d'un circuit hybride à couche épaisse. This compatibility problem generally appearing for the logic level 1, a commonly used solution consists in placing a network of return resistors at the supply voltage of the circuit, called a "pull-up" network according to the English terminology). parallel on the bus line, to raise the voltage level on this line. This solution has the disadvantage of making use of non-integrable external resistors which implies, for example, the use of a thick film hybrid circuit.

Lorsqu'un circuit intégré spécifique doit être connecté sur la ligne de communication des circuits CMOS et TTL, on peut penser à intégrer un circuit de charge de rappel à ce circuit intégré spécifique pour modifier convenablement la caractéristique courant-tension de la ligne de communication. On a représenté à la figure 1 du dessin annexé un ensemble électronique de ce type comprenant les trois circuits mentionnés ci-dessus. When a specific integrated circuit must be connected to the communication line of the CMOS and TTL circuits, it is conceivable to integrate a booster load circuit with this specific integrated circuit to suitably modify the current-voltage characteristic of the communication line. FIG. 1 of the appended drawing shows an electronic assembly of this type comprising the three circuits mentioned above.

Suivant une solution classique on intègre alors sur la sortie du circuit intégré spécifique un transistor NMOS à appauvrissement dont le drain est connecté à une source d'alimentation Vcc et la source à la ligne de communication, la grille du transistor étant connectée à la source, Malheureusement dans certains environnements difficiles , tels que ceux que l'on rencontre en électronique automobile, une telle solution n'est pas pratiquable pour les raisons que l'on va donner ci-dessous en référence à la figure 2 du dessin annexé où l'on a représenté des caractéristiques courant-tension établies par un tel dispositif de charge sur la ligne de communication.According to a conventional solution, a depletion NMOS transistor whose drain is connected to a supply source Vcc and the source to the communication line, the gate of the transistor being connected to the source, is then integrated on the output of the specific integrated circuit. Unfortunately in some difficult environments, such as those encountered in automotive electronics, such a solution is not practicable for the reasons that will be given below with reference to Figure 2 of the accompanying drawing where the there are shown current-voltage characteristics established by such a charging device on the communication line.

En technologie CMOS les niveaux logiques O et 1 peuvent, par exemple, être spécifiés de la manière suivante
Niveau logique Tension V Intensité I
O < 0,4 V < 1,5 mA
1 > Vcc #lV > 100 'LA
On a représenté ces deux points de fonctionnement limites en O et 1 sur la figure 2, respectivement.In CMOS technology logical levels O and 1 may, for example, be specified as follows
Logic level Voltage V Intensity I
O <0.4 V <1.5 mA
1> Vcc #lV> 100 'LA
These two limit operating points are represented in O and 1 in FIG. 2, respectively.

Diverses contraintes de dispersions font qu'il n'est pas possible en électronique automobile d'établir une caractéristique courant-tension unique sur la ligne de communication avec un dispositif de charge de rappel du type représenté à la figure 1. Ces contraintes de dispersions tiennent à la tension de fonctionnement Vcc qui peut varier de 4,5 volts à 5,5 volts à la température de fonctionnement qui doit pouvoir varier de - 400C à +125 C, et enfin à des paramètres électriques des procédés de fabrication utilisés en électronique automobile et qui sont inhérents aux procédés de fabrication en grandes série. Various dispersion constraints make it impossible for automotive electronics to establish a single current-voltage characteristic on the communication line with a return-charging device of the type shown in FIG. to the operating voltage Vcc which can vary from 4.5 volts to 5.5 volts at the operating temperature which must be able to vary from -400C to +125 C, and finally to electrical parameters of the manufacturing processes used in automotive electronics and which are inherent in mass production processes.

On a représenté à la figure 2 des caractéristiques courant-tension extrêmes référencées A et B qui peuvent être établies dans de telles circonstances avec le dispositif de charge de rappel intégré à l'ensemble de la figure l ajusté au mieux par rapport aux points 1 et O. Il apparaît sur la figure 2 que la courbe A ne respecte pas le point de fonctionnement 1 puisqu'elle passe en dessous de ce point et que la caractéristique courant-tension B ne respecte pas le point de fonctionnement 0 puisqu'elle passe au-dessus de ce point. Une caractéristique couranttension correcte devrait passer au-dessus du point 1 et au-dessus du point 0 pour respecter les spécifications données ci-dessus. FIG. 2 shows the extreme current-voltage characteristics referenced A and B that can be established in such circumstances with the return charging device integrated in the assembly of FIG. 1 adjusted as best as possible with respect to points 1 and O. It appears in FIG. 2 that the curve A does not respect the operating point 1 since it passes below this point and that the current-voltage characteristic B does not respect the operating point 0 since it passes to above this point. A correct current characteristic should pass above point 1 and above point 0 to meet the specifications given above.

La présente invention a donc pour but de perfectionner ce dispositif de charge de la technique antérieure de manière que soient respectées les spécifications électriques des niveaux logiques d'entrée d'un circuit CMOS alimenté par un circuit TTL, y compris dans un environnement difficile tel que celui que l'on rencontre en électronique automobile. The present invention therefore aims to improve this charging device of the prior art so that the electrical specifications of the input logic levels of a CMOS circuit powered by a TTL circuit, including in a difficult environment such as the one we meet in automotive electronics.

La présente invention a aussi pour but de réaliser un tel dispositif qui soit intégrable et qui n'occupe qu'une surface réduite de silicium. The present invention also aims to provide such a device that is integrable and occupies a reduced surface silicon.

La présente invention a encore pour but de réaliser un tel dispositif qui soit simple et de réalisation peu couteuse. Another object of the present invention is to provide such a device that is simple and inexpensive to produce.

On atteint ces buts de 1 t invention avec un dispositif de charge connecté à une ligne faisant communiquer une sortie d'un circuit électronique à niveaux logiques TTL et une entrée d'un circuit électronique à niveaux logiques CMOS, pour modifier la caractéristique courant-tension de la ligne de manière que les signaux logiques de sortie du circuit TTL soient compris par le circuit CMOS, ce dispositif comprenant un premier transistor du type NMOS à appauvrissement dont le drain est connecté à une source de tension et la source est connectée à la ligne.La grille du premier transistor est connectée au point commun à des deuxième et troisième transistors NMOS à enrichissement et à appauvrissement, respectivement, dont les circuits drain-source sont connectés en série entre la ligne et la source de tension, les deuxième et troisième transistors étant placés du côté de la ligne et du côté de la source de tension, respectivement, les grilles des deuxième et troisième transistors étant connectées à la source de tension et au point commun à ces deux transistors, respectivement, les caractéristiques géométriques et électroniques des transistors étant choisies pour régler la caractéristique courant-tension de la ligne à l'aide de celle du premier transistor de manière à établir à l'entrée du circuit
CMOS, sous la commande des signaux de sortie du circuit
TTL, des signaux d'entrée de niveaux logiques correspondants à ceux des signaux de sortie du circuit
TTL, et présentant des niveaux de tension et de courant conformes à des spécifications de niveaux logiques CMOS.These objects of the invention are achieved with a charging device connected to a line communicating an output of a TTL logic level electronic circuit and an input of a CMOS logic level electronic circuit to modify the current-voltage characteristic. of the line so that the output logic signals of the TTL circuit are understood by the CMOS circuit, this device comprising a first depletion-type NMOS transistor whose drain is connected to a voltage source and the source is connected to the line The gate of the first transistor is connected to the common point to second and third enhancement and depletion NMOS transistors, respectively, whose drain-source circuits are connected in series between the line and the voltage source, the second and third transistors. being placed on the side of the line and the side of the voltage source, respectively, the grids of the second and third sth transistors being connected to the voltage source and the point common to these two transistors, respectively, the geometrical and electronic characteristics of the transistors being chosen to adjust the current-voltage characteristic of the line using that of the first transistor; to be established at the entrance of the circuit
CMOS, under control of the output signals of the circuit
TTL, logic level input signals corresponding to those of the output signals of the circuit
TTL, and having voltage and current levels in accordance with CMOS logic level specifications.

Au dessin annexé donné seulement à titre d'exemple
La figure l représente un ensemble électronique comprenant un circuit électronique du type CMOS qui reçoit par l'intermédiaire d'une ligne de communication des signaux logiques d'un circuit électronique du type TTL, un circuit intégré spécifique équipé d'un dispositif de charge de la ligne de communication, de la technique antérieure, étant connecté sur la ligne de communication,
la figure 2 est un graphe de diverses formes de caractéristiques courant-tension établies sur la ligne de communication soit avec le dispositif de charge intégré à l'ensemble de la figure 1, soit avec le dispositif de charge suivant l'invention,
la figure 3 est un schéma d'un ensemble électronique analogue à celui de la figure 1 mais équipé du dispositif de charge suivant la présente invention ; et
la figure 4 est un graphe utile à l'explication du fonctionnement du dispositif de charge suivant l'invention.In the attached drawing given only as an example
FIG. 1 represents an electronic assembly comprising a CMOS-type electronic circuit which receives, via a communication line, logic signals of an electronic circuit of the TTL type, a specific integrated circuit equipped with a charging device the communication line, of the prior art, being connected on the communication line,
FIG. 2 is a graph of various forms of current-voltage characteristics established on the communication line, either with the charging device integrated in the assembly of FIG. 1, or with the charging device according to the invention;
Figure 3 is a diagram of an electronic assembly similar to that of Figure 1 but equipped with the charging device according to the present invention; and
Figure 4 is a graph useful for explaining the operation of the charging device according to the invention.

La présente invention est destinée à être mise en oeuvre dans un ensemble électronique du type de celui représenté à la figure 1 qui comprend au moins un premier circuit 1 du type CMOS et un deuxième circuit 2 du type
TTL connecté par une ligne de communication 3
A titre d'exemple le circuit 1 peut être un microcalculateur et le circuit 2 une mémoire dans laquelle le microcalculateur vient puiser des données. Dans ce cas la ligne de communication est un bus à plusieurs lignes capable de transmettre des données numériques. Le dispositif de charge suivant l'invention est conçu pour être associé à une ligne d'un tel bus et il est clair que ce dispositif devra être duplicaté autant de fois qu'il y a de lignes dans le bus. Pour la commodité des explications qui vont suivre on n'a représenté qu'une seule ligne du bus.The present invention is intended to be implemented in an electronic assembly of the type shown in FIG. 1 which comprises at least a first circuit 1 of the CMOS type and a second circuit 2 of the type
TTL connected by a communication line 3
For example, the circuit 1 may be a microcomputer and the circuit 2 a memory in which the microcomputer draws data. In this case the communication line is a multi-line bus capable of transmitting digital data. The charging device according to the invention is designed to be associated with a line of such a bus and it is clear that this device will be duplicated as many times as there are lines in the bus. For the convenience of the explanations that follow, only one line of the bus has been represented.

La présente invention est aussi plus particulièrement destinée à être mise en oeuvre dans un ensemble électronique qui comprend en outre un troisième circuit 4 qui coopère avec les circuits 1 et 2 et qui, par conséquent, est connecté à la ligne 3 pour échanger des informations avec les circuits l et 2. Un tel circuit intégré 4 peut alors être un circuit intégré spécifique à une application particulière tandis que le circuit 1 et le circuit 2 peuvent être des circuits standard du commerce. The present invention is also more particularly intended to be implemented in an electronic assembly which further comprises a third circuit 4 which cooperates with the circuits 1 and 2 and which, therefore, is connected to the line 3 to exchange information with circuits 1 and 2. Such an integrated circuit 4 may then be an integrated circuit specific to a particular application while the circuit 1 and the circuit 2 may be standard circuits of commerce.

Dans le cas ou le circuit 4 est un circuit intégré spécifique qui exige des travaux de conception, développement et fabrication particuliers, il peut paraître rationnel d'intégrer à ce circuit un dispositif de charge de la ligne 3 qui connecte le circuit TTL 2 et le circuit CMOS 1. Il va de soi cependant que le dispositif de charge suivant l'invention pourrait faire l'objet d'une réalisation indépendante non tributaire de la présence dans l'ensemble électronique envisagé d'un troisième circuit spécifique tel que le circuit 4.In the case where the circuit 4 is a specific integrated circuit which requires particular design, development and manufacturing work, it may seem rational to integrate in this circuit a charging device of the line 3 which connects the TTL circuit 2 and the CMOS circuit 1. It goes without saying, however, that the charging device according to the invention could be the subject of an independent embodiment which does not depend on the presence in the envisaged electronic assembly of a third specific circuit such as circuit 4. .

Dans la réalisation représentée à la figure 1 le circuit intégré spécifique 4 et le dispositif de charge 4' ne forment alors en fait qu'un seul circuit intégré. Le dispositif de charge 4' peut être alors connecté entre une broche d'entrée/sortie 5 du circuit spécifique proprement dit et une broche d'entrée/sortie 6 de l'ensemble 4, 4' cette broche étant elle-meme connectée à la ligne 3. In the embodiment shown in Figure 1 the specific integrated circuit 4 and the charging device 4 'then form in fact only one integrated circuit. The charging device 4 'can then be connected between an input / output pin 5 of the specific circuit proper and an input / output pin 6 of the assembly 4, 4', this pin being itself connected to the line 3.

Suivant une solution connue, quand le circuit spécifique est réalisé en technologie NMOS, on peut penser à réaliser le dispositif de charge 4' à l'aide d'un transistor NMOS à appauvrissement. Comme on l'a vu plus haut, une telle solution classique ne convient pas en électronique automobile où des problèmes de dispersions font qu'un tel dispositif manquerait de fiabilité.According to a known solution, when the specific circuit is made in NMOS technology, one can think to realize the charging device 4 'using a depletion NMOS transistor. As has been seen above, such a conventional solution is not suitable in automotive electronics where dispersions problems make such a device unreliable.

La présente invention a donc pour but de perfectionner ce dispositif de charge de la technique antérieure de manière que, dans un environnement générateur de dispersions tel que celui que l'on rencontre en électronique automobile, même les caractéristiques courant-tension extrêmes établies par le dispositif sur la ligne 3 respectent les points de fonctionnement définis plus haut. Ces caractéristiques extrêmes sont représentées en A' et B' sur la figure 2. On voit que les deux courbes passent au-dessus du point 1 et en dessous du point Q, comme l'exige les spécifications concernant les signaux logiques d'entrée d'un circuit
CMOS.The present invention therefore aims to improve this charging device of the prior art so that, in a dispersions generating environment such as that found in automotive electronics, even the extreme current-voltage characteristics established by the device on line 3 respect the operating points defined above. These extreme characteristics are shown in A 'and B' in Figure 2. It can be seen that the two curves pass above point 1 and below point Q, as required by the specifications for the digital input signals. 'a circuit
CMOS.

On a représenté å la figure 3 un ensemble électronique équipé du dispositif de charge suivant l'invention qui permet d'atteindre ce résultat. A cette figure des références numériques identiques à celles apparaissant sur la figure 1 repèrent des organes identiques ou similaires. Il est clair sur la figure 3 que le dispositif de charge 4" suivant I'invention est intégré, suivant un mode de réalisation préféré, à un circuit spécifique NMOS 4 comme l'est le dispositif de charge 4' de l'ensemble de la figure 1. Sur la figure 3 il apparaît que le dispositif de charge suivant l'invention comprend un premier transistor NM0S à appauvrissement Ml, un deuxième transistor NMOS à enrichissement M2 et un troisième transistor NMOS à appauvrissement M3.Le circuit drain-source du transistor M1 est connecté entre une source de tension d'alimentation Vcc du circuit 4, 4" et la sortie 6 de ce circuit qui est connectée à la ligne 3. FIG. 3 shows an electronic assembly equipped with the charging device according to the invention which makes it possible to achieve this result. In this figure, numerical references identical to those appearing in FIG. 1 identify identical or similar members. It is clear in FIG. 3 that the charging device 4 "according to the invention is integrated, according to a preferred embodiment, into an NMOS specific circuit 4, as is the charging device 4 'of the whole of the FIG. 1 shows that the charging device according to the invention comprises a first NM0S depletion transistor M1, a second enhancement NMOS transistor M2 and a third depletion NMOS transistor M3. The drain-source circuit of the transistor M1 is connected between a supply voltage source Vcc of the circuit 4, 4 "and the output 6 of this circuit which is connected to the line 3.

La tension sur la sortie 6 et la ligne 3 est repérée par
Vs Les circuits drain-source des transistors M2 et M3 sont placés en série, leur borne commune étant connectée d'une part à la grille du transistor M1 et d'autre part à la grille du transistor M3. La grille du transistor M2 est connectée à la source de tension Vcc tout comme le drain du transistor M3 alors que la source du transistor M2 est connectée à la sortie 6.The voltage on the output 6 and the line 3 is marked by
Vs The drain-source circuits of the transistors M2 and M3 are placed in series, their common terminal being connected on the one hand to the gate of the transistor M1 and on the other hand to the gate of the transistor M3. The gate of the transistor M2 is connected to the voltage source Vcc just like the drain of the transistor M3 while the source of the transistor M2 is connected to the output 6.

Pour expliquer le fonctionnement du dispositif de la figure 3 on se réfère au graphe de la figure 4 qui représente une caractéristique courant-tension du transistor Ml, exprimant le courant ID S circulant dans le circuit drain-source de ce transistor, en fonction de la tension Vs de sortie établie sur la ligne 3. Une explication du fonctionnement du transistor Ml dans le montage du dispositif 4" est en effet nécessaire à la compréhension du fonctionnement du dispositif suivant l'invention. To explain the operation of the device of FIG. 3, reference is made to the graph of FIG. 4 which represents a current-voltage characteristic of the transistor M1, expressing the current ID S flowing in the drain-source circuit of this transistor, as a function of the output voltage Vs established on the line 3. An explanation of the operation of the transistor M1 in the mounting of the device 4 "is indeed necessary to understand the operation of the device according to the invention.

On peut diviser l'excursion de tension Vs de cette caractéristique en trois zones :
La première correspondant à l'intervalle
CO ; Vcc - VTE - K1]
la deuxième correspondant à l'intervalle L(Vcc - VT E -K ; VC C - VOTEZ ] , et
la troisième correspondant à l'intervalle (Vc c - VT E t Vcc], t
avec VT E, tension de seuil du transistor NMOS enrichi M2,
Kl, un coefficient dépendant des géométries et des caractéristiques électriques des transistors M2 et M3.The voltage excursion Vs of this characteristic can be divided into three zones:
The first corresponding to the interval
CO; Vcc - VTE - K1]
the second corresponding to the interval L (Vcc - VT E -K; VC C - VOTE), and
the third corresponding to the interval (Vc c - VT E t Vcc], t
with VT E, threshold voltage of the enriched NMOS transistor M2,
Kl, a coefficient depending on the geometries and the electrical characteristics of the transistors M2 and M3.

Les niveaux de tension de l'intervalle 10 ; Vcc-
VTE - K1) correspondent à un signal logique de niveau "bas" ou "Q" sur la ligne. Dans la pratique on a alors sur la ligne une tension Vs < 0,4 volt. Dans ce cas le transistor M2 à enrichissement fonctionne avec une tension grille-source positive et il est donc passant. La tension grille-source du transistor Ml est alors nulle et l'expression du courant drain-source de ce transistor s'exprime par la relation suivante (en 1ère approximation)
I D S = ss (V13)21 avec VTD D = tension de pincement du transistor Ml, et
p : facteur de conduction du transistor M1.The voltage levels of the interval 10; VDC-
VTE - K1) correspond to a logic signal of "low" level or "Q" on the line. In practice, a voltage Vs <0.4 volts is then applied to the line. In this case the enhancement transistor M2 operates with a positive gate-source voltage and is therefore on. The gate-source voltage of transistor M1 is then zero and the expression of the drain-source current of this transistor is expressed by the following relation (in first approximation)
IDS = ss (V13) 21 with VTD D = clamping voltage of the transistor M1, and
p: conduction factor of the transistor M1.

On a repéré par Cl à la figure 4 la partie de la courbe IDS = f(V5) qui correspond à cet intervalle. On comprend que par un choix approprié des caractéristiques géométriques et électriques du transistor Ml on peut alors choisir des valeurs VTD et p qui permettent d'établir un courant ID S de valeur prédéterminée dans le circuit drainsource du transistor Ml. On verra plus loin que ce courant circule alors dans la ligne 3 pour être absorbé par le circuit TTL 2. La maîtrise de l'intensité de ce courant permet de respecter les niveaux de tension et de courant dans la ligne 3, propre à la saisie par le circuit CMOS 1 d'un signal de niveau logique "bas" émis par le circuit 1, et ceci malgré les contraintes de dispersions que l'on rencontre en particulier en électronique automobile. The part of the curve IDS = f (V5) corresponding to this interval is indicated by Cl in FIG. It will be understood that by a suitable choice of the geometrical and electrical characteristics of the transistor M1, it is then possible to choose values VTD and p which make it possible to establish a current ID S of predetermined value in the drainsource circuit of the transistor M1. It will be seen later that this current then flows in line 3 to be absorbed by the TTL circuit 2. Controlling the intensity of this current makes it possible to respect the voltage and current levels in line 3, specific to the input by the CMOS circuit 1 of a logic signal "low" emitted by the circuit 1, and this despite the constraints of dispersions that are encountered in particular in automotive electronics.

L'intervalle (Vcc - VT E ; V,,I correspond à des niveaux de tension sur la ligne pour un signal de niveau logique "haut" ou "1", lorsque ce signal doit être compris comme tel par le circuit CMOS 1. Dans la pratique la tension Vs est alors supérieure à (Vcc - 1 volt). La tension grille-source du transistor M2 étant alors inférieure a sa tension de seuil VX r le transistor M2 est bloqué.Dans ce cas le courant drain-source Ions du transistor M1 peut être modélisé en 1ère approximation par l'expression suivante
= = F [(Vgs + VTn) X VDS + V2 n,2)
avec YGS tension grille-source du transistor M1 et
VDS = VCC - Vs, tension drain-source du transistor
M1.The interval (Vcc - VT E; V ,, I corresponds to voltage levels on the line for a logic signal "high" or "1", when this signal is to be understood as such by the CMOS circuit 1. In practice, the voltage Vs is then greater than (Vcc - 1 volt), the gate-source voltage of the transistor M2 being then lower than its threshold voltage VX r the transistor M2 is blocked.In this case the drain-source current Ions of transistor M1 can be modeled in first approximation by the following expression
= = F [(Vgs + VTn) X VDS + V2 n, 2)
with YGS gate-source voltage of transistor M1 and
VDS = VDC - Vs, drain-source voltage of the transistor
M1.

Cette équation est représentée à la figure 4 par le segment de courbe parabolique C2. This equation is represented in FIG. 4 by the parabolic curve segment C2.

Dans l'intervalle (Vcc - VTE - K1 ; Vcc - VTs), la grille du transistor M1 se positionne à un potentiel intermédiaire entre V55 et 0, suivant les caractéristiques données aux transistors M2 et M3. La portion de courbe C3 de la figure 4 représente l'évolution du courant ID S dans cet intervalle. In the interval (Vcc - VTE - K1, Vcc - VTs), the gate of transistor M1 is positioned at an intermediate potential between V55 and 0, according to the characteristics given to transistors M2 and M3. The portion of curve C3 of FIG. 4 represents the evolution of the current ID S in this interval.

Dans tout ce qui précède concernant l'évolution du courant LDS dans le transistor Ml, on a considéré que le courant qui circule dans les transistors M2 et M3 est négligeable par rapport au courant circulant dans Ml. Un choix approprié des caractéristiques géométriques et électriques des transistors M2 et M3 permet d'atteindre ce résultat. In all the above concerning the evolution of the LDS current in the transistor M1, it has been considered that the current flowing in the transistors M2 and M3 is negligible compared to the current flowing in M1. An appropriate choice of the geometrical and electrical characteristics of the transistors M2 and M3 makes it possible to achieve this result.

On va maintenant décrire le fonctionnement du dispositif de charge suivant l'invention. Pour faciliter l'explication de ce fonctionnement on a représenté à la figure 3 des organes classiquement installés dans un circuit à niveaux logiques CMOS tel que le microcalculateur 1 et dans un circuit à niveaux logiques
TTL tel que la mémoire 2. La broche d'entrée du microcalculateur qui est connectée à la ligne 3 du bus est équipée d'un inverseur I. La broche de sortie de la mémoire 2 qui est connectée à la ligne 3 est connectée au point commun à deux transistors T et T' dont les circuits drain-source sont montés en série, la source du transistor
T étant connectée à la masse d'alimentation du circuit tandis que le drain du transistor T' est connectée à la source de tension d'alimentation Vcc commune à l'ensemble des circuits de la figure 3.Comme il est bien, connu par une commande appropriée des grilles G et Gtdes transistors
T et T', on bloque l'un de ces deux transistors l'autre restant passant de manière à établir sur la ligne un niveau "haut" ou un niveau "bas" de tension correspondant aux niveaux logiques 1 ou 0, respectivement. A la sortie du circuit TTL le niveau "bas" est limité à 0,4 volt tandis que le niveau "haut" est atteint à partir de 2,4 volts, étant entendu que la source de tension d'alimentation Vcc fournit environ 5 volts.We will now describe the operation of the charging device according to the invention. To facilitate the explanation of this operation, FIG. 3 shows organs conventionally installed in a CMOS logic level circuit such as the microcomputer 1 and in a logic level circuit.
TTL such as memory 2. The input pin of the microcomputer that is connected to line 3 of the bus is equipped with an inverter I. The output pin of the memory 2 which is connected to the line 3 is connected to the point common to two transistors T and T 'whose drain-source circuits are connected in series, the source of the transistor
T being connected to the supply ground of the circuit while the drain of the transistor T 'is connected to the supply voltage source Vcc common to all the circuits of FIG. 3. As it is well known by a appropriate control of the gates G and Gt of the transistors
T and T ', one of these two transistors is blocked the other remaining passing so as to establish on the line a "high" level or a "low" level of voltage corresponding to logic levels 1 or 0, respectively. At the output of the TTL circuit, the "low" level is limited to 0.4 volts while the "high" level is reached starting at 2.4 volts, it being understood that the supply voltage source Vcc provides about 5 volts .

Ainsi, pour établir sur la ligne 3 un signal logique de niveau "bas", le circuit de mémoire 2 commande la grille G du transistor T pour mettre celui-ci à l'état passant. Un courant IDs émanant du transistor Ml circule alors dans le transistor T. Comme on l'a vu plus haut ce courant est de la forme Ids = x (VTD )2 . Les caractéristiques géométriques et électriques du transistor
T ont été définies de manière que la tension Vs en ligne soit inférieure à 0,4 volt si I s est égal à 1,5 mA. Comme on a également défini les caractéristiques géométriques et électriques du transistor M1 de manière que IDS soit inférieure à 1,5 mA, on est alors assuré que Vs est inférieure à 0,4 volt.Dans ce cas l'entrée du microcalculateur 1, matérialisée par l'inverseur I, lit un niveau logique 0. Thus, to establish on line 3 a logic signal of "low" level, the memory circuit 2 controls the gate G of the transistor T to put it in the on state. A current IDs emanating from the transistor M1 then flows in the transistor T. As seen above, this current is of the form Ids = x (VTD) 2. The geometric and electrical characteristics of the transistor
T have been defined so that the in-line voltage Vs is less than 0.4 volts if I s equals 1.5 mA. Since the geometric and electrical characteristics of the transistor M1 have also been defined so that IDS is less than 1.5 mA, it is then ensured that Vs is less than 0.4 volts. In this case, the input of the microcomputer 1, materialized by the inverter I, reads a logical level 0.

Pour mettre la ligne 3 à un niveau de tension correspondant au niveau logique 1 ou -"haut", la mémoire 2 commande les grilles des transistors T et T' de manière que le transistor T soit bloqué et le transistor T' passant. To put the line 3 at a voltage level corresponding to the logic level 1 or "high", the memory 2 controls the gates of the transistors T and T 'so that the transistor T is blocked and the transistor T' passing.

Le transistor T' fournit alors à la ligne un courant Ise alors que le dispositif suivant l'invention fournit un courant Ir 5 . qui s'ajoute à IT . e
On note alors deux absorptions de courant. D'une part la capacité parasite Cp absorbe un courant 1c au moment où la sortie de la mémoire 1 passe du niveau logique bas au niveau haut. D'autre part on observe l'absorption d'un courant de fuite I, par. le microcalculateur. Pour un microcalculateur en technologie
CMOS ce courant est de l'ordre de 10 pA et on a donc pu le négliger lors de l'analyse du fonctionnement du dispositif lors d'un passage de la ligne au niveau logique Ubasti. The transistor T 'then supplies the line with a current Ise while the device according to the invention supplies a current Ir 5. which adds to IT. e
We then note two current absorptions. On the one hand the parasitic capacitance Cp absorbs a current 1c at the moment when the output of the memory 1 goes from the low logic level to the high level. On the other hand we observe the absorption of a leakage current I, par. the microcomputer. For a microcomputer in technology
CMOS this current is of the order of 10 pA and was therefore neglected during the analysis of the operation of the device during a transition from the line to the logic Ubasti level.

Dans l'hypothèse donc d'un passage du niveau bas au niveau haut de la ligne, T passant à l'état bloqué et T' devenant passant, les courants IT. et Ides. qui s'ajoutent font monter la tension Vs sur la ligne. Lorsque Vs s'approche de 2,4 volts, compte tenu des caractéristiques électriques de la mémoire TTL l, le courant IT. s'annule. In the event of a transition from the low level to the high level of the line, T going to the off state and T 'becoming on, the IT currents. and Ides. which add up raise the voltage Vs on the line. When Vs approaches 2.4 volts, considering the electrical characteristics of the TTL memory l, the IT current. cancels.

On a représenté à la figure 4 en trait interrompu la caractéristique du courant 1T C'est alors le courant
ID 5 . fourni par le dispositif de charge suivant l'invention qui prend la relève pour alimenter la ligne, de manière à amener la tension Vs à un niveau compatible avec la technologie CMOS, soit environ 4 volts. La courbe
C4 de la figure 4 représente la somme des courants I. et ID S , somme dont la valeur remonte au voisinage du seuil Vcc - VS E correspondant au niveau logique 1 pour le microcalculateur CMOS 1. Ainsi, par un ajustement approprie du courant IDS S . qui est alors de la forme
I## S B C(V,, + VTD x Vns + V2ns/2) comme on l'a vu plus haut, peut-on assurer le respect des caractéristiques du niveau l en technologie CMOS, avec un courant I d'intensité supérieure à 100 pA et une tension vs supérieure à Vcc - 1 volt = 4 volts.FIG. 4 is a broken line showing the characteristic of the current 1T.
ID 5. provided by the charging device according to the invention which takes over to feed the line, so as to bring the voltage Vs to a level compatible with CMOS technology, about 4 volts. The curve
C4 of FIG. 4 represents the sum of the currents I and ID S, the sum whose value rises in the vicinity of the threshold Vcc - VS E corresponding to the logic level 1 for the microcomputer CMOS 1. Thus, by an appropriate adjustment of the current IDS S . who is then of the form
I ## SBC (V ,, + VTD x Vns + V2ns / 2) as we saw above, can we ensure compliance with the characteristics of the l level in CMOS technology, with a current I of greater intensity than 100 pA and a voltage vs greater than Vcc - 1 volt = 4 volts.

Les ajustements rendus possibles par l'invention permettent ainsi d'assurer la fiabilité de la communication TTL-CMOS en réduisant l'influence des dispersions sur la caractéristique courant-tension de la ligne 3. L'expérience a montré en effet que les caractéristiques extrêmes (A' et B' sur la figure 2) peuvent être alors maintenues dans les spécifications
CMOS. The adjustments made possible by the invention thus make it possible to ensure the reliability of the TTL-CMOS communication by reducing the influence of the dispersions on the current-voltage characteristic of the line 3. Experience has shown that the extreme characteristics (A 'and B' in Figure 2) can then be maintained in the specifications
CMOS.

Le choix des caractéristiques géométriques et électriques des transistors Ml, M2 et M3 du dispositif suivant l'invention relève de la simple mise en jeu des connaissances normales de l'homme de métier. A titre d'exemple, dans un mode de réalisation particulier de l'invention, on a choisi les caractéristiques géométriques suivantes pour ces transistors transistor largeur du canal longueur du canal
Ml 20pm 8pm
M2 8pm 8pm
M3 8pm 64um
Le dispositif suivant l'invention présente l'avantage d'être totalement intégré. Cette intégration peut prendre place dans un circuit additionnel tel que le circuit spécifique NMOS 4 qui doit fonctionner en coopération avec d'autres circuits CMOS et TTL.The choice of the geometric and electrical characteristics of the transistors M1, M2 and M3 of the device according to the invention is a matter of simple use of the normal knowledge of the person skilled in the art. By way of example, in a particular embodiment of the invention, the following geometrical characteristics have been chosen for these transistor transistors channel width channel length
Ml 20pm 8pm
M2 8pm 8pm
M3 8pm 64um
The device according to the invention has the advantage of being totally integrated. This integration can take place in an additional circuit such as the specific NMOS circuit 4 which must operate in cooperation with other CMOS and TTL circuits.

Il permet aussi de remplacer un ou plusieurs réseaux de résistances sur un circuit hybride à couches épaisses comme on l'a vu en préambule, ce qui représente une économie et un accroissement de la fiabilité intrinsèque de l'ensemble électronique auquel est incorporé le dispositif suivant l'invention. It also makes it possible to replace one or more resistor networks on a hybrid circuit with thick layers, as seen in the preamble, which represents a saving and an increase in the intrinsic reliability of the electronic assembly in which the following device is incorporated. the invention.

Ce dispositif est particulièrement simple et occupe une surface de silicium extrêmement réduite, ce qui s'avère particulièrement intéressant dans la mesure où il faut le duplicater autant de fois que le bus de communication reliant les circuits compte de lignes. This device is particularly simple and occupies an extremely small silicon area, which is particularly interesting insofar as it must be duplicated as many times as the communication bus connecting the line count circuits.

Le principe de fonctionnement du dispositif est tel qu'il permet de garantir des points de spécifications électriques à priori contradictoires sans pour autant imposer des limites particulières aux dispersions des procédés de fabrications utilises. Il en résulte un avantage considérable pour une production en grand volume à des couts réduits, ce qui est le propre de l'électronique automobile. The operating principle of the device is such that it makes it possible to guarantee points of electrical specifications that are a priori contradictory without imposing any particular limits on the dispersions of the manufacturing processes used. This results in a considerable advantage for high-volume production at reduced costs, which is characteristic of automotive electronics.

Le dispositif suivant l'invention est utilisable aussi dans un circuit spécifique de technologie CMOS dans le cas où l'utilisation d'une charge de "pull up" de type canal P ne serait pas possible. The device according to the invention can also be used in a specific circuit of CMOS technology in the case where the use of a pull-up load of P-channel type would not be possible.

Claims

A charging device connected to a line communicating an output of a logic electronic circuit of the TTL type and an input of a logic level electronic circuit of the CMOS type to modify the current / voltage characteristic of the line of in such a way that the output logic signals of the TTL circuit are understood by the CMOS circuit, this device, which comprises a first depletion-mode NMOS transistor (Ml) whose drain is connected to a voltage source (Vcc) and the source is connected to the line, characterized in that the gate of the transistor (M1) is connected to the common point to second (M2) and third (M3) enhancement and depletion NMOS transistors, respectively, whose drainsource circuits are connected in series between the line and the voltage source (Vcc), the second and third transistors (M2) and (M3) being placed on the side of the line and the side of the voltage source, respectively ectively, the gates of the transistors (M2) and (M3) being connected to the voltage source (Vcc) and at the point common to these two transistors, respectively, the geometrical and electronic characteristics of the transistors (Ml), (M2) and ( M3) being selected to adjust the current / voltage characteristic of the line using that of the first transistor (M1) so as to establish at the input of the CMOS circuit, under the control of the output signals of the TTL circuit, logic level input signals corresponding to those of the output signals of the TTL circuit, and having voltage and current levels in accordance with CMOS logic level specifications.

2. Device according to claim 1, characterized in that a logic level "low" established on the line by the TTL circuit triggers the conduction of the transistor (M2) qLi controls the gate of the transistor (M1) to establish in the circuit drain-source of it a predetermined intensity current 1D5 of the form

= P (VTn P, ss and VTS respectively being the conduction factor and the clamping voltage of the transistor (M1).

3. Device according to any one of claims 1 and 2, characterized in that a logic level "high" established on the line by the TTL circuit controls the blocking thereof to establish in the drain-source circuit of the transistor (M1) a predetermined current of intensity 1ns of the form IDS p ((VGS + VTD D) VD S + DDS2 / 2) ss, VGS VTD and V55 being respectively the conduction factor, the gate-source voltage, the pinch voltage and the drain-source voltage of the transistor (Ml).

4. Device according to any one of claims 1 to 3, characterized in that it is integrated with a circuit of the NMOS type interconnected to the TTL and CMOS circuits by the same communication line, to conform in a predetermined manner the currentcurrent characteristic of this line

5. Device according to any one of the preceding claims, adapted to an n-line communication bus connecting a TTL logic circuit and an NMOS logic circuit, characterized in that it is duplicated n times to conform the current-voltage characteristic. of each of the n lines in an identical manner.