FR2636151A1 - Device for detecting and correcting data errors for a triple two-way parallel transmission bus - Google Patents
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Abstract
Description
La présente invention est relative à un dispositif de détection et de correction d'erreurs de données pour bus de transmission en parallèle redondant triplé, plus particulièrement destiné a des calculateurs a tolérance de panne. The present invention relates to a device for detecting and correcting data errors for redundant tripled parallel transmission bus, more particularly intended for fault-tolerant computers.
Dans l'ouvrage intitulé "The Theory and Practice of
Reliable System Design", auteurs : Daniel P. Sieworek et
Robert S. Swarz, édité aux USA par Digital Press, on décrit aux pages 114 et suivantes (figure 3-46) un tel dispositif opérant sur des données transmises par des lignes redondantes triplées, et constitué essentiellement de trois "voters".Suivant la terminologie anglo-saxonne, on désigne par "voter" un organe de sélection associé à plusieurs lignes ou bus d'entrée redondantes et à un bus de sortie, comprenant des moyens de sélection d'un des bus d'entrée à partir de comparaisons opérées sur les données redondantes présentes sur l'ensemble des bus d'entrée, et d'un traitement des résultats des comparaisons suivant la procédure dite du "vote majoritaire", les données présentes sur le bus d'entrée ainsi sélectionné étant transmises sur le bus de sortie du "voter", que l'on appelera dans la suite "sélecteur1,. Une telle procédure permet d'identifier un ou plusieurs bus d'entrée en défaut pour ne transmettre sur le bus de sortie d'un sélecteur qu'une donnée considérée comme correcte.In the book entitled "The Theory and Practice of
Reliable System Design ", authors: Daniel P. Sieworek and
Robert S. Swarz, published in the US by Digital Press, describes on pages 114 and following (Figure 3-46) such a device operating on data transmitted by redundant lines tripled, and consists essentially of three "voters" .Next the Anglo-Saxon terminology, the term "vote" designates a selection member associated with several redundant lines or input buses and an output bus, comprising means for selecting one of the input buses from comparisons operated. on the redundant data present on all the input buses, and a treatment of the results of the comparisons according to the so-called "majority vote" procedure, the data present on the input bus thus selected being transmitted on the bus output of the "vote", which will be referred to in the following "selector 1." Such a procedure makes it possible to identify one or more faulty input buses in order to transmit on the output bus a selector given considered correct.
Les trois "voters" ou sélecteurs du dispositif décrit ci-dessus opèrent en parallèle, de manière indépendante. Il en résulte que ce dispositif n'est pas immunisé contre une défaillance éventuelle d'un sélecteur. The three "voters" or selectors of the device described above operate in parallel, independently. As a result, this device is not immune to a possible failure of a selector.
En outre les sélecteurs de ce dispositif sont conçus de telle manière que ce dernier ne peut être installé que sur un bus unidirectionnel.In addition, the selectors of this device are designed in such a way that the latter can only be installed on a unidirectional bus.
La présente invention a pour but de supprimer ces inconvénients en permettant de réaliser un dispositif de détection et de correction d'erreurs de données pour bus de transmission en parallèle redondant triplé, comprenant des sélecteurs agencés pour exécuter des fonctions d'autosurveillance et pour autoriser la détection et la correction d'erreurs de données sur un bus unidirectionnel ou bidirectionnel. The object of the present invention is to eliminate these disadvantages by making it possible to provide a device for detecting and correcting data errors for a redundant tripled parallel transmission bus, comprising selectors arranged to perform self-monitoring functions and to authorize the detection and correction of data errors on a unidirectional or bidirectional bus.
La présente invention a aussi pour but de réalisr un tel dispositif comprenant des moyens de détection d'un sélecteur en erreur. The present invention also aims to achieve such a device comprising means for detecting a selector in error.
La présente invention a encore pour but de réaliser un tel dispositif comprenant des moyens permettant de faire fonctionner sélectivement l'un quelconque des sélecteurs en mode "bloqué" suivant lequel celui-ci reste connecté sur un bus prédéterminé pour des besoins de mise au point ou de fonctionnement en multiprocesseur d'un calculateur équipé du dispositif suivant l'invention. Another object of the present invention is to provide such a device comprising means making it possible to selectively operate any of the selectors in the "blocked" mode according to which the latter remains connected to a predetermined bus for purposes of debugging or multiprocessor operation of a computer equipped with the device according to the invention.
La présente invention a également pour but de réaliser un tel dispositif capable de fonctionner en mode "rétroactif" comprenant des moyens pour reporter la donnée d'un bus d'entrée d'un sélecteur sur un autre bus d'entrée de ce sélecteur de manière à localiser un bus d'entrée défaillant d'un sélecteur du dispositif suivant l'invention. The present invention also aims to provide such a device capable of operating in "retroactive" mode comprising means for transferring the data of an input bus of a selector to another input bus of this selector so locating a faulty input bus of a selector of the device according to the invention.
On atteint ces buts de l'invention, ainsi que d'autres qui apparaîtront dans la suite, avec un dispositif de détection et de correction d'erreurs de données pour bus de transmission en parallèle redondant triplé, du type qui comprend des premier, deuxième et troisième bus d'entrée redondants transmettant chacun les données à des premier, deuxième et troisième sélecteurs respectivement, pour la détection d'erreurs dans les données reçues et la correction des données transmises à des premier, deuxième et troisième bus de sortie connectés respectivement aux premier, deuxième et troisième sélecteurs.Suivant l'invention, chaque sélecteur est connecté à un bus d'entrée d'un des deux autres sélecteurs et au bus de sortie de l'autre de ces deux sélecteurs et comprend des moyens de comparaison pour comparer deux à deux les données présentes sur les deux bus d'entrée et sur le bus de sortie, ces moyens de comparaison délivrant des signaux de comparaison à un réseau de logique combinatoire qui forme un signal d'état d'observation par vote majoritaire, ce réseau de logique combinatoire étant lui-même alimenté par les signaux d'état d'observation délivrés par les deux autres sélecteurs pour lever une indétermination éventuelle du résultat de ce vote et pour commander la transmission sur le bus de sortie du sélecteur associé d'une donnée présente sur l'un des deux bus d'entrée, choisi par ladite procédure de vote majoritaire. These and other objects of the invention, which will become apparent hereinafter, are achieved with a redundant redundant parallel redundant transmission data detection and correction device of the type which includes first, second and second and third redundant input buses each transmitting the data to first, second and third selectors respectively, for detecting errors in the received data and correcting data transmitted to first, second and third output buses respectively connected to the data. first, second and third selectors. According to the invention, each selector is connected to an input bus of one of the other two selectors and to the output bus of the other of these two selectors and comprises comparison means for comparing two by two the data present on the two input buses and on the output bus, these comparison means delivering comparison signals to a combinational logic network which forms an observation state signal by majority vote, this combinational logic network being itself powered by the observation state signals delivered by the two other selectors to remove a possible indeterminacy of the result of this vote and to control the transmission on the output bus of the associated selector of a data present on one of the two input buses, chosen by said majority voting procedure.
Ce dispositif comprend des moyens de détection d'un sélecteur introduisant une erreur dans la donnée transmise à son bus de sortie et des moyens sensibles à une telle détection pour commander la mise en oeuvre de moyens deremplacement d'un sélecteur défaillant. This device comprises means for detecting a selector introducing an error in the data transmitted to its output bus and means sensitive to such detection for controlling the implementation of means for replacing a faulty selector.
Le dispositif comprend encore des moyens pour connecter sélectivement chaque sélecteur à son bus d'entrée et pour déconnecter simultanément son bus de sortie ou inversement, ces moyens étant mis en oeuvre pour assurer la détection et la correction d'erreurs de données dans un sens de circulation des données dans le bus respectivement. The device further comprises means for selectively connecting each selector to its input bus and for simultaneously disconnecting its output bus or vice versa, these means being implemented to ensure the detection and correction of data errors in a sense of data flow in the bus respectively.
Des moyens de commande du fonctionnement du dispositif suivant l'invention en mode "bloqué" permettent d'alimenter sélectivement un bus de sortie prédéterminé d'un sélecteur avec les données présentes sur un bus d'entrée prédéterminé. Means for controlling the operation of the device according to the invention in "blocked" mode selectively supply a predetermined output bus of a selector with the data present on a predetermined input bus.
Des moyens de commande du fonctionnement du dispositif suivant l'invention en mode "rétroactif" permettent de transférer sur un bus d'entrée d'un sélecteur, une donnée présente sur un autre bus d'entrée connecté à ce sélecteur de manière à localiser un bus d'entrée défectueux par un test interne exécuté par un calculateur délivrant des données à ce bus d'entrée. Means for controlling the operation of the device according to the invention in "retroactive" mode make it possible to transfer on an input bus of a selector, data present on another input bus connected to this selector so as to locate a faulty input bus by an internal test executed by a computer delivering data to this input bus.
Au dessin annexé, donné seulement à titre d'exemple
- la figure 1 est un schéma fonctionnel du dispositif de détection et de correction d'erreurs suivant l'invention,
- la figure 2 est un schéma fonctionnel d'un des trois sélecteurs identiques incorporés au dispositif de la figure 1,
- la figure 3 est un tableau des détections et corrections d'erreurs exécutées par le dispositif suivant l'invention et,
- la figure 4 est un diagramme temporel de signaux, utile à l'explication du fonctionnement dynamique du dispositif suivant l'invention.In the attached drawing, given only as an example
FIG. 1 is a block diagram of the device for detecting and correcting errors according to the invention,
FIG. 2 is a block diagram of one of the three identical selectors incorporated in the device of FIG. 1,
FIG. 3 is a table of detections and corrections of errors executed by the device according to the invention and,
FIG. 4 is a timing diagram of signals useful for explaining the dynamic operation of the device according to the invention.
On se réfère à la figure 1 du dessin annexé où il apparait que le dispositif de détection et de correction d'erreurs suivant l'invention comprend des premier, deuxième et troisième sélecteurs 1, 2, 3 respectivement, ces sélecteurs étant constitués par des "voters" au sens anglo-saxon du terme, tel qu'il est utilisé dans l'ouvrage cité en préambule. Des premier, deuxième et troisième bus "d'entrée" Il, I2, I3 respectivement et des premier, deuxième et troisième bus de "sortie" Sl, S2, S3 sont connectés respectivement aux sélecteurs 1, 2 et 3.Les bus "d'entrée" et de "sortie" sont bidirectionnels, comme représenté au dessin et il est donc entendu que les qualifications "d'entrée" et de "sortie" devraient être échangés entre ces bus, dans l'hypothèse d'un renversement du sens de circulation des données dans ces bus par rapport à celui choisi sur la figure. Des bus de commande
B1, B2, B3 sont connectés aux sélecteurs 1, 2, 3 respectivement pour assurer la commande de ces sélecteurs.Referring to Figure 1 of the accompanying drawing where it appears that the detection device and error correction according to the invention comprises first, second and third selectors 1, 2, 3 respectively, these selectors being constituted by " voters "in the Anglo-Saxon sense of the term, as used in the work cited in the preamble. First, second and third "input" buses Il, I2, I3 respectively and first, second and third "output" buses Sl, S2, S3 are respectively connected to the selectors 1, 2 and 3.The buses "entry" and "exit" are bidirectional, as shown in the drawing and it is therefore understood that the "entry" and "exit" qualifications should be exchanged between these buses, assuming a reversal of the meaning of circulation of data in these buses with respect to that selected in the figure. Control buses
B1, B2, B3 are connected to the selectors 1, 2, 3 respectively to provide control of these selectors.
Des bus d'état externes unidirectionnels EE1, EE2, EE3 transmettant des signaux ou "mots" d'observation d'état à des organes extérieurs aux sélecteurs 1, 2, 3, pour des buts qui seront explicités dans la suite. Des paires de bus d'état internes unidirectionnels de sens opposés 513,
B12 et B23 assurent des communications internes entre les sélecteurs 1, 2 et 3. Unidirectional external state buses EE1, EE2, EE3 transmitting state observation signals or "words" to components external to the selectors 1, 2, 3, for purposes which will be explained hereinafter. Unidirectional internal state bus pairs in opposite directions 513,
B12 and B23 provide internal communications between selectors 1, 2 and 3.
Les bus d'entrée Il, I2 et I3 et de sortie S1, 52,
S3 constituent en fait des parties d'un bus redondant triplé, par exemple de 96 lignes, transmettant en redondance sur les paires de bus Il, S1 ; I2, S2 ; I3, S3 des mots de 32 bits.Input buses Il, I2 and I3 and output S1, 52,
S3 are in fact parts of a redundant bus tripled, for example 96 lines, redundantly transmitting over the bus pairs Il, S1; I2, S2; I3, S3 32-bit words.
Bien entendu l'invention n'est pas limitée à des bus convoyant des mots de cette longueur et pourrait être adaptée à des mots de toutes autres longueurs, 4, 8 ou 16 bits par exemple. Naturally, the invention is not limited to buses conveying words of this length and could be adapted to words of any other length, 4, 8 or 16 bits for example.
Sur la figure 1 on remarque encore que chaque sélecteur est connecté à un bus d'entrée d'un des deux autres sélecteurs et au bus de sortie de l'autre de ces deux sélecteurs. Ainsi par exemple le sélecteur 1 est-il connecté, à l'entrée, aux bus Il et 12 et, à la sortie, aux bus S1 et S3. Le sélecteur 2 est connecté aux bus 12 et I3 et aux bus S2 et S1. Le sélecteur 3 est connecté aux bus I3 et Il et aux bus S3 et S2. On remarquera que cette configuration de connexions de bus assure au dispositif suivant l'invention une symétrie complète qui, comme on le verra plus loin, autorise un fonctionnement bidirectionnel de ce dispositif. In FIG. 1, it can still be seen that each selector is connected to an input bus of one of the other two selectors and to the output bus of the other of these two selectors. Thus, for example, the selector 1 is connected, at the input, to the buses 11 and 12 and, at the output, to the buses S1 and S3. The selector 2 is connected to the buses 12 and I3 and the buses S2 and S1. The selector 3 is connected to the buses I3 and II and the buses S3 and S2. Note that this configuration of bus connections provides the device according to the invention a complete symmetry which, as discussed below, allows bidirectional operation of this device.
Par ailleurs les trois sélecteurs sont de structure identique, conforme à celle du sélecteur S1 représenté en détail à la figure 2. Furthermore, the three selectors are of identical structure, in accordance with that of the selector S1 shown in detail in FIG. 2.
On se réfère maintenant à cette figure 2 pour décrire en plus de détail la stucture et le fonctionnement d'un des trois sélecteurs identiques 1, 2 et 3 du dispositif suivant l'invention, le sélecteur 1 étant choisi pour cette description. Referring now to this Figure 2 to describe in more detail the structure and operation of one of three identical selectors 1, 2 and 3 of the device according to the invention, the selector 1 being chosen for this description.
On retrouve sur la figure 2 les bus Il, I2, S1, S3,
B12 et B13 mentionnés en liaison avec la description de la figure 1. Il s'agit, pour chaque sélecteur de déterminer celui de ses deux bus d'entrée dont l'état sera recopié sur le bus de sortie, et ceci dans les deux sens de circulation des données. Par exemple, pour le sélecteur 1 de la figure 2, les données circulant dans un sens tel que les bus Il et I2 jouent le rôle de bus d'entrée, il s'agit de déterminer celui de ces deux bus dont l'état sera recopié sur le bus de sortie S1.Pour ce but on réalise diverses comparaisons entre les états de ces trois bus à l'aide de moyens de comparaison constitués par des comparateurs logiques Cl, C2, C3, C4 et C5 connectés respectivement aux bus Il et I2, Il et S3, 53 et S1, 12 et S3 et I2 et 51. On notera que, dans chaque sens de circulation des données, on n'utilise que trois des cinq comparateurs, ce qui est suffisant pour comparer 3 bus (deux d'entrée et un de sortie).We find in Figure 2 the buses Il, I2, S1, S3,
B12 and B13 mentioned in connection with the description of Figure 1. It is for each selector to determine the one of its two input buses whose state will be copied on the output bus, and this in both directions circulation of data. For example, for the selector 1 of FIG. 2, the data flowing in a direction such that the buses I1 and I2 play the role of an input bus, it is necessary to determine which of these two buses the state of which will be copied on the output bus S1.For this purpose various comparisons are made between the states of these three buses using comparison means consisting of logic comparators C1, C2, C3, C4 and C5 respectively connected to the buses Il and I2, II and S3, 53 and S1, 12 and S3 and I2 and 51. It should be noted that, in each direction of data flow, only three of the five comparators are used, which is sufficient to compare 3 buses (two entrance and exit).
Le sélecteur comprend encore des multiplexeurs M1 et
M2. Le multiplexeur M1 est connecté à son entrée aux bus
Si et S3 et à sa sortie au bus 11. Il est commandé de manière à transmettre, sur le bus Il, la donnée présente soit sur le bus S1 soit sur le bus S3. De même le multiplexeur M2 est connecté à son entrée aux bus Il et I2 et à sa sortie au bus S1 pour transmettre sur ce bus soit la donnée présente sur Il, soit la donnée présente sur 12. The selector further includes M1 multiplexers and
M2. Multiplexer M1 is connected to its bus input
If and S3 and at its output to the bus 11. It is controlled so as to transmit, on the bus 11, the data present either on the bus S1 or on the bus S3. Likewise, the multiplexer M2 is connected to its input to the buses I1 and I2 and to its output to the bus S1 in order to transmit on this bus either the data present on II or the data present on 12.
Un réseau de logique combinatoire 4 traite les informations reçues des comparateurs actifs du sélecteur 1 par la procédure du vote majoritaire "2 sur 3" et combine ce traitement aux résultats des traitements similaires parallèlement exécutés par les sélecteurs 2 et 3, ces résultats parvenant au réseau 4 par les bus "entrants" des paires de bus B12 et bol3. A combinational logic network 4 processes the information received from the active comparators of the selector 1 by the "2 of 3" majority voting procedure and combines this processing with the results of the similar parallel processing performed by the selectors 2 and 3, these results reaching the network. 4 by the "incoming" buses of bus pairs B12 and bol3.
Le réseau de logique combinatoire est commandé par le bus de commande B1, comme on l'a vu plus haut en liaison avec la description de la figure 1. Sur la figure 2 il apparaît que ce bus comprend plusieurs lignes de destinations distinctes, à savoir une ligne de commande de "TEST", une ligne de commande de "DIRECTION" et deux lignes de commande de "MODE". The combinational logic network is controlled by the control bus B1, as seen above in connection with the description of FIG. 1. In FIG. 2 it appears that this bus comprises several distinct destination lines, namely a "TEST" command line, a "DIRECTION" command line and two "MODE" command lines.
La commande de TEST met le réseau 4 en configuration d'exécution des comparaisons des données sur bus et de vote majoritaire, préalable à la sélection d'un bus d'entrée dont les données sont à reporter sur le bus de sortie d'un sélecteur. The TEST command puts the network 4 in execution configuration of the data comparisons on bus and majority vote, prior to the selection of an input bus whose data are to be carried on the output bus of a selector .
La commande de "DIRECTION" informe le réseau du sens de circulation des données dans les bus pour que ce réseau puisse identifier, par exemple, les bus Il et I2 comme étant les bus d'entrée et le bus S1 comme étant le bus de sortie ou, inversement, les bus S1 et 53 comme bus d'entrée et le bus Il comme bus de sortie. The "DIRECTION" command informs the network of the direction of data flow in the buses so that this network can identify, for example, the buses II and I2 as the input bus and the bus S1 as the output bus. or, conversely, the buses S1 and 53 as the input bus and the bus II as the output bus.
La commande de "mode", à 2 fils informe le réseau 4 du mode de fonctionnement choisi pour le sélecteur soit
- un mode de fonctionnement "NORMAL" qui organise le processus de comparaison/sélection de bus conçu pour la détection et la correction d'erreurs de données suivant la présente invention,
- un mode de fonctionnement "BLOQUE", dans lequel le sélecteur exécute les comparaisons et sélections comme dans le mode NORMAL tout en restant connecté sur un bus imposé. Ce mode de fonctionnement peut être utile lors de la mise au point du dispositif suivant l'invention ou lors d'un fonctionnement en multiprocesseur d'un calculateur formant partie de ce dispositif,
- un mode de fonctionnement "RETROACTIF", suivant lequel on ramène sur le bus d'entrée du sélecteur la donnée qui se trouve sur l'autre bus d'entrée.Ce mode sert à localiser une sortie défectueuse d'un microprocesseur par exemple, connectée à un bus d'entrée du dispositif suivant l'invention. On fait tester alors par le microprocesseur lui-n > ême, la conformité des informations sur les bus à celles engendrées par le microprocesseur par des moyens internes. Il faut alors utiliser un microprocesseur dont la sortie peut être configurée en entrée pour procéder à cette comparaison interne. Un microprocesseur de ce type est conçu pour fonctionner en mode maître ou esclave dans une configuration monobus et multiprocesseur.The "mode" command, with 2 wires, informs the network 4 of the operating mode chosen for the selector
a "NORMAL" operating mode which organizes the bus comparison / selection process designed for detecting and correcting data errors according to the present invention,
- A "BLOCKED" operating mode, in which the selector performs the comparisons and selections as in the NORMAL mode while remaining connected to a forced bus. This mode of operation can be useful during the development of the device according to the invention or during a multiprocessor operation of a computer forming part of this device,
a "RETROACTIVE" operating mode, according to which the data on the other input bus is brought back to the input bus of the selector. This mode is used to locate a defective output of a microprocessor for example, connected to an input bus of the device according to the invention. The microprocessor itself then tests the conformity of the information on the buses with that generated by the microprocessor by internal means. It is then necessary to use a microprocessor whose output can be configured as input to perform this internal comparison. A microprocessor of this type is designed to operate in master or slave mode in a single bus and multiprocessor configuration.
Il est clair que le bouclage d'une entrée sur l'autre peut être obtenu aisément par une commande adéquate des multiplexeurs M1 et M2. It is clear that the looping of one input on the other can be obtained easily by an adequate control of the multiplexers M1 and M2.
Ainsi il apparait que le sélecteur du dispositif suivant l'invention est conçu pour fonctionner suivant trois modes différents, ce qui explique que deux lignes soient nécessaires pour transmettre l'information "mode" au sélecteur. Thus, it appears that the selector of the device according to the invention is designed to operate in three different modes, which explains why two lines are necessary to transmit the "mode" information to the selector.
Un registre 5 est connecté au réseau logique 4 par un bus à sept fils. Ce bus sert à charger le registre 5 avec diverses commandes élaborées par le réseau, à la suite du processus de comparaison/séîection de bus. Les commandes sortent du registre pour actionner divers organes du sélecteur, au basculement du signal "TEST" comme on le verra plus loin. Les commandes concernées sont
- les commandes des multiplexeurs M1 et M2,
- les commandes d'actionnement d'interrupteurs D1 et
D2 montés en sortie des multiplexeurs M1 et M2, respectivement.A register 5 is connected to the logical network 4 by a seven-wire bus. This bus is used to load the register 5 with various commands developed by the network, as a result of the comparison / bus seizure process. The commands come out of the register to actuate various organs of the selector, to switch the "TEST" signal as will be seen later. The orders concerned are
the commands of the multiplexers M1 and M2,
- the commands for actuating switches D1 and
D2 mounted at the output of multiplexers M1 and M2, respectively.
Ces interrupteurs, qui peuvent prendre chacun la forme d'un "buffer trois états", servent à définir les multiplexeurs actifs, en fonction du sens de circulation des informations dans les bus. Par exemple si les informations circulent de Il ou I2 vers S1, l'interrupteur D1 est commandé pour couper le bus Il et empêcher ainsi le fonctionnement du multiplexeur M1. Dans l'autre sens, les informations circulant de S1 ou S3 vers Il, l'interrupteur D2 coupe en phase de comparaison le bus S1 pour empêcher le fonctionnement du multiplexeur M2. Dans les deux sens de circulation, ces interrupteurs empêchent une rétroaction entre les sorties des multiplexeurs. These switches, which can each take the form of a "three-state buffer", are used to define the active multiplexers, according to the direction of circulation of the information in the buses. For example if the information flows from Il or I2 to S1, the switch D1 is controlled to cut the bus Il and thus prevent the operation of the multiplexer M1. In the other direction, the information flowing from S1 or S3 to II, the switch D2 cuts in comparison phase the bus S1 to prevent the operation of the multiplexer M2. In both directions of travel, these switches prevent feedback between the outputs of the multiplexers.
- la commande du bus d'état externe EE1 à trois lignes sur lequel sont placés des "mots" d'état relatifs à:
- l'identification d'un éventuel bus en erreur,
- des incohérences éventuelles relevées entre des observations des sélecteurs.the command of the external state bus EE1 with three lines on which are placed "words" of state relating to:
- the identification of a possible bus in error,
- any inconsistencies noted between selector observations.
On va maintenant décrire le fonctionnement du dispositif suivant l'invention notamment en liaison avec le tableau de la figure 3 et le diagramme temporel de la figure 4. Dans le tableau de la figure 3 on désigne par
V, une valeur correcte de la donnée présente sur un bus,
E, une erreur quelconque,
El, E2, des erreurs particulières sur un bus d'entrée, qui se reproduisent sur un ou plusieurs bus de sortie,
une astérisque sur le repère Il, I2 ou I3 d'un bus d'entrée d'un sélecteur indique que la sélection de ce bus exige le résultat des observations de l'un des deux autres sélecteurs.The operation of the device according to the invention will now be described in particular in connection with the table of FIG. 3 and the timing diagram of FIG. 4. In the table of FIG.
V, a correct value of the data present on a bus,
E, any error,
El, E2, particular errors on an input bus, which reproduce on one or more output buses,
an asterisk on the mark II, I2 or I3 of an input bus of a selector indicates that the selection of this bus requires the result of the observations of one of the two other selectors.
En phase de test chaque sélecteur du dispositif suivant l'invention procède tout d'abord à des comparaisons de données sur deux bus d'entrée et un bus de sortie. De ces comparaisons il résulte l'identification de 5 situations
1 situation correspondant à la détection de 3 égalités,
3 situations correspondant chacune à la détection de 1 égalité,
1 situation correspondant à la détection de O égalité.In the test phase each selector of the device according to the invention proceeds first of all to data comparisons on two input buses and one output bus. From these comparisons it results the identification of 5 situations
1 situation corresponding to the detection of 3 equalities,
3 situations each corresponding to the detection of 1 equality,
1 situation corresponding to the detection of O equality.
Des mots identifiant chacune de ces cinq situations sont placés sur les bus d'état internes n sortants n à 3 fils pour l'information des deux autres sélecteurs. Words identifying each of these five situations are placed on the n-outgoing 3-wire internal state buses for the information of the other two selectors.
Ces informations seront utilisées par chaque sélecteur pour lever une indétermination éventuelle dans la sélection du bus d'entrée à connecter au bus de sortie, indétermination résultant des observations propres de chaque sélecteur quand celles-ci ne permettent pas de sélectionner un bus d'entrée par le processus de vote majoritaire.This information will be used by each selector to remove any indeterminacy in the selection of the input bus to connect to the output bus, indetermination resulting from the own observations of each selector when they do not allow to select an input bus by the majority voting process.
On a réuni dans les six colonnes de gauche du tableau de la figure 3, diverses combinaisons d'états des données présentes sur les bus d'entrée et de sortie. Les trois colonnes suivantes indiquent le bus sélectionné par chacun des sélecteurs 1, 2, 3 pour le report de donnée sur le bus de sortie S1, S2, S3 respectivement, Ainsi on connecte sur le bus de sortie S1 du sélecteur 1 soit le bus Il, soit le bus I2. Quand les comparaisons effectuées par le sélecteur 1 font apparaître une égalité entre les données sur les bus d'entrée Il et I2, Il est automatiquement sélectionné pour alimenter le bus de sortie S1. Si le bus I2 est en erreur (El) mais que la comparaison I1/I3 réalisée par le sélecteur 3 indique une égalité, la donnée sur Il est choisie pour être copiée sur
S1.Dans le même temps, le bus de sortie 52 du sélecteur 2 est connecté au bus d'entrée I3 de ce sélecteur plutôt qu'au bus d'entrée I2 en erreur. Toutes les opérations de logique combinatoire nécessaires à la détermination du bus d'entrée qui porte la donnée à reporter sur le bus de sortie sont exécutées par le réseau de logique combinatoire incorporé à chaque sélecteur. Ce réseau utilise à la fois les résultats des comparaisons réalisées par le sélecteur auquel il est attaché, mais aussi les résultats des comparaisons réalisés par les autres sélecteurs, résultats qui lui sont communiqués par les bus d'état internes qui le relient aux deux autres sélecteurs. Les informations ainsi communiquées sont souvent nécessaires pour lever une indétermination résultant des seules comparaisons opérées par le sélecteur.Les situations conduisant à une telle indétermination sont celles qui correspondent, dans le tableau de la figure 3, à une indication de "bus sélectionné" assortie d'un astérisque. Ainsi, par exemple, à la ligne soulignée en trait interrompu dans ce tableau, la comparaison 11/12 opérée par le sélecteur 1 indique une inégalité qui ne permet pas de choisir entre Il et 12. In the six left-hand columns of the table of FIG. 3, various combinations of states of data present on the input and output buses have been combined. The following three columns indicate the bus selected by each of the selectors 1, 2, 3 for the data transfer on the output bus S1, S2, S3 respectively. Thus, the bus S is connected to the output bus S1 of the selector 1 , the I2 bus. When the comparisons made by the selector 1 show an equality between the data on the input buses II and I2, It is automatically selected to supply the output bus S1. If the bus I2 is in error (El) but the comparison I1 / I3 carried out by the selector 3 indicates a equality, the data on Il is chosen to be copied on
At the same time, the output bus 52 of the selector 2 is connected to the input bus I3 of this selector rather than to the input bus I2 in error. All the combinational logic operations necessary to determine the input bus carrying the data to be carried on the output bus are performed by the combinational logic network incorporated in each selector. This network uses both the results of the comparisons made by the selector to which it is attached, but also the results of the comparisons made by the other selectors, results which are communicated to it by the internal state buses which connect it to the two other selectors. . The information thus communicated is often necessary to remove an indeterminacy resulting only from the comparisons made by the selector. The situations leading to such indetermination are those which correspond, in the table of FIG. 3, to an indication of "selected bus" accompanied by an asterisk. Thus, for example, in the line underlined in broken lines in this table, the comparison 11/12 operated by the selector 1 indicates an inequality that does not allow to choose between 11 and 12.
Cependant l'égalité I1/I3 relevée par le sélecteur 3, permet de lever l'indétermination et de choisir Il, plutôt que I2, comme bus portant la donnée à reporter sur S1. De même I3 sera choisi pour la sortie S2 du sélecteur 2, à la place de I2 en erreur. I3 est conservé pour la sortie S3 du sélecteur 3.However the equality I1 / I3 raised by the selector 3, makes it possible to lift the indeterminacy and to choose Il, rather than I2, like bus bearing the data to be transferred on S1. Similarly I3 will be chosen for the output S2 of the selector 2, instead of I2 in error. I3 is kept for output S3 of selector 3.
La logique combinatoire aura ainsi détecté l'existence d'un bus 12 en erreur (El), d'un sélecteur 2 induisant une erreur supplémentaire (E2) sur la sortie S2 et d'un deuxième sélecteur S3 induisant une erreur (E) sur son bus de sortie 53. Grâce au dispositif suivant l'invention on aura ainsi détecté deux sélecteurs en erreur, signalé par des mots d'état correspondants sur les bus d'état externes (EE1, EE2, EE3) des sélecteurs. On aura corrigé aussi, et surtout, la donnée sur la sortie S2 du sélecteur 2, qui aurait pu autremement être entachée de l'erreur existant sur le bus d'entrée I2. The combinational logic has thus detected the existence of a bus 12 in error (El), a selector 2 inducing an additional error (E2) on the output S2 and a second selector S3 inducing an error (E) on its output bus 53. The device according to the invention will thus have detected two selectors in error, indicated by corresponding status words on the external state bus (EE1, EE2, EE3) selectors. It will also be corrected, and above all, the data on the output S2 of the selector 2, which could have been tainted by the existing error on the input bus I2.
Ainsi se trouve constitué un bus redondant triplé
S1, S2, S3 débarrassé de l'erreur figurant dans le bus redondant triplé Il, I2, I3 connecté à l'entrée du dispositif de détection et de correction d'erreurs suivant l'invention.Thus is constituted a redundant bus tripled
S1, S2, S3 cleared of the error in the redundant bus tripled Il, I2, I3 connected to the input of the device for detecting and correcting errors according to the invention.
Toutes les opérations de logique combinatoire nécessaires à la production des résultats figurant à chaque ligne du tableau de la figure 3 peuvent être mises en oeuvre aisément par l'homme de métier, à l'aide de ce tableau et de réseaux logiques, du commerce ou spécialisés, convenablement masqués par exemple, comme il est bien connu dans la technique. All the combinatorial logic operations necessary to produce the results appearing on each line of the table of FIG. 3 can be easily implemented by the person skilled in the art, using this table and logical networks, of the trade or specialized, suitably masked for example, as is well known in the art.
Le diagramme temporel de la figure 4 illustre une séquence de signaux sur différents bus d'un sélecteur, nécessaires au fonctionnement de celui-ci, en phase de test (comparaison) puis en phase de sélection. A titre d'exemple, ces phases seront décrites pour le sélecteur 1 du dispositif suivant l'invention. Des phases semblables s'enchaînent sur les sélecteurs 2 et 3 respectivement. The timing diagram of FIG. 4 illustrates a sequence of signals on different buses of a selector, necessary for the operation of the latter, in the test phase (comparison) and then in the selection phase. By way of example, these phases will be described for the selector 1 of the device according to the invention. Similar phases are linked to the selectors 2 and 3 respectively.
Une phase de test du dispositif de détection et de correction d'erreurs est commandée par le basculement à l'état haut du niveau du signal logique sur la ligne "TEST" qui alimente à la fois le réseau logique 4 et le registre 5 (voir figure 2). La direction de circulation des données étant définie par le niveau du signal logique sur la ligne "DIRECTION", le bus d'entrée Il se stabilise à la nouvelle valeur de donnée reçue pendant l'intervalle de temps Tl. Les comparateurs logiques Cl, C2, C4 et C5 transmettent au réseau logique 4 les résultats des comparaisons effectuées. La logique combinatoire forme des mots d'état d'observation qui sont communiqués aux sélecteurs 2 et 3 par les bus d'état internes B12 et B13. A test phase of the detection and error correction device is controlled by the high level switching of the logic signal level on the "TEST" line which supplies both the logic network 4 and the register 5 (see FIG. Figure 2). Since the flow direction of the data is defined by the level of the logic signal on the line "DIRECTION", the input bus Il stabilizes at the new data value received during the time interval T1. The logic comparators C1, C2 , C4 and C5 transmit to the logical network 4 the results of the comparisons made. The combinational logic forms observation status words which are communicated to the selectors 2 and 3 by the internal state buses B12 and B13.
Pendant l'intervalle de temps T2, la logique combinatoire reçoit les mots d'état d'observation en provenance des sélecteurs 2 et 3 et prend connaissance de la direction du bus. Après un temps de propagation, elle forme un mot de 7 bits à mémoriser dans le registre 5 du sélecteur, avant le basculement vers le bas du signal
TEST.During the time interval T2, the combinational logic receives the observation status words from the selectors 2 and 3 and becomes aware of the direction of the bus. After a propagation time, it forms a 7-bit word to be memorized in the register 5 of the selector, before the signal is switched downwards.
TEST.
Pendant l'intervalle de temps T3, le registre 5 saisit le mot de 7 bits délivré par le réseau logique 4 et forme le mot d'état à transmettre sur le bus d'état externe EE1, ainsi que les signaux de commande des interrupteurs D1, D2 et des multiplexeurs M1 et M2 pour connecter le bus de sortie S1 à l'un ou l'autre des bus d'entrée Il et 12. During the time interval T3, the register 5 inputs the 7-bit word delivered by the logic network 4 and forms the status word to be transmitted on the external state bus EE1, as well as the control signals of the switches D1. , D2 and multiplexers M1 and M2 for connecting the output bus S1 to one or the other of the input buses Il and 12.
Pendant l'intervalle de temps T4, les multiplexeurs se positionnent conformément à la commande et les interrupteurs basculent ou non. Si l'on utilise des "buffers trois états" ce basculement correspond à un passage de l'état haute impédances à l'état niasse impédance", ou inversement. Le bus d'entrée qui porte la donnée à reproduire sur le bus de sortie I2 est alors sélectionné. During the time interval T4, the multiplexers are positioned according to the command and the switches switch or not. If "three-state buffers" are used, this switchover corresponds to a transition from the high impedance state to the "impedance" state, or vice versa The input bus carrying the data to be reproduced on the output bus I2 is then selected.
Pendant l'intervalle de temps T5, -le sélecteur 1 repasse en phase de test, le bus d'entrée sélectionné lors de la phase précédente étant utilisé alors à des fins d'autosurveillance, le cycle de fonctionnement décrit cidessus se répétant périodiquement. During the time interval T5, the selector 1 returns to the test phase, the input bus selected during the previous phase then being used for self-monitoring purposes, the operating cycle described above repeating itself periodically.
Ainsi, le dispositif de détection et de correction d'erreurs suivant l'invention permet-il de purger les bus de sortie d'erreurs présentes sur un ou plusieurs bus d'entrée. Si l'on compare les colonnes Obus en erreur" et "correction d'erreur" du tableau de la figure 3, on constate que, dans la plupart des cas, une erreur sur un bus est corrigée. Thus, the device for detecting and correcting errors according to the invention makes it possible to purge the error output buses present on one or more input buses. If we compare the Obus columns in error "and" error correction "of the table in Figure 3, we find that in most cases, an error on a bus is corrected.
Seules quelques situations rares et improbables échappent à la correction. Ce sont celles pour lesquelles il y a plus d'un bus en erreur (voir les trois dernières lignes du tableau) ou trois sélecteurs en erreur. On notera que la notation "-1" figurant dans la colonne "correction d'erreur n correspond à une situation exceptionnelle (deux bus en erreur) provoquant une erreur supplémentaire introduite par le dispositif. Only a few rare and improbable situations escape correction. These are those for which there is more than one bus in error (see the last three rows of the table) or three selectors in error. It should be noted that the notation "-1" in the column "error correction n" corresponds to an exceptional situation (two buses in error) causing an additional error introduced by the device.
On remarquera aussi que le dispositif suivant l'invention permet de détecter le ou les sélecteurs introduisant des erreurs, sans corriger, évidemment, l'erreur ainsi introduite. Cette détection est cependant utile à la mise en oeuvre de procédure et de moyens de remplacement de sélecteurs défaillants. It will also be noted that the device according to the invention makes it possible to detect the selector (s) introducing errors, without, of course, correcting the error thus introduced. This detection is however useful for the implementation of procedure and means for replacing faulty selectors.
Dans tout ce qui précède on a présenté Il, I2 et I3 comme étant des bus "d'entrée" et S1, S2, S3 des bus de "sortie". Il est clair cependant, comme on l'a vu plus haut, que les rôles de ces bus peuvent être inversés de manière à assurer un fonctionnement bidirectionnel du bus redondant surveillé par le dispositif suivant l'invention, aussi bien qu'un fonctionnement unidirectionnel. In all of the above we have presented II, I2 and I3 as "input" buses and S1, S2, S3 of the "output" buses. It is clear however, as we have seen above, that the roles of these buses can be reversed so as to ensure bidirectional operation of the redundant bus monitored by the device according to the invention, as well as unidirectional operation.
L'invention est particulièrement utile à la détection et la correction d'erreurs dans des bus de transmission de données en parallèle pour calculateurs à tolérance de pannes mais il est clair qu'elle pourrait trouver tout aussi bien application à des bus de commande internes à de tels calculateurs. The invention is particularly useful for detecting and correcting errors in parallel data transmission buses for fault-tolerant computers, but it is clear that it could equally well be applied to control buses internal to the fault-tolerant computers. such calculators.
En outre, l'invention est immédiatement transposable à des bus de transmission de données en série. In addition, the invention is immediately transferable to serial data transmission buses.
Dans le dispositif suivant l'invention, la séquence test-sélection est systématique à chaque transfert de donnée. On obtient ainsi une reconfiguration matérielle dynamique du bus sans dégradation de ses performances, c'est-à-dire sans introduction des périodes de reconfiguration. In the device according to the invention, the test-selection sequence is systematic at each data transfer. This gives a dynamic hardware reconfiguration of the bus without degradation of its performance, that is to say without introduction of reconfiguration periods.
On remarquera que, contrairement à ce qui se passe dans le dispositif de correction d'erreurs de la technique antérieure, décrit en préambule de la présente description, où chaque sélecteur exécute une procédure de vote majoritaire indépendante des procédures parallèles exécutées par les deux autres, la procédure exécutée par le dispositif suivant l'invention repose sur la cohérence des observations faites par chaque sélecteur. En outre chaque sélecteur compare deux bus d'entrée et un bus de sortie, un but d'état interne permettant aux sélecteurs d'échanger leurs observations. Cette disposition procure deux avantages essentiels, à savoir une immunité aux défaillances de sélecteurs et une possibilité de fonctionnement bidirectionnel, comme on l'a vu plus haut. It will be noted that, contrary to what happens in the error correction device of the prior art, described in the preamble of the present description, where each selector executes a majority voting procedure independent of the parallel procedures executed by the other two, the procedure performed by the device according to the invention is based on the coherence of the observations made by each selector. In addition each selector compares two input buses and one output bus, an internal state goal allowing the selectors to exchange their observations. This arrangement provides two essential advantages, namely a selector fault immunity and a two-way capability, as discussed above.
Claims (11)
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Applications Claiming Priority (1)
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| FR8811496A FR2636151B1 (en) | 1988-09-02 | 1988-09-02 | DEVICE FOR DETECTING AND CORRECTING DATA ERRORS FOR TRIPLE ANSWERING PARALLEL TRANSMISSION BUS |
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Family Applications (1)
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Cited By (1)
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| WO2003027685A3 (en) * | 2001-09-21 | 2004-03-25 | Bayerische Motoren Werke Ag | Method for transmitting messages between stations |
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Non-Patent Citations (2)
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| 3RD USA-JAPAN COMPUTER CONFERENCE PROCEEDINGS, 10-12 octobre 1978, San Francisco, California, pages 325-330; D.P.SIEWIOREK et al.: "C.VMP: The implementation, performance and reliability of a fault tolerant multiprocessor" * |
| MICROPROCESSING AND MICROPROGRAMMING, vol. 24, no. 1-5, 'Supercomputers: Technology and Applications', Fourteenth EUROMICRO Symposium on Microprocessing and Microprogramming (EUROMICRO '88), Zurich, 29 août - 1 septembre 1988, éditeur S.Winter et al., pages 717-722, North-Holland, Amsterdam, NL; N.KANOPOULOS et al.: "Design of a bus-monitor for real-time applications" * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003027685A3 (en) * | 2001-09-21 | 2004-03-25 | Bayerische Motoren Werke Ag | Method for transmitting messages between stations |
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