FR2630246A1 - Semi-conductor memory - Google Patents
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Abstract
Description
La présente invention concerne une mémoire a semiconducteurs comportant une borne de signal de sélection de puce, ou d'inhibition, et elle porte plus particulièrement sur une mémoire a semiconducteug qui présente un temps d1ac- ces réduit, mesuré a partir de l'application d'un signal de sélection de puce. The present invention relates to a semiconductor memory comprising a chip selection or inhibition signal terminal, and more particularly relates to a semiconductor memory which has a reduced access time, measured from the application of 'a chip selection signal.
La figure 6(a) est un schéma synoptique d'une mémoire a semiconducteurs classique, et un réseau de cellules de mémoire ainsi qu'un circuit de précharge/égalisation de la figure 6(a) sont représentés de façon plus détaillée sur la figure 6(b). Le symbole CS désigne le signal de sélection de puce. Le niveau H (haut) de ce signal indique la condition de non-sélection, dans laquelle le circuit de mémoire est dans une condition d'attente, et le signal de sélection interne CSA est alors au niveau H. Lorsque le signal CSA est au niveau H, il inhibe le fonctionnement d'un circuit amplificateur d'entrée d'adresse 2, et il fait cesser le fonctionnement d'un décodeur 4, ce qui maintient au niveau bas les lignes de sélection de mot et de colonne, qui constituent les lignes de sélection de la cellule de mémoire. Figure 6 (a) is a block diagram of a conventional semiconductor memory, and an array of memory cells and a precharge / equalizer circuit of Figure 6 (a) are shown in more detail in the figure 6 (b). The symbol CS indicates the chip selection signal. The level H (high) of this signal indicates the non-selection condition, in which the memory circuit is in a standby condition, and the internal selection signal CSA is then at level H. When the signal CSA is at level H, it inhibits the operation of an address input amplifier circuit 2, and it stops the operation of a decoder 4, which keeps the word and column selection lines, which constitute the memory cell selection lines.
Le signal CTL est un signal de commande pour le fonctionnement du circuit, qui commande le fonctionnement d'un circuit de précharge/égalisation 5, pour les lignes de données qui transmettent les données du réseau de cellules de mémoire, ainsi que le fonctionnement de l'amplificateur de données 7 et du circuit de sortie 8. Dans la condition d'attente, ce signal est au niveau H, et les lignes de données sont prêchargées et égalisées. Simultanément, le fonctionnement des circuits 7 et 8 est interrompu. Lorsque le signal
CS est au niveau H, le signal CSB est au niveau H, ce qui maintient le signal CTL au niveau H. Il existe en outre un générateur d'impulsions 3, pour permettre également le fonctionnement lorsque des changements se produisent dans les signaux d'adresse Ai.The CTL signal is a control signal for the operation of the circuit, which controls the operation of a precharge / equalization circuit 5, for the data lines which transmit the data of the memory cell network, as well as the operation of the data amplifier 7 and output circuit 8. In the standby condition, this signal is at level H, and the data lines are preloaded and equalized. Simultaneously, the operation of circuits 7 and 8 is interrupted. When the signal
CS is at level H, the signal CSB is at level H, which keeps the signal CTL at level H. There is also a pulse generator 3, to also allow operation when changes occur in the signals of address Ai.
La figure 7 montre des exemples de circuits con crets pour le générateur de signal de sélection 1, le circuit amplificateur d'entrée d'adresse 2 et le générateur d'impulsions 3. Le signal. CSA est appliqué a l'entrée de la porte
NON-OU d'entrée 20 pour les signaux d'adresse, ce qui empêche que des changements du signal Ai ne soient transmis à l'intérieur du circuit lorsque le signal CSA est au niveau H. Tout changement du signal Ai est détecté par le circuit 3 en relation avec la montée et la descente du signal, et un signal sous forme d'impulsions ATD est produit pour chaque adresse, de façon a effectuer une opération OU sur les signaux ATD pour toutes les adresses.Le signal CSB est un signal dont la descente est retardée au moyen du circuit de retard TB du générateur de signal de sélection 1; lorsqu'il descend au niveau B (bas), un transistor MOS à canal P devient conducteur, ce qui fait fonctionner les circuits OU 3-2.FIG. 7 shows examples of concrete circuits for the selection signal generator 1, the address input amplifier circuit 2 and the pulse generator 3. The signal. CSA is applied at the door entrance
Input OR NOT 20 for address signals, which prevents changes to the Ai signal from being transmitted within the circuit when the CSA signal is at level H. Any change to the Ai signal is detected by the circuit 3 in relation to the rise and fall of the signal, and a signal in the form of ATD pulses is produced for each address, so as to perform an OR operation on the ATD signals for all the addresses. The CSB signal is a signal whose descent is delayed by means of the delay circuit TB of the selection signal generator 1; when it goes down to level B (low), a P-channel MOS transistor becomes conductive, which makes the OR circuits 3-2 work.
On va maintenant décrire le fonctionnement du circuit représenté sur la figure 6(a), en se référant au diagramme séquentiel de la figure 8. Lorsque le niveau de signal de CS passe du niveau H au niveau B, le signal CSA passe au niveau B, et un signal d'adresse Ai est transmis vers l'intérieur du circuit par la porte NON-OU d'entrée 20. Lorsque le signal Ai est au niveau B, un changement se produit dans le signal d'adresse interne, ce qui génere une impulsion ATD. Le niveau CTL descend à la fin de l'impulsion ATD; Si tous les signaux Ai sont au niveau H et si aucune impulsion ATD n'est produite, le temps de descente de CTL ne change pas, du fait que le signal CSB descend simultanément à la descente de l'impulsion ATD.Le signal d'adresse est transmis au décodeur et le niveau de signal des lignes de mot et des lignes de sélection de colonne, qui mènent aux cellules de mémoire à sélectionner, devient le niveau haut. Comme il est bien connu, les lignes de mot sont connectées aux cellules de mémoire et elles sont conçues de façon à sélectionner les cellules de mémoire qui s'étendent dans la direction des rangées. Les lignes de sélection de colonne sélectionnent les lignes de don nées qui sont connectées aux cellules de mémoire a sélection ner. L'information qui est enregistrée dans les cellules de mémoire apparait alors sur les lignes de données, et elle est émise vers la borne de sortie par l'intermédiaire de l'amplificateur et du circuit de sortie. We will now describe the operation of the circuit shown in Figure 6 (a), with reference to the sequential diagram in Figure 8. When the signal level of CS goes from level H to level B, the signal CSA goes to level B , and an address signal Ai is transmitted to the interior of the circuit by the NOR input gate 20. When the signal Ai is at level B, a change occurs in the internal address signal, which generates an ATD pulse. The CTL level goes down at the end of the ATD pulse; If all the signals Ai are at level H and if no ATD pulse is produced, the fall time of CTL does not change, since the signal CSB descends simultaneously with the fall of the ATD pulse. address is passed to the decoder and the signal level of the word lines and column selection lines, which lead to the memory cells to be selected, becomes high. As is well known, the word lines are connected to the memory cells and they are designed so as to select the memory cells which extend in the direction of the rows. The column selection lines select the data lines which are connected to the memory cells to be selected. The information that is stored in the memory cells then appears on the data lines, and it is sent to the output terminal through the amplifier and the output circuit.
Lorsque le signal Ai change alors que le signal CS reste au niveau B, une impulsion ATD est produite, ce qui fait monter le signal CTL au niveau H, et la précharge et itégalisation des lignes de données sont effectuées. La lecture des données se trouvant a l'adresse suivante est ensuite effectuée. When the signal Ai changes while the signal CS remains at level B, a pulse ATD is produced, which raises the signal CTL at level H, and the preloading and equalization of the data lines are carried out. The data located at the following address is then read.
Dans des mémoires à semiconducteurs classiques ayant une structure telle que celle décrite ci-dessus, les conditions temporelles d'accès relatives au signal CS, lorsque le signal d'adresse est au niveau B, sont telles que lorsque le signal CS change et le niveau CSA devient le niveau bas, le signal de sortie de la porte NON-OU d'entrée d'adresse 20 change. Dans le cas de l'accès par le signal CS, l'opération d'accès commence à ce moment. Dans le cas de l'accès par le signal d'adresse, le signal de sortie de la porte NON-OU 20 change lorsque le signal d'adresse change, du fait que le signal CSA est déjà au niveau B, ce qui fait démarrer l'accès. In conventional semiconductor memories having a structure such as that described above, the access time conditions relating to the signal CS, when the address signal is at level B, are such that when the signal CS changes and the level CSA becomes low, the output signal of the NOR input gate of address 20 changes. In the case of access by the signal CS, the access operation begins at this time. In the case of access by the address signal, the output signal from the NOR gate 20 changes when the address signal changes, because the CSA signal is already at level B, which starts access.
Par conséquent, l'accès par le signal CS est davantage retardé que l'accès par le signal d'adresse, avec un écart égal au temps nécessaire pour la transmission du signal de CS a CSA.Consequently, access by the CS signal is delayed more than access by the address signal, with a difference equal to the time necessary for the transmission of the signal from CS to CSA.
Dans le cas de l'acces par le signal CS, la ligne de données est déjà préchargee et égalisée, et l'accès commence dans cette condition. Il n'y a donc pas de limite particulière a l'accélération de la montée du niveau de signal des lignes de mot et des lignes de sélection de colonne; il est donc souhaitable que la montée soit la plus rapide possible. In the case of access by the CS signal, the data line is already preloaded and equalized, and access begins in this condition. There is therefore no particular limit to the acceleration of the rise in the signal level of word lines and column selection lines; it is therefore desirable that the climb be as rapid as possible.
Dans une mémoire a semiconducteurs classique,. il serait commode de pouvoir accélérer la descente du signal
CSB, diminuer la largeur de l'impulsion ATD, et accélérer ainsi le fonctionnement de l'amplificateur d'entrée d'adresse et celui du décodeur. Cependant, dans une mémoire a semiconducteurs classique , la diminution de la largeur de l'impulsion ATD entraîne également une diminution de la largeur d'impulsion du signal CTL.Cependant, dans le cas de l'accès par le signal d'adresse, il y a un risque que des données erronées soient écrites dans la cellule de mémdire qui est sélectionnée a la suite, ce qui détruirait les données enre yistrées, a moins que les lignes de données ne soient maintenues dans l'état restauré pendant une durée suffisamment longue, par précharge et égalisation par le signal CTL, du fait que les données du cycle précédent restent sur la ligne de données.En outre, il n'est pas suffisant d'inhiber pendant une courte durée le fonctionnement de l'amplificateur de données et celui du circuit de sortie, au moyen du signal CTL, du fait que ceci conduira à faire fonctionner l'amplificateur avant que les données soient apparues de façon suffisante sur la ligne de données, ce qui entraînera un fonctionnement défectueux à cause de la présence de bruits, et ceci a pour conséquence de retarder l'accès. In a conventional semiconductor memory ,. it would be convenient to be able to accelerate the descent of the signal
CSB, decrease the width of the ATD pulse, and thus accelerate the operation of the address input amplifier and that of the decoder. However, in a conventional semiconductor memory, the reduction in the width of the ATD pulse also results in a reduction in the pulse width of the CTL signal. However, in the case of access by the address signal, it there is a risk that erroneous data will be written to the memory cell which is selected next, which would destroy the data recorded, unless the data lines are kept in the restored state for a sufficiently long period , by precharge and equalization by the CTL signal, since the data of the previous cycle remain on the data line.In addition, it is not sufficient to inhibit for a short period the operation of the data amplifier and that of the output circuit, by means of the CTL signal, since this will cause the amplifier to operate before the data has appeared sufficiently on the data line, which will cause malfunction because of the presence of noises, and this has the effect of delaying access.
Il a donc été impossible dans des mémoires a semiconducteurs classiques d'accélérer l'accès par le signal CS en diminuant la largeur de l'impulsion ATD, du fait que ceci fait apparaître le problème précité au moment de l'accès par le signal d'adresse. It has therefore been impossible in conventional semiconductor memories to accelerate the access by the signal CS by reducing the width of the pulse ATD, because this makes the aforementioned problem appear at the time of the access by the signal d 'address.
L'invention a été faite dans le but d'éliminer le problème précité qu'on rencontre dans des mémoires a semiconducteurs classiques. L'invention a donc pour but de procurer une mémoire a semiconducteurs dans laquelle on puisse réaliser un accès rapide par le signal CS et on puisse maintenir une opération d'accès stable au moyen d'une adresse. The invention was made with the aim of eliminating the aforementioned problem encountered in conventional semiconductor memories. The object of the invention is therefore to provide a semiconductor memory in which one can achieve rapid access by the signal CS and one can maintain a stable access operation by means of an address.
L'invention procure une mémoire a semiconducteurs (1) ayant une borne de signal de sélection de puce, qui comprend : un circuit de génération de signal de sélection destiné à produire des signaux de sélection internes qui sont retardés par rapport au signal de sélection de puce; un circuit de génération d'impulsions destiné a détecter des changements dans le signal d'adresse et à générer un signal sous forme d'impulsions; et un circuit de changement de largeur d'impulsion destiné a changer la largeur d'impulsion a la réception du signal sous forme d'impulsions; ce circuit de changement de largeur d'impulsion comprenant une première porte logique qui fournit un signal retardé pour le signal sous forme d'impulsions lorsque les signaux de sélection internes sont dans la condition de sélection, et une seconde porte logique qui combine par une fonction OU le signal de sortie de la première porte logique et le signal sous forme d'impulsions. The invention provides a semiconductor memory (1) having a chip selection signal terminal, which comprises: a selection signal generation circuit for producing internal selection signals which are delayed with respect to the selection signal chip; a pulse generating circuit for detecting changes in the address signal and generating a signal in the form of pulses; and a pulse width changing circuit for changing the pulse width upon reception of the signal as pulses; this pulse width change circuit comprising a first logic gate which provides a delayed signal for the signal in the form of pulses when the internal selection signals are in the selection condition, and a second logic gate which combines by a function OR the output signal of the first logic gate and the signal in the form of pulses.
L'invention procure également une mémoire a semiconducteurs (2) ayant la structure indiquée en (1) ci-dessus et comprenant en outre un circuit de commande de ligne de sélection destiné à produire un signal de commande de ligne de sélection, ce circuit de commande de ligne de sélection comprenant une troisième porte logique qui est conçue pour émettre le signal sous forme d'impulsions en tant que signal de commande de ligne de sélection, lorsque le signal de sélection interne est dans la condition de sélection, et ce signal de commande de ligne de sélection commandant l'activation des lignes de mot et des lignes de sélection de colonne. The invention also provides a semiconductor memory (2) having the structure indicated in (1) above and further comprising a selection line control circuit for producing a selection line control signal, this selection circuit selection line control comprising a third logic gate which is adapted to output the signal as pulses as a selection line control signal, when the internal selection signal is in the selection condition, and this signal selection line command controlling activation of word lines and column selection lines.
L'invention sera mieux comprise a la lecture de la description qui va suivre de modes de réalisation, et en se référant aux dessins annexés sur lesquels
La figure 1 est un schéma synoptique qui montre une mémoire à semiconducteurs conforme à l'invention;
La figure 2 est un schéma de circuit qui montre des modes de réalisation du circuit de génération de signal sous forme d'impulsions, du circuit de changement de largeur d'impulsion et du circuit de commande de ligne de sélection;
La figure 3 est un schéma de circuit qui montre d'autres modes de réalisation du circuit de changement de largeur d'impulsion et du circuit de commande de ligne de sélection;
La figure 4 est un schéma de circuit qui montre un mode de réalisation du décodeur;;
La figure 5 est un diagramme séquentiel qui illustre le fonctionnement d'une mémoire a semiconducteurs confor .ne l'invention;
Les figures 6(a) et 6(b) sont des schémas synoptiques qui il lustrent une mémoire à semiconducteurs classique
La figure 7 est un schéma de circuit qui montre un circuit de génération de signal de sélection, un circuit amplificateur d'entrée et un circuit de génération de signal sous forme#d'impulsions dans une mémoire a semiconducteurs classique ; et
La figure 8 est un diagramme séquentiel qui illustre le fonctionnement d'une mémoire à semiconducteurs classique.The invention will be better understood on reading the following description of embodiments, and with reference to the accompanying drawings in which
Figure 1 is a block diagram which shows a semiconductor memory according to the invention;
Fig. 2 is a circuit diagram which shows embodiments of the pulse signal generation circuit, the pulse width changing circuit and the selection line control circuit;
Fig. 3 is a circuit diagram which shows other embodiments of the pulse width changing circuit and the selection line control circuit;
FIG. 4 is a circuit diagram which shows an embodiment of the decoder ;;
FIG. 5 is a sequential diagram which illustrates the operation of a semiconductor memory according to the invention;
Figures 6 (a) and 6 (b) are block diagrams which illustrate a conventional semiconductor memory
Fig. 7 is a circuit diagram which shows a selection signal generation circuit, an input amplifier circuit and a signal generation circuit in the form of # pulses in a conventional semiconductor memory; and
FIG. 8 is a sequence diagram which illustrates the operation of a conventional semiconductor memory.
La figure 1 est un schéma synoptique d'une mémoire a semiconducteurs conforme a l'invention, tandis que la fi- gure 5 est un diagramme séquentiel qui illustre le fonctionnement du circuit représenté sur la figure 1. Le symbole CS désigne un signal d'entrée qui transite par la borne de signal de sélection de puce de la mémoire à semiconducteurs, et ce signal est dans la condition de sélection de puce lorsqu'il est au niveau H (haut), et dans la condition de nonsélection lorsqu'il est au niveau B (bas).Lorsque le signal
CS est appliqué a un circuit de génération de signal de sélection 1, des signaux de sélection interne CSA, CSB et CSC sont produits, et parmi ces signaux, le signal CSC est transmis à un circuit de changement de largeur d'impulsion 9 et a un circuit de commande de ligne de sélection 10. Un signal
CTL1, qui est le signal de sortie d'un circuit de génération de signal sous forme d'impulsions 3, est appliqué aux circuits 9 et l0. Un signal CTL2, qui est le signal de sortie du circuit 9, commande le fonctionnement d'un circuit de précharge/égalisation 5, d'un amplificateur de données 7 et dtun circuit de sortie 8.L'opération de sélection de lignes de sélection de mot et de colonne est effectuée par un décodeur 4, pour décoder des signaux d'adresse Ai, et un signal de commande de ligne de sélection WCTL, qui est le signal de sortie du circuit 10, effectue une commande d'état actif/ inactif.FIG. 1 is a block diagram of a semiconductor memory according to the invention, while FIG. 5 is a sequential diagram which illustrates the operation of the circuit represented in FIG. 1. The symbol CS denotes a signal of input which passes through the chip selection signal terminal of the semiconductor memory, and this signal is in the chip selection condition when it is at level H (high), and in the non-selection condition when it is at level B (low) .When the signal
CS is applied to a selection signal generation circuit 1, internal selection signals CSA, CSB and CSC are produced, and among these signals, the signal CSC is transmitted to a pulse width change circuit 9 and a a selection line control circuit 10. A signal
CTL1, which is the output signal from a signal generation circuit in the form of pulses 3, is applied to circuits 9 and 10. A signal CTL2, which is the output signal from circuit 9, controls the operation of a precharge / equalization circuit 5, a data amplifier 7 and an output circuit 8. The operation of selecting selection lines word and column is performed by a decoder 4, to decode address signals Ai, and a selection line command signal WCTL, which is the output signal of circuit 10, performs an active state command / inactive.
Comme dans la mémoire classique qui est représentée sur la figure 7, le circuit de génération de signal de sélection 1 produit le signal CSB. Cependant, le retard du circuit de retard DB est fixé à une valeur plus courte, de façon que la descente du signal CSB puisse avoir lieu plus rapidement que dans des cas classiques. Le mode de-réalisation qui est représenté sur la figure l comprend en outre un circuit amplificateur d'entrée d'adresse 2, dont la structure fondamentale est la même que dans l'exemple classique représenté sur la figure 7, à l'exception de la taille du transistor, qui est choisi plus grand de façon a fonctionner à à une vitesse élevée.De façon similaire, la structure fondamentale du circuit de génération de signal sous forme d'impulsions 3 est la même que dans la mémoire classique qui est représentée sur la figure 7, à l'exception du fait que le nombre d'étages inverseurs est réduit, afin de diminuer la largeur de l'impulsion ATD, pour réduire ainsi le retard. As in the conventional memory which is represented in FIG. 7, the selection signal generation circuit 1 produces the signal CSB. However, the delay of the delay circuit DB is fixed at a shorter value, so that the descent of the signal CSB can take place more quickly than in conventional cases. The embodiment which is represented in FIG. 1 further comprises an address input amplifier circuit 2, the fundamental structure of which is the same as in the classic example represented in FIG. 7, with the exception of the size of the transistor, which is chosen larger so as to operate at a high speed. Similarly, the basic structure of the signal generation circuit in the form of pulses 3 is the same as in the conventional memory which is represented in FIG. 7, with the exception of the fact that the number of inverter stages is reduced, in order to reduce the width of the ATD pulse, thereby reducing the delay.
Le schéma de circuit qui est représenté sur la figure 2 montre des modes de réalisation du circuit de. génération de signal de sélection 1, du circuit de changement de largeur d'impulsion 9 et du circuit de commande de ligne de sélection 10. La descente du signal CSC est retardée par un circuit de retard DC. Lorsque le signal CSC est au niveau H dans le circuit 9, le niveau du signal CTL1 est émis sous la forme du signal CTL2, par l'intermédiaire d'une porte NON-OU 91 et d'un inverseur 92.Lorsque le signal CSC est au niveau
B, le signal CTL1 est appliqué a la porte NON-OU 91 non seu lement par le chemin direct, mais.également par trois étages d'inverseurs et une porte NON-OU 90, après quoi une opération
OU est effectuée dans la porte NON-OU 91, Le signal de sortie de la porte NON-OU 90 est donc retardé sous l'effet du passage du signal par quatre portes au total, et le signal CTL2 apparaît sous la forme d'un signal ayant une largeur d'impulsion accrue de façon correspondante. Lorsque le signal CTL2 est au niveau H, il précharge et égalise les lignes de données, ce qui inhibe l'amplification et la sortie des données.The circuit diagram which is shown in Figure 2 shows embodiments of the circuit. generation of selection signal 1, of pulse width change circuit 9 and of selection line control circuit 10. The descent of signal CSC is delayed by a delay circuit DC. When the signal CSC is at level H in the circuit 9, the level of the signal CTL1 is transmitted in the form of the signal CTL2, via a NOR gate 91 and an inverter 92. When the signal CSC is level
B, the signal CTL1 is applied to the NOR gate 91 not only by the direct path, but also by three stages of inverters and a NOR gate 90, after which an operation
OR is carried out in NOR gate 91, The output signal from NOR gate 90 is therefore delayed due to the effect of the signal passing through four doors in total, and the CTL2 signal appears in the form of a signal having a correspondingly increased pulse width. When the CTL2 signal is at level H, it preloads and equalizes the data lines, which inhibits the amplification and the output of the data.
Pour éviter un fonctionnement défectueux, la largeur d'impulsion du signai CTL2 au moment d'un changement d'adresse doit être suffisamment grande; elle doit être fixée a une valeur approximativement égale a la largeur d'impulsion des signaux
ATD et CTL dans des mémoires classiques. Du fait que dans l'invention la largeur d'impulsion du signal ATD est relativement faible, le circuit de changement de largeur d'impulsion 9 a pour fonction d'augmenter la largeur d'impulsion.To avoid faulty operation, the pulse width of the CTL2 sign at the time of a change of address must be sufficiently large; it should be set to a value approximately equal to the pulse width of the signals
ATD and CTL in conventional memories. Because in the invention the pulse width of the ATD signal is relatively small, the pulse width changing circuit 9 has the function of increasing the pulse width.
Autrement dit, le circuit 9 augmente la largeur d'impulsion lorsqu' une opération d'accès par un signal d'adresse est effectuée avec le signal CSC au niveau B. Lorsque l'accès par le signal CS est effectué avec le signal CSC au niveau H, ce circuit ne retarde pas la descente du signal CTL2, mais le fait monter de façon rapide.In other words, circuit 9 increases the pulse width when an access signal access operation is performed with the CSC signal at level B. When the CS signal access is performed with the CSC signal at level H, this circuit does not delay the descent of the CTL2 signal, but causes it to rise rapidly.
Dans le circuit de commande de ligne de sélection 10, lorsque le signal CSC est au niveau H, le signal WCTL reste au niveau B. Lorsqu'il est au niveau B, le signal CTL1 est émis par l'intermédiaire d'une porte NON-ET 100 et d'un inverseur 101. Autrement dit, lorsque le signal CSC est au niveau H, la précharge et l'égalisation ne sont effectuées que pendant une courte durée, et les lignes de sélection de mot et de colonne ne sont pas inactivées. Lorsque le signal
CSC est au niveau B, l'impulsion longue du signal CTL2 commande l'accomplissement de la précharge et de l'égalisation pendant une longue durée, et les lignes de sélection de mot et de colonne sont temporairement désactivées par le signal
WCTL, afin d'éviter un fonctionnement défectueux au moment du changement d'adresse.In the selection line control circuit 10, when the signal CSC is at level H, the signal WCTL remains at level B. When it is at level B, the signal CTL1 is transmitted via a gate NO -ET 100 and an inverter 101. In other words, when the CSC signal is at level H, the preloading and the equalization are carried out only for a short duration, and the word and column selection lines are not inactivated. When the signal
CSC is at level B, the long pulse of signal CTL2 controls the achievement of preload and equalization for a long time, and the word and column selection lines are temporarily deactivated by the signal
WCTL, in order to avoid faulty operation when the address is changed.
Le schéma de circuit de la figure 3 montre d'autres modes de réalisation du circuit de changement de largeur d'impulsion 9 et du circuit de commande de ligne de sélection 10. The circuit diagram of FIG. 3 shows other embodiments of the pulse width change circuit 9 and of the selection line control circuit 10.
Dans l'exemple qui est représenté sur la figure 3, lorsque la puce de circuit intégré n'est pas sélectionnée, c'est-à-dire lorsque le signal CS est au niveau H, le signal CTL2 doit entre au niveau H avant que la précharge et l'égalisation puissent être effectuées. En outre, le signal WCTL doit être au niveau H pour que le signal des lignes de sélection de mot et de colonne passe au niveau bas. Dans le circuit 9, le signal
CSB est appliqué à une porte NON-OU 93, et dans le circuit 10, le signal CSA est appliqué a une porte NON-ET 103 par l'intermédiaire d'un inverseur 102. Grâce à cette configuration, il n'est pas nécessaire d'appliquer le signal CSB au circuit 3 ou le signal CSA au circuit 4, comme dans le mode de réalisation qui est représenté sur la figure 1.In the example which is represented in FIG. 3, when the integrated circuit chip is not selected, that is to say when the signal CS is at level H, the signal CTL2 must enter at level H before preload and equalization can be performed. In addition, the WCTL signal must be at level H for the signal from the word and column selection lines to go low. In circuit 9, the signal
CSB is applied to a NOR gate 93, and in circuit 10, the CSA signal is applied to a NAND gate 103 via an inverter 102. Thanks to this configuration, it is not necessary applying the CSB signal to circuit 3 or the CSA signal to circuit 4, as in the embodiment which is represented in FIG. 1.
En d'autres termes,-dans le mode de réalisation qui est représenté sur la figure 1, le signal CSB est appliqué au circuit de génération de si#gnal sous forme d'impulsions 3 pour commander le signal CTL1, tandis que dans le circuit qui est représenté sur la figure 3, le signal CSB est appliqué a la porte NON-OU 93 en compagnie du signal CTL1, et la commande par le signal CSB est effectuée dans le circuit 9. En outre, alors que dans le mode de réalisation représenté sur la figure 1, le décodeur 4 est commandé par le signal CSA, ce décodeur est commandé par le signal WCTL dans le mode de réalisation qui est représenté sur la figure 3. Par conséquent, dans le cas de l'exemple représenté sur la figure 3, le signal WCTL reste au niveau H jusqu'! la descente du signal CSA, ce qui inhibe le fonctionnement du décodeur. In other words, in the embodiment which is represented in FIG. 1, the signal CSB is applied to the signal generation circuit in the form of pulses 3 to control the signal CTL1, while in the circuit which is represented in FIG. 3, the signal CSB is applied to the NOR gate 93 in the company of the signal CTL1, and the control by the signal CSB is carried out in the circuit 9. In addition, while in the embodiment shown in Figure 1, the decoder 4 is controlled by the CSA signal, this decoder is controlled by the WCTL signal in the embodiment which is shown in Figure 3. Therefore, in the case of the example shown in the Figure 3, the WCTL signal remains at level H until! the lowering of the CSA signal, which inhibits the functioning of the decoder.
Le schéma de circuit de la figure 4 montre un mode de réalisation du décodeur 4 de l'invention. Pour désactiver toutes les lignes de mot au moyen du signal WCTL, on applique ce signal à une porte NON-ET 40 du décodeur, par l'intermédiaire d'un inverseur 41. Lorsque le signal WCTL est au niveau H, les sorties de la porte NON-ET 40 sont toutes au niveau H, ce qui fait que les lignes de mot Wi sont toutes au niveau B. Ceci s'applique également aux lignes de sélection de colonne. The circuit diagram of FIG. 4 shows an embodiment of the decoder 4 of the invention. To deactivate all word lines by means of the WCTL signal, this signal is applied to a NAND gate 40 of the decoder, by means of an inverter 41. When the WCTL signal is at level H, the outputs of the NAND gate 40 are all at level H, which means that the word lines Wi are all at level B. This also applies to the column selection lines.
On va maintenant décrire le fonctionnement du circuit qui est représenté sur la figure 1, en se référant au diagramme séquentiel de la figure 5. Lorsque le signal CS est au niveau H, ceci implique que la mémoire est dans la condition dans laquelle la puce n'est pas sélectionnée. A ce moment, les signaux CSA, CSB et CSC sont tous au niveau H. We will now describe the operation of the circuit which is represented in FIG. 1, with reference to the sequential diagram of FIG. 5. When the signal CS is at level H, this implies that the memory is in the condition in which the chip n 'is not selected. At this time, the CSA, CSB and CSC signals are all at level H.
Lorsque le signal CS est abaissé au niveau B, ce qui indique la condition de sélection, le signal CSA descend tout d'abord au niveau B et le signal d'adresse Ai est émis par l'intermédiaire du circuit amplificateur d'entrée d'adresse 2, et le signal d'adresse Ai est transmis vers l'intérieur pour produire une impulsion ATD dans le circuit de génération de signal sous forme d'impulsions 3. Cependant, du fait que le signal CSB reste au niveau H, le signal CTL1 ne change pas et reste au niveau H, même lorsque l'impulsion ATD est produite. Lorsque ce signal CTL1 est au niveau H, le signal CTL2 est également au niveau H. Ce signal CTL2 commande au circuit de précharge/égalisation 5 de précharger et d'égaliser les lignes de données, et le fonctionnement de l'amplificateur de données 7 et celui du circuit de sortie 8 sont ainsi inhibés.When the signal CS is lowered to level B, which indicates the selection condition, the signal CSA first descends to level B and the address signal Ai is emitted via the input amplifier circuit. address 2, and the address signal Ai is transmitted inwards to produce an ATD pulse in the signal generation circuit in the form of pulses 3. However, since the signal CSB remains at level H, the signal CTL1 does not change and remains at level H, even when the ATD pulse is produced. When this signal CTL1 is at level H, the signal CTL2 is also at level H. This signal CTL2 commands the precharge / equalization circuit 5 to precharge and equalize the data lines, and the operation of the data amplifier 7 and that of the output circuit 8 are thus inhibited.
Le signal CTL1 descend au moment de la descente du signal CSB. Du fait que le signal CSC est toujours au niveau
H H lorsque le signal CTL1 descend, les entrées des portes NON
OU 91 et 93 sont toujours au niveau B, et le signal CTL2 descend également à la suite de CTL1. Ceci met fin à la précharge et à l'égalisation, ce qui provoque le fonctionnement de l'amplificateur et du circuit de sortie. Du fait qu'à ce moment le signal WCTL reste au niveau bas, les portes NON-ET 40 sur la figure 4 ne font l'objet d'aucune restriction par le signal WCTL. Par conséquent, le décodeur 4 décode le signal de sortie du circuit amplificateur d'entrée 2, ce qui accomplit la sélection de ligne de mot. La sélection de ligne de colonne est également effectuée de la même manière.Le niveau du signal de ligne de mot s'élève donc conformément à la vitesse de fonctionnement de l'amplificateur d'entrée d'adresse 2 et du décodeur 4, pour accomplir ainsi la sélection de cellule de mémoire. Ensuite, le signal CSC descend au niveau
B.The CTL1 signal goes down when the CSB signal goes down. Because the CSC signal is still level
HH when the CTL1 signal goes down, the inputs of the doors NO
OR 91 and 93 are always at level B, and the signal CTL2 also descends following CTL1. This ends the preload and equalization, which causes the amplifier and the output circuit to operate. Because at this time the WCTL signal remains low, the NAND gates 40 in Figure 4 are not subject to any restriction by the WCTL signal. Consequently, the decoder 4 decodes the output signal of the input amplifier circuit 2, which accomplishes the word line selection. Column line selection is also performed in the same way, so the word line signal level rises in accordance with the operating speed of the address input amplifier 2 and decoder 4, to accomplish thus the selection of memory cell. Then the CSC signal drops to the level
B.
Lorsque le signal Ai change à la suite de la lecture de données à une adresse, et lorsque l'accès par un signal d'adresse commence, une impulsion ATD est produite dans le circuit de génération de signal sous forme d'impulsions 3, et le signal CTL change également à la suite du signal ATD, pour prendre la forme d'une impulsion au niveau H. Du fait qu'à ce moment les signaux CSC et CSB sont déjà au niveau B, le circuit de changement de largeur d'impulsion 9 fonctionne. When the signal Ai changes as a result of the reading of data at an address, and when the access by an address signal begins, an ATD pulse is produced in the signal generation circuit in the form of pulses 3, and the signal CTL also changes following the signal ATD, to take the form of a pulse at level H. Because at this time the signals CSC and CSB are already at level B, the circuit for changing the width of pulse 9 is working.
La montée de l'impulsion du signal CTL1 provoque la montée du signal CTL2, par l'intermédiaire des portes NON-OU 91 ou 93. D'autre part, le front descendant de l'impulsion CTL1 est appliqué aux portes NON-OU 91 et NON-OU 93 après avoir été retardé par les trois étages d'inverseurs et la porte NON-OU 90. I1 en résulte que la descente du signal CTL2 est retardée. Autrement dit, comme on peut le voir sur la figure 5, l'impulsion CTL1 est transformée en une impulsion plus lon- gue, qui est l'impulsion CTL2.The rise in the CTL1 signal pulse causes the CTL2 signal to rise, via NOR gate 91 or 93. On the other hand, the falling edge of the CTL1 pulse is applied to NOR gate 91 and NOR 93 after being delayed by the three stages of inverters and NOR gate 90. I1 results therefrom that the descent of the signal CTL2 is delayed. In other words, as can be seen in FIG. 5, the CTL1 pulse is transformed into a longer pulse, which is the CTL2 pulse.
A ce moment, le circuit de commande de ligne de sélection 10 fonctionne également et une impulsion apparaît dans le signal WCTL. Lorsque le signal WCTL atteint le niveau
H, comme représenté sur la figure 5, toutes les portes NON-ET 40 émettent des signaux de niveau H, ce qui fait descendre au niveau bas toutes les lignes de mot Wi. Du fait que les lignes de mot effectuent une sélection de cellule de mémoire au niveau H, toutes ces lignes sont placées temporairement dans la condition de non-sélection au moment du changement d'adresse. I1 en résulte qu'aucune cellule de mémoire n'est sélectionnée lorsqu'un changement d'adresse se produit et fait apparaître une condition instable dans les puces, ce qui améliore la fiabilité de la mémoire.At this time, the selection line control circuit 10 also operates and a pulse appears in the WCTL signal. When the WCTL signal reaches the level
H, as shown in FIG. 5, all the NAND gates 40 transmit signals of level H, which brings all the word lines Wi down to the low level. Since the word lines make a memory cell selection at level H, all these lines are temporarily placed in the non-selection condition at the time of the change of address. As a result, no memory cell is selected when a change of address occurs and reveals an unstable condition in the chips, which improves the reliability of the memory.
Comme on peut le voit sur la figure 5, l'impulsion
CTL2 est longue au moment du changement d'adresse, ce qui fait que l'accès par le signal CS prend moins de temps que l'accès par le signal d'adresse, en ce qui concerne la durée qui s'écoule entre la montée de l'impulsion ATD et l'achèvement de l'acces. Dans le cas de l'accès par le signal d'adresse, la largeur d'impulsion du signal CTL2 doit être la même que dans des cas classiques, pour éviter un fonctionnement défecteux. De ce fait, au moment du changement d'adresse qui est représenté sur la figure 5, la largeur d'impulsion du signal
CTL2 est fixée approximativement à la même valeur que pour le signal CTL de mémoires classiques.Simultanément, la largeur d'impulsion du signal ATD est diminuée, et la vitesse de fonctionnement du circuit amplificateur d'entrée d'adresse et celle du circuit décodeur sont augmentées, de façon que le signal CSB puisse descendre plus rapidement. Par conséquent, conformément à l'invention, la descente du signal CSB est plus rapide et l'impulsion ATD est plus courte que dans l'accès par le signal CS de type classique, ce qui fait que la précharge et l'égalisation sont terminées plus tôt. En accélérant le fonctionnement du circuit amplificateur d'entrée d'adresse et celui du circuit décodeur, l'accès par le signal CS devient plus rapide.D'autre part, du fait qu'une impulsion ATD courte est transformée en une impulsion suffisamment longue au moment de l'accès par le signal d'adresse, la précharge et l'égalisation des lignes de données sont effectuées de façon effective, ce qui évite un fonctionnement défectueux.As can be seen in Figure 5, the impulse
CTL2 is long at the time of the change of address, which means that the access by the signal CS takes less time than the access by the address signal, as regards the time which elapses between the rise of the ATD pulse and the completion of the access. In the case of access by the address signal, the pulse width of the CTL2 signal must be the same as in conventional cases, to avoid faulty operation. Therefore, at the time of the change of address which is represented in FIG. 5, the pulse width of the signal
CTL2 is fixed at approximately the same value as for the CTL signal of conventional memories. Simultaneously, the pulse width of the ATD signal is reduced, and the operating speed of the address input amplifier circuit and that of the decoder circuit are increased, so that the CSB signal can descend more quickly. Consequently, in accordance with the invention, the descent of the signal CSB is faster and the pulse ATD is shorter than in the access by the signal CS of conventional type, which means that the preload and the equalization are completed earlier. By speeding up the operation of the address input amplifier circuit and that of the decoder circuit, access by the signal CS becomes faster. On the other hand, because a short ATD pulse is transformed into a sufficiently long pulse at the time of the access by the address signal, the preloading and the equalization of the data lines are effected effectively, which avoids a faulty operation.
Comme décrit ci-dessus, l'invention permet d'accélérer l'accès au moment de l'accès par le signal CS, tout en garantissant une durée suffisante pour la précharge et l'éga lisation au moment de l'accès par le signal d'adresse. Au moment de l'accès par le signal CS, on peut rendre plus rapide la montée du signal dans les lignes de mot et les lignes de sélection de colonne, en accélérant le fonctionnement du circuit amplificateur d'entrée d'adresse et celui du décodeur. As described above, the invention makes it possible to accelerate access at the time of access by the signal CS, while guaranteeing a sufficient duration for the preload and equalization at the time of access by the signal address. At the time of access by the signal CS, the rise of the signal in the word lines and the column selection lines can be made faster, by accelerating the operation of the address input amplifier circuit and that of the decoder. .
En outre, du fait que le fonctionnement de l'amplificateur et celui du circuit de sortie commencent dans des conditions sans lesquelles la précharge et 11 égalisation des lignes de données sont rapidement effectuées, le circuit complet peut fonctionner avec une vitesse élevée, simultanément à la montée des lignes de mot ou à celle des lignes de sélection de colonne.Furthermore, since the operation of the amplifier and that of the output circuit begins under conditions without which the preloading and equalization of the data lines are quickly effected, the complete circuit can operate at high speed, simultaneously with the rise of word lines or that of column selection lines.
De plus, du fait qu'on peut garantir une durée suffisante pour la précharge et l'égalisation au moment de l'accès par le signal d'adresse, ce qui fait que le niveau de signal sur les lignes de mot et les lignes de sélection de colonne ne peut monter qu'après que les lignes de données ont atteint une condition stable, les opérations d'amplification et de sortie peuvent être effectuées de façon stable, sans détruire les données qui se trouvent dans les cellules de mémoire. En outre, du fait que toutes les lignes de mot sont placées temporairement dans l'état inactif au moment de l'accès par le signal d'adresse, on peut éviter un fonctionnement défectueux au moment de l'accès. In addition, since a sufficient duration can be guaranteed for the preload and equalization at the time of access by the address signal, which means that the signal level on the word lines and the lines of column selection can only go up after the data rows have reached a stable condition, the amplification and output operations can be performed stably, without destroying the data in the memory cells. In addition, since all word lines are temporarily placed in the inactive state at the time of access by the address signal, defective operation can be avoided at the time of access.
I1 va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. It goes without saying that numerous modifications can be made to the device described and shown, without going beyond the ambit of the invention.
Claims (9)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP9412288 | 1988-04-15 |
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FR2630246B1 FR2630246B1 (en) | 1994-08-19 |
Family
ID=14101620
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FR8904519A Granted FR2630246A1 (en) | 1988-04-15 | 1989-04-06 | Semi-conductor memory |
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FR (1) | FR2630246A1 (en) |
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1989
- 1989-04-06 FR FR8904519A patent/FR2630246A1/en active Granted
- 1989-04-12 KR KR1019890004798A patent/KR900017170A/en active IP Right Grant
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Also Published As
Publication number | Publication date |
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FR2630246B1 (en) | 1994-08-19 |
KR900017170A (en) | 1990-11-15 |
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