FR2625577A1 - Correlation device including N inputs and set of such devices - Google Patents
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Abstract
Description
DISPOSITIF DE CORRELATION COMPORTANT N ENTREES ET ENSEMBLE DE
TELS DISPOSITIFS.CORRELATION DEVICE COMPRISING N INPUTS AND SET OF
SUCH DEVICES.
L'invention concerne un dispositif de corrélation comportant N entrées L1, L2,..., LN... pour recevoir des données à corréler respectivement avec N séries de K coefficients Rf,l ; Ri,2... Ri,K, ; R2,1 ; R2,2... R2,K ;... ; RN,1 ;... The invention relates to a correlation device comprising N inputs L1, L2,..., LN... To receive data to be correlated respectively with N series of K coefficients Rf, l; Ri, 2 ... Ri, K,; R2,1; R2,2 ... R2, K; ...; RN, 1; ...
RN,K... et une sortie pour fournir une somme de corrélation CC de la forme
où t est la période d'apparition des données comportant des lignes de corrélation affectées aux entrées pour effectuer des corrélations partielles et au moins un organe d'accumulation pour fournir le signal CC en faisant la somme des corrélations partielles fournies par les lignes d'autocorrélation.RN, K ... and an output to provide a sum of correlation CC of the form
where t is the period of occurrence of the data having correlation lines assigned to the inputs to perform partial correlations and at least one accumulation element for providing the signal CC by summing the partial correlations provided by the autocorrelation lines .
Un tel dispositif est connu. On pourra notamment consulter à ce sujet la notice du circuit L64240 fabriqué par la société LSI Logic Corporation. Such a device is known. In particular, it is possible to consult the instructions for circuit L64240 manufactured by LSI Logic Corporation.
Ces dispositifs de corrélation à plusieurs entrées trouvent des applications importantes dans le traitement des images. Le problème majeur avec lequel on est confronté pour le traitement d'images, est d'obtenir une rapidité satisfaisante conciliant un volume de calcul relativement important. These multi-input correlators have important applications in image processing. The major problem with which one is confronted for the image processing, is to obtain a satisfactory speed conciliating a relatively large computation volume.
Le dispositif connu comporte pour chaque entrée des lignes de corrélation partielles formées de filtres FIR (à réponse iipulsionnelle finie) et le résultat de ces lignes de corrélation est sommé dans deux organes d'accumulation. On doit en outre prévoir des circuits pour sommer à nouveau les résultats des organes d'accumulation et prévoir des mesures pour ajuster le format du nombre fourni en sortie. The known device comprises for each input partial correlation lines formed of FIR (finite iipulated response) filters and the result of these correlation lines is summed in two accumulation members. In addition, provision must be made for circuits to summarize the results of the accumulation members again and to provide measures for adjusting the format of the number supplied at the output.
La structure de ce dispositif connu est complexe. The structure of this known device is complex.
Des difficultés surgissent pour le réaliser par intégration sur une seule puce. Difficulties arise to achieve it by integration on a single chip.
Pour simplifier cette structure un dispositif de corrélation à plusieurs entrées, selon une première caractéristique de l'invention, est remarquable en ce qu'il est formé de g groupes de respectivement n1, n2, ., flg lignes d'autocorrélation pour fournir des corrélations partielles CPg de la forme
où g et q entiers sont tels que
et d'un seul organe d'accumulation final pour recevoir les résultats des ~g' groupes de lignes d'autocorrélation.To simplify this structure, a multi-input correlation device, according to a first characteristic of the invention, is remarkable in that it is formed of g groups of respectively n1, n2,., F1 autocorrelation lines to provide correlations. Partial CPg of the form
where g and q integers are such that
and a single final accumulation device for receiving the results of the groups of autocorrelation lines.
Un élément de complexité important du dispositif connu est la présence d'organes de multiplication constitués par des multiplieurs classiques travaillant sur plusieurs éléments binaires. Une deuxième caractéristique importante de l'invention supprime ces organes de multiplication à plusieurs bits au détriment toutefois de quelques conditions qui sont à imposer aux coefficients de corrélation et qui, bien souvent, demeurent acceptables en pratique. An element of great complexity of the known device is the presence of multiplying members consisting of conventional multipliers working on several bits. A second important feature of the invention eliminates these multi-bit multipliers, however, to the detriment of some conditions which are to be imposed on the correlation coefficients and which, in many cases, remain acceptable in practice.
Selon cette deuxième caractéristique, un dispositif de corrélation est remarquable en ce que les organes de multiplication sont constitués à partir de multiplexeurs recevant sur leurs entrées des éléments binaires de données et arrangés de telle sorte que celles-ci puissent être décalées aux sorties des multiplexeurs de O, i, 2,... 2k positions, ce décalage étant fonction du coefficient. According to this second characteristic, a correlation device is remarkable in that the multiplying members are constituted from multiplexers receiving at their inputs data bits and arranged so that they can be shifted to the outputs of the multiplexers of the data. O, i, 2, ... 2k positions, this shift being a function of the coefficient.
L'invention concerne aussi des ensembles de dispositifs de corrélation. The invention also relates to sets of correlation devices.
La description suivante accompagnée des dessins annexés, le tout donné à titre d'exemple non limitatif, fera bien comprendre comment l'invention peut être réalisée. The following description accompanied by the accompanying drawings, all given by way of non-limiting example, will make it clear how the invention can be implemented.
La figure 1 représente un dispositif de corrélation conforme à l'invention. FIG. 1 represents a correlation device according to the invention.
La figure 2 représente le circuit pour enregistrer les coefficients de corrélation. Figure 2 shows the circuit for recording the correlation coefficients.
La figure 3 montre le schéma d'une ligne d'autocorrélation. Figure 3 shows the diagram of an autocorrelation line.
La figure 4 montre l'évolution du contenu des registres de pipe-line. Figure 4 shows the evolution of the contents of the pipeline registers.
La figure 5 montre l'organe de multiplication préconisé par l'invention. Figure 5 shows the multiplication member recommended by the invention.
La figure 6 montre le détail d'un multiplexeur faisant partie de l'organe de multiplication montré à la figure 5. FIG. 6 shows the detail of a multiplexer forming part of the multiplying member shown in FIG. 5.
La figure 7 montre le détail des organes de cumul. Figure 7 shows the detail of the cumulative organs.
La figure 8 montre le détail d'un additionneur pour deux opérandes à deux éléments binaires. Figure 8 shows the detail of an adder for two two-bit operands.
La figure 9 montre le détail d'un additionneur pour trois opérandes à deux éléments binaires. Figure 9 shows the detail of an adder for three operands with two bits.
La figure 10 montre le détail d'autres organes de cumul. Figure 10 shows the detail of other cumulative organs.
La figure 11 montre la structure de la première partie de l'accumulateur final. Figure 11 shows the structure of the first part of the final accumulator.
La figure 12 montre la structure de la deuxième partie de l'accumulateur final. Figure 12 shows the structure of the second part of the final accumulator.
La figure 13 montre la structure de la troisième partie de l'accumulateur final. Figure 13 shows the structure of the third part of the final accumulator.
La figure 14 montre le détail d'additionneurs faisant partie de la troisième partie de l'accumulateur final. Figure 14 shows the detail of adders forming part of the third part of the final accumulator.
La figure 15 montre le détail d'additionneurs conposant l'additionneur montré à la figure 14. Figure 15 shows the detail of adders conposing the adder shown in Figure 14.
La figure 16 montre le détail d'un premier circuit de retard. Figure 16 shows the detail of a first delay circuit.
La figure 17 montre le détail d'un deuxième circuit de retard. Figure 17 shows the detail of a second delay circuit.
La figure 18 montre un premier ensemble de dispositifs conforme à l'invention. Figure 18 shows a first set of devices according to the invention.
La figure 19 montre un deuxième ensemble de dispositifs conforme à l'invention. Figure 19 shows a second set of devices according to the invention.
La figure 20 montre un troisième ensemble de dispositifs conforme à l'invention. Figure 20 shows a third set of devices according to the invention.
La référence 1, à la figure 1 indique le dispositif de corrélation conforme à l'invention. Ce dispositif est muni de quatre entrées Li, L2, L3 et L4 ; à ces entrées on applique des échantillons à huit éléments binaires non signés à une cadence fixée par un signal d#'horloge qui est appliqué à une entrée HL dont la fréquence est 1/T. Les échantillons appliqués aux entrées L1, L2, L3 et L4 seront écrits respectivement sous la forme : L1(kr), L2(kr), L3(kT) et L4(kt), avec k = ...-3, -2, -1, O, 1, 2, 3,,.. Les éléments binaires de ces échantillons à l'entrée L1 seront notés Llo(kr) pour l'élément binaire de faible poids jusqu'à L17(kT) pour l'élément binaire du poids le plus élevé.Il en sera de même pour les éléments binaires des échantillons aux autres entrées L20(kt),... Reference 1 in FIG. 1 indicates the correlation device according to the invention. This device is provided with four inputs Li, L2, L3 and L4; at these inputs samples are applied to eight unsigned bits at a rate set by a clock signal which is applied to an HL input whose frequency is 1 / T. The samples applied to the inputs L1, L2, L3 and L4 will be written respectively as: L1 (kr), L2 (kr), L3 (kT) and L4 (kt), with k = ...- 3, -2 , -1, 0, 1, 2, 3 ,, .. The bits of these samples at the L1 input will be denoted Llo (kr) for the low-weight binary element up to L17 (kT) for the binary element of the highest weight.It will be the same for the bits of the samples at the other inputs L20 (kt), ...
L27(kT), L3c(kt),... L37(kt) et L4c(kt),... L47(kT).L27 (kT), L3c (kt), ... L37 (kt) and L4c (kt), ... L47 (kT).
A chaque entrée on affecte une série de coefficients. At each input we assign a series of coefficients.
Ainsi à l'entrée Li on affecte une série de huit coefficients Rl,t ; R1,2 ; R1,3... R1,8, à l'entrée L2, une série de coefficients R2,1 ; R2,2
R2,3... R2,8, à l'entrée L3, une série de coefficients R3,1 ; R3,2
R3,3... R3,8, et à l'entrée L4, une série de coefficients R4,1 ; R4,2
R4,3... R4,8.Thus at the input Li we assign a series of eight coefficients Rl, t; R1,2; R1,3 ... R1,8, at the input L2, a series of coefficients R2,1; R2,2
R2,3 ... R2,8, at the input L3, a series of coefficients R3,1; R3,2
R3,3 ... R3,8, and at the input L4, a series of coefficients R4,1; R4,2
R4.3 ... R4.8.
La corrélation CC à effectuer par le dispositif de corrélation peut se décomposer en quatre corrélations partielles CP1, CP2, CP3 et CP4 relatives respectivement aux entrées
Li à L4.The correlation CC to be carried out by the correlation device can be broken down into four partial correlations CP1, CP2, CP3 and CP4 respectively relating to the inputs
Li to L4.
La corrélation partielle CP1 s'écrit
en écrivant de la même manière les différentes corrélations partielles on aboutit pour la corrélation totale CC à l'expression suivante
by writing in the same way the different partial correlations one ends up for the total correlation CC to the following expression
Selon l'invention, le dispositif de corrélation est formé de deux groupes de lignes d'autocorrélation 11 et 12 le groupe il est affecté aux lignes L1 et L2 et calcule Cp1+Cp2 tandis que le groupe 12 est affecté aux lignes L3 et
L4 et calcule Cp3+Cp4. Un organe d'accumulation finale 15 somme les différentes corrélations partielles formées par les groupes 11 et 12 ainsi que les informations provenant d'une entrée EH utilisée pour former des ensembles de dispositifs de corrélation conformes à l'invention.La sortie de l'organe d'accumulation 15 constitue la sortie SD du dispositif pour fournir à l'utilisateur le résultat de la corrélation totale.According to the invention, the correlation device is formed of two groups of autocorrelation lines 11 and 12 the group is assigned to lines L1 and L2 and calculates Cp1 + Cp2 while group 12 is assigned to lines L3 and
L4 and calculates Cp3 + Cp4. A final accumulation member 15 summarizes the various partial correlations formed by the groups 11 and 12 as well as the information from an input EH used to form sets of correlation devices according to the invention. The accumulator 15 constitutes the SD output of the device to provide the user with the result of the total correlation.
On a aussi prévu plusieurs circuits de retard variable 21, 22, 23, 24 et 25 dont le retard peut prendre la valeur 4 ou 5 t pour les circuits 21 à 24 selon la valeur logique d'un signal appliqué à une entrée SLL, et la valeur 2 ou 6 t pour le circuit 25 selon la valeur logique d'un signal appliqué à une entrée SLAC. Le dispositif de corrélation est aussi muni d'une entrée R pour entrer sous la forme série les différents coefficients Ri,j au rythme d'un signal d'horloge appliqué à l'entrée HC. On notera aussi une sortie RS de ces coefficients.There are also several variable delay circuits 21, 22, 23, 24 and 25 whose delay can take the value 4 or 5 t for the circuits 21 to 24 according to the logic value of a signal applied to an SLL input, and the value 2 or 6 t for the circuit 25 according to the logic value of a signal applied to a SLAC input. The correlation device is also provided with an input R to enter in series form the different coefficients Ri, j at the rate of a clock signal applied to the input HC. Note also an RS output of these coefficients.
On examine maintenant le détail du chargement des coefficients Ri,j ; on se reporte pour cela à la figure 2. We now examine the detail of the loading of the coefficients Ri, j; we refer to this in Figure 2.
Dans le mode de réalisation du dispositif de l'invention que nous décrivons, les coefficients Ri,j peuvent prendre comme valeurs (en base décimale) -4, -2, -1, O, 1, 2, 4 et sont codés en pseudo-trois bits au moyen de trois éléments binaires DIN1, DIN2 et DIN3 selon la manière indiquée dans le Tableau I ci-dessous. In the embodiment of the device of the invention that we describe, the coefficients Ri, j can take as values (in decimal basis) -4, -2, -1, 0, 1, 2, 4 and are coded in pseudo three bits by means of three bits DIN1, DIN2 and DIN3 as shown in Table I below.
TABLEAU I
<tb> Ri,j <SEP> DIN3 <SEP> DIN2 <SEP> DIN1 <SEP> DOUT4 <SEP> DOUT3 <SEP> DOUT2 <SEP> DOUTI <SEP>
<tb> <SEP> 0 <SEP> O <SEP> O <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 0
<tb> <SEP> 1 <SEP> O <SEP> <SEP> O <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1
<tb> <SEP> 2 <SEP> 0 <SEP> 1 <SEP> O <SEP> <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0
<tb> <SEP> 4 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> <SEP> 0 <SEP> 0
<tb> <SEP> -1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> O <SEP> O <SEP> O <SEP> 1
<tb> <SEP> -2 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> O <SEP> 0 <SEP> 1 <SEP> <SEP> <SEP> O <SEP>
<tb> <SEP> -4 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> O <SEP> <SEP> 1 <SEP> 0 <SEP> 0
<tb>
Les coefficients se présentant sous cette forme à l'entrée R sont codés au moyen d'un convertisseur de code 100 qui fournit un code de sortie sur 4 éléments binaires DOUTI,
DOUT2, DOUT3 et DOUT4 ; le Tableau I donne la correspondance de ces différents codes.<tb> Ri, j <SEP> DIN3 <SEP> DIN2 <SEP> DIN1 <SEP> DOUT4 <SEP> DOUT3 <SEP> DOUT2 <SEP> DOUTI <SEP>
<tb><SEP> 0 <SEP> O <SEP> O <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 0
<tb><SEP> 1 <SEP> O <SEP><SEP> O <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1
<tb><SEP> 2 <SEP> 0 <SEP> 1 <SEP> O <SEP><SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0
<tb><SEP> 4 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP><SEP> 0 <SEP> 0
<tb><SEP> -1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> O <SEP> O <SEP> O <SEP> 1
<tb><SEP> -2 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> O <SEP> 0 <SEP> 1 <SEP><SEP><SE> O <SEP>
<tb><SEP> -4 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> O <SEP><SEP> 1 <SEP> 0 <SEP> 0
<Tb>
The coefficients in this form at the input R are coded by means of a code converter 100 which provides an output code of 4 DOUTI bits,
DOUT2, DOUT3 and DOUT4; Table I gives the correspondence of these different codes.
Les coefficients R1,1 R1,2... R1,8 sous la forme à 4 éléments binaires sont contenus, après chargement, dans des registres 101, 102,... 108. The coefficients R1,1 R1,2 ... R1,8 in the form of 4 bits are contained, after loading, in registers 101, 102, ... 108.
Les coefficients R2,8 R2,7... R2,2 et R2,1 sont contenus dans des registres 109, 110... 116. The coefficients R2,8 R2,7 ... R2,2 and R2,1 are contained in registers 109, 110 ... 116.
Les coefficients R3,1 R3,2... R3,8 sont contenus dans des registres 117, 118... 124. The coefficients R3,1 R3,2 ... R3,8 are contained in registers 117, 118 ... 124.
Les coefficients R4,8... R4,2 et R4,1 sont contenus dans des registres 125,... 131 et 132. The coefficients R4,8 ... R4,2 and R4,1 are contained in registers 125, ... 131 and 132.
Tous les registres 101 à 132.sont montés en registre à décalage à partir du circuit 100 ; sur la figure 2, pour ne pas surcharger la figure, on n'a pas fait apparaitre les signaux d'horloge appliqués à la borne HC, mais il va de soi que ce sont ces signaux qui autorisent le chargement. La figure 2 et les explications qui viennent d'être données donnent toutes les indications pour l'ordre de chargement de ces coefficients. On a, de plus, prévu un décodeur 200 qui effectue l'operation inverse du circuit 100 afin de fournir à la sortie
SR les données que l'on avait préalablement chargées à partir de l'entrée R. Les registres 101 à 116 sont affectés au groupe 11 et les registres 117 à 132 au groupe 12.All registers 101 to 132 are mounted in shift register from circuit 100; in FIG. 2, in order not to overload the figure, the clock signals applied to the terminal HC have not been shown, but it goes without saying that it is these signals which authorize the loading. FIG. 2 and the explanations which have just been given give all the indications for the order of loading of these coefficients. In addition, there is provided a decoder 200 which performs the reverse operation of the circuit 100 to provide the output
SR data previously loaded from input R. Registers 101 to 116 are assigned to group 11 and registers 117 to 132 to group 12.
On explique dans ce qui suit la structure des groupes de lignes de corrélation 11 et 12 ; on se reporte tout d'abord à la figure 3 qui représente en fait le groupe 11, le groupe 12 étant de structure identique. The structure of the correlation line groups 11 and 12 is explained in the following; Referring firstly to Figure 3 which is in fact the group 11, the group 12 being identical structure.
Le groupe 11 est formé de huit étages ETI, ET2,... Group 11 consists of eight stages ETI, ET2, ...
ET8 fonctionnant en pipe-line ; pour cela, différents registres de pipe-line ST1, ST2,... ST7 et ST8 sont prévus pour stocker les résultats des différents étages ET1, ET2,... ET7 et ET8. Chaque étage ET1 à ET8 comporte des organes de multiplication M1,1 à M1,8 respectivement pour multiplier par R1,1 à R1,8 les échantillons Ll(.. > . Chaque étage comporte aussi des organes de multiplication H2,1 à M2,8 pour multiplier par
R2,1 à R2,8 les échantillons L2(..).Un organe de cumul CUM1 fournit la somme des résultats procurés par les organes M1,1 et M2,1 au registre STI. Des organes de cumul CUM2 à CUM8 fournissent respectivement aux registres ST2 à ST8 la somme des résultats procurés par les organes M1,1 M2,1... M1,8
M2,8 à laquelle est ajouté le contenu des registres ST1 à ST7 respectivement. Le contenu du registre ST8 est appliqué à l'organe d'accumulation finale 15. Les différents registres
ST1 å ST8 sont chargés périodiquement au rythme du signal appliqué à l'entrée HL. La figure 4 explicite les contenus des différents registres ST1 à ST8 à l'instant "0". Cet instant de référence "0" est pris en sortie des circuits de retard 21 ou 22.ET8 operating in a pipeline; for this purpose, different pipe registers ST1, ST2,... ST7 and ST8 are provided for storing the results of the different stages ET1, ET2,... ET7 and ET8. Each stage ET1 to ET8 comprises multiplying elements M1,1 to M1,8 respectively for multiplying R1,1 to R1,8 the samples L1 (..> .. Each stage also comprises multiplying elements H2,1 to M2, 8 to multiply by
R2,1 to R2,8 the samples L2 (..) A cumulative organ CUM1 provides the sum of the results provided by the organs M1,1 and M2,1 to the register STI. Cum2 cumulative organs at CUM8 respectively provide the ST2 to ST8 registers the sum of the results provided by the organs M1,1 M2,1 ... M1,8
M2.8 to which is added the contents of the registers ST1 to ST7 respectively. The contents of the register ST8 is applied to the final accumulation member 15. The different registers
ST1 to ST8 are periodically loaded at the rate of the signal applied to the HL input. Figure 4 explains the contents of the different registers ST1 to ST8 at time "0". This reference time "0" is taken at the output of the delay circuits 21 or 22.
On notera que le registre ST8 contient donc, à l'instant de référence, la quantité
L1(-7).R1,1 +...+ L1(-2).R1,6 + L1(-1).R1,7 + L1(0).R1,8
+ L2(-7).R2,1 +...+ L2(-2).R2,6 + L2(-1).R2,7 + L2(O).R2,8
On examine à la figure 5 la structure des organes de multiplication de structure identique. Seule est détaillée la structure de M1,1.It will be noted that the register ST8 therefore contains, at the reference time, the quantity
L1 (-7) .R1,1 + ... + L1 (-2) .R1,6 + L1 (-1) .R1,7 + L1 (0) .R1,8
+ L2 (-7) .R2,1 + ... + L2 (-2) .R2,6 + L2 (-1) .R2,7 + L2 (O) .R2,8
FIG. 5 examines the structure of the multiplication members of identical structure. Only the structure of M1,1 is detailed.
Cet organe M1,1 est constitué essentiellement à partir de multiplexeurs 210, 211, 212,... 219 munis chacun de trois entrées EHI, EM2 et EM3 et d'une sortie SM connectée à l'une desdites entrées EM1, EM2 ou EM3 en fonction de la valeur du coefficient R1,1 représenté par des signaux véhiculés par les fils DOUT1, DOUT2 et DOUT3. La figure 6 montre comment sont réalisés les multiplexeurs ; ils sont formés de trois portes NON-ET 300, 301, 302 dont l'une des deux entrées constitue les entrées EM1, EM2 et EM3 du multiplexeur, l'autre entrée recevant les signaux transmis respectivement par DOUT1,
DOUT2 et DOUT3. Une porte NON-ET 303 à trois entrées recueille les signaux de sortie des portes 300, 301 et 302.On remarquera que lorsque le coefficient R1,1 est égal à ~0" le signal à la sortie SM est aussi "0", DOUT1, DOUT2 et DOUT3 étant tous trois égaux à "O". A la sortie de chacun des multiplexeurs 210 à 219 est connectée une porte NON-OU EXCLUSIF 310 à 319 pour inverser le signal aux sorties SM lorsque le signal DOUT4=0 correspond à une valeur Ri,j négative. Un inverseur 320 fournit la valeur du signe sur un fil SG selon la numération dite "complément à deux' et sur un fil CS pour modifier, selon une manière décrite plus loin, la valeur de l'élément binaire de plus faible poids mo lorsque le produit est négatif. Les éléments binaires de ce produit ms, me... mo sont formés aux sorties des portes 319 à 310.This member M1,1 consists essentially of multiplexers 210, 211, 212, 219 each provided with three inputs EHI, EM2 and EM3 and an output SM connected to one of said inputs EM1, EM2 or EM3. as a function of the value of the coefficient R1,1 represented by signals conveyed by the wires DOUT1, DOUT2 and DOUT3. Figure 6 shows how the multiplexers are made; they are formed of three NAND gates 300, 301, 302 of which one of the two inputs constitutes the inputs EM1, EM2 and EM3 of the multiplexer, the other input receiving the signals transmitted respectively by DOUT1,
DOUT2 and DOUT3. A three-input NAND gate 303 collects the output signals from the gates 300, 301 and 302. It will be noted that when the coefficient R1,1 is equal to ~ 0 "the signal at the output SM is also" 0 ", DOUT1 , DOUT2 and DOUT3 being all equal to "0. At the output of each of the multiplexers 210 to 219 is connected an EXCLUSIVE NOR gate 310 to 319 for inverting the signal at the outputs SM when the signal DOUT4 = 0 corresponds to a value Ri, j negative An inverter 320 supplies the value of the sign on a wire SG according to the number called "complement two" and on a wire CS to modify, in a manner described below, the value of the binary element of lower weight mo when the product is negative. The bits of this product ms, me ... mo are formed at the outputs of the gates 319 to 310.
Les différents binaires transmis par Lio à L17 sont appliqués aux différentes entrées EMI à EM3 des multiplexeurs 210 à 219. L10 est relié à l'entrée EM3 de 210, EM2 de 211 à EMI de 212 ; L11 est relié à l'entrée EM3 de 211, EM2 de 212 et EMI de 213 et ainsi de suite jusqu'à L17 relié à l'entrée
EM3 de 217, EH2 de 218 et EH1 de 219. Les entrées restantes de 218 et 219 d'une part et celles de 210 et 211 d'autre part redoivent des "0" en permanence.The different bits transmitted by Lio to L17 are applied to the different inputs EMI to EM3 of the multiplexers 210 to 219. L10 is connected to the input EM3 of 210, EM2 from 211 to EMI of 212; L11 is connected to the input EM3 of 211, EM2 of 212 and EMI of 213 and so on until L17 connected to the input
EM3 of 217, EH2 of 218 and EH1 of 219. The remaining inputs of 218 and 219 on the one hand and those of 210 and 211 on the other hand receive "0" permanently.
On examine la structure des organes de cumul et plus particulièrement celle de l'organe CUM1 ; on se reporte pour cela à la figure 7. We examine the structure of the cumulative organs and more particularly that of the organ CUM1; we refer to this in Figure 7.
Il se compose d'une première série de 5 additionneurs pour des opérandes à deux éléments binaires. Ces addi tionneurs ADI, AD2... AD5 comportent chacun deux entrées INI et IN2 (seules référencées pour AD1), une entrée CI pour un élément binaire de retenue à recevoir, une sortie CO pour une retenue résultant de l'opération d'addition effectuée sur les opérandes. La structure détaillée de ces additionneurs ADi est représentée à la figure 8. Cette structure est élaborée autour de deux additionneurs 400 et 401 pour des opérandes à un élément binaire. Ils sont munis chacun de deux entrées IN10 et INII, d'une entrée pour retenue CI, d'une sortie de retenue
CO et d'une sortie SAD.L'additionneur 400 opère sur les éléments binaires de faible poids appliqués aux entrées IN1 et
IN2, tandis que l'additionneur 401 opère sur les éléments binaires de poids élevé. L'entrée CI de l'additionneur 400 constitue l'entrée CI des additionneurs AD1... AD5. La sortie CO de 400 est reliée à l'entrée CI de 401 et la sortie CO de 401 constitue la sortie des additionneurs ADI... AD5. Le résultat formé par 400 donne l'élément binaire de faible poids et celui de 401, de plus fort poids.It consists of a first set of 5 adders for two-bit operands. These adders ADI, AD2 ... AD5 each comprise two INI and IN2 inputs (only referenced for AD1), a CI input for a holdback bit to receive, a CO output for a hold resulting from the addition operation. performed on the operands. The detailed structure of these adi ADi is shown in Figure 8. This structure is developed around two adders 400 and 401 for operands to a binary element. They are each equipped with two inputs IN10 and INII, an inlet for CI restraint, a restraint outlet
CO and an output SAD. The adder 400 operates on the low-weight bits applied to the inputs IN1 and
IN2, while the adder 401 operates on the high-weight bits. The input CI of the adder 400 constitutes the input CI of the adders AD1 ... AD5. The CO output of 400 is connected to the IC input of 401 and the CO output of 401 is the output of the ADI ... AD5 adders. The result formed by 400 gives the binary element of low weight and that of 401, of the highest weight.
On revient maintenant à la figure 7. Les entrées
IN1 reçoivent deux par deux les éléments binaires formés par l'organe de multiplication M1,1 et les entrées 1N2 les éléments binaires provenant de l'organe M2,1. Pour la clarté du dessin on a seulement explicité pour M1,1 les éléments binaires me... n9 résultant de la multiplication. Le résultat donné par chacun de ces additionneurs est stocké dans des éléments de registre F1,1, F1,2... F1,5 faisant partie du registre de pipe-line STI. Ces éléments de registre peuvent contenir chacun trois éléments binaires, deux relatifs à la somme des additionneurs AD1,*.. AD5 et le dernier pour la retenue.Le Tableau Il ci-dessous montre comment opèrent ces additionneurs sur les nombres fournis par les organes M1,1 et M2,1. Soient
Ni et N2 des nombres à dix éléments binaires fournis par M1,1 et M2,1 respectivement et
N1 = S 0110110110
N2 = S'1011101100
S et S' représentant les bits de signe non considérés pour le moment. Ces nombres sont découpés en tranches de deux bits additionnées séparément et la retenue de ces additions n'est pas propagée.We now return to Figure 7. The inputs
IN1 receive two by two the binary elements formed by the multiplier M1,1 and the inputs 1N2 the binary elements from the organ M2,1. For the sake of clarity, M1.1 only explains the m ... n9 bits resulting from the multiplication. The result given by each of these adders is stored in register elements F1.1, F1.2 ... F1.5 forming part of the pipeline register STI. These register elements may each contain three bits, two relating to the sum of the adders AD1, * .. AD5 and the last for the hold. Table II below shows how these adders operate on the numbers provided by the M1 members. , 1 and M2,1. Let
Ni and N2 of the ten-bit numbers provided by M1,1 and M2,1 respectively and
N1 = S 0110110110
N2 = S'1011101100
S and S 'representing the sign bits not considered for the moment. These numbers are split into two separately added slices and the retention of these additions is not propagated.
TABLEAU II
<tb> <SEP> |C| <SEP> <SEP> |C| <SEP> |C| <SEP> <SEP> |C| <SEP> <SEP> |C| <SEP>
<tb> <SEP> N1 <SEP> <SEP> .. <SEP> <SEP> | <SEP> | <SEP> 0 <SEP> <SEP> 1 <SEP> | <SEP> <SEP> | <SEP> <SEP> 1 <SEP> <SEP> 0 <SEP> <SEP> | <SEP> <SEP> | <SEP> <SEP> 1 <SEP> 1 <SEP> <SEP> | <SEP> <SEP> | <SEP> <SEP> 0 <SEP> <SEP> 1 <SEP> | <SEP> <SEP> | <SEP> <SEP> 1 <SEP> <SEP> 0 <SEP>
<tb> <SEP> N2 <SEP> .. <SEP> | <SEP> | <SEP> 1 <SEP> 0 <SEP> | <SEP> | <SEP> 1 <SEP> 1 <SEP> | <SEP> | <SEP> 1 <SEP> 0 <SEP> | <SEP> | <SEP> 1 <SEP> 1 <SEP> | <SEP> | <SEP> 0 <SEP> 0 <SEP>
<tb> N1+N2 <SEP> <SEP> 101 <SEP> 1 <SEP> 1 <SEP> 111 <SEP> 0 <SEP> 1 <SEP> 111 <SEP> 0 <SEP> 1 <SEP> <SEP> 111 <SEP> <SEP> O <SEP> <SEP> O <SEP> <SEP> 101 <SEP> 1 <SEP> 0
<tb>
Dans ce tableau Il figurent des colonnes C dans lesquelles on a placé les retenues d'es additions des couples d'éléments binaires situés à droite. Les bits de signes S et
S' sont simplement additionnés par un additionneur AD6.Comme on a choisi un système de représentation numérique du type complément à deux, il faut changer la valeur de l'élément binaire de plus faible poids ; pour cela l'entrée CI de l'additionneur AD1 reçoit le bit de signe S du nombre formé par Mi,i et noté ici par S(1) tandis que les entrées CI des autres additionneurs AD2 à AD6 reçoivent en permanence un "0". Le bit de signe du nombre formé par M2,1, noté S'(1) est traité par l'organe de cumul CUM2.<tb><SEP> | C | <SEP><SEP> | C | <SEP> | C | <SEP><SEP> | C | <SEP><SEP> | C | <September>
<tb><SEP> N1 <SEP><SEP> .. <SEP><SEP> | <SEP> | <SEP> 0 <SEP><SEP> 1 <SEP> | <SEP><SEP> | <SEP><SEP> 1 <SEP><SEP> 0 <SEP><SEP> | <SEP><SEP> | <SEP><SEP> 1 <SEP> 1 <SEP><SEP> | <SEP><SEP> | <SEP><SEP> 0 <SEP><SEP> 1 <SEP> | <SEP><SEP> | <SEP><SEP> 1 <SEP><SEP> 0 <SEP>
<tb><SEP> N2 <SEP> .. <SEP> | <SEP> | <SEP> 1 <SEP> 0 <SEP> | <SEP> | <SEP> 1 <SEP> 1 <SEP> | <SEP> | <SEP> 1 <SEP> 0 <SEP> | <SEP> | <SEP> 1 <SEP> 1 <SEP> | <SEP> | <SEP> 0 <SEP> 0 <SEP>
<tb> N1 + N2 <SEP><SEP> 101 <SEP> 1 <SEP> 1 <SEP> 111 <SEP> 0 <SEP> 1 <SEP> 111 <SEP> 0 <SEP> 1 <SEP><SEP> 111 <SEP><SEP> O <SEP><SEP> O <SEP><SEP> 101 <SEP> 1 <SEP> 0
<Tb>
In this table there are columns C in which the retention of additions of the pairs of bits on the right have been placed. The bits of signs S and
They are simply summed by an adder AD6. Since we have chosen a numerical representation system of the complement-to-two type, we must change the value of the binary element of lower weight; for this the input CI of the adder AD1 receives the sign bit S of the number formed by Mi, i and here denoted by S (1) while the inputs CI of the other adders AD2 to AD6 receive permanently a "0" . The sign bit of the number formed by M2,1, denoted by S '(1), is processed by the cumulative organ CUM2.
Cet organe de cumul CUM2 est formé par une succession de cinq additionneurs pour des opérandes à deux éléments binaires ATi, AT2,... ATS ; mais ici, ces additionneurs sont munis de trois entrées IN1, IN2 et IN3, de deux entrées CI1 et C12 pour recevoir une retenue d'une sortie de résultat SAT et de deux sorties de retenue C01 et C02, ces dernières références étant portées à la figure 7 sur l'additionneur ATi. La figure 9 montre en détail la structure des additionneurs ATi. This cumulative organ CUM2 is formed by a succession of five adders for two-bit operands ATi, AT2, ... ATS; but here, these adders are provided with three inputs IN1, IN2 and IN3, two inputs CI1 and C12 to receive a hold of a result output SAT and two carry outputs C01 and C02, the latter references being brought to the Figure 7 on the adder ATi. Figure 9 shows in detail the structure of ATi adders.
Ces additionneurs sont composés de deux additionneurs 410 et 411 du type montré à la figure 8. Les deux entrées d'opérande de l'additionneur 410 constituent les entrées IN1 et IN2 des additionneurs ATi ; l'entrée IN3 des additionneurs ATi est constituée par une première entrée d'opérande de l'additionneur 411 dont l'autre entrée reçoit le résultat de l'additionneur 410. La sortie de l'additionneur 411 constitue la sortie
SAT des additionneurs ATi. L'entrée de retenue de l'additionneur 410 constitue l'entrée CI1, l'entrée de retenue de l'additionneur 411, l'entrée CI2 ;la sortie de retenue de l'additionneur 410 constitue la sortie C01 et celle de 411 la sortie C02. On revient à la figure 7.Les entrées INI reçoivent des tranches de deux éléments binaires du produit effectué par l'organe M1,2 ; les entrées IN3 celles du produit effectué par M2^2. Les entrées IN2 reçoivent les résultats contenus dans les éléments de registres F1,1 à F1,5. L'entrée CI1 de ATi reçoit le bit de signe S'(1) déjà indiqué ci-dessus.These adders are composed of two adders 410 and 411 of the type shown in FIG. 8. The two operand inputs of the adder 410 constitute the inputs IN1 and IN2 of the adders ATi; the input IN3 of the adders ATi is constituted by a first operand input of the adder 411 whose other input receives the result of the adder 410. The output of the adder 411 constitutes the output
SAT adders ATi. The retaining input of the adder 410 constitutes the input CI1, the retaining input of the adder 411, the input CI2, the retaining output of the adder 410 constitutes the output C01 and that of 411 the C02 output. Returning to FIG. 7, the inputs INI receive slices of two bits of the product carried out by the member M1, 2; the inputs IN3 those of the product carried out by M2 ^ 2. The inputs IN2 receive the results contained in the register elements F1.1 to F1.5. The input CI1 of ATi receives the sign bit S '(1) already indicated above.
L'entrée CI2 de ATi reçoit le bit de signe S(2) résultant de l'opération de l'organe Mi,2. L'entrée CI1 des additionneurs
AT2 à ATS reçoit la retenue contenue respectivement dans les éléments de registre F1,1 à F1,4. L'entrée CI2 des additionneurs AT2 à AT5 est reliée respectivement à la sortie C01 des additionneurs ATI à AT4. Les signaux aux sorties SAT et C02 des additionneurs ATi à ATS sont enregistrés dans les éléments de registre F2,1 à F2,5. L'organe CUM2 comporte en outre un additionneur AD20 pour des opérandes à un élément binaire cet additionneur AD20 est muni d'une première entrée d'opérande connectée à l'élément de registre F1,6 et d'une deuxième entrée pour recevoir l'élément binaire S(2).L'entrée de retenue de l'additionneur AD20 reçoit la valeur de retenue issue de AD5 et contenue dans l'élément de registre F1,5. Un deuxième additionneur AD21, pour des opérandes à deux éléments binaires, est muni d'une première entrée pour recevoir la retenue et le résultat de l'additionneur AD20 et d'une entrée pour recevoir d'une part la retenue de AD6 emmagasinée dans le registre F1,6 et d'autre part la valeur du bit de signe 5'(2) du nombre élaboré par M2,2. Le résultat fourni par AD21 est emmagasiné, ainsi que la retenue, dans un élément de registre F2,6 faisant partie du registre de pipe-line ST2. The input CI2 of ATi receives the sign bit S (2) resulting from the operation of the element Mi, 2. The CI1 input of the adders
AT2 to ATS receives the hold contained respectively in the register elements F1.1 to F1.4. The input CI2 of the adders AT2 to AT5 is respectively connected to the output C01 of the adders ATI to AT4. The signals at the outputs SAT and CO2 of the adders AT1 to ATS are recorded in the register elements F2.1 to F2.5. The member CUM2 further comprises an adder AD20 for operands with a binary element, this adder AD20 is provided with a first operand input connected to the register element F1, 6 and a second input for receiving the S bit element (2) .Adumulator AD20 retaining input receives the carry value from AD5 and contained in register element F1.5. A second adder AD21, for operands with two bits, is provided with a first input for receiving the hold and the result of the adder AD20 and an input for receiving on the one hand the AD6 hold stored in the register F1,6 and secondly the value of the sign bit 5 '(2) of the number elaborated by M2,2. The result provided by AD21 is stored, as well as the hold, in a register element F2,6 forming part of the pipeline register ST2.
La figure 10 montre la constitution des autres organes de cumul CUM3 à CUM8. Figure 10 shows the constitution of the other cumulative organs CUM3 to CUM8.
L'organe CUM3 comporte tous les constituants de l'organe CUM2 ; ceux-ci sont compris dans le carré en pointillés portant la référence CH2. Cependant, une liaison 450 est prévue pour relier la partie de l'élément de registre F2,6 contenant la retenue de AD21 avec un élément de registre F4,7 du registre de pipe-line ST3. The organ CUM3 comprises all the constituents of the organ CUM2; these are included in the dashed square with the reference CH2. However, a link 450 is provided for connecting the portion of the register element F2.6 containing the AD21 hold with a register element F4, 7 of the pipeline register ST3.
L'organe -CUM4 comporte aussi les éléments indiqués pour CM2 avec, en plus, un additionneur AD40 pour deux opérandes à un seul élément binaire. Une entrée pour opérande reçoit la valeur de retenue contenue dans l'élément F3,6, l'autre entrée la valeur contenue dans F3,7. Le résultat et sa retenue, fournie par l'additionneur AD40, sont emmagasinés dans l'élément de registre F4,7 contenu dans le registre de pipe-line
ST4.The organ -CUM4 also comprises the elements indicated for CM2 with, in addition, an adder AD40 for two operands with a single binary element. An operand input receives the hold value contained in the F3.6 element, the other input the value contained in F3.7. The result and its hold, provided by the adder AD40, are stored in the register element F4, 7 contained in the pipeline register.
ST4.
L'organe CUM5 comporte deux additionneurs AD50 et
AD51 pour des opérandes à 1 élément binaire en plus des éléments de CM2. L'une des entrées de l'additionneur AD50 reçoit la retenue contenue dans l'élément F4,6 et l'autre, l'élément de résultat contenu dans F4,7. L'additionneur AD5t reçoit sur une de ses entrées l'élément de retenue contenu dans F4,7 et sur l'autre de ses entrées la retenue de sortie de AD50. Le résultat de AD50 et celui de AD51 sont enregistrés dans un élément de registre F5,7 faisant partie de ST5.The member CUM5 comprises two adders AD50 and
AD51 for 1-bit operands in addition to CM2 elements. One of the inputs of the adder AD50 receives the hold contained in the element F4,6 and the other the result element contained in F4,7. The adder AD5t receives on one of its inputs the retaining element contained in F4,7 and on the other of its inputs the output retaining AD50. The result of AD50 and that of AD51 are stored in an F5.7 register element that is part of ST5.
L'organe CUM6 comporte deux additionneurs AD60 et
AD61 pour des opérandes à 1 élément binaire en plus des éléments de CM2. L'une des entrées de l'additionneur AD60 reçoit la retenue contenue dans l'élément F5,6 et l'autre l'élément de résultat contenu dans F5,7. L'additionneur AD61 reçoit sur une de ses entrées l'élément de retenue contenu dans F5,7 et sur l'autre de ses entrées la retenue de sortie de AD60; Le résultat de AD60 et celui de AD61 avec sa retenue sont enregistrés dans un élément de registre F6,7 faisant partie de
ST6.. The organ CUM6 comprises two adders AD60 and
AD61 for 1-bit operands in addition to CM2 elements. One of the inputs of adder AD60 receives the hold contained in element F5,6 and the other the result element contained in F5,7. The adder AD61 receives on one of its inputs the retaining element contained in F5,7 and on the other of its inputs the output retaining AD60; The result of AD60 and that of AD61 with its holdback are recorded in a register element F6,7 that is part of
ST6 ..
L'organe CUM7 comporte deux additionneurs AD70 et AD71 pour des opérandes à 1 élément binaire en plus des éléments de CM2. L'une des entrées de l'additionneur AD70 reçoit la retenue contenue dans l'élément F6,6 et l'autre l'élément de résultat contenu dans F6,7. L'additionneur AD71 reçoit sur une de ses entrées l'autre élément de résultat contenu dans
F6,7 et sur l'autre de ses entrées la retenue de sortie de
AD70. Le résultat de AD70 et celui de AD71 ainsi que leur retenue sont enregistrés dans un élément de registre F7,7 faisant partie de ST7. Une liaison 451 relie la partie de l'élément de registre F6,7 contenant la retenue de AD61 avec un élément de registre F7,8.The CUM7 member has two adders AD70 and AD71 for 1-bit operands in addition to the CM2 elements. One of the inputs of the adder AD70 receives the hold contained in the element F6,6 and the other the result element contained in F6,7. The adder AD71 receives on one of its inputs the other result element contained in
F6,7 and on the other of his entrances the exit restraint of
AD70. The result of AD70 and that of AD71 and their hold are recorded in an F7.7 register element that is part of ST7. A link 451 connects the portion of the register element F6,7 containing the AD61 hold with a register element F7.8.
L'organe CUM8 comporte trois additionneurs AD80 et
AD81 et AD82 pour des opérandes à 1 élément binaire en plus des éléments de CH2. L'une des entrées de l'additionneur AD80 reçoit la retenue contenue dans l'élément F7,6 et l'autre un élément de résultat contenu dans F7,7. L'additionneur AD81 re çoit sur une de ses entrées l'autre élément de résultat contenu dans F7,7 et sur l'autre de ses entrées la retenue de sortie de AD80. L'une des entrées de l'additionneur AD82 reçoit l'élément de retenue contenu dans F7,7 et l'autre celui contenu dans F7,8. Le résultat de AD80, AD81 et celui de AD82 sont enregistrés dans un élément de registre F8,7 faisant partie de
ST8 et celui de AD82 dans F8,8. La première entrée de l'additionneur AD81 reçoit le signal contenu dans l'élément F7,8 et l'autre entrée le signal de retenue contenu dans F7,7. Le résultat est enregistré dans l'élément de registre faisant aussi partie de ST8. On remarquera le cheminement des bits de signe pour changer la valeur de l'élément binaire de poids faible pour les nombres négatifs de bits de signe fourni par M2,2 (figure 7) est appliqué à l'organe CUM3 qui reçoit en plus le bit de signe de Mi,3 et ainsi de suite pour tous les bits de signe. Le bit de signe se trouve en sortie, comme les éléments binaires contenus dans ST8.The member CUM8 comprises three adders AD80 and
AD81 and AD82 for 1-bit operands in addition to the CH2 elements. One of the inputs of adder AD80 receives the hold contained in element F7.6 and the other an element of result contained in F7.7. The adder AD81 receives on one of its inputs the other result element contained in F7,7 and on the other of its inputs the output hold of AD80. One of the inputs of the adder AD82 receives the retaining element contained in F7.7 and the other that contained in F7.8. The result of AD80, AD81 and that of AD82 are recorded in an F8.7 register element that is part of
ST8 and that of AD82 in F8.8. The first input of the adder AD81 receives the signal contained in the F7.8 element and the other input the retaining signal contained in F7.7. The result is saved in the registry element that is also part of ST8. It will be noted the routing of the sign bits to change the value of the least significant bit element for the negative number of sign bits supplied by M2,2 (FIG. 7) is applied to the member CUM3 which also receives the bit of Mi sign, 3 and so on for all sign bits. The sign bit is output, like the bits contained in ST8.
Il est intéressant de voir le cheminement des retenues pour les éléments de forte valeur. Dans l'Annexe 1 on a explicité ceci pour des échantillons de niveau maximum, c'està-dire 1111 1111 multipliés par des coefficients de corrélation +4 ; on a seulement montré les poids les plus élevés. It is interesting to see the flow of deductions for high value items. In Annex 1 this has been explained for maximum level samples, ie 1111 1111 multiplied by +4 correlation coefficients; we only showed the highest weights.
On décrit la constitution de l'organe d'accumulation finale 15. Cet organe est décomposé en trois parties une partie 15-I qui fait la somme des lignes d'accumulation, une partie 15-II qui additionne les résultats fournis par la première partie avec ceux provenant d'un autre dispositif de corrélation compatible avec celui de l'invention et enfin une partie 15-III qui transforme le système de numération triplet (1 bit de retenue et deux bits de somme) en binaire à 18 bits à complément à deux. The constitution of the final accumulation organ 15 is described. This organ is decomposed into three parts, a part 15-I which is the sum of the accumulation lines, a part 15-II which adds the results provided by the first part. with those coming from another correlation device compatible with that of the invention and finally a part 15-III which transforms the triplet numbering system (1 retaining bit and two sum bits) into an 18-bit complement binary two.
La partie 15-I est montrée à la figure 11. Elle se compose d'une série de 9 additionneurs AU1 à AU9 opérant chacun sur deux opérantes à trois éléments binaires. On décrira seulement l'additionneur AU1 car les autres ont une structure identique. L'additionneur AU1 est muni de deux entrées A et B pour des opérandes à trois éléments binaires et d'une entrée de retenue CI. Ils forment un résultat sur deux éléments binaires accompagné de sa retenue à une sortie SU et une autre retenue est transmise vers l'additionneur AU2. L'additionneur
AU1 est formé de deux additionneurs AD100 et APIOL du type montré à la figure 8. L'additionneur RADIO0 reçoit sur ses deux entrées les éléments binaires de plus fort poids présent aux entrées A et B.L'additionneur AD101 reçoit sur une de ses entrées le résultat de l'additionneur AD100 et sur l'autre un élément binaire égal à "0" en permanence avec l'élément binaire de faible poids du nombre présent à l'entrée B. L'élément de poids faible présent à l'entrée A est appliqué à l'entrée de retenue CI de l'additionneur AD100. L'entrée CI de l'additionneur AD101 reçoit un élément binaire égal en permanence à "0". On doit noter que l'entrée CI des additionneurs APIOL faisant partie des autres additionneurs AU2 à AUS reçoit la retenue de sortie CO des additionneurs AD100, faisant partie des additionneurs AU1 à AU8 respectivement.Un registre pipeline ST9 reçoit le résultat des additionneurs AD101 avec la retenue de ces mêmes additionneurs AUI à AU9 dans les éléments de registres F9,1 à F9,9. L'entrée B des différents additionneurs AU1 à AU9 est reliée en sortie du registre ST8 de la ligne de corrélation 12, d'une manière identique à la connexion avec le registre de pipe-line ST8 de la ligne d'accumulation 11.Cette dernière relation va être décrite seule, en détail, dans ce qui suit-. Les deux éléments qui sont contenus dans
F8,1, qui correspondent au résultat d'un additionneur ATi faisant partie d'un organe de cumul CUM8 et qui sont accompagnés du bit de signe S(8) donné par l'organe de multiplication forment l'opérande appliqué à l'entrée A de l'additionneur AU1
L'élément binaire de retenue contenu dans l'élément de registre F8,1, accompagné des deux éléments binaires du résultat contenu dans l'élément de registre F8,2 forment, ainsi, l'opé- rande appliqué à l'entrée A de l'additionneur AU2. Il en est ainsi de proche en proche, jusqu'à l'additionneur AU7.Part 15-I is shown in Figure 11. It consists of a series of 9 adders AU1 to AU9 each operating on two three-bit operands. We will only describe the adder AU1 because the others have an identical structure. The adder AU1 is provided with two inputs A and B for operands with three bits and a holding input CI. They form a result on two bits accompanied by its restraint at an output SU and another restraint is transmitted to the adder AU2. adder
AU1 consists of two adders AD100 and APIOL of the type shown in FIG. 8. The adder RADIO0 receives on its two inputs the bits of greatest weight present at the inputs A and B. The adder AD101 receives on one of its inputs the result of the adder AD100 and on the other a binary element equal to "0" permanently with the binary element of low weight of the number present at the input B. The least significant element present at the input A is applied to the holding inlet CI of adder AD100. The CI input of adder AD101 receives a binary element permanently equal to "0". It should be noted that the input CI of the adders APIOL belonging to the other adders AU2 to AUS receives the output carryover CO of the adders AD100, which are part of the adders AU1 to AU8 respectively. A pipeline register ST9 receives the result of the adders AD101 with the retaining these same adders AUI AU9 in the register elements F9,1 to F9,9. The input B of the various adders AU1 to AU9 is connected at the output of the register ST8 of the correlation line 12, in a manner identical to the connection with the pipeline register ST8 of the accumulation line 11.This last relationship will be described alone, in detail, in the following-. The two elements that are contained in
F8,1, which correspond to the result of an adder ATi belonging to an accumulating member CUM8 and which are accompanied by the sign bit S (8) given by the multiplying member form the operand applied to the input A of the adder AU1
The retentive bit contained in the register element F8,1, together with the two bits of the result contained in the register element F8,2, thus form the operation applied to the input A of the adder AU2. This is so step by step, until the adder AU7.
En ce qui concerne l'additionneur AU8, ses deux éléments binaires de poids faible proviennent des éléments de registre F8,7 contenus en retenue et de F8,8, l'élément binaire de poids fort à cette entrée A étant constitué par un "
En ce qui concerne l'additionneur AU9 on applique en permanence "101" à l'entrée A et le même chiffre à l'entrée B. La justification de ces nombres appliqués est donnée à l'Annexe Il et résulte du fait que le nombre à fournir en sortie est un nombre à complément à deux sur 18 éléments binaires signés, alors que le cumul formé par les organes de cumul opère sur les nombres à 12 éléments binaires.With regard to the adder AU8, its two least significant bits come from the F8.7 register elements contained in the hold and from F8.8, the most significant bit element at this input A being constituted by a "
As regards the adder AU9, "101" is permanently applied to the A input and the same digit to the B input. The justification for these applied numbers is given in Appendix II and results from the fact that the number to output is a two-to-six complement number on 18 signed bits, while the cumulation formed by the stacking members operates on the 12-bit numbers.
La partie 15-Il montrée à la figure 12 additionne le nombre contenu dans le registre de pipe-line ST9 avec le nombre à la sortie de l'élément à retard variable 25. Cette partie 15-Il permet d'additionner des nombres binaires signés à 18 bits en complément à deux avec le nombre contenu dans le registre ST9 se présentant sous la forme déjà décrite de deux éléments binaires de résultat précédés d'un élément binaire de retenue. Cette partie 15-II est formée simplement d'une série de 9 additionneurs AD201 à AD209 du type montré à la figure 8, c'est-à-dire opérant sur des opérandes à deux éléments binaires.Les premières entrées de ces additionneurs AD201 à AD209 sont reliées aux éléments de registre de pipe-line F9,1 à F9,9 pour additionner les éléments de résultat qui y sont contenus avec des couples d'éléments binaires pris pour des poids con tinûment plus élevés issus de l'élément 25. L'entrée de retenue des additionneurs AD202 à AD209 est reliée respectivement à la position des éléments de registre F9,1 à F9,8, cette position contenant l'élément binaire de retenue de l'opération effectuée en amont du registre ST9. Les résultats des additionneurs AD201 à AD209 avec leur retenue sont enregistrés aux éléments de registre F10,1 à F10,9 faisant partie du registre de pipe-line aval STIO. The part 15-II shown in FIG. 12 adds the number contained in the pipeline register ST9 with the number at the output of the variable delay element 25. This part 15-II makes it possible to add signed binary numbers. 18-bit complement in two with the number contained in the register ST9 in the form already described of two bits of result preceded by a binary retaining element. This part 15-II is simply formed of a series of AD201 ad AD209 adders of the type shown in FIG. 8, that is to say operating on operands with two bits. The first inputs of these AD201 adders to FIG. AD209 are connected to the pipeline register elements F9.1 to F9.9 to add the result elements contained therein with pairs of bits taken for continuously higher weights from the element 25. The retaining input of the adders AD202 to AD209 is respectively related to the position of the register elements F9.1 to F9.8, this position containing the bit retaining element of the operation performed upstream of the register ST9. The results of adders AD201 to AD209 with their restraint are recorded at register elements F10.1 to F10.9 forming part of the downstream pipeline register STIO.
La partie 15-III montrée à la figure 13 transforme le nombre contenu dans le registre de pipe-line ST10 en nombre binaire signe en complément à deux et est donc la dernière partie des dispositifs de l'invention. The portion 15-III shown in FIG. 13 transforms the number contained in the pipe register ST10 into a binary number sign complementing two and is therefore the last part of the devices of the invention.
Cette partie est formée de 6 additionneurs rapides
FA1 à-F6 qui opèrent respectivement sur des opérandes à 1 élément binaire, à 1 élément binaire, à 2 éléments binaires, à 3 éléments binaires, à 4 éléments binaires et à 5 éléments binaires. L'additionneur FA1 somme la retenue RT1 contenue dans l'élément de registre F10,1 avec l'élément binaire de poids faible contenu dans F10,2. L'élément binaire de poids plus élevé contenu dans cet élément F10,2 est traité par l'additionneur FA2 qui ajoute simplement à cet élément la retenue formée par FA1 La retenue RT2 contenue dans l'élément de registre F10,2 est combinée avec le nombre "09 pour former un nombre "0 RT2 sur FA3. Ceci est ajouté aux deux éléments binaires de résultat contenus dans F10,3.This part consists of 6 fast adders
FA1 to -F6 which operate respectively on 1-bit, 1-bit, 2-bit, 3-bit, 4-bit and 5-bit operands. The adder FA1 sum the restraint RT1 contained in the register element F10,1 with the low-bit element contained in F10,2. The higher-weight bit contained in this element F10,2 is processed by the adder FA2 which simply adds to this element the restraint formed by FA1. The restraint RT2 contained in the register element F10,2 is combined with the number "09 to form a number" 0 RT2 on FA3. This is added to the two result bits contained in F10,3.
Les retenues RT4 et RT3 contenues dans les éléments de registres F10,4 et F10,3 sont combinées avec l'élément binaire "0" pour former un nombre binaire "RT4 0 RT3". Ce nombre est ajouté au moyen de l'additionneur FA4 au nombre formé par l'élément binaire de plus faible poids contenu dans F10,5 et aux deux éléments binaires restant contenus dans F10,4. Les retenues RT6 et RT5 sont combinées avec deux éléments binaires "0" pour former un nombre "RT6 0 RT5 0" qui est ajouté au moyen de l'additionneur FA5 au nombre formé par l'élément binaire de plus faible poids contenu dans F10,7, aux deux éléments binaires contenus dans F10,6 et à l'élément binaire de résultat de plus fort poids contenu dans F10,5.Les retenues
RT8 et RT7 contenues dans F10,8 et F10,7 sont combinées pour former un nombre ~0 RT8 0 RT7 OZ qui est ajouté au moyen de l'additionneur FA6 aux nombres formés par les deux éléments binaires contenus dans F10,9, par les deux éléments binaires de résultat contenus dans F10,8 et à l'élément binaire de résultat de fort poids contenu dans F10,7. Tous les résultats formés par les additionneurs FA1 à FA6 sont enregistrés dans le registre de pipe-line de sortie ST11 ; l'entrée de retenue de l'additionneur FA1 reçoit un zéro tandis que les entrées de retenue des autres additionneurs FA2 à FA6 sont reliées res pectivement aux sorties de retenue des additionneurs FA1 à
FA5.La partie 15-III comporte également deux liaisons 600 et 601 pour transmettre directement dans le registre ST11 les deux éléments binaires de poids faible.The retentions RT4 and RT3 contained in the register elements F10,4 and F10,3 are combined with the binary element "0" to form a binary number "RT4 0 RT3". This number is added by means of the adder FA4 to the number formed by the binary element of lower weight contained in F10.5 and the two remaining bits contained in F10.4. The retentions RT6 and RT5 are combined with two bits "0" to form a number "RT6 0 RT5 0" which is added by means of the adder FA5 to the number formed by the least significant bit element contained in F10, 7, the two bits contained in F10,6 and the binary element of the result of the highest weight contained in F10,5.The detentions
RT8 and RT7 contained in F10.8 and F10,7 are combined to form a number RT8 0 RT7 OZ which is added by means of the adder FA6 to the numbers formed by the two bits contained in F10,9, by the two bits of result contained in F10,8 and the binary element of high weight result contained in F10,7. All the results formed by the adders FA1 to FA6 are recorded in the output pipe register ST11; the adder retaining input FA1 receives a zero while the retaining inputs of the other adder FA2 to FA6 are connected respectively to the retaining outputs of the adder FA1 to
FA5.Part 15-III also has two links 600 and 601 for directly transmitting in the register ST11 the two bits of least significant weight.
A la figure 14, on a représenté en détail la structure des additionneurs FA2 et FA6 selon un mode de réalisation préféré de l'invention, la structure des autres additionneurs
FA3,... FAS se déduisant des structures représentées.In FIG. 14, there is shown in detail the structure of the adderors FA2 and FA6 according to a preferred embodiment of the invention, the structure of the other adders
FA3, ... FAS is deduced from the structures represented.
L'additionneur FA2 est formé de deux additionneurs AD300 et AD301 travaillant en parallèle sur des opérandes à 1 élément binaire, c'est-à-dire que leurs entrées pour opérande sont reliées ensemble. Par contre l'entrée de retenue de AD300 reçoit en permanence un "0" tandis que celle de AD301 reçoit un wt". Un multiplexeur 650 choisit le résultat à fournir en sortie de l'additionneur FA2 en fonction de la retenue précédente, c'est-à-dire celle provenant de l'additionneur FA1. La retenue à propager pour l'additionneur suivant (FA3) est choisie de la même manière au moyen d'un multiplexeur 651.Ainsi si la retenue fournie par FA1 est un "0", c'est le résultat et la retenue de AD300 qui sont validés et si la retenue de FA1 est un ~1t c'est le résultat et la retenue de AD301 qui sont validés. Grâce à ce mode de réalisation on évite dans une grande mesure le temps de propagation de la retenue. The adder FA2 is formed of two adders AD300 and AD301 working in parallel on 1-bit operands, that is, their inputs for operand are connected together. On the other hand, the retaining input of AD300 permanently receives a "0" while that of AD301 receives a wt ". A multiplexer 650 selects the result to be output from the adder FA2 as a function of the previous hold, ie that is, from the adder FA1, the carryover to be propagated for the next adder (FA3) is selected in the same way by means of a multiplexer 651.Thus, if the carry provided by FA1 is a "0" ", it is the result and the retention of AD300 which are validated and if the retention of FA1 is a ~ 1t it is the result and the retention of AD301 which are validated." With this embodiment one avoids in a big way measures the propagation time of the restraint.
L'additionneur FA6 est formé lui aussi de deux additionneurs AMO et AM1 travaillant en parallèle. Ces additionneurs par contre opèrent sur des opérandes à 5 éléments binaires. L'additionneur AMO reçoit une retenue égale à zéro et l'additionneur AMI une retenue égale à i ; un multiplexeur 660 fournit à la sortie de FA6 le résultat de l'un des additionneurs AMO ou AMI en fonction de la retenue élaborée par l'étage précédent (FA5). Il n'y a pas lieu ici de fournir une retenue de sortie puisque FA6 est le dernier étage. The adder FA6 is also formed by two AMO and AM1 adders working in parallel. These adders, on the other hand, operate on operands with 5 bits. The AMO adder receives a hold equal to zero and the adder AMI a carry equal to i; a multiplexer 660 supplies at the output of FA6 the result of one of the AMO or AMI adders as a function of the retaining created by the preceding stage (FA5). There is no need here to provide an exit hold since FA6 is the last floor.
La figure 15 montre comment sont réalisés les additionneurs AMO et AM1. Ils sont formés de cinq additionnerus AD500 à AD501 munis d'entrée pour des opérandes à un élément binaire correspondant ainsi à chaque élément binaire des opérandes de FA6. La retenue d'entrée de AMO (AMI) est appliquée à l'entrée de AD500 et les autres entrées de retenue de AD501 à AD504 sont reliées respectivement aux sorties de retenue des additionneurs AD500 à AD503. Le résultat est fourni par l'ensemble des résultats élaborés par les additionneurs
AD500-AD504.FIG. 15 shows how the AMO and AM1 adders are made. They are formed of five AD501 adders AD5001 provided with input for operands to a bit corresponding to each bit of the operands of FA6. The AMO (AMI) input retainer is applied to the AD500 input and the other AD501 to AD504 retainer inputs are respectively connected to the AD500 to AD503 add-in carryout outputs. The result is provided by the set of results elaborated by the adders
AD500-AD504.
Il devient évident que le mode de réalisation des autres additionneurs FA3 à FA5 découle des considérations cidessus. It becomes apparent that the embodiment of the other adder FA3 to FA5 is derived from the above considerations.
A la figure 16 on montre en détail la structure des circuits à retard variable 21, 22, 23 et 24. Ils sont formés d'une série de quatre registres-STD1 à STD4 montés en cascade pour retarder de 4T les signaux appliqués en-L1, L2, L3 et L4, d'un multiplexeur 650 pour recevoir les signaux de registre
STD4 ou directement les signaux de Li, L2, L3 et L4 en fonction du signal SLL. Un registre STD5 recueille les signaux de sortie du multiplexeur 650.FIG. 16 shows in detail the structure of the variable delay circuits 21, 22, 23 and 24. They are formed of a series of four STD1-STD4 registers mounted in cascade to delay the applied signals in-L1 by 4T. , L2, L3 and L4, of a multiplexer 650 for receiving the register signals
STD4 or directly the signals of Li, L2, L3 and L4 according to the SLL signal. An STD5 register collects the output signals of the multiplexer 650.
A la figure 17 on montre en détail la structure du circuit de retard 25. Il est formé d'une série de cinq registres en cascade STH1 à STH5 pour retarder de 5T les informa tions fournies à l'entrée EH. Un multiplexeur 660 à deux entrées dont l'une est connectée en sortie du registre STH1 et l'autre en sortie de STH5 fournit à sa sortie des informations retardées de 1 T ou St en fonction du signal SLAC. Un registre
STH6 est prévu en sortie de ce multiplexeur 660.FIG. 17 shows in detail the structure of the delay circuit 25. It consists of a series of five cascaded registers STH1 to STH5 for delaying the information supplied to the input EH by 5T. A multiplexer 660 with two inputs, one of which is connected at the output of the register STH1 and the other at the output of STH5, provides at its output delayed information of 1 T or St as a function of the signal SLAC. A register
STH6 is provided at the output of this multiplexer 660.
A la figure 18 on a représenté un premier ensemble de dispositifs de corrélation conforme à l'invention. Il est formé de deux dispositifs 1A et 1B recevant respectivement sur leurs entrées L1, L2, L3, L4 les signaux provenant d'accès LL1, LL2, LL3 et LL4. L'entrée EH du dispositif 1A reçoit le mot 90 ... OZ en permanence et on applique un signal "1" à l'entrée SLL. L'entrée EH du dispositif 1B est connectée à la sortie SD du dispositif 1A. Les entrées SLL reçoivent les si gnaux "1" ainsi que l'entrée SLAC de 1B. L'entrée SLAC de 1A peut recevoir indifféremment "1" ou "O". In Figure 18 there is shown a first set of correlation devices according to the invention. It is formed of two devices 1A and 1B respectively receiving on their inputs L1, L2, L3, L4 the signals from access LL1, LL2, LL3 and LL4. The input EH of the device 1A receives the word 90 ... OZ permanently and a signal "1" is applied to the input SLL. The input EH of the device 1B is connected to the output SD of the device 1A. The SLL inputs receive the signals "1" as well as the SLAC input of 1B. The SLAC input of 1A can receive either "1" or "O".
A la sortie SD du dispositif 1B on obtient le coefficient à la sortie CAB de l'ensemble tel que
où RABi,j = RAi,j(RBi,j
RAi,j étant les coefficients contenus dans le dispositif RA,
RBi,j étant les coefficients contenus dans le dispositif RB, le symbole ss indiquant que RABi,j = RAi,j pour j = 1 à 8 et
RABi,j = RBi,j pour j = 9 à 16.At the SD output of the device 1B, the coefficient at the CAB output of the set, such as
where RABi, j = RAi, j (RBi, j
RAi, j being the coefficients contained in the device RA,
RBi, j being the coefficients contained in the device RB, the symbol ss indicating that RABi, j = RAi, j for j = 1 to 8 and
RABi, j = RBi, j for j = 9 to 16.
A la figure 19, on a représenté un deuxième ensemble de dispositifs de corrélation conforme à l'invention. Il est formé de deux dispositifs 1C et 1D recevant sur leurs entrées L1, L2, L3 et L4 des signaux provenant d'accès LL1, LL2,
LL3 et LL4. L'entrée EH du dispositif 1C reçoit en permanence le nombre binaire "0 ... 0" tandis que ses entrées SLAC et SLL reçoivent respectivement ZxZ et ~1" (x signifiant O ou 1 indifféremment). L'entrée EH du dispositif 1D reçoit les données précitées à la sortie SD du dispositif 1C. Les entrées SLAC et
SLL de ce dispositif 1D reçoivent, toute deux, un signal "0".In Figure 19, there is shown a second set of correlation devices according to the invention. It consists of two devices 1C and 1D receiving on their inputs L1, L2, L3 and L4 signals from access LL1, LL2,
LL3 and LL4. The input EH of the device 1C constantly receives the binary number "0 ... 0" while its inputs SLAC and SLL respectively receive ZxZ and ~ 1 "(x meaning O or 1 indifferently) .The input EH of the device 1D receives the aforementioned data at the SD output of the device 1C.
SLL of this 1D device both receive a "0" signal.
A la sortie, on obtient une information CCD qui s'écrit
où RCi,j sont les coefficients du dispositif 1C et RDi,j ceux du dispositif 1D.At the output, we obtain a CCD information that is written
where RCi, j are the coefficients of the device 1C and RDi, j those of the device 1D.
Compte tenu des valeurs RCi,j et RDi,j, prises dans l'ensemble : (-4, -2, -1, O, 1, 2, 4}, les valeurs RCi,j + RDi,j peuvent être dans l'ensemble {-8, -6, -5, -4, -3, -2, -1, 0, 1, 2, 3, 4, 5, 6, 8} ce qui correspond plus facilement à un filtre spatial recherché. Taking into account the values RCi, j and RDi, j taken in the set: (-4, -2, -1, 0, 1, 2, 4), the values RCi, j + RDi, j can be in l set {-8, -6, -5, -4, -3, -2, -1, 0, 1, 2, 3, 4, 5, 6, 8} which more easily corresponds to a desired spatial filter .
A la figure 20, on a représenté un troisième ensemble de dispositifs de corrélation conforme à l'invention. Il est formé de quatre dispositifs 1E, 1F, 1G et 1H. Les entrées
L1, L2, L3 et L4 du dispositif 1E sont connectées à l'accès
LL1, LL2, LL3 et LL4 de l'ensemble. Les entrées L1, L2, L3 et
L4 du dispositif 1F sont connectées à des accès LL5, LL6, LL7 et LL8 de l'ensemble. De même les entrées L1, L2, L3 et L4 de la et les entrées L1, L2, L3 et L4 de 1H sont aussi reliées aux accès LL1, LL2,... LL8. Les entrées EH des dispositif 1F, la et 1H sont reliées respectivement aux sorties SD des dispositifs -1E, IF et la. L'entrée SLAC du dispositif lE peut recevoir n'importe quel signal logique, ce qui est noté par x à la figure 20.L'entrée SLL de 1E et la reçoit la valeur "
Les entrées SLAC et SLL de 1F reçoivent un signal de valeur "0" tout comme les entrées SLAC et SLL de 1H. Les entrées SLAC et SLL de la reçoivent respectivement "0" et "1" ; le signal
CEFGH à la sortie de l'ensemble s'écrit donc
avec Rij = REi,j pour i = 1 à 4 et j = 9 à 16
= RFi,j pour i = 5 à 8 et j = 9 à 15
= RGi,j pour i = i à 4 et j = i à 8
= RHi,j pour i = 5 à 8 et j = 1 à 8.In Figure 20, there is shown a third set of correlation devices according to the invention. It consists of four devices 1E, 1F, 1G and 1H. The entrees
L1, L2, L3 and L4 of the device 1E are connected to the access
LL1, LL2, LL3 and LL4 of the assembly. The inputs L1, L2, L3 and
L4 of the device 1F are connected to ports LL5, LL6, LL7 and LL8 of the set. Similarly the inputs L1, L2, L3 and L4 of the and the inputs L1, L2, L3 and L4 of 1H are also connected to the accesses LL1, LL2, ... LL8. The inputs EH of the devices 1F, 1a and 1H are respectively connected to the outputs SD of the devices -1E, IF and 1a. The SLAC input of the device lE can receive any logic signal, which is denoted by x in Fig. 20. The SLL input of 1E and receives it the value "
The SLAC and SLL inputs of 1F receive a signal of value "0" just like the SLAC and SLL inputs of 1H. The SLAC and SLL inputs of the receive respectively "0" and "1"; the signal
CEFGH at the end of the set is therefore written
with Rij = REi, j for i = 1 to 4 and j = 9 to 16
= RFi, j for i = 5 to 8 and j = 9 to 15
= RGi, j for i = i to 4 and j = i to 8
= RHi, j for i = 5 to 8 and j = 1 to 8.
REi,j, RFi,j, RGi,j, et RHi,j étant les coefficients des dispositifs 1E, 1F, 1G et 1H respectivement. REi, j, RFi, j, RGi, j, and RHi, j being the coefficients of the devices 1E, 1F, 1G and 1H respectively.
ANNEXE 1
Soient 16 nombres N1 à N16 égaux et tels que N = 0 1111111111 et l'on examine la progression des valeurs de cumul des registres de pipe-line ST1 à ST8.
Let 16 numbers N1 to N16 be equal and such that N = 0 1111111111 and the progression of the accumulation values of the pipeline registers ST1 to ST8 is examined.
<tb><Tb>
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<tb> <SEP> -t <SEP> ----I <SEP> t <SEP> I
<tb> <SEP> 1~O~1 <SEP> 1011 <SEP> O
<tb> N14 <SEP> <
<tb> <SEP> 511 <SEP> Ir
<tb> ST7 <SEP> O <SEP> O <SEP> 1 <SEP> i <SEP> O <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1
<tb> N15
<tb> <SEP> I <SEP> <SEP> 1 <SEP> t <SEP> 1 <SEP> 1 <SEP> 1 <SEP> <SEP> 1 <SEP> 1 <SEP>
<tb> <SEP> 110110
<tb> N16 <SEP> 16 <SEP> i > <SEP> 1
<tb> <SEP> oio
<tb> ST8 <SEP> O <SEP> O <SEP> i <SEP> i <SEP> ~ <SEP> O <SEP> O <SEP> i <SEP> 1 <SEP> O <SEP> i <SEP> i <SEP> O
<tb>
ANNEXE Il
Soient 32 nombres Nin ("'n = 1 à 32) formés par les différents organes de multiplication Mi,j. Ces nombres se présentent sous la forme suivante codés en "complément à deux aux 10 éléments binaires significatifs b9, ba... bo et un élément binaire de signe, c'est-à-dire
Nn = S b9b8...b0
Or on veut obtenir un nombre de 17 bits avec 1 bit de signe toujours en complément à deux soit N'n ; ce nombre s'écrit
N'n = SSSSSSSS b9 b8... bo or : SSSSSSSS = 11111115 où SE = 5+1 d'où N'n = P1n+P2n avec P1n = 0000000S bg b8... bo et P2n = 11111111 0 0...O
En faisant 32 cumuls on obtient E N'n = E P1n + E P2n et EP2n = 11 1000 0000 0000 0000 d'où la présence des "1" et des ~0" appliqués aux entrées A des additionneurs AU9 et AU8 afin de former les trois "1" du nombre ci-dessus.<tb><SEP> I <SEP> i <SEP> i <SEP> I
<tb> ST6 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1100110110
<tb> N13 <SEP> t0 ### 1yo1it1 <SEP> 1i # j <SEP> 1 <SEP> i1Ç
<tb><SEP> -t <SEP> ---- I <SEP> t <SEP> I
<tb><SEP> 1 ~ O ~ 1 <SEP> 1011 <SEP> O
<tb> N14 <SEP><
<tb><SEP> 511 <SEP> Ir
<tb> ST7 <SEP> O <SEP> O <SEP> 1 <SEP> i <SEP> O <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP > 1
<tb> N15
<tb><SEP> I <SEP><SEP> 1 <SEP> t <SEP> 1 <SEP> 1 <SEP> 1 <SEP><SEP> 1 <SEP> 1 <SEP>
<tb><SEP> 110110
<tb> N16 <SEP> 16 <SEP>i><SEP> 1
<tb><SEP> oio
<tb> ST8 <SEP> O <SEP> O <SEP> i <SEP> i <SEP> ~ <SEP> O <SEP> O <SEP> i <SEP> 1 <SEP> O <SEP> i <SEP > i <SEP> O
<Tb>
ANNEX II
Let 32 be Nin ("'n = 1 to 32) numbers formed by the different multipliers Mi, J. These numbers are in the following form coded as"two's complement to the significant bits b9, ba ... bo and a binary sign element, that is to say
Nn = S b9b8 ... b0
Now we want to obtain a 17-bit number with 1 sign bit always in complement to two is N'n; this number is written
N'n = SSSSSSSS b9b8 ... bo or: SSSSSSSS = 11111115 where SE = 5 + 1 from where N'n = P1n + P2n with P1n = 0000000S bg b8 ... bo and P2n = 11111111 0 0 .. .O
By making 32 accumulations one obtains E N'n = E P1n + E P2n and EP2n = 11 1000 0000 0000 0000 whence the presence of the "1" and the "0" applied to the inputs A of the adders AU9 and AU8 in order to form the three "1" of the number above.
On peut expliciter ce qui a été écrit ci-dessus d'une manière différente
Nn = S.210+b9.29+...+b020 (codage li bits)
N'n = S(216+215+...+210)+b9.29+...+...+b020 (codage 17 bits)
= S.210(26+25+...+20)+b9.29+...+...+b020
= S.210(27-1)+b9.29+...+...+b020
= - S.210+b9.29+...+b020 (par codage 17 bits)
= Pln+P2n PPln = O.(216+...+210)+b9.29+...+b020
PP2n = - S.210
= 216+215+...+211+(5+l)210+O.(20+...+20)
Ces deux nombres PPln et PP2n ne diffèrent de Pîn et P2n que de S que l'on peut déplacer sans changer la valeur de somme finale. We can explain what was written above in a different way
Nn = S.210 + b9.29 + ... + b020 (l bit encoding)
N'n = S (216 + 215 + ... + 210) + b9.29 + ... + ... + b020 (17-bit coding)
= S.210 (26 + 25 + ... + 20) + b9.29 + ... + ... + b020
= S.210 (27-1) + b9.29 + ... + ... + b020
= - S.210 + b9.29 + ... + b020 (by 17-bit coding)
= Pln + P2n PPln = O. (216 + ... + 210) + b9.29 + ... + b020
PP2n = - S.210
= 216 + 215 + ... + 211+ (5 + 1) 210 + O (20 + ... + 20)
These two numbers PPln and PP2n differ from Pn and P2n only from S which can be moved without changing the final sum value.
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8718389A FR2625577A1 (en) | 1987-12-30 | 1987-12-30 | Correlation device including N inputs and set of such devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8718389A FR2625577A1 (en) | 1987-12-30 | 1987-12-30 | Correlation device including N inputs and set of such devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2625577A1 true FR2625577A1 (en) | 1989-07-07 |
Family
ID=9358457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8718389A Pending FR2625577A1 (en) | 1987-12-30 | 1987-12-30 | Correlation device including N inputs and set of such devices |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2625577A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996018158A1 (en) * | 1994-12-09 | 1996-06-13 | United Parcel Service Of America, Inc. | Method and apparatus for simultaneously convolving multiple digital binary images using a single convolver with a binary mask to determine pixel densities |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2180968A (en) * | 1985-09-27 | 1987-04-08 | Elsag | Convolution processing system |
| US4660164A (en) * | 1983-12-05 | 1987-04-21 | The United States Of America As Represented By The Secretary Of The Navy | Multiplexed digital correlator |
-
1987
- 1987-12-30 FR FR8718389A patent/FR2625577A1/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4660164A (en) * | 1983-12-05 | 1987-04-21 | The United States Of America As Represented By The Secretary Of The Navy | Multiplexed digital correlator |
| GB2180968A (en) * | 1985-09-27 | 1987-04-08 | Elsag | Convolution processing system |
Non-Patent Citations (1)
| Title |
|---|
| ELECTRONIC DESIGN, vol. 35, no. 13, 28 mai 1987, pages 39,40,42,44,46, US; D. BURSKY: "CMOS four-chip set processes images at 20-MHz data rates" * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996018158A1 (en) * | 1994-12-09 | 1996-06-13 | United Parcel Service Of America, Inc. | Method and apparatus for simultaneously convolving multiple digital binary images using a single convolver with a binary mask to determine pixel densities |
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