FR2623681A2 - Processeur de presentation stereoscopique d'images video - Google Patents

Abstract

Observation d'images vidéo stéréoscopiques, transmises ou enregistrées selon la technique des vues alternées, et présentées au moyen de commutateurs électro-optiques, à la fréquence double de la réception. Variantes mettant en oeuvre le principe exposé ci-dessus plus économiquement. En particulier, les mémoires sont organisées de sorte que des données des vues d'ordre pair de gauche et de droite sont réunies dans un même circuit intégré ou module de mémoire, par exemple 81, alors que les positions de ces données dans la mémoire font respectivement partie des sous-ensembles 13 et 14. Chacun de ces circuits intégrés subit alternativement des phases d'écriture et de lecture à des adresses données alternativement par deux compteurs 88 et 89. Le circuit multiplexeur 77 associé à chacun des modules mémoire comporte un registre à décalage 79 de longueur variable au moyen d'entrées et de sorties commutables.

Description

La présente invention a pour objet un certificat d'addition au brevet principal 87 06499 déposé le 7 mai 1987.

Le brevet principal concerne un processeur dont l'objet est de permettre, par une interpolation dissymétrique des données en temps réel, une observation confortable, exempte de distorsions spatiotemporelles, d'images video stéréoscopiques, transmises ou enregistrées selon la technique des vues alternées, et présentées au moyen de commutateurs électro-optiques, å la fréquence double de la reception.

Ce processeur comporte quatre sous-ensembles de mémoire (11), (12), (13), (14), dans lesquelles sont respectivement inscrites les données constituant quatre trames successives, c'est à dire deux images complètes. Le processeur comporte des moyens pour lire à la fois deux trames successives de gauche, ou deux trames successives de droite, et des moyens pour interpoler en temps réel, point par point, ces données lues, selon des rapports différents selon le côté considéré.

La description du brevet principal présente les quatre sousensembles de mémoire (11), (12), (13), (14), comme constitués chacun d'un ou plusieurs circuits intégrés.

Cette description presente iles moyens pour interpoler comme des circuits (43), (44), (45) constitués chacun de deux additionneurs et de trois commutateurs actionnés par des signaux Cl, C2, ca selon un chronogramme indiqué à la figure 1 du brevet principal.

La présente addition a d'abord pour objet une première variante, par laquelle le processeur de l'invention peut etre réalisé au moyen de circuits intégrés mémoire moins performants en termes de rapidité. donc a priori moins coûteux.

La présente addition a aussi pour objet une deuxième variante concernant un circuit interpolateur simplifié qui réalise, toujours en temps réel, moins parfaitement, mais d'une maniere qui peut être acceptable par les téléspectateurs, la compensation des distorsions spatio-temporelles que le brevet a pour objet d'éliminer.

La présente addition concerne aussi un complément constitué par les moyens pour réaliser. d'autres chronogrammes des signaux C1, C2 et t3, adaptés aux variantes définies ci-dessus, et permettant au spectateur d'observer aussi dans des conditions satisfaisantes des programmes normaux sans relief et, s'il le désire, de regarder sans relief des programmes diffusés en relief. Le téléviseur selon l'invention est ainsi compatible avec les programmes actuels, et avec le choix du spectateur de voir en relief ou non, sans dégradation de l'image.

L'invention sera mieux comprise 9 l'aide de la description ci-après, en s'appuyant sur les figures annexées, où
- la figure 1 représente, sous forme schématique, les principaux éléments du circuit selon l'addition;
- la figure2 représente, sous forme d'un diagramme, la succession des données respectivement enregistrées et lues sur les mémoires selon un cycle court;
- la figure 3 représente, sous forme schématique, les éléments caracteristiques d'un circuit multiplexeur compris dans l'invention;
- la figure4 représente, sous forme schématique, les principaux éléments de la figure 3, avec ses eléments de liaison avec le circuit de mémoire associé;;
- la figure5 représente, sous forme d'un diagramme, la succession des mémoires inscrites, les signaux de synchronisation des circuits interpolateurs, l'interpolation des mémoires lues, selon un cycle long;
- la figure6 représente, sous forme schématique, les éléments essentiels d'un générateur d'impulsions compris dans l'invention;
- la figure? et la figure 8 représentent, sous forme de diagrammes, la succession des mémoires inscrites, les signaux de synchronisation des circuits interpolateurs, l'interpolation des mémoires lues, selon un cycle long, selon divers régimes de fonctionnement, respectivement selon deux modes de réalisation de l'invention;
- la figure 9 représente, sous forme schématique, selon la deuxième variante de réalisation, un des circuits interpolateurs du circuit dit processeur selon l'addition;;
- la figure 10 et la figure 11 représentent, sous forme de diagrammes, la succession des mémoires inscrites, les signaux de synchronisation des circuits interpolateurs, l'interpolation des mémoires lues, selon un cycle long, selon divers régimes de fonctionnement, respectivement selon deux modes de réalisation de l'invention comprenant les circuits interpolateurs de la figure 9;
La figure 1 représente, sous forme schématique, les principaux éléments du circuit selon l'addition. Selon la première variante définie ci-dessus, et selon une réalisation ici citée comme exemple pour illustrer la description, les mémoires (11), (12), (13) et (14) ne sont pas, comme dans le brevet principal, divisées chacune en plusieurs circuits intégrés, mais réparties ensemble entre plusieurs modules ou circuits intégrés.

Selon cette réalisation, les sous-ensembles (11) et (12) de mémoire forment un premier groupe consacré aux trames impaires, et les sousensembles (13) et (14) de mémoire forment un deuxième groupe consacré aux trames paires. Chacun de ces groupes est réparti entre par exemple six circuits intégrés ou modules, chacun d'une capacité d'un mégabit et organisé en mots de 16 bits. Chacun des six circuits intégrés constituant un de ces groupes, comme par exemple chacun des modules (71), (72), (73), (74), (75) et (76) constituant les sous-ensembles (11) et (12), ou des modules (81) , (82), (83), (84), (85) et (86) constituant les sous-ensembles (13) et (14), comporte une partie consacrée aux trames constituant les vues de chaque côté.

Ainsi le sous-ensemble (ll) est constitué d'une partie des éléments de mémoire de chacun des circuits intégrés ou modules (71), (72), (73), (74), (75)-et (76), et le sous-ensemble (12) est constitué de l'autre partie des éléments de mémoire de chacun de ces memes modules. Il en est de meme des sous-ensembles (13) et (14).

La répartition entre les deux sous-ensembles dans chacun des modules peut etre définie de diverses manières, comme ici par exemple par le bit de poids le plus fort de l'adresse, ce qui correspond, selon la structure la plus courante des circuits intégrés mémoire actuels, å deux régions distinctes sur les circuits intégrés.

Chacun des circuits intégrés ou modules de mémoire est, comme dans le brevet principal, relié au bus (38) de donnees å inscrire provenant des codeurs (21), (22), (23), recevant chacun une composante de luminance ou de chrominance du signal video (49), et aux bus (36) ou (37) de données lues, par l'intermédiaire de l'un des multiplexeurs (77).

Ceux-ci sont situés & la même position et ont essentiellement les mêmes fonctions que les multiplexeurs < 35) définis dans le brevet principal. Ils ont en plus d'autres fonctions, consistant en particulier A synchroniser les phases d'écriture et de lecture qui se succèdent sur chacun des modules de mémoire, et de retenir temporairement par des registres retardateurs, respectivement les données reçues sur le bus < 38) tant que la mémoire n'est pas prete à enregistrer ces donnees, ou au contraire les données lues trop tôt sur la mémoire.

Les données sont dans ce cas retenues jusque ce qu'un des bus (36) ou (37) soit en mesure de les transmettre.

Dans l'exemple de réalisation décrit ici, les données å inscrire transmises par le bus (38) sont immédiatement enregistrées en mémoire, donc il n'y a pas de registre retardateur en amont.

C'est à cause de cette répartition de chacun des sous-ensembles de mémoire en plusieurs modules de mémoire, chacun de ces modules étant en régime d'écriture ou de lecture å des périodes différentes, que chacun de ces sous-ensembles de mémoire (11), (12), (13), (14), peut, pendant certaines phases du cycle montré par la figure 1 du brevet principal, être à la fois en régime d'écriture et de lecture. En fait, la mémoire concernée est alors successivement inscrite et lue, à une cadence aussi élevée que le permet son temps d'accès.

Comme dans le brevet principal, les bus (36) et (37) de données lues transmettent ces données & trois interpolateurs (43 > , (44), (45), chacun pour une composante de luminance ou de chrominance, qui font partie de l'unité logique centrale (39). Les signaux interpolés sont adressés aux convertisseurs (31 > , (32), (33) qui établissent, en temps réel, les signaux de commande analogique d'intensité des faisceaux du tube cathodique (34) L'unité logique centrale (39) émet aussi divers signaux de synchronisation sur le bus de contrôle (40 > .

- la figure2 représente, sous forme d'un diagramme, la succession des données respectivement enregistrées et lues sur les mémoires selon un cycle court. Avec une échelle de durée de l'ordre de la microseconde, ce diagramme temporel représente, sur les lignes b, c, d, e, f, g, les régimes d'écriture, notés E, ou de lecture, notés L, sur les mémoires constituant les sous-ensembles (11) et (12) pendant une petite partie du cycle décrit à la figure 1 du brevet principal, et définissant le cycle court, indiqué sur l'échelle de temps de la ligne a, d'une durée égale à six fois l'intervalle de temps d'échantillonnage du signal video reçu, soit en tout environ 400 à 500 nanosecondes.

Cette figure montre également l'écoulement des données sur les bus (36), sur la ligne h, et (38), sur la ligne J. Chaque donnée est numérotée, å titre d'exemple, les données lues à partir de L1, les données à inscrire à partir de Ex 01. Les comptages des données et de leurs adresses sont indépendants l'un de l'autre. Les numéros d'ordre des données inscrites et lues sur les mémoires sont indiquées également sur les lignes b, c, d, e, f, g de la figure 2.

Pendant ce cycle, chacun des modules ou circuits intégrés de mémoire subit deux phases de lecture et une phase d'inscription.

L'inscription des données, comme la lecture, s'effectue sur chaque module de mémoire dans l'ordre de réception sur le bus (38). Dans l'hypothèse représentée sur la figure 2, les données reçues du bus (38) et montrées sur la ligne j, sont enregistrées sans délai.

Par contre, les données lues, comme le montre la ligne h, sont conservées un certain temps, indiqué sur la ligne i, avant d'être mises en communication avec le bus (36).

Les chiffres de la ligne i sont indiqués en unités égales à la période de transmission (environ 35 å 40 nanosecondes) des données lues sur les bus (36) et (37).

Cette figure montre clairement que la durée disponible pour inscrire ou pour lire en mémoire chaque donnée est égale a quatre fois la période de transmission d'un mot sur le-bus (36) de données lues, c'est à dire environ 150 nanosecondes.

Les durées exactes d'inscription et de lecture dans ce cycle, et de conservation des données dans le registre retardateur, peuvent être légèrement différentes de ce qu'indique la figure 2, selon les caractéristiques exactes des circuits intégrés mémoire utilisés.

Le cycle de la figure 2 n'est pas strictement permanent, car il s'interrompt pendant les retours de balayage ligne du signal reçu, pour permettre le rafraîchissement des mémoires dans le cas où il s'agit de mémoires dynamiques, et pendant le retour de balayage image jusqu'au retour du signal de synchronisation.

La figure3 représente, sous forme schématique, les éléments caractéristiques d'un circuit multiplexeur compris dans l'invention.

Ce multiplexeur (77) comporte un registre retardateur (79) à mots de 16 bits traités en parallèle, qui conserve temporairement les données avant de les transmettre sur le bus (37).

Le multiplexeur (77) comporte aussi deux compteurs: (88) pour les adresses en inscription, et (89) pour les adresses en lecture. Il comporte aussi un circuit de commutation (90) qui, aux moments convenables, fait basculer le bus d'adresse (56) respectivement de l'une à l'autre des valeurs indiquées par les compteurs (88) et (89). Ces moments sont ceux où la mémoire passe du régime inscription au régime lecture et réciproquement, selon un cycle durant six fois la période du bus de données å inscrire, comme il est indiqué sur la figure 2.

Le registre (79) comporte, dans l'exemple de réalisation décrit, deux sorties (91) et (92), commutées alternativement, et une entrée permanente, sélectionnée parmi les six entrées (101), (102), (103), < 104), (105), (106), au moyen d'un circuit logique simple (93) en fonction des signaux reçus en permanence sur les bornes d'identification (50) du multiplexeur (77).

Un circuit de commutation (94) relie alternativement les données des sorties (91) et (92) du registre (79), au bus (37) à chaque instant où c'est une donnée émise par ce multiplexeur qui est transmise.

Un registre retardateur comportant deux entrées, recevant tour à tour les données lues en mémoire, serait équivalent.

Le multiplexeur (77) comporte de plus des circuits logiques simples, non décrits, dont l'effet est de relier le bus de données (55) de la mémoire associée, selon la période dans le cycle, soit au bus de données à inscrire, soit à l'entrée du circuit logique (93).

La même description s'applique aussi aux multiplexeurs reliés d'une part aux sous-ensembles (11) et (12) de mémoire et d'autre part au bus de données lues (36).

La figure 4 représente, sous forme schématique, les principaux éléments de la figure 3, avec ses éléments de liaison avec le circuit de mémoire associé; il s'agit du multiplexeur (77) et d'un des circuits intégrés ou modules de mémoire (81) associé à ce multiplexeur, dont une moitié fait partie du sous-ensemble (13) et l'autre du sous-ensemble (14); on y retrouve, dans le multiplexeur (77), les deux compteurs d'adresse (88) et (89), et le registre retardateur (79).

La figure 5 représente, sous forme d'un diagramme, la succession des mémoires inscrites, les signaux de synchronisation des circuits interpolateurs, l'interpolation des mémoires lues, selon un cycle long.

Si les mémoires sont organisées selon la variante exposée cidessus, le décalage d'environ cinq millisecondes entre le début de la réception d'une trame et le début du cycle de présentation des trames comme le montre la figure 1 du brevet principal, n'est pas nécessaire.

Les lignes d, e, f de la figure 5 montrent un exemple de chronogramme des signaux C1, C2, C3, et la ligne g de cette figure montre les memoires lues pendant chaque phase de ce cycle, avec les rapports d'interpolation obtenus. Les lignes a et b reproduisent comme repères les lignes a, b et c de la figure 1 du brevet principal.

Les sous-ensembles (11), (12 > , (13 > , (14), peuvent aussi etre répartis chacun en un nombre différent de modules, par exemple trois, dans lesquels chacun de ces modules subit successivement une phase d'écriture et deux phases de lecture comme ci-dessus. Ceci permet des d'utiliser des modules de mémoire dont le temps d'accès est de l'ordre de 80 nanosecondes au lieu de 40 comme dans le brevet principal, ou 160 nanosecondes comme dans la première variante ci-dessus.

Un complément du processeur permet au spectateur de choisir comment il veut observer le programme télédiffusé ou enregistré.

Bn effet, par des signaux C1, C2, C3 définis d'autres manières, le spectateur peut aussi observer des programmes diffusés sans relief selon le codage actuel, ou observer, s'il le désire, sans relief des programmes diffusés en relief, en profitant des moyens d'interpolation contenus dans le processeur pour obtenir une image plus continue que par simple répétition des trames. Dans ces deux derniers cas, puisqu'il observe des images sans relief, il n'a pas à porter ses lunettes électro-optiques
La figure 6 représente, sous forme schématique, les éléments essentiels d'un générateur d'impulsions compris dans l'invention.

Le téléviseur comporte de plus deux télécommandes représentées symboliquement comme des interrupteurs (96) et (97), par lesquelles le spectateur peut choisir le- mode de présentation qui lui convient parmi les trois cas suivants: voir en relief un programme en relief; voir sans relief un programme en relief; voir sans relief un programme sans relief. Ces deux commandes agissent sur des circuits logiques simples du générateur (95) de séquences C1, C2, C3. Ce générateur (95) fonctionne å partir de deux signaux périodiques d'horloge (98), définissant le début du cycle de 80 millisecondes, et (99), définissant dans ce cycle le début de chaque trame reconstituée, de duree 10 millisecondes.Le signal C3 alimente, outre le commutateur (70 > de chaque interpolateur (43), (44), (45 > , le dispositif de commutation électro-optique (42).

Ce générateur (95) peut etre réalisé selon tout schéma connu, par exemple avec un diviseur de fréquence & trois étages et un "réseau logique programmable" définissant les signaux C1, C2, C3 comme des combinaisons logiques simples des signaux de base de periodes respectives 10, 20, 40, 80 millisecondes
La figure? représente, sous forme de diagrammes, la succession des mémoires inscrites, les signaux de synchronisation des circuits interpolateurs, l'interpolation des mémoires lues, selon les mêmes conventions que la figure 5, dans le cas où les memoires ont la structure décrite dans le brevet principal.

Sur cette figure, les lignes dl, el, fl et gl représentent le cas d'un programme en relief observé en relief, les lignes d2, e2, f2 et g2 le cas d'un programme sans relief, les lignes d3, e3, f3 et g3 le cas d'un programme en relief observé sans relief.

La figures montre, selon les mêmes conventions, des exemples de chronogrammes des signaux C1, C2, C3 et les mémoires lues pendant le cycle avec leurs rapports d'interpolation, dans le cas où les mémoires (71) à (76) et < 81 > (81) à (86) ont la structure décrite ci-dessus comme première variante.

Sur ces figures 5, 7 et 8, comme d'ailleurs sur les figures 10 et 11 qui suivent, les séquences des signaux C1 et C2 sont données à titre d'exemple. En effet, d'autres séquences sont équivalentes, du fait que, par la structure des interpolateurs, si C3 a pour valeur zéro, la valeur de C2 est indifférente; de meme, si C2 a pour valeur zéro et si C3 est à la valeur un, la valeur de C1 est indifférente.

Sur ces figures, la durée du retour de balayage vertical, beaucoup plus courte que la durée de la trame, n'a pas été prise en compte.

Les lignes f3 des figures 7 et 8 montrent que le signal C3, qui devrait commander à la fois le commutateur électro-optique (42) en meme temps que le commutateur (70) de chacun des interpolateurs, n'est pas constant, bien qu'il s'agisse d'observation en monoscopie. Dans ce cas, le commutateur électro-optique (42) est déconnecté ou hors service, donc la tension appliquée sur le commutateur (70) est sans effet sur le commutateur électro-optique.

La figure9 représente, sous forme schématique, selon la deuxième variante de réalisation, un des circuits interpolateurs. Un tel interpolateur simplifié dont le modèle est désigné par le repère (60) ne réalise cette interpolation qu'a égalité entre les signaux reçus sur les bus (36) et (37), ou, si le commutateur ((69) est en position haute, transmet l'un ou l'autre des signaux des bus (36) et (37) selon la position du commutateur (68).

Cet interpolateur comporte ainsi, outre ces deux commutateurs (68) et (69) respectivement commandés par les signaux C1 et C2, un additionneur (61) qui introduit sur le bus intermédiaire (63) la demisomme des données lues des bus (36) et (37).

Cet interpolateur peut, tout comme celui du brevet principal, etre réalisé selon le meme schema en version analogique, adapté au cas où les mémoires de trame sont de type "C.C.D.".

Le commutateur (69) introduit vers le convertisseur < 31), par le bus de sortie (65), soit le résultat d'interpolation trouvé sur le bus intermédiaire (63), soit la donnée sélectionnée par le commutateur (68) parmi celles des bus (36) ou (37) et qui se trouve à la sortie de ce commutateur (69) sur le bus intermédiaire (64).

La figure 10 montre, selon les memes conventions que la figure 7, des exemples de chronogrammes des signaux C1, C2, C3 et les mémoires lues pendant le cycle avec leurs rapports d'interpolation1 dans le cas où les mémoires ont la structure décrite dans le brevet principal et dans le cas où les interpolateurs ont cette structure simplifiée.

La figure 11 montre, selon les mêmes conventions, des exemples de chronogrammes des signaux C1, C2, C3 et les mémoires lues pendant le cycle avec leurs rapports d'interpolation, dans le cas où les mémoires (71) à (76) et (81) à (86) ont la structure décrite ci-dessus comme première variante et les interpolateurs la structure simplifiée.

Les lignes fl des figures 10 et 11 montrent que le signal C3 n'est pas constant, alors qu'il n'y a pas de troisième commutateur dans les interpolateurs simplifiés selon le schéma de la figure 9. Le signal C3 ne sert alors qu'à commander le commutateur électro-optique (42).

D' autres variantes, dans le cas où les circuits intégrés mémoire utilisés comportent des bus d'adresse ou de données distincts pour l'écriture et pour la lecture, peuvent comporter des multiplexeurs plus simples, du fait qu'une partie de leurs fonctions sont réalisées å l'intérieur des circuits de mémoire.

Une autre variante, comportant dans chacun des multiplexeurs (77 > , des éléments de mémoire morte programmable, réalisés et utilisés selon des techniques connues, permet également de différencier les multiplexeurs (77) bien qu'ils soient fabriqués comme éléments identiques, de sorte que chacun définisse pour sa mémoire associée des périodes d'écriture et de lecture différentes, comme le montre en particulier la figure 2.

Les interpolateurs pourront être remplacés par des circuits réalisant autrement la même fonction consistant å créer, à partir des données de deux trames successives, des vues fictives perçues par le spectateur comme si elles avaient été prises å des instants intermédiaires
Le processeur selon l'invention peut être inclus dans le téléviseur, ou constituer un équipement complémentaire, raccordé au téléviseur et au magnétoscope par un connecteur de fonctions comparables å la prise actuellement normalisée "Peritel".

Claims (10)

REVENDICATIONS

1 Dispositif d'amélioration des images de télévision en relief

conforme aux revendications 1 et 2 du brevet principal n 87 06499 déposé le 7 mai 1987

utilise dans les hypothèses suivantes:

- les signaux représentant les images viennent d'une transmission sur un canal normal de télédiffusion ou d'un enregistrement video normal;

- les vues respectives de gauche et de droite proviennent des trames respectivement d'ordre pair et impair reçues de la transmission ou de l'enregistrement;;

- ces vues de gauche et de droite sont présentées à chacun des yeux du spectateur au moyen de commutateurs électro-optiques fonctionnant å la fréquence double, c'est à dire présentant deux trames pendant la durée de la réception d'une seule

r dont l'objet est d'éliminer une "distorsion spatiotemporelle" par laquelle, du fait des conditions ci-dessus, à tout objet en mouvement latéral correspond un décalage indésirable et gênant des positions relatives de ses images gauche et droite caractér en ce qu'il comporte des moyens (43), (44), (45), par lesquels les données lues, acheminees simultanément sur les bus (36) et (37), sont interpolées en temps réel, selon des rapports différents selon qu'il s'agit de données représentant les vues de gauche ou les vues de droite.

2 Dispositif selon la revendication 1, caractérfse en ce qu'il comporte un générateur (95 > qui établit les signaux de commande des interpolateurs (43), (44), (45) et du dispositif (42) de commutation électro-optique, å partir des signaux périodiques de synchronisation (98) de début de cycle et (99) de début de chacune des trames restituées pendant ce cycle.

3 Dispositif selon les revendications 1 et 2, caractérise en ce que le générateur (95) est relié 9 une ou deux commandes (96) et (97), accessibles a l'utilisateur, et pouvant modifier les signaux de commande des interpolateurs et du dispositif (42) de commutation électro-optique, d'une part pour l'observation de programmes sans relief, et d'autre part pour l'observation sans relief de programmes diffusés en relief.

4 Dispositif selon la revendication 1, caractérisé en ce que chacun des sous-ensembles de mémoire (11), (12), (13) et (14) est constitué d'une partie seulement des circuits intégrés ou modules (71) à (76) ou (81) à (86) de mémoire, chacun de ces circuits intégrés ou modules de mémoire pouvant enregistrer, pour une moitié des adresses, des données des vues de gauche correspondant au sous-ensemble (11) dans le cas des modules (71) à C76), ou dans le cas des modules (81) à (86), au sousensemble (13), et pour l'autre moitié des adresses, des données des vues de droite correspondant au sous-ensemble (12) dans le cas des modules (71) å & (76), ou pour les modules (81) à (86) au sous-ensemble (14).

5 Dispositif selon la revendication 4, caractérisé en ce qu'il comporte, en interface entre d'une part chacun des circuits intégrés ou modules constituant les mémoires de trames, et d'autre part les ensembles de conducteurs ou bus (36) ou (37) par lesquels sont acheminées les données lues dans ces mémoires, et (38) par lequel sont acheminées les données à inscrire dans ces mémoires, des multiplexeurs (77), réalisés comme identiques entre eux et différenciés par des bornes d'entrée (50) reliées chacune à un pôle positif ou négatif d'alimentation.

6 Dispositif selon la revendication 4, caractdrisd en ce qu'il comporte, en interface entre d'une part chacun des circuits integrés ou modules constituant les mémoires de trames, et d 'autre - part les ensembles de conducteurs ou bus (36) ou (37) par lesquels sont acheminées les données lues dans ces mémoires, et (38) par lequel sont acheminées les données à inscrire dans ces mémoires, des multiplexeurs (77), réalises comme identiques entre eux et différenciés par des éléments de mémoire morte programmable.

7 Dispositif selon la revendication 4, qui comporte des multiplexeurs (77) en interface entre les bus de communication et les modules ou circuits intégrés de mémoire, caractérisé en ce que chacun des multiplexeurs (77) comporte deux compteurs d'adresse: C88), pour les adresses en inscription, et (89) pour les adresses en lecture, et un circuit de commutation (90) qui, aux moments convenables, fait basculer le bus d'adresse (56) de sa mémoire associée respectivement de l'une à l'autre des adresses des compteurs (88) et (89).

8 Dispositif selon les revendications 4 et 5 ou 4 et 6, caractérisé en ce que chacun des multiplexeurs (77) comporte des moyens pour retenir les données lues en mémoire, avant de les communiquer au bus (36) ou (37), pendant un nombre variable de périodes de transmission sur ce bus, et parmi ces moyens un registre retardateur (79) comportant plusieurs entrées ou plusieurs sorties commutables.

9 Dispositif selon les revendications 1, 2 et 3, carhstErJd en ce que chacun des interpolateurs (43), (44) et (45) comporte deux additionneurs en cascade (61) et (62) ne conservant pas le bit de poids le plus faible, et trois commutateurs: (68), qui adresse sur un bus intermédiaire (64) le contenu de l'un des bus (36) et (37); (69) qui adresse sur un bus intermédiaire (66) le contenu du bus intermédiaire (64) ou le résultat de la première addition; et (70), qui adresse sur le bus de sortie le contenu du bus intermédiaire (66) ou le résultat de la deuxième addition.

10 Dispositif selon les revendications 1, 2 et 3, caractErssF en ce que chacun des interpolateurs (43), (44) et (45) comporte un seul additionneur (61) ne conservant pas le bit de poids le plus faible et deux commutateurs (68)et (69) dont l'objet est respectivement de connecter 9 l'entrée l'un des bus de données (36) et (37), et de connecter å la sortie, soit la donnée choisie par le premier commutateur, soit la donnée resultant de l'addition.