FR2619976A1

FR2619976A1 - Very long pseudo-random character sequence generator

Info

Publication number: FR2619976A1
Application number: FR8712131A
Authority: FR
Original assignee: Individual
Current assignee: Individual
Priority date: 1987-09-01
Filing date: 1987-09-01
Publication date: 1989-03-03

Abstract

The generator comprises N sub-generators 11 to 1N producing N pseudo-random character sub-sequences S1 to SN, a combinational logic circuit 2, and a clock-routing circuit 3. The sub-generators are for example linear-feedback shift registers. From the characters delivered by the sub-generators, the logic circuit produces a very long pseudo-random character sequence SS and signals C1 to CL in order to control the channelling of a clock signal H to clock inputs 111 to 11N of the sub-generators. The production of a character by a sub-generator is thus controlled as a function of characters supplied simultaneously and/or in succession at output by the sub-generators. This generator is usable in the field of enciphered telecommunications.

Description

Générateur de séquence de caractères pseudo
aléatoire de grande longueur
La présente invention concerne de marnière générale la production de séquences de caractères pseudo-aléatoire. Plus particulièrement, l'invention concerne des générateurs de séquence de caractères pseudo-aléatoire de grande longueur destinés à entre implantés, par exemple, dans des équipements de télécommunications chiffrées afin de crypter et de décrypter des messages.Pseudo character sequence generator
random of great length
The present invention relates generally to the production of sequences of pseudo-random characters. More particularly, the invention relates to long pseudo-random character sequence generators intended to be implanted, for example, in encrypted telecommunications equipment for encrypting and decrypting messages.

De nombreux générateurs de séquence de caractères pseudo-aléatoire sont actuellement connus. Ils ont des qualités variées tant du point de vue de leurs performances que du point de vue de leur complexité. Le meilleur compromis est assuré par les générateurs constitués de registres à décalage a contre-réaction linéaire (',liner feedback shift register" en terminologie anglo-saxonne). Dans un tel générateur, des sorties de certains étages du registre a décalage sont rebouclées 2 des entrées d'autres étages situés en amont, à travers des portes logiques, géneralement des portes OU-exclusif.Le registre est chargé à un état initial, puis un signal d'horloge est appliqué aux étages du registre afin de faire évoluer cet état-initial et de produire successivement les différents caractères de la séquence pseudo-aléatoire. I1 est ainsi possible de produire des séquences pseudo-aléatoires de longueur maximale égale à 2 - 1 caractères, où J représente le nombre d'étages du registre. Ce générateur est de faible complexité. Toutefois, il présente un inconvénient important pour son utilisation dans le domaine des télécommunications chiffrées. En effet, il a été montré que tous les détails de sa structure peuvent être déduits mathématiquement lorsqu'unie suite de 2J caractères successifs de la séquence est connue. Many pseudo-random character sequence generators are currently known. They have varied qualities both in terms of their performance and in terms of their complexity. The best compromise is provided by the generators constituted by linear feedback shift registers ('liner feedback shift register') In such a generator, outputs of certain stages of the shift register are looped back 2 inputs from other upstream stages, through logic gates, usually exclusive-OR gates. The register is loaded to an initial state, then a clock signal is applied to the register stages in order to change this state. In this way, it is possible to generate pseudo-random sequences of maximum length equal to 2 - 1 characters, where J represents the number of stages of the register. is of low complexity, however, it has a significant disadvantage for its use in the field of encrypted telecommunications. It has been shown that all the details of its structure can be deduced mathematically when a sequence of 2J successive characters of the sequence is known.

La présente invention vise a fournir des générateurs de séquence de caractères pseudo-aléatoire de grande longueur pcu complexe et ayant des performances les rendant aptes a être utilisés dans le domaine des télécommunications chiffrées avec une garantie de secret importante des messages chiffrés. The present invention aims to provide pseudo-random character sequence generators of great length PCU complex and having performance making them suitable for use in the field of encrypted telecommunications with a guarantee of secrecy of encrypted messages.

A cette fin, un dispositif de génération d'une séquence de caractères pseudo-aléatoire de grande longueur, est caractérisé en ce qu'il comprend
N moyens pour produire respectivement N sous-séquences de caractères pseudo-aleatoires, où N est un entier prédéterminé, la production et la sortie de chacun des caractères d'une sous-séquence dans chacun des moyens pour produire étant commandée par un signal d'horloge respectif,
des premiers moyens logiques pour établir N signaux d'horloge destinés respectivement aux N moyens pour produire, en fonction de caractères fournis en sortie par les moyens pour produire et en fonction d'un signal d'horloge prédéterminé recu par le dispositif, et
des seconds moyens logiques pour établir successivement chacun des caractères de ladite séquence de caractères pseudo-aléatoire de grande longueur par combinaison logique de caractères fournis successivement et/ou simultanément en sortie par lesdits moyens pour produire.For this purpose, a device for generating a sequence of pseudo-random characters of great length is characterized in that it comprises
N means for respectively producing N sub-sequences of pseudo-random characters, where N is a predetermined integer, producing and outputting each of the characters of a subsequence in each of the means for producing being controlled by a signal of respective clock,
first logic means for establishing N clock signals respectively for the N means to produce, as a function of characters output by the means for producing and as a function of a predetermined clock signal received by the device, and
second logic means for successively setting each of the characters of said sequence of pseudo-random characters of great length by logical combination of characters provided successively and / or simultaneously output by said means to produce.

La faible complexité des générateurs selon l'invention les rend utilisables en radio-téléphonie chiffrée, notamment pour entre insérés dans des postes radiotéléphoniques individuels portatifs de faible encombrement. The low complexity of the generators according to the invention makes them usable in encrypted voice telephony, especially for inserted into individual portable radiotelephone stations of small footprint.

D'autres avantages et caractéristiques de l'invention apparaitront plus clairement à la lecture de la description suivante de plusieurs réalisations préférées du générateur selon l'invention en référence aux dessins annexés correspondants dans lesquels:
- La Fig. 1 est un bloc-diagramme schématique d'un générateur de séquence de caractères pseudo-aléatoire selon l'invention;
- la Fig. 2 est un bloc-diagramme détaillé d'une première réalisation préféréc du générateur, comprenant trois sous-générateurs de séquence de caractères pseudo-aleatoire;
- la Fig. 3 est un bloc-diagramme détaillé d'une seconde réalisation préférée du générateur, comprenant quatre sous-générateurs de séquence de caractères pseudo-aléatoire; et
- la Fig. 4 est un bloc-diagramme détaillé d'une troisième réalisation préférée du génératcur, comprenant deux sous-générateurs de séquence de caractères pseudo-aléatoire. Other advantages and features of the invention will appear more clearly on reading the following description of several preferred embodiments of the generator according to the invention with reference to the corresponding appended drawings in which:
FIG. 1 is a schematic block diagram of a pseudo-random character sequence generator according to the invention;
FIG. 2 is a detailed block diagram of a first preferred embodiment of the generator, comprising three pseudo-random character sequence sub-generators;
FIG. 3 is a detailed block diagram of a second preferred embodiment of the generator, comprising four sub-generators of pseudo-random character sequence; and
FIG. 4 is a detailed block diagram of a third preferred embodiment of the generic, comprising two sub-generators of pseudo-random character sequence.

En référence à la Fig. 1 > un générateur selon l'invention comprend de manière générale, N sous-générateurs de séquence de caractères pseudo-aléatoire 11 à 1N, où N est un entier prédéterminé notamment en fonction de la longueur de la séquence pseudo-aléatoire desirée, un circuit logique combinatoire 2, et un circuit d'aiguillage d'horloge 3. With reference to FIG. 1> a generator according to the invention generally comprises N pseudo-random character sequence sub-generators 11 to 1N, where N is a predetermined integer in particular as a function of the length of the pseudo-random sequence desired, a circuit combinational logic 2, and a clock switching circuit 3.

Les sous-générateurs 11 à 1N sont des dispositifs classiques connus par l'homme du métier, tels que des dispositifs de type LFSR (Linear
Feedback Suif t Register) constitués de registres à décalage avec rebouclage de certains étages par des fonctions logiques OU-exclusives et d'un circuit d'initialisation. Le circuit d'initialisation dans un sous-générateur permet d'imposer des états prédéterminés dans les différentes bascules composant le ou les registres à décalage respectifs avant la mise en fonctionnement proprement dite du générateur. Les sous-générateurs 11 à 1N délivrent des sous-séquences de caractères pseudo-aléatoires S1 à SN à des entrées 211 à 21N du circuit logique combinatoire 2, respectivement.Les liaisons transmettant les caractères sortant des sous-générateurs vers les entrées du circuit 2 peuvent être des liaisons à 1 ou plusieurs fils parallèles selon que les caractères sont des bits ou des mots à plusieurs bits en parallèle. Les caractères des sous-séquences sont transférés par les sous-générateurs li à 1N vers les entrées 211 à 21N sous la commande d'un signal impulsionnel d'horloge H applique à des entrées d'horloge 111 à llN des sous-générateurs 11 à 1N à travers le circuit d'aiguillage 3.The sub-generators 11 to 1N are conventional devices known to those skilled in the art, such as LFSR type devices (Linear
Feedback Suif t Register) consisting of shift registers with loopback of certain stages by OR-exclusive logic functions and an initialization circuit. The initialization circuit in a sub-generator makes it possible to impose predetermined states in the different flip-flops composing the respective shift register (s) before the actual operation of the generator. The sub-generators 11 to 1N deliver sub-sequences of pseudo-random characters S1 to SN at inputs 211 to 21N of the combinational logic circuit 2, respectively. The links transmitting the characters leaving the sub-generators to the inputs of the circuit 2 can be links with 1 or more parallel threads depending on whether the characters are bits or words with several bits in parallel. The characters of the subsequences are transferred by the sub-generators li to 1N to the inputs 211 to 21N under the control of a clock pulse signal H applied to the clock inputs 111 to 11N of the sub-generators 11 to 1N through the switching circuit 3.

Le circuit logique combinatoire 2 délivre une séquence de caractères pseudo-aléatoire de grande longueur SS et L signaux logiques de commande d'aiguillage C1 à CL > où L est un entier au maximum égal à
N. A un instant quelconque t, le caractère de la séquence SS et l'état de chacun des signaux C1 à CN délivrés par le circuit 2 sont déterminés dans le circuit 2 en fonction des caractères appliqués aux entrées 211 à 21N à ce même instant t, par des combinaisons logiques de ces caractères.The combinational logic circuit 2 delivers a pseudo-random character sequence of great length SS and L logic switching control signals C1 to CL> where L is an integer at most equal to
N. At any time t, the character of the sequence SS and the state of each of the signals C1 to CN delivered by the circuit 2 are determined in the circuit 2 as a function of the characters applied to the inputs 211 to 21N at this same time. t, by logical combinations of these characters.

Les signaux C1 à CL sont fournis à des entrées de commande du circuit d'aiguillage d'horloge 3 et commandent l'aiguillage du signal d'horloge H vers les entrées il1 à llN des sous-générateurs 1 à 1N. The signals C1 to CL are supplied to control inputs of the clock switching circuit 3 and control the switching of the clock signal H to the inputs Il1 to 11N of the sub-generators 1 to 1N.

Ainsi à chaque instant, la modification de l'état interne d'un sous-générateur quelconque 1 parmi les N sous-générateurs 1 1 à 1N ou le
n blocage à l'état interne de ce sous-générateur précédant ledit instant, et par suite le transfert d'un nouveau caractère ou du caractère sortant précédant ledit instant parce générateur aux entrées correspondantes du circuit 2, sont commandés en fonction des caractères sortants appliqués à cet instant aux entrées 211 à 21N du circuit logique combinatoire 2. Thus at each instant, the modification of the internal state of any sub-generator 1 among the N sub-generators 1 1 to 1N or the
n blocking in the internal state of this sub-generator preceding said instant, and therefore the transfer of a new character or of the outgoing character preceding said generator time to the corresponding inputs of the circuit 2, are controlled according to the outgoing characters applied at this time at the inputs 211 to 21N of the combinational logic circuit 2.

De nombreuses réalisations du générateur selon l'invention sont possibles. Le nombre de ces réalisations n'est pas limité du fait que l'homme du métier peut combiner autant de sous-générateurs 1 à 1N qu'il le désire et concevoir différents circuits 2 et 3 afin de commander l'évolution de l'état interne de chacun des sous-générateurs. Many embodiments of the generator according to the invention are possible. The number of these embodiments is not limited because the skilled person can combine as many sub-generators 1 to 1N as he wants and design different circuits 2 and 3 to control the evolution of the state internal of each of the sub-generators.

Des première et seconde réalisations préférées du générateur selon l'invention, décrites ci-dessous, en référence respectivement aux Figs. First and second preferred embodiments of the generator according to the invention, described below, with reference to FIGS.

2 et 3, ont une structure particulière comprenant un premier sous-générateur évoluant librement, indépendamment des autres, sous la commande directe du signal d'horloge H et de seconds sous-générateurs asservis au premier. Un avantage de cette structure consiste en la suppression de tout risque de blocage du générateur par inactivation simultanée de tous les sous-générateurs.2 and 3, have a particular structure comprising a first sub-generator freely moving, independently of the others, under the direct control of the clock signal H and second sub-generators slaved to the first. An advantage of this structure is the elimination of any risk of generator blocking by simultaneous inactivation of all sub-generators.

En référence à la Fig. 2, la première réalisation préférée du générateur selon l'invention comprend N = 3 sous-générateurs, à savoir un premier sous-générateur 11 et des seconds sous-générateurs 12 e t 13, un circuit logique combinatoire 2 comprenant une porte OU-exclusif à deux entrées 22 et un inverseur 23, et un circuit d'aiguillage d'horloge 3 comprenant deux portes ET 3 deux entrées 31 et 32. With reference to FIG. 2, the first preferred embodiment of the generator according to the invention comprises N = 3 sub-generators, namely a first sub-generator 11 and second sub-generators 12 and 13, a combinational logic circuit 2 comprising an exclusive-OR gate to two inputs 22 and an inverter 23, and a clock switching circuit 3 comprising two AND gates 3 and two inputs 31 and 32.

Les N = 3 sous-générateurs 11 a 13 sont de type analogue et délivrent des sous-séquences de bits pseudo-aléatoires S1 à S3 respectivement aux entrées 211 à 213 du circuit 2. La porte 22 du circuit 2 a des première et seconde entrées reliées respectivement aux entrées 212 e t 213 pour recevoir les bits des sous-séquences S2 et S3 délivrées par les sous-générateurs 12 et 13. Une sortie de la porte 22 délivre une séquence de caractères pseudo-aléatoire SS dont chaque caractère est composé d'un unique bit ou, le cas échéant, d'un goupe de bits successifs. The N = 3 sub-generators 11 to 13 are of similar type and deliver pseudo-random bit subsequences S1 to S3 respectively to the inputs 211 to 213 of the circuit 2. The gate 22 of the circuit 2 has first and second inputs connected respectively to the inputs 212 and 213 for receiving the bits of the subsequences S2 and S3 delivered by the sub-generators 12 and 13. An output of the gate 22 delivers a pseudo-random character sequence SS whose each character is composed of a single bit or, where appropriate, a group of successive bits.

Des signaux de commande d'aiguillage C1 e t C2 sont produits à partir des bits de la sous-séquence S1 délivrés par le premier sous-générateur 1 1 à l'entrée 211 du circuit 2. Le signal C2 est constitué par la séquence de bit S1. Le signal C2 est fourni par une sortie de l'inverseur 23 ayant une entrée reliée directement à l'entrée 211 du circuit 2. Les signaux C1 et C2 sont complémentaires, C1 = C2. Switching control signals C1 and C2 are produced from the bits of the subsequence S1 delivered by the first sub-generator 1 1 to the input 211 of the circuit 2. The signal C2 is constituted by the bit sequence S1. The signal C2 is provided by an output of the inverter 23 having an input connected directly to the input 211 of the circuit 2. The signals C1 and C2 are complementary, C1 = C2.

Les signaux C1 et C2 sont appliqués respectivement à des premières entrées des portes ET 31 et 32 du circuit d'aiguillage d'horloge 3. Des secondes entrées des portes 31 et 32 reçoivent le signal d'horloge H. The signals C1 and C2 are respectively applied to first inputs of the AND gates 31 and 32 of the clock switching circuit 3. Second inputs of the gates 31 and 32 receive the clock signal H.

Des sorties des portes 31 et 32 sont respectivement reliées aux entrées d'horloge 112 et 113 des sous-générateurs 12 et 1 L'entrée d'horloge 11 du premier sous-générateur 11 reçoit directement le signal d'horloge
H.Outputs from the gates 31 and 32 are respectively connected to the clock inputs 112 and 113 of the sub-generators 12 and 1. The clock input 11 of the first sub-generator 11 receives the clock signal directly.
H.

Dans cette première réalisation préférée décrite ci-dessus, du fait de la complémentarité des signaux de commande C1 et C2, les sous-générateurs 12 et 13 sont activés alternativement par le sous-générateur 11. In this first preferred embodiment described above, because of the complementarity of the control signals C1 and C2, the sub-generators 12 and 13 are alternately activated by the sub-generator 11.

En référence à la Fig. 3, la seconde réalisation préférée du générateur selon l'invention comprend N = 4 sous-générateurs, à savoir un premier sous-générateur 1 1 et des seconds sous-générateurs 12, 13 et 14, un circuit logique combinatoire 2a comprenant une porte OU-exclusif à trois entrées 22a trois portes OU à deux entrées 23a > 24a et 25a et trois inverseurs 26a, 27a et 28a, et un circuit d'aiguillage d'horloge 3a comprenant trois portes ET à deux entrées 31a, 32a et 33a. With reference to FIG. 3, the second preferred embodiment of the generator according to the invention comprises N = 4 sub-generators, namely a first sub-generator 1 1 and second sub-generators 12, 13 and 14, a combinational logic circuit 2 a comprising an OR gate -exclusive system with three inputs 22a three gates OR two inputs 23a> 24a and 25a and three inverters 26a, 27a and 28a, and a clock switching circuit 3a comprising three AND gates with two inputs 31a, 32a and 33a.

Le premier sous-générateur 11 reçoit directement le signal d'horloge H à l'entrée 111 et délivre en parallèle deux sous-séquences de caractères pseudo-aléatoires S1 et S1'. Une paire de caractères appartenant aux deux sous-séquences est délivrée en parallèle par le sous-générateur 11 en réponse à chaque implusion du signal H. Par exemple, une paire de caractères est composée de deux bits fournis respectivement par des première et seconde sorties du sous-générateur li lorsque celui-ci est constitué d'un dispositif de type LFSR comprenant une pluralité d'étages de 1 bit en cascade, les première et seconde sorties étant celles de deux étages prédéterminés. Les seconds sous-générateurs 12 à 14 délivrent des sous-séquences de bits pseudo aléatoires S2 à S4, respectivement aux entrées 212 à 214 du circuit 2a. The first sub-generator 11 directly receives the clock signal H at the input 111 and delivers in parallel two sub-sequences of pseudo-random characters S1 and S1 '. A pair of characters belonging to the two subsequences is delivered in parallel by the sub-generator 11 in response to each implusion of the signal H. For example, a pair of characters is composed of two bits respectively provided by first and second outputs of the sub-generator li when it consists of an LFSR type device comprising a plurality of stages of 1 bit in cascade, the first and second outputs being those of two predetermined stages. The second sub-generators 12 to 14 deliver sub-sequences of pseudo random bits S2 to S4, respectively to the inputs 212 to 214 of the circuit 2a.

La première sortie du sous-générateur 1 est reliée, à travers l'entrée 211 du circuit 2 > directement à des premières entrées des portes 23a et 25a et à travers l'inverseur 26a à une première entrée de la porte 24a. La seconde entrée du sous-générateur 11 est reliées travers une entrée 211 du circuit 2, directement à une seconde entrée de la porte 25a et à travers les inverseurs 27a ct 28a à des secondes entrées des portes 23a et 24a, respectivement. Les portes 23a à 25a fournissent respectivement des signaux de commande C1-à C3. Les signaux
C1 à C3 changent d'état en réponse à chaque nouvelle paire de caractères délivrés par les sorties du sous-générateur 11, c'est à dire à chaque impulsion d'horloge du signal H.Les signaux C1 à C3 sont tels qu'au moins deux d'entre eux sont à l'état "1".The first output of the sub-generator 1 is connected through the input 211 of the circuit 2> directly to the first inputs of the gates 23a and 25a and through the inverter 26a to a first input of the gate 24a. The second input of the sub-generator 11 is connected through an input 211 of the circuit 2, directly to a second input of the gate 25a and through the inverters 27a and 28a to second inputs of the gates 23a and 24a, respectively. The gates 23a to 25a respectively provide control signals C1-C3. Signals
C1 to C3 change state in response to each new pair of characters delivered by the outputs of the sub-generator 11, that is to say at each clock pulse of the signal H.C1 to C3 signals are such that at least two of them are in state "1".

Les entrées 212, 213 et 214 du circuit 2 sont reliées respectivement à des première, seconde et troisième entrée de la porte
OU-exclusif 22a. La porte 22a recoit ainsi à ces entrées les sous-séquences S2, S3 et S4 établies par les sous-générateurs 12, 13 et 14. Une sortie de la porte 22a fournit la séquence SS. Inputs 212, 213 and 214 of circuit 2 are respectively connected to first, second and third inputs of the gate
Exclusive OR 22a. The gate 22a thus receives at these inputs the subsequences S2, S3 and S4 established by the sub-generators 12, 13 and 14. An output of the gate 22a provides the SS sequence.

Les signaux C1 à C3 dans cette seconde réalisation sont respectivement appliqués à des premières entrées des portes 31a à 33a. The signals C1 to C3 in this second embodiment are respectively applied to first inputs of the doors 31a to 33a.

Des secondes entrées des portes 31a è 33a reçoivent le signal d'horloge
H. Des sorties des portes 31a à 33a sont respectivement reliées aux entrées d'horloge 112 à 114 des sous-générateurs 12 à 14. A chaque impulsion d'horloge du signal H, deux au moins des portes 31a à 33a sont simultanément ouvertes par les signaux C1 à C3 et délivrent le signal H aux entrées des sous-générateurs correspondants 1 < à 14. Ainsi, à chaque impulsion d'horloge deux au moins des sous-générateurs 12 à 14 produisent et présentent en sortie des nouveaux caractères.Second inputs of the doors 31a and 33a receive the clock signal
H. Outputs from the doors 31a to 33a are respectively connected to the clock inputs 112 to 114 of the sub-generators 12 to 14. At each clock pulse of the signal H, at least two of the doors 31a to 33a are simultaneously open by the signals C1 to C3 and deliver the signal H to the inputs of the corresponding sub-generators 1 <to 14. Thus, at each clock pulse at least two sub-generators 12 to 14 produce and output new characters.

En référence à la Fig. 4, une troisième réalisation préférée d'un générateur selon l'invention comprend N=2 sous-générateurs 11 et 12, un circuit logique combinatoire 2a comprenant deux portes OU-exclusif à deux entrées chacune 22b et 23b et un inverseur 24b, et un circuit d'aiguillage d'horloge 3 comprenant deux portes ET à deux entrées 31b et 32b. With reference to FIG. 4, a third preferred embodiment of a generator according to the invention comprises N = 2 sub-generators 11 and 12, a combinational logic circuit 2a comprising two exclusive-OR gates with two inputs each 22b and 23b and an inverter 24b, and a clock switching circuit 3 comprising two AND gates with two inputs 31b and 32b.

Les sous-générateurs 11 ct 12 sont de type analogue au sous-générateur 11 montré à la Fig. 3; ils délivrent respectivement des- paires de sous-séquences parallèles de caractères pseudo-aléatoires S1, Sl'r et 52 et S2' dans lesquelles chaque caractère est sous la forme d'un bit. Des première et seconde sorties du sous-générateur li délivrent respectivement les première et seconde sous-séquences de caractères S1 et S1' et sont reliées à travers des entrées 211 et 21' 1 du circuit 2 à des premières entrées des portes OU-exclusif 22b et 23b, respectivement. Des première et seconde sorties du sous-générateur 12 délivrent respectivement les première et seconde sous-séquences de caractères S2 et S2' et sont reliées à travers des entrées 211et 21'2 du circuit 2 à des secondes entrées des portes OU-exclusif 22b et 23b, respectivement. Une sortie de la porte 22b fournit une séquence de caractères pseudo-aléatoire SS. Une sortie de la porte 23b fournit un signal de commande C1. Un signal C2 complémentaire au signal C1 est délivré par une sortie de l'inverseur 24b dont une entrée est reliée à la sortie de la porte 23b pour recevoir le signal C1. Les signaux C1 et
C2 sont appliqués à des premières entrées des portes ET 31b et 32b, respectivement. Des secondes entrées des portes 31b et 32b reçoivent le signal d'horloge H. Des sorties des portes 31b et 32b sont reliées aux entrées des sous-générateurs 11 et 12 et y appliquent le signal H sous la commande ses signaux C1 et C2, respectivement. Les signaux C1 et C2 étant complémentaires, aucun blocage n'est possible dans ce générateur et les sous-générateurs 1 1 et 12 sont activés slternativement. The sub-generators 11 and 12 are of the same type as the sub-generator 11 shown in FIG. 3; they respectively deliver pairs of parallel subsequences of pseudo-random characters S1, S1r and 52 and S2 'in which each character is in the form of a bit. First and second outputs of the sub-generator li respectively deliver the first and second character sub-sequences S1 and S1 'and are connected through inputs 211 and 21' 1 of the circuit 2 to first inputs of the exclusive-OR gates 22b. and 23b, respectively. First and second outputs of the sub-generator 12 respectively deliver the first and second character subsequences S2 and S2 'and are connected through inputs 211 and 21'2 of the circuit 2 to second inputs of the exclusive-OR gates 22b and 23b, respectively. An output of the gate 22b provides a pseudo-random character sequence SS. An output of the gate 23b provides a control signal C1. A signal C2 complementary to the signal C1 is delivered by an output of the inverter 24b, an input of which is connected to the output of the gate 23b to receive the signal C1. C1 and
C2 are applied to first inputs of AND gates 31b and 32b, respectively. Second inputs of the gates 31b and 32b receive the clock signal H. Outputs of the gates 31b and 32b are connected to the inputs of the sub-generators 11 and 12 and apply thereto the signal H under the control of its signals C1 and C2, respectively . The signals C1 and C2 being complementary, no blocking is possible in this generator and the sub-generators 1 1 and 12 are activated alternately.

Claims

1 - Device for generating a sequence of pseudo-random characters of great length, characterized in that it comprises

N means (11 to 1N) for respectively producing N sub-sequences of pseudo-random characters (S1 to SN), where N is a predetermined integer, producing and outputting each of the characters of a subsequence (Sn) in each (1n) means for generating being controlled by a respective clock signal (11,),

first logic means (2, 3) for establishing N clock signals (111 to 11) for respectively the N means to produce, as a function of characters output by the means for producing (11 to 1N) and as a function of a predetermined clock signal received by the device, and

second logic means (22; 22a; 22b) for successively setting each of the characters of said long pseudo-random character sequence by logical combination of characters successively provided and / or simultaneously output by said means for generating (11 to 1N ).

2 - Device according to claim 1, characterized in that at least one of said N means for producing (11 to 1N is controlled directly by the predetermined clock signal (H, 111), and in that the first logic means (2,3; 2a> 3a)> N1 clock signals at most (112,113; 112 to 114) controlling the remaining N-1 means to produce (12,13; 12 to 14) are established only according to the predetermined clock signal (H) and characters provided successively and / or simultaneously, by said means for producing (li) controlled directly by the predetermined clock signal.

3 - Device according to claim 2, characterized in that each pulse of the clock signal (H) at least two of said Nl means to produce remaining (12,13 and 14) produce and output new characters from -sequence.

4 - Device according to claim 1, characterized in that it comprises N = 2 means for producing (11 and 12) controlled by complementary clock signals.

5 - Device according to any one of claims 1 to 4, characterized in that the characters of the pseudo-random character sequence of great length are one-bit characters.

6 - Device according to claim 5, characterized in that said second logic means (2) successively establish each character of the pscudo-random character sequence of great length by logical combination of exclusive-OR type between the characters provided successively and / or simultaneously output by said means for producing (11 to 1N).