FR2607956A1 - Method of testing integrated memories and memories for implementing the method - Google Patents
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Abstract
Description
PROCEDE DE TEST DES MEMOIRES INTEGREES
ET
MEMOIRES POUR LA MISE EN OEUVRE DU PROCEDE
La présente invention concerne le domaine des mémoires réalisées en circuits intégrés sur des puces semiconductrices.INTEGRATED MEMORIES TEST PROCEDURE
AND
MEMORIES FOR THE IMPLEMENTATION OF THE PROCESS
The present invention relates to the field of memories produced in integrated circuits on semiconductor chips.
Elle concerne plus particulièrement un procédé de test de ces mémoires ainsi qu'une modification de la structure des mémoires permettant la mise en oeuvre du procédé de test.It relates more particularly to a method of testing these memories as well as a modification of the structure of the memories allowing the implementation of the test method.
Selon le procédé de fabrication habituel, un grand nombre de mémoires en circuits intégrés est réalisé sur une même tranche d'un matériau semiconduc#teur. Les techniques de fabrication utilisées n'ont pas une fiabilité parfaite. Or un seul défaut sur la surface d'une puce peut suffire à mettre au rebut le circuit, car il ne remplit plus la fonction prescrite au départ. According to the usual manufacturing process, a large number of memories in integrated circuits is produced on the same wafer of a semiconductor material. The manufacturing techniques used do not have perfect reliability. However, a single fault on the surface of a chip can be enough to discard the circuit, since it no longer fulfills the function prescribed at the start.
Aussi, pour éviter d'augmenter le coût de fabrication des mémoires, on réalise dès le départ, c'est à dire avant découpage de la tranche semiconductrice en circuits individuels, le maximum de tests permettant de contrôler le fonctionnement des circuits. Les circuits défectueux sont alors mis directement au rebut au moment du découpage. Also, in order to avoid increasing the cost of manufacturing the memories, the maximum number of tests allowing the operation of the circuits to be checked is carried out from the start, that is to say before cutting the semiconductor wafer into individual circuits. Defective circuits are then discarded directly at the time of cutting.
Ces tests sont en géneral réalisés à l'aide d'une machine de test qui permet d'appliquer mécaniquement un certain nombre de pointes conductrices sur des plages de contact de la mémoire à tester. La machine de test exécute ensuite un programme de test consistant à appliquer différents états logiques ou tensions ou courants sur certaines pointes et à mesurer sur d'autres pointes les états logiques ou tensions ou courants résultants de manière à vérifier le bon fonctionnement du circuit
Différents programmes de test peuvent être utilisés suivant le niveau de sélection souhaité. Toutefois, la durée de ces programmes est fonction de ce niveau et est proportionnelle à la capacité des mémoires à tester.Trois cas se présentent habituellement, à savoir:
-le test T1 qui teste uniquement la fonctionnalité cellule par cellule et dont la durée est égale à aN (N étant la capacité mémoire); -
-le test T2 qui teste outre la fonctionnalité cellule par cellule, un certain nombre d'autres paramètres tels que la vitesse, la consommation en courant, les interactions cellules à cellules, etc. et dont la durée est égale à aN3/2;
-le test T3 plus sélectif que le test T2, et dont la durée est égale à aN2.These tests are generally carried out using a test machine which makes it possible to mechanically apply a certain number of conductive tips to contact pads of the memory to be tested. The test machine then executes a test program consisting in applying different logic states or voltages or currents on certain tips and in measuring on other tips the resulting logic states or voltages or currents so as to verify the correct functioning of the circuit.
Different test programs can be used depending on the level of selection desired. However, the duration of these programs depends on this level and is proportional to the capacity of the memories to be tested. There are usually three cases, namely:
the T1 test which tests only the functionality cell by cell and the duration of which is equal to aN (N being the memory capacity); -
- the T2 test which tests, in addition to the cell-by-cell functionality, a certain number of other parameters such as speed, current consumption, cell-to-cell interactions, etc. and whose duration is equal to aN3 / 2;
-the T3 test more selective than the T2 test, and whose duration is equal to aN2.
En fait, les programmes de test les plus couramment
N3#2 utilisés sont les programmes en 3/2 Toutefois, lorsque la capacité mémoire devient très importante, par exemple de 64 kilobits ou plus, alors la durée du test devient prohibitive et en conséquence son coût trop élevé.In fact, the most commonly used test programs
N3 # 2 used are 3/2 programs However, when the memory capacity becomes very large, for example 64 kilobits or more, then the duration of the test becomes prohibitive and consequently its cost too high.
La présente invention a pour but de remédier à ces inconvénients en proposant un nouveau procédé de test utilisant les circuits de la mémoire ainsi qu'une nouvelle structure de mémoire pour la mise en oeuvre du procédé. The object of the present invention is to remedy these drawbacks by proposing a new test method using the memory circuits as well as a new memory structure for implementing the method.
La présente invention a pour objet un procédé de test d'une mémoire en circuit intégré comportant une zone-mémoire divisée en plusieurs secteurs-mémoire, chaque secteur étant relié à un circuit d'écriture-lecture, les différents circuits d'écriture-lecture étant connectés à un circuit d'entrée-sortie commun par l'intermédiaire d'un circuit de multiplexage, caractérisé par les étapes suivantes:
-durant un mode test, on démultiplexe les circuits d'écriture-lecture,
-on écrit alors simultanément dans plusieurs secteursmémoire,en fonction du test choisi,
-puis, on lit les informations enregistrées dans les secteurs-mémoire , les informations issues des différents secteurs-mémoire étant comparées de manière à sortir un signal d'erreur en cas de mauvais fonctionnement de la mémoire.The subject of the present invention is a method for testing an integrated circuit memory comprising a memory area divided into several memory sectors, each sector being connected to a write-read circuit, the various write-read circuits being connected to a common input-output circuit via a multiplexing circuit, characterized by the following steps:
-during a test mode, the write-read circuits are demultiplexed,
-We then write simultaneously in several memory sectors, depending on the test chosen,
-then, we read the information recorded in the memory sectors, the information from the different memory sectors being compared so as to output an error signal in the event of a malfunction of the memory.
Pour améliorer la fiabilité, on peut réaliser des comparaisons successives. Par exemple, il est possible de comparer tous les secteurs ensembles ou de les comparer deux par deux puis éventuellement de comparer à nouveau deux par deux les résultats des premières comparaisons et de recommencer les opérations. To improve reliability, successive comparisons can be made. For example, it is possible to compare all the sectors together or to compare them two by two then possibly to compare again two by two the results of the first comparisons and to start again the operations.
La comparaison peut être , par exemple, une détection de coincidence ou de non-coïncidence suivant le mode test utilisé. The comparison can be, for example, a detection of coincidence or non-coincidence depending on the test mode used.
Avec le procédé conforme à la présente invention, la mémoire présente donc une réduction de capacité apparente égale au nombre de secteurs testés simultanément. Il en résulte donc une diminution importante de la durée du test
La présente invention concerne aussi une mémoire pour la mise en oeuvre du procédé comportant une zone mémoire divisée en plusieurs secteurs-mémoire, chaque secteur étant relié à un circuit d'écriture-lecture, les différents ~ circuits d'écriture-lecture étant connectés à un circuit d'entrée-sortie commun par l'intermédiaire d'un circuit de multiplexage, caractérisée en ce que les circuits d'écriture-lecture sont connectés à au moins un circuit de comparaison et en ce que le circuit de multiplexage reçoit un signal de test inhibant son fonctionnement.With the method according to the present invention, the memory therefore exhibits a reduction in apparent capacity equal to the number of sectors tested simultaneously. This therefore results in a significant reduction in the duration of the test.
The present invention also relates to a memory for implementing the method comprising a memory area divided into several memory sectors, each sector being connected to a write-read circuit, the various ~ write-read circuits being connected to a common input-output circuit via a multiplexing circuit, characterized in that the write-read circuits are connected to at least one comparison circuit and in that the multiplexing circuit receives a signal test inhibiting its operation.
D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description d'un mode de réalisation faite ci-après avec référence aux dessins ci-annexés dans lesquels:
-la figure 1 est un schéma synoptique succinct d'une mémoire à laquelle peut s'appliquer la présente invention,
-la figure 2 est un schéma synoptique succinct d'une mémoire munie d'un circuit de comparaison pour la mise en oeuvre de la présente invention et,
-la figure 3 est un autre mode de réalisation d'un circuit de comparaison.Other characteristics and advantages of the present invention will appear on reading the description of an embodiment given below with reference to the attached drawings in which:
FIG. 1 is a brief block diagram of a memory to which the present invention can be applied,
FIG. 2 is a brief block diagram of a memory provided with a comparison circuit for implementing the present invention and,
FIG. 3 is another embodiment of a comparison circuit.
Sur la figure 1, on a représenté, sous forme d'un schéma synoptique, une mémoire ainsi que certains de ses circuits annexes. Dans le cadre de la présente invention, la mémoire 1 peut être une mémoire RAM, une mémoire EPROM, une mémoire
EEPROM ou similaire
Dans le mode de réalisation représenté, on a choisi à titre d'exemple une mémoire comportant 16 324 points-mémoire agencés sous forme d'une matrice comportant 128 rangées ou lignes et 128 colonnes. On notera que le schéma de la figure 1 illustre une représentation fonctionnelle et non un agencement topologique rèel du circuit intégré @ Les 128 colonnes Y1 à Y128 sont reliées à des sélecteurs de colonne 2.Ainsi, sur la figure 1 on a représenté 8 sélecteurs de colonne qui correspondent en fait chacun à un multiplexeur connecté à 16 colonnes et qui permettent de sélectionner une des 16 colonnes pour une lecture ou écriture en parallèle de plusieurs positions binaires. La mémoire représentée à titre d'exemple comporte des mots de 8 positions binaires ou bits en langue anglaise. D'autre part, les sélecteurs de colonne 2 sont connectés à un décodeur de colonne 3 qui présente 16 sorties et permet ainsi de sélectionner une des 16 colonnes reliées à chaque sélecteur de colonne. De plus, les circuits d'écriture-lecture 6 sont connectés par l'intermédiaire d'un multiplexeur 7 à un circuit d'entrée-sortie commun 8.In Figure 1, there is shown, in the form of a block diagram, a memory and some of its auxiliary circuits. In the context of the present invention, the memory 1 can be a RAM memory, an EPROM memory, a memory
EEPROM or similar
In the embodiment shown, a memory has been chosen by way of example comprising 16,324 memory points arranged in the form of a matrix comprising 128 rows or rows and 128 columns. It will be noted that the diagram in FIG. 1 illustrates a functional representation and not a real topological arrangement of the integrated circuit @ The 128 columns Y1 to Y128 are connected to column selectors 2. Thus, in FIG. 1, 8 selectors have been represented. column which in fact each correspond to a multiplexer connected to 16 columns and which make it possible to select one of the 16 columns for reading or writing in parallel of several binary positions. The memory represented by way of example comprises words of 8 binary positions or bits in the English language. On the other hand, the column selectors 2 are connected to a column decoder 3 which has 16 outputs and thus makes it possible to select one of the 16 columns connected to each column selector. In addition, the write-read circuits 6 are connected via a multiplexer 7 to a common input-output circuit 8.
Par ailleurs, les 128 lignes X1 à X128 sont connectées à un décodeur de ligne 4. Le décodeur de colonne 3 et le décodeur de ligne 4 sont tous deux connectés par l'intermédiaire de circuits tampon non représentés à un compteur d'adresse 5 qui présente 11 sorties AO à A10. Furthermore, the 128 lines X1 to X128 are connected to a line decoder 4. The column decoder 3 and the line decoder 4 are both connected via buffer circuits not shown to an address counter 5 which has 11 outputs AO to A10.
Lorsque l'on doit réaliser des tests avec une mémoire du type décrit ci-dessus, le multiplexeur 7 ne permet d' adresser qu'un secteur à la fois. Il en résulte que les procédures de test sont très longues. Pour remedier à cet inconvénient on a rajouté sur le circuit de la mémoire au moins un circuit de comparaison et un moyen pour inhiber le fonctionnement du multiplexeur en mode test. When tests must be carried out with a memory of the type described above, the multiplexer 7 only makes it possible to address one sector at a time. As a result, the test procedures are very long. To remedy this drawback, at least one comparison circuit and a means for inhibiting the operation of the multiplexer in test mode have been added to the memory circuit.
Un mode de réalisation de ces circuits est représenté sur la figure 2. Dans ce cas, les circuits d'écriture-lecture ont été symbolisés chacun par un amplificateur de lecture L et par un circuit d'écriture E. Chaque amplificateur de lecture L est connecté par l'intermédiaire d'une porte de transfert A à un circuit de sortie HZ commun. De même, chaque circuit d'écriture
E est connecté par l'intermédiaire d'une porte de transfert B à une entrée de donnée D. Les portes de transfert A et B sont controlées par des signaux issus du multiplexeur 7. D'autre part, le multiplexeur reçoit des signaux-adresse ai, aj permettant de selectionner un secteur, les signaux de commande et E et, conformément à la présente invention, au moins un signal de test TO.De plus, les sorties a,b,c,d des amplificateurs de lecture L sont connectés à un circuit de comparaison constitué par un OU exclusif Ol sur la sortie S' duquel on obtient le résultat du test. Le signal de test TO est aussi appliqué comme signal de commande au niveau du OU exclusif. Ainsi, le circuit de comparaison ne fonctionne qu'en mode test. Les portes de transfert A sont connectées au circuit de sortie HZ par l'intermédiaire d'une porte de transfert C controlée par le signal de test TO inversé par l'inverseur I de manière à mettre le circuit HZ en haute impédance lorsque le mode test est mis en oeuvre.An embodiment of these circuits is shown in FIG. 2. In this case, the write-read circuits have each been symbolized by a read amplifier L and by a write circuit E. Each read amplifier L is connected via a transfer gate A to a common HZ output circuit. Likewise, each writing circuit
E is connected via a transfer gate B to a data input D. The transfer doors A and B are controlled by signals from the multiplexer 7. On the other hand, the multiplexer receives address signals ai, aj for selecting a sector, the control signals and E and, in accordance with the present invention, at least one test signal TO. In addition, the outputs a, b, c, d of the sense amplifiers L are connected to a comparison circuit constituted by an exclusive OR Ol on the output S 'from which the result of the test is obtained. The test signal TO is also applied as a control signal at the level of the exclusive OR. Thus, the comparison circuit only works in test mode. The transfer doors A are connected to the output circuit HZ via a transfer door C controlled by the test signal TO inverted by the inverter I so as to put the circuit HZ at high impedance when the test mode is implemented.
Ainsi avec le circuit ci-dessus, lorsque le signal de test
TO est actif, le multiplexeur 7 est inhibé et on peut écrire dans les quatre secteurs-mémoire simultanément; puis on peut lire simultanément les informations écrites en les comparant toutes ensembles dans le circuit de comparaison 01. Si, par exemple, on a rentré des niveaux logiques 1 comme informations de test dans tous les secteurs et - si, à cause d'un défaut, un des secteurs n'a pas enregistré le niveau logique 1, en lecture le circuit de comparaison détectera qu'il nty a pas coincidence et sortira un niveau logique 0 sur la sortie S' correspondant à un signal d'erreur.So with the above circuit, when the test signal
TO is active, the multiplexer 7 is inhibited and it is possible to write to the four memory sectors simultaneously; then we can read the written information simultaneously by comparing them all together in the comparison circuit 01. If, for example, we entered logic levels 1 as test information in all the sectors and - if, because of a fault , one of the sectors has not recorded logic level 1, in reading the comparison circuit will detect that it has no coincidence and will output a logic level 0 on output S 'corresponding to an error signal.
Sur la figure 3, on a représenté un autre mode de réalisation du circuit de comparaison . Pour simplifier la description, on a repris sur cette figure les mêmes références que celles de la figure 2 pour désigner les mêmes éléments. Dans ce cas, la comparaison est éffectuée deux secteurs par deux secteurs. Ainsi, les amplificateurs de lecture Li et L2 sont connectés à un premier circuit de comparaison constitué par exemple par une porte OU exclusif 02 et les amplificateurs de lecture L3 et IA sont connectés à un second circuit de comparaison constitué par la porte OU exclusif 03. Les sorties des deux portes OU exclusif sont envoyées sur les entrées d'une troisième porte OU exclusif 04 donnant sur la sortie S' le signal de comparaison. FIG. 3 shows another embodiment of the comparison circuit. To simplify the description, the same references have been used in this figure as those in FIG. 2 to designate the same elements. In this case, the comparison is made two sectors by two sectors. Thus, the sense amplifiers Li and L2 are connected to a first comparison circuit constituted for example by an exclusive OR gate 02 and the sense amplifiers L3 and IA are connected to a second comparison circuit constituted by the exclusive OR gate 03. The outputs of the two exclusive OR gates are sent to the inputs of a third exclusive OR gate 04 giving the output signal S 'the comparison signal.
Il est évident pour l'homme de l'art d'envisager d'autres circuits de comparaison répondant au procédé de la présente invention. Ces circuits peuvent être plus ou moins sophistiqués suivant la fiabilité ou l'importance des tests que l'on souhaite effectuer sur la mémoire elle-même. It is obvious to a person skilled in the art to envisage other comparison circuits responding to the method of the present invention. These circuits can be more or less sophisticated depending on the reliability or the importance of the tests that one wishes to perform on the memory itself.
D'autre part, plusieurs modes tests peuvent être réalisés en utilisant le procédé de la présente invention avec un seul circuit de comparaison pour tous les tests ou un circuit de comparaison par test. On the other hand, several test modes can be carried out using the method of the present invention with a single comparison circuit for all the tests or a comparison circuit per test.
Avec le circuit ci-dessus qui permet de réaliser sur la mémoire elle-même un certain nombre de tests, on diminue le temps de test de manière significative. Ainsi, dans le cas d'une mémoire de 64 Kilobits dans laquelle 8 secteurs sont programmés en parallèle, on obtient une division du temps de test par 20 si les 8 secteurs sont multiplexés et par 8 si l'on travaille sur 4 secteurs. With the above circuit which makes it possible to carry out a certain number of tests on the memory itself, the test time is significantly reduced. Thus, in the case of a memory of 64 Kilobits in which 8 sectors are programmed in parallel, we obtain a division of the test time by 20 if the 8 sectors are multiplexed and by 8 if we work on 4 sectors.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8617042A FR2607956A1 (en) | 1986-12-05 | 1986-12-05 | Method of testing integrated memories and memories for implementing the method |
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| FR8617042A FR2607956A1 (en) | 1986-12-05 | 1986-12-05 | Method of testing integrated memories and memories for implementing the method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2607956A1 true FR2607956A1 (en) | 1988-06-10 |
Family
ID=9341608
Family Applications (1)
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| FR8617042A Withdrawn FR2607956A1 (en) | 1986-12-05 | 1986-12-05 | Method of testing integrated memories and memories for implementing the method |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2607956A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2712720A1 (en) * | 1993-11-17 | 1995-05-24 | Samsung Electronics Co Ltd | Multibit test circuit for a semiconductor memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0186040A1 (en) * | 1984-12-28 | 1986-07-02 | Siemens Aktiengesellschaft | Integrated semiconductor memory |
-
1986
- 1986-12-05 FR FR8617042A patent/FR2607956A1/en not_active Withdrawn
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|---|---|---|---|
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