FR2580420A1

FR2580420A1 - Decoder with diodes which can be used in particular in a bipolar memory.

Info

Publication number: FR2580420A1
Application number: FR8505703A
Authority: FR
Inventors: Jean-Claude Kwiatkowski; Guy Imbert
Original assignee: Radiotechnique Compelec RTC SA
Current assignee: Radiotechnique Compelec RTC SA
Priority date: 1985-04-16
Filing date: 1985-04-16
Publication date: 1986-10-17
Anticipated expiration: 2005-04-16
Also published as: FR2580420B1

Abstract

The invention relates to a decoder with diodes including a plurality of decoding modules 11... 18. Each module exhibits two states, a high-level selected state and a low-level non-selected state. A transistor T1 mounted in emitter follower mode provides for the output S11... S18 of each module 11... 18. According to the invention, each module 11... 18 has a second transistor T2 mounted in emitter follower mode whose base receives a reference voltage V1 offset from the low level by a quantity such that the voltage overshoots of the low level affecting the non-selected modules during a change of address are in large part eliminated.

Description

"DECODEUR A DIODES NOTAMMENT UTILISABLE DANS UNE MEMOIRE
BIPOLAIRE."DIODE DECODER, PARTICULARLY FOR USE IN A MEMORY
BIPOLAR.

La présente invention a pour objet un décodeur à diodes comprenant une pluralité de modules de décodage comportant chacun plusieurs diodes dont une des électrodes est commune et est reliée d'une part à une source de tension d'alimentation par l'intermédiaire d'au moins une résistance et d'autre part å la base d'un premier transistor monté en émetteur suiveur, et dont l'émetteur constitue une sortie du module, l'autre électrode de chacune des diodes de chaque module étant connectée à une ligne de décodage d'adresse d'une manière qui correspond à une adresse caractéristique de la cellule, chaque module présentant deux états, un état sélectionné dans le cas ou l'adresse reçue par le décodeur correspond à l'adresse caractéristique du module, ceci se traduisant par le blocage de toutes les diodes du module et par un niveau logique dit haut sur les électrodes communes correspondant å l'absence de courant dans sa résistance, et un état non-sélectionné dans le cas contraire, ceci se traduisant par le fait qu'au moins une des diodes des modules est passante et par un niveau logique dit bas sur les électrodes communes, correspondant au passage d'un courant dans ladite résistance. The subject of the present invention is a diode decoder comprising a plurality of decoding modules each comprising several diodes of which one of the electrodes is common and is connected on the one hand to a supply voltage source by means of at least a resistor and on the other hand at the base of a first transistor mounted as a follower emitter, and whose emitter constitutes an output of the module, the other electrode of each of the diodes of each module being connected to a decoding line d address in a manner which corresponds to a characteristic address of the cell, each module having two states, a state selected in the case where the address received by the decoder corresponds to the characteristic address of the module, this being reflected by the blocking of all the diodes of the module and by a logic level called high on the common electrodes corresponding to the absence of current in its resistance, and a non-selected state in the opposite case, this being translated by the fact that at least one of the diodes of the modules is conducting and by a so-called low logic level on the common electrodes, corresponding to the passage of a current through said resistor.

Un tel décodeur est couramment utilisé pour assurer la sélection des lignes dans les mémoires bipolaires. On peut en trouver une description détaillée notamment dans les demandes de brevet européen 18739 et 19988 au nom de FUJITSU. Such a decoder is commonly used to ensure the selection of lines in the bipolar memories. A detailed description can be found in particular in European patent applications 18739 and 19988 in the name of FUJITSU.

La demanderesse a mis en évidence un défaut de ce type de décodage qui apparaît lors du fonctionnement dynamique du circuit et qui est susceptible d'induire plusieurs effets indésirables au niveau des cellules mémoires, à savoir des courants de fuite vers le substrat qui sont transitoirement accrus et des risques d'effacement intempestifs de certaines données de la mémoire. The Applicant has highlighted a defect in this type of decoding which appears during the dynamic operation of the circuit and which is capable of inducing several undesirable effects at the level of the memory cells, namely leakage currents to the substrate which are transiently increased. and risks of inadvertent erasure of certain data from the memory.

Le défaut en question, ainsi qu'il sera montré plus en détail dans la suite de la description, apparat lors d'un changement d'adresse et consiste en une augmentation transitoire de la tension de sortie des cellules de décodage non sélectionnées (niveau logique bas). The fault in question, as will be shown in more detail in the following description, appears during a change of address and consists of a transient increase in the output voltage of the unselected decoding cells (logic level low).

L'invention se propose de remédier, au moins dans une large mesure, à ce défaut. The invention proposes to remedy, at least to a large extent, this defect.

Dans ce but, le décodeur selon l'invention est caractérisé en ce que chaque module comporte un deuxième transistor monté en émetteur suiveur, dont l'émetteur est connecté à l'émetteur du premier transistor et dont la base reçoit une tension de référence comprise entre le niveau bas et le niveau haut et décalée du niveau bas d'une quantité telle que les rebondissements transitoires de la tension dudit niveau bas pouvant intervenir au niveau des modules -non sélectionnés lors d'un changement d'adresse soient au moins en grande partie éliminés. For this purpose, the decoder according to the invention is characterized in that each module comprises a second transistor mounted as a follower emitter, the emitter of which is connected to the emitter of the first transistor and the base of which receives a reference voltage between the low level and the high level and shifted from the low level by a quantity such that the transient twists of the voltage of said low level which can occur at the level of the modules - not selected during a change of address are at least largely eliminated.

Selon un mode de réalisation convenant particulièrement au cas où le décodeur est un décodeur de lignes d'une mémoire, c'est-à-dire qu'il doit fournir un courant relativement impor- tant dans son état sélectionné, le premier et le deuxième transistor forment le premier étage d'un montage Darlington présen- tant un troisième transistor dont la base est connectée à l'émetteur des premier et deuxième transistors et dont l'émetteur constitue la sortie du module. Le troisième transistor peut avantageusement présenter une résistance disposée entre son émetteur et sa base, destinée de manière connue à faire travailler son premier étage à un courant constant supérieur au courant de base du troisième transistor. According to an embodiment particularly suitable for the case where the decoder is a line decoder of a memory, that is to say that it must supply a relatively large current in its selected state, the first and the second transistor form the first stage of a Darlington circuit having a third transistor, the base of which is connected to the emitter of the first and second transistors and whose emitter constitutes the output of the module. The third transistor can advantageously have a resistor arranged between its emitter and its base, intended in known manner to make its first stage work at a constant current greater than the base current of the third transistor.

Dans le cas où le décodeur est un décodeur de lignes d'une mémoire bipolaire, il peut etre avantageusement pourvu d'un circuit de commutation appliquant à la base des deuxièmes transistors une dite tension de référence lorsque la mémoire est en mode lecture et une tension de référence d'écriture égale à ladite valeur du niveau bas sur les électrodes communes lorsque la mémoire est en mode d'écriture. In the case where the decoder is a line decoder of a bipolar memory, it can advantageously be provided with a switching circuit applying to the base of the second transistors a said reference voltage when the memory is in read mode and a voltage write reference equal to said low level value on the common electrodes when the memory is in write mode.

L'invention sera mieux comprise à la lecture de le des cription qui va suivre donnée à titre d'exemple non limitatif, en liaison avec les dessins qui repr6sentent : - la figure 1, un décodeur selon l'art antérieur - la figure 2, l'évolution de la tension au bornes de la rdsis- tance de chaque cellule lors d'une modification d'adresse, dans le schéma de la figure 1, - la figure 3, le positionnement d'un niveau de tension de réfé- rence selon l'invention par rapport aux niveaux de rebondissement précités - la figure 4, un décodeur selon l'invention, - la figure 5, l'évolution de la tension en sortie de chaque cellule lors d'une modification d'adresse, - la figure 6, une variante du décodeur selon l'invention, utilisé comme décodeur de ligne d'une mémoire - la figure 7, les niveaux en sortie du décodeur en mode lecture et en mode écriture. The invention will be better understood on reading the description which follows, given by way of nonlimiting example, in conjunction with the drawings which represent: FIG. 1, a decoder according to the prior art; FIG. 2, the evolution of the voltage across the resistance of each cell during a change of address, in the diagram of Figure 1, - Figure 3, the positioning of a reference voltage level according to the invention with respect to the aforementioned rebound levels - FIG. 4, a decoder according to the invention, - FIG. 5, the evolution of the voltage at the output of each cell during a change of address, - the FIG. 6, a variant of the decoder according to the invention, used as a line decoder of a memory - FIG. 7, the levels at the output of the decoder in read mode and in write mode.

On remarquera que les éléments similaires gardent d'une figure à l'autre les même références. Note that similar elements keep the same references from one figure to another.

La description ci-dessous est réalisée, dans le but de simplifier les explications, en prenant pour exemple un décodeur à 3 bits d'adresse et qui comporte 8 modules à trois diodes. Il est bien entendu que l'invention s'applique à des décodeurs ayant un nombre quelconque de bits d'adresse, par exemple 6 pour un décodeur de lignes d'une mémoire de 4 bits, et dans ce cas autant de modules que de lignes à savoir 64. The description below is made, with the aim of simplifying the explanations, by taking for example a decoder with 3 address bits and which comprises 8 modules with three diodes. It is understood that the invention applies to decoders having any number of address bits, for example 6 for a line decoder of a 4-bit memory, and in this case as many modules as lines namely 64.

Le décodeur de la figure 1 présente des étages d'entrée 21 à 23, des lignes de décodage (Ao, Ai.. .A2) et 8 modules 1 à 8. The decoder of FIG. 1 has input stages 21 to 23, decoding lines (Ao, Ai ... .A2) and 8 modules 1 to 8.

Les lignes de décodage d'adresse sont au nombre de 2 pour chaque adresse et correspondent aux adresses A A1 et A2 et à
leur complémentaire Ag, 1 et A2. De manière connue, les lignes Ao et Ao sont connectées au collecteur de deux transistors à émetteurs couplés, une source de courant I'o étant connectée
auxdits émetteurs, la base du transistor dont le collecteur est
connecté à la ligne Ao recevant la tension Vg, et la base de
l'autre transistor, la tension AO-VBE, VBE étant la tension base émetteur d'un transistor. Il en est de même pour les lignes
A1, A1, et A2, A2.Les adresses Ao A1 et A2 qui peuvent présenter soit un niveau haut H soit un niveau bas B sont introduites à l'entrée respectivement de trois étages d'entrée 21, 22 et 23 où leur niveau est comparé à une tension de référence VO en général choisie équidistante entre les niveaux h et B, en tenant compte du décalage d'une VBE (800 mV environ) introduit par un transistor d'entrée T10 monté en émetteur suiveur.The address decoding lines are 2 in number for each address and correspond to the addresses A A1 and A2 and to
their complementary Ag, 1 and A2. In known manner, the lines Ao and Ao are connected to the collector of two transistors with coupled emitters, a current source I'o being connected
to said emitters, the base of the transistor whose collector is
connected to the line Ao receiving the voltage Vg, and the base of
the other transistor, the voltage AO-VBE, VBE being the base emitter voltage of a transistor. It is the same for the lines
A1, A1, and A2, A2. The addresses Ao A1 and A2 which can have either a high level H or a low level B are introduced at the entrance of three input stages 21, 22 and 23 respectively where their level is compared to a reference voltage VO in general chosen equidistant between the levels h and B, taking into account the offset of a VBE (approximately 800 mV) introduced by an input transistor T10 mounted as a follower emitter.

Les mêmes éléments de chacun des étages d'entrée 21, 22 et 23 ont reçu la m8me référence. Il en est de même pour les modules I à 8. Chaque étage présente donc le transistor T10 dont le collecteur est à la masse, dont la base reçoit le signal d'adresse selon le cas Ag, A1 ou A2 à travers une résistance d'entrée R10 et dont l'émetteur attaque la base d'un transistor T11 dont l'émetteur est connecté à une source de courant 1o et à l'émetteur d'un transistor T12 formant avec le transistor T11 un montage différentiel.La base du transistor T12 reçoit ladite tension de référence VO-. Les collecteurs de transistors T11 et
T12 sont reliés à la masse par des résistances R11 et R12d'dgale valeur, qui définissent le niveau bas de sortie -RllIo = -R12IO de l'étage d'entrée. Les sorties suiveuse des étages d'entrée 21, 22 et 23 à savoir le collecteur des transistors T12 sont reliées respectivement aux lignes de décodage Ag, A1 et A2 par l'intermédiaire de transistors T16 montés en émetteur suiveur alors que les sorties inverseuses, à savoir le collecteur des transistors T11 sont reliées respectivement aux lignes de décodage Ag, A1 et A2 par l'intermédiaire de transistors T15 montés en émetteur suiveur.The same elements of each of the input stages 21, 22 and 23 have been given the same reference. It is the same for modules I to 8. Each stage therefore has the transistor T10 whose collector is grounded, whose base receives the address signal as the case Ag, A1 or A2 through a resistor input R10 and whose emitter attacks the base of a transistor T11 whose emitter is connected to a current source 1o and to the emitter of a transistor T12 forming with the transistor T11 a differential circuit. T12 receives said reference voltage VO-. Transistor collectors T11 and
T12 are connected to ground by resistors R11 and R12d'dgale value, which define the low output level -RllIo = -R12IO of the input stage. The follower outputs of the input stages 21, 22 and 23, namely the collector of the transistors T12, are respectively connected to the decoding lines Ag, A1 and A2 by means of transistors T16 mounted as a follower transmitter while the inverting outputs, at namely the collector of the transistors T11 are connected respectively to the decoding lines Ag, A1 and A2 by means of transistors T15 mounted as a follower transmitter.

Chacun des modules 1 à 8 présente 3 diodes D1, D2 et D3 dont la cathode est reliée à une des lignes de décodage et dont les anodes sont reliées ensembles. La cathode de la diode D1 est connectée selon les modules soit à la ligne Ao soit à la ligne A,, celle de D2 soit à la ligne A1, soit à la ligne A1, et celle de D3 soit à la ligne A2, soit à la ligne A2, les connexions étant réalisées de manière qu'à chaque module corresponde une des 8 adresses possibles. Each of the modules 1 to 8 has 3 diodes D1, D2 and D3, the cathode of which is connected to one of the decoding lines and the anodes of which are connected together. The cathode of diode D1 is connected according to the modules either to line Ao or to line A ,, that of D2 or to line A1, or to line A1, and that of D3 either to line A2, or to line A2, the connections being made so that each module corresponds to one of the 8 possible addresses.

Les anodes des diodes D1 à D3 sont reliées à la masse par l'intermédiaire d'une résistance R1 dont la valeur détermine celle du niveau bas. La sortie de chaque module s'effectue par un transistor T1 monté en émetteur suiveur, qui constitue en général dans le cas d'une mémoire le premier étage d'un
Darlington, et dont la base est connectée à l'anode des diodes
D1 à D3.The anodes of diodes D1 to D3 are connected to ground via a resistor R1, the value of which determines that of the low level. The output of each module is effected by a transistor T1 mounted as a follower emitter, which generally constitutes in the case of a memory the first stage of a
Darlington, and the base of which is connected to the anode of the diodes
D1 to D3.

Considérons par exemple le module 2. Les diodes D1 à D3 sont connectées respectivement aux lignes de décodage Ao, A1 et
A2. Si Ao = B et A1 = A2 = H, les trois diodes D1 à D3 sont bloquées et aucun courant ne circule dans la résistance R1. La sortie du module 2 est à son niveau haut : ceci correspond à un état sélectionné.Consider for example the module 2. The diodes D1 to D3 are connected respectively to the decoding lines Ao, A1 and
A2. If Ao = B and A1 = A2 = H, the three diodes D1 to D3 are blocked and no current flows through the resistor R1. The output of module 2 is at its high level: this corresponds to a selected state.

Pour toute autre adresse, au moins une des diodes D1 à D3 du module 2 est passante et un courant donné I'1= -7r-- traverse la résistance R1. La sortie du module 2 est alors à son niveau bas : ceci correspond à un état non sélectionné. For any other address, at least one of the diodes D1 to D3 of module 2 is conducting and a given current I'1 = -7r-- passes through the resistor R1. The output of module 2 is then at its low level: this corresponds to an unselected state.

Lorsque l'adresse à l'entrée du décodeur est modifiée, un des modules passe de l'état sélectionné à l'état non sélectionné, un autre module passe de l'état non sélectionné à l'état sélectionné, et les autres modules restent dans l'état non sélectionné. Ces transistions sont représentées à la figure 2. Le niveau haut aux bornes des anodes des diodes D1, D2, D3, représentatif de l'état sélectionné est OV. Le niveau bas correspond au passage d'un courant I'1 dans la résistance R1, courant qui traverse au moins une des diodes connectée à une ligne de sélection se trouvant au niveau bas. Il existe donc trois cas de figure suivant qu'une deux ou trois diodes D1, D2, D3 sont traversées par ledit courant I'1.Or, la tension du niveau bas des lignes de sélection est bien déterminée, et la tension aux bornes des diodes augmente de 18 mV quand le courant dans celles-ci est multiplié par deux. Il en résulte que le niveau bas du décodeur pris sur les anodes des diodes D1, D2, D3 est sub-divisé en 3 sous niveaux un premier sous-niveau triple A correspondant aux cas où le courant dans la résistance R1 passe dans une seule diode, un deuxième sous-niveau triple 8 plus bas que le précédent et distant de celui-ci de 18 mV dans les cas où ce courant est partagé entre deux diodes et un sous-niveau simple C plus bas que le précédent est distant de celui-ci de 11 mV dans le cas où ce courant est partagé entre les trois diodes d'où un écart de 29 mV entre les niveaux A et C.Pour des décodeurs plus compliqués comprenant un plus grand nombre de diodes, l'écart entre les sous-niveaux extrémes peut être bien plus important, par exemple de l'ordre de 60 à 80 mV. When the address at the input of the decoder is changed, one of the modules goes from the selected state to the unselected state, another module goes from the unselected state to the selected state, and the other modules remain in the unselected state. These transistions are represented in FIG. 2. The high level at the terminals of the anodes of the diodes D1, D2, D3, representative of the selected state is OV. The low level corresponds to the passage of a current I'1 in the resistor R1, current which passes through at least one of the diodes connected to a selection line being at the low level. There are therefore three cases depending on whether two or three diodes D1, D2, D3 are crossed by said current I'1.Or, the voltage of the low level of the selection lines is well determined, and the voltage across the terminals diodes increase by 18 mV when the current in them is doubled. It follows that the low level of the decoder taken from the anodes of the diodes D1, D2, D3 is sub-divided into 3 sub-levels, a first triple A sub-level corresponding to the cases where the current in the resistor R1 flows in a single diode , a second triple 8 sub-level lower than the previous one and distant from it by 18 mV in cases where this current is shared between two diodes and a simple sub-level C lower than the previous one is distant from this one ci of 11 mV in the case where this current is shared between the three diodes, hence a difference of 29 mV between levels A and C. For more complicated decoders comprising a greater number of diodes, the difference between the sub -extreme levels can be much higher, for example of the order of 60 to 80 mV.

La courbe I de la figure 2 est relative à un module qui passe de l'état sélectionné (OV) à un des sous-niveaux nonsélectionnés, ici C, entre l'instant initial t0 et l'instant t2, lors d'une modification de l'adresse à l'entrée du décodeur. La courbe Il est celle du module qui se sélectionne à partir d'un des sous-niveaux non sélectionnés entre l'instant to et l'instant tl, dans ce cas C également. Les courbes III et IV concernent les modules qui restent non sélectionnés, ceux étant au sous-niveau B passant au sous-niveau A, (courbe III) et réciproquement (courbe IV). The curve I of FIG. 2 relates to a module which passes from the selected state (OV) to one of the non-selected sub-levels, here C, between the initial instant t0 and the instant t2, during a modification from the address to the input of the decoder. The curve II is that of the module which is selected from one of the sub-levels not selected between the instant to and the instant tl, in this case also C. Curves III and IV concern the modules which remain unselected, those being at sub-level B passing to sub-level A (curve III) and vice versa (curve IV).

La demanderesse a constaté que les courbes III et il présentaient transitoirement des rebondissements importants en direction du niveau haut, pouvant atteindre plusieurs centaines de mV, ceci étant vraisemblablement dO à des déséquilibres moments- nés des courants. En effet, le front ascendant (courbe II) est plus rapide que le front descendant (courbe I), ce qui fait qu'une partie du courant dans le module qui se sélectionne n'est transitoirement pas utilisé par le module qui se désélectionne, mais se répartit entre les diodes des autres modules, ou de certains d'entre eux, selon les différents cas possibles de modification d'adresse. The Applicant has observed that curves III and II temporarily show significant twists in the direction of the high level, which can reach several hundred mV, this is probably due to momentary imbalances in the currents. Indeed, the rising edge (curve II) is faster than the falling edge (curve I), which means that part of the current in the module which is selected is not temporarily used by the module which is deselected, but is distributed among the diodes of the other modules, or of some of them, according to the different possible cases of address modification.

L'idée de base de l'invention consiste (voir fig. 3) à fixer une référence de tension V1 constituant un seuil éléminant en sortie du module les rebondissements précités. Cette tension de référence V1 détermine le niveau bas des modules. De ce fait, si on souhaite conserver le même écart que précédemment entre les niveaux haut et bas des modules, il suffit d'augmenter l'é cart entre le niveau haut inchangé (OV) et les niveaux A, B, C d'une quantité voisine de l'amplitude des rebondissements les plus importants. The basic idea of the invention consists (see fig. 3) in setting a voltage reference V1 constituting a threshold which emanates from the module the aforementioned twists. This reference voltage V1 determines the low level of the modules. Therefore, if we want to keep the same difference as above between the high and low levels of the modules, it suffices to increase the gap between the high level unchanged (OV) and levels A, B, C by amount close to the amplitude of the most significant twists.

La figure 4 illustre un mode de réalisation de l'invention concernant la configuration de la figure 1. Chacun des huit modules 11, 12...18 présente un transistor T2 dont la base re çoit ladite tension de référence V19 dont le collecteur -est b la masse et dont l'émetteur est relié b celui du transistor T1 correspondant. Ce montage peut être considéré comme un "OU cAbld", en ce sens que la tension d'émetteur est toujours la plus forte des deux tensions prdsentes sur les bases des transistors T1 et
T2, décalée d'une tension base-émetteur VBE d'un transistor.FIG. 4 illustrates an embodiment of the invention concerning the configuration of FIG. 1. Each of the eight modules 11, 12 ... 18 has a transistor T2, the base of which receives said reference voltage V19, the collector of which is b ground and the emitter of which is connected to that of the corresponding transistor T1. This arrangement can be considered as an "OR cAbld", in the sense that the emitter voltage is always the higher of the two voltages present on the bases of transistors T1 and
T2, offset from a base-emitter voltage VBE of a transistor.

On obtient alors aux sorties 511 à 518 des modules 11 à 18 les courbes X, XI et XII de la figure 5 lors d'un changement d'adresse à l'entrée du décodeur. Le niveau haut est -VgE, cette quantité représentant la chute de tension base-émetteur, d'environ 0,8V, du transistor T1, et le niveau bas est unique et a pour valeur Vl-VBE, -VgE représentant la chute de tension base-émetteur, également d'environ 0,8, du transistor T2. Pour la cellule qui se désélectionne (courbe X), la chute de tension commence à l'instant t0 et s'achève à un instant t" 2 retardé légèrement par des effets capacitifs vis à vis de t'2, t'2 correspondant au passage de la courbe I' (figure 3) par la valeur
V1.Pour la cellule qui se sélectionne (courbe XI), la montée en tension commence à l'instant t'0 correspondant au passage de la courbe II' (figure 3) par la valeur V1 et s'achève à l'instant tl. Pour les autres cellules non sélectionnées, on obtient pour certaines d'entre elles (courbe XII) un léger rebondissement ré- siduel, dans la mesure o, comme représenté à la figure 3, V1 est légèrement inférieur à VM, valeur maximale de tension atteinte lors du rebondissement. Une suppression totale des rebondissements peut bien entendu être obtenue en choisissant Vl ) VM. We then obtain at outputs 511 to 518 of modules 11 to 18 the curves X, XI and XII of FIG. 5 during a change of address at the input of the decoder. The high level is -VgE, this quantity representing the base-emitter voltage drop, of about 0.8V, of the transistor T1, and the low level is unique and has the value Vl-VBE, -VgE representing the voltage drop base-emitter, also about 0.8, of transistor T2. For the cell which is deselected (curve X), the voltage drop begins at time t0 and ends at time t "2 delayed slightly by capacitive effects with respect to t'2, t'2 corresponding to passage of the curve I '(figure 3) by the value
V1.For the cell that is selected (curve XI), the voltage increase begins at time t'0 corresponding to the passage of curve II '(figure 3) with the value V1 and ends at time tl . For the other unselected cells, for some of them (curve XII), a slight residual rebound is obtained, in the measure o, as represented in FIG. 3, V1 is slightly lower than VM, maximum value of voltage reached during the rebound. A total suppression of twists can of course be obtained by choosing Vl) VM.

Selon la figure 6, on a envisagé le cas oti, comme il est connu de la demande de brevet européen 19 988 précitée, on utile lise pour un décodeur de ligne d'une mémoire bipolaire, des ni veaux bas différents en lecture et en écriture, de manière à diminuer en mode lecture l'écart entre le niveau haut et le niveau bas, ce qui permet de gagner en vitesse de lecture.Le module 30 présente à titre d'exemple un Darlington de sortie comprenant les transistors T1 et T4, et en outra, le couplage base-collec- teur du transistor multi-émetteurs T3 est réalisé de manière connue à travers une résistance R'3, la base de T étant reliée à la masse par l'intermédiaire d'une résistance Rss, avec R3 +
R'3 = R1 si on se ramène au cas des figures précédentes. En outre, une résistance R4 de quelques kohms est disposée de manière connue entre l'émetteur et la base de T4 de manière à faire travailler le premier étage de Darlington à un courant supérieur au courant de base de T4.According to FIG. 6, the case oti has been considered, as is known from the aforementioned European patent application 19 988, it is useful to read for a line decoder of a bipolar memory, different low calves in reading and writing , so as to decrease in reading mode the difference between the high level and the low level, which makes it possible to gain in reading speed. The module 30 presents by way of example an output Darlington comprising the transistors T1 and T4, and furthermore, the base-collector coupling of the multi-emitter transistor T3 is carried out in a known manner through a resistor R'3, the base of T being connected to ground via a resistor Rss, with R3 +
R'3 = R1 if we go back to the case of the previous figures. In addition, a resistor R4 of a few k ohms is arranged in a known manner between the emitter and the base of T4 so as to make the first Darlington stage work at a current greater than the base current of T4.

On remarquera que, dans la demande de brevet européen 19988, la modification du niveau bas entre la lecture et l'écriture s'effectue grâce à une diode qui est parcourue par un courant seulement lorsque la mémoire est en mode lecture et qui fournit une partie du courant des diodes D1 à Dg. Cette disposition n'a d'effet qu'en statique et est impropre à traiter le problème des rebondissements qui ont pour origine comme on l'a indiqué plus haut une diminution transitoire du courant dans les diodes D1 à D3. It will be noted that, in European patent application 19988, the modification of the low level between reading and writing is carried out by means of a diode which is traversed by a current only when the memory is in reading mode and which provides a portion the current of diodes D1 to Dg. This arrangement has effect only in static and is unsuitable for dealing with the problem of twists and turns, which have, as indicated above, a transient decrease in current in the diodes D1 to D3.

La tension -V sur la base du transistor T2 a pour valeur -V1 en mode lecture et -V2 en mode écriture avec V2 V1. Pour ce faire un circuit de commutation 40 présente un étage différentiel à deux transistors T17 et T18 couplés par leurs émetteurs connectés à une source de courant I2, et qui reçoit à une entrée constituée par la base du transistor T17 un bit WE qui est au niveau haut H en mode lecture et au niveau bas B en mode écriture et est a son autre entrée constituée par la base du transistor T17 une tension de référence V3 comprise entre B et H et en général choisie égale 8 B + H . Le collecteur de T17 est connecté à la masse et celui de T18 relié à la masse par l'intermédiaire d'une résistance R18.Le collecteur de T18 est également relié à la base d'un transistor Tlg monté en émetteur suiveur, dont le collecteur est à la masse et l'émetteur connecté à la base de chacun des transistors T2 des modules ainsi qu'éventuellement à une source de courant I1 de faible valeur (environ lmA) destinée à compenser les commutations de courants de base des transistors T2. The voltage -V on the base of transistor T2 has the value -V1 in read mode and -V2 in write mode with V2 V1. To do this, a switching circuit 40 has a differential stage with two transistors T17 and T18 coupled by their emitters connected to a current source I2, and which receives at an input constituted by the base of the transistor T17 a WE bit which is at the level high H in read mode and low level B in write mode and is at its other input constituted by the base of transistor T17 a reference voltage V3 between B and H and in general chosen equal 8 B + H. The collector of T17 is connected to ground and that of T18 connected to ground via a resistor R18.The collector of T18 is also connected to the base of a transistor Tlg mounted as a follower emitter, including the collector is grounded and the emitter connected to the base of each of the modules' T2 transistors as well as possibly to a low value current source I1 (around 1mA) intended to compensate for the base current switching of the T2 transistors.

Pour WE = H (mode lecture), le courant I2 passe dans le transistor T17 et on a V = V1 : R18 I3+VBE, la valeur VBE représentant la chute de tension base-émetteur du transistor
T19, et S30 = -V1 -2VBE (fig. 7).For WE = H (read mode), the current I2 passes through the transistor T17 and we have V = V1: R18 I3 + VBE, the value VBE representing the base-emitter voltage drop of the transistor
T19, and S30 = -V1 -2VBE (fig. 7).

Pour WE = B (mode écriture), le courant I2 passe dans le transistor T18 et on a V = V2 = R18 (I2 + I3)+ VBE, et S30 = -V2 - 2VBE. For WE = B (write mode), the current I2 passes through the transistor T18 and we have V = V2 = R18 (I2 + I3) + VBE, and S30 = -V2 - 2VBE.

Par contre, qu' l'on soit en mode lecture ou en mode lecture, le niveau sélectionné a pour valeur S30 = -2VBE. On the other hand, whether one is in reading mode or in reading mode, the selected level has the value S30 = -2VBE.

Claims

1 diode decoder comprising a plurality of decoding modules each comprising several diodes of which one of the electrodes is common and is connected on the one hand to a supply voltage source via at least one resistor, and on the other hand, at the base of a first transistor mounted as a follower emitter, the emitter of which constitutes an output of the module, the other electrode of each of the diodes of each module being connected to an address decoding line in a way which corresponds to a characteristic address of the cell, each module having two states, a state selected in the case where the address received by the decoder corresponds to the characteristic address of the module this resulting in the blocking of all the diodes of the module and by a logic level said high on the common electrodes corresponding to the absence of current in this resistor, and a state not selected in the opposite case, this resulting in the fact that at least one of the diods es of the module is conducting and by a logic level called low on the common electrodes, corresponding to the passage of a current in said resistor characterized in that each module (11, .. 18, 30) comprises a second transistor (T2) mounted as a follower emitter, the emitter of which is connected to the emitter of the first transistor (11) and the base of which receives a reference voltage (V1) comprised between the low level and the high level and offset from the low level by a quantity such that the transient twists of the voltage of said low level which can occur at the level of the modules (11, ... 18, 30> not selected during a change of address are at least largely eliminated.

2. Decoder according to claim 1 characterized in that the first (T1) and the second (T2) transistors form the first stage of a Darlington circuit having a third transistor (T4) whose base is connected to the emitter of the first and second transistors and whose transmitter constitutes the output of the cell.

3. Decoder according to claim 2 characterized in that the third transistor has one. resistor (R4) disposed between its emitter and its base, intended in a known manner to make the first stage of the Darlington work at a constant current greater than the base current of the third transistor.

4 Decoder according to one of the preceding claims caractdrisd in that the diodes of at least one module are constituted by the emitter-base junctions of a multi-emitter transistor (T3) whose base is coupled to the collector.

5. Decoder according to one of the preceding claims and constituting a line decoder of a memory characterized in that it comprises a switching circuit (40) applying to the base of the second transistors (T2) a said reference voltage (V1) when the memory is in read mode and a write reference voltage (V2) equal to said value of the low level when the memory is in write mode.