FR2579343A1

FR2579343A1 - Apparatus and method for using an auxiliary data memory unit in a data processing system including separate program memory and data memory units

Info

Publication number: FR2579343A1
Application number: FR8604298A
Authority: FR
Inventors: Kenneth William Murray
Original assignee: Burr Brown Ltd
Current assignee: Burr Brown Ltd
Priority date: 1986-03-18
Filing date: 1986-03-18
Publication date: 1986-09-26

Abstract

Apparatus and method for increasing the memory capacity of an internal auxiliary data memory unit. The program memory unit 11 and the internal data unit 101 are addressed separately, and special instructions are available for transferring data between these two units; this increase takes the form of an auxiliary data memory unit 12 which is activated when the special instructions are delivered for the transfer of groups of data signals between the program memory unit 11 and the data memory unit 101. Means 16, 17 are provided for identifying the presence of the special instructions, this identification triggering the signals which de-activate the program memory unit 11 and activate the auxiliary data unit 12 so as to transfer groups of data signals between the internal data unit 101 and the auxiliary unit 12. Application especially to data processing units according to the Harvard architecture.

Description

La présente invention a trait en général aux systèmes de traitement de données et plus particulièrement à un procédé et un appareil pour élargir la mémoire disponible pour le stockage de données dans des systè- mes de traitement de données ou d'informatique en général, dans lesquels l'unité de mémoire des données et l'unité de mémoire de programme sont séparées. The present invention relates generally to data processing systems and more particularly to a method and apparatus for expanding the memory available for data storage in data processing or computer systems in general, in which the data memory unit and the program memory unit are separate.

Il est connu de prévoir des unités de traitement de l'information qui comportent des unités de mémoire de programme et des unités de mémoire de données, lesquelles sont séparées entre elles. Cette architecture, que l'on désigne sous le nom d'Architecture de Harvard, procure certaines améliorations de rendement du fait que l'opération de recherche de l'instruction et l'opération d'exécution de l'instruction peuvent être commodément assurées dans une suite de sous-opérationsou d'éxécutions en cascade. It is known to provide information processing units which include program memory units and data memory units, which are separated from each other. This architecture, which is referred to as Harvard Architecture, provides certain performance improvements because the instruction finding operation and the instruction execution operation can be conveniently performed in a series of sub-operations or cascading executions.

Il est également connu dans l'art de prévoir une modification de l'Architecture de Harvard qui ménage un parcours entre l'unité de mémoire des données du système de traitement de l'information et l'unité de mémoire de programme. Des instructions particulières peuvent être ajoutées au jeu d'instructions du système de traitement des données afin de permettre à ce système d'emprunter ce parcours des données. Un exempletype d'un tel système de traitement des données est représenté par le microprocesseur TMS 32010 de Texas Instruments.Dans ce système de traitement de l'information, l'instruction spéciale qui déclenche la lecture de données contenues dans l'unité de mémoire de programme pour les appliquer à l'unité de mémoire des données comporte un lecteur mnémonique
TNLR (lecteur de ligne de base de temps), alors que l'instruction spéciale pour écrire l'information provenant de l'unité de mémoire des données et l'enregistrer dans l'unité de mémoire de programme comporte un scripteur mnémonique TBLW (scripteurde ligne de base de temps).La caractéristique qui consiste à transférer l'information entre l'unité de mémoire des données et l'unité de mémoire de programme s'est révélée particulièrement utile, mais elle a l'inconvénient que les groupes de signaux de données stockées dans l'unité de mémoire de programme, lorsqu'ils sont ajoutés aux groupes de signaux qui constituent le programme du système, sont limités par la capacité de la mémoire de programme, ce qui impose des limites complémentaires aux dimensions et à la souplesse du programme.It is also known in the art to provide a modification of the Harvard Architecture which provides a route between the data memory unit of the information processing system and the program memory unit. Specific instructions can be added to the instruction set of the data processing system in order to allow this system to take this route through the data. An exemplary type of such a data processing system is represented by the microprocessor TMS 32010 from Texas Instruments. In this information processing system, the special instruction which triggers the reading of data contained in the memory unit of program to apply them to the data memory unit includes a mnemonic reader
TNLR (time base line reader), while the special instruction to write the information from the data memory unit and save it in the program memory unit includes a mnemonic writer TBLW (writer timeline) The feature of transferring information between the data memory unit and the program memory unit has been found to be particularly useful, but it has the disadvantage that signal groups of data stored in the program memory unit, when added to the signal groups that make up the system program, are limited by the capacity of the program memory, which imposes additional limits on the dimensions and flexibility of the program.

Il existe par conséquent une demande pour un système de traitement des données qui, tout en étant construit conformément à l'Architecture de
Harvard, puisse exploiter la souplesse d'instructions spéciales pour le transfert de groupes de signaux de données entre l'unité de mémoire de programme et l'unité interne de mémoire des données sans imposer de limites aux dimensions du programme.There is therefore a demand for a data processing system which, while being constructed in accordance with the Architecture of
Harvard, can take advantage of the flexibility of special instructions for transferring groups of data signals between the program memory unit and the internal data memory unit without imposing limits on program dimensions.

Par conséquent, l'un des buts de la présente invention consiste à prévoir un système perfectionné de traitement des données. Therefore, one of the aims of the present invention is to provide an improved data processing system.

Un autre but de la présente invention consiste à prévoir un système perfectionné de traitement des données comportant une Architecture de Harvard de type modifié. Another object of the present invention consists in providing an improved data processing system comprising a Harvard Architecture of modified type.

En outre, la présente invention a pour but de prévoir un espace complémentaire de données dans une unité de traitement des données ayant une Architecture de Harvard modifiée. Furthermore, the present invention aims to provide a complementary data space in a data processing unit having a modified Harvard Architecture.

Par ailleurs, l'invention a pour but de prévoir une mémoire auxiliaire de données que l'on peut utiliser pour transférer des groupes de signaux entre la mémoire de données d'une unité de traitement des données et l'unité auxiliaire de mémoire. Furthermore, the object of the invention is to provide an auxiliary data memory which can be used to transfer groups of signals between the data memory of a data processing unit and the auxiliary memory unit.

Ces différents buts, ainsi que d'autres encore, sont réalisés, suivant la présente invention, grâce à un système de traitement des données dans lequel l'unité interne de mémoire des données et l'unité de mémoire de programme sont utilisées essentiellement de façon distincte, tout en ménageant un parcours des données, sous le controle d'instructions particulières, afin de transférer des données entre les deux unités de mémoire. Une unité auxiliaire de mémoire est ajoutée, cette unité ayant une configuration d'adresses identique à celle de l'unité auxiliaire de mémoire. On décrira ci-après un appareil destiné à activer l'unité auxiliaire de mémoire de données et à mettre au repos l'unité de mémoire de programme lorsque les instructions spéciales ont été identifiées.Ainsi, les groupes supplémentaires de signaux de données stockés dans l'unité auxiliaire de mémoire de données pourront être mis à la disposition de l'unité interne de mémoire de données de l'unité de traitement des donnees. These various aims, as well as others still, are realized, according to the present invention, by virtue of a data processing system in which the internal data memory unit and the program memory unit are used essentially so separate, while providing a data flow, under the control of specific instructions, in order to transfer data between the two memory units. An auxiliary memory unit is added, this unit having an address configuration identical to that of the auxiliary memory unit. An apparatus for activating the auxiliary data memory unit and for quiescing the program memory unit when the special instructions have been identified is described below. Thus, the additional groups of data signals stored in the the auxiliary data memory unit may be made available to the internal data memory unit of the data processing unit.

Ces différentes caractéristiques de l'invention, ainsi que d'autres encore, ressortiront davantage à la lecture de la description ciaprès qui se réfère au dessin annexé, sur lequel
la FIGURE 1 est un schéma synoptique montrant l'appareil auquel la présente invention est appliquée,
La FIGURE 2 est un chronogramme relatif aux différents signaux de l'appareil suivant la présente invention, et
La FIGURE 3 est un chronogramme relatif aux signaux produits dans le système et indiquant le transfert de données.These various characteristics of the invention, as well as others still, will emerge more clearly on reading the description below which refers to the appended drawing, in which
FIGURE 1 is a block diagram showing the apparatus to which the present invention is applied,
FIGURE 2 is a timing diagram relating to the various signals of the apparatus according to the present invention, and
FIGURE 3 is a timing diagram relating to the signals produced in the system and indicating the transfer of data.

Si l'on se réfère tout d'abord à la Figure 1, on voit qu'une unité de traitement de données 10 comportant une unité interne de mémoire de données 101 peut être couplée à un bus des données 15 ainsi qu'à un bus des adresses 14 du système. L'unité de traitement des données 10 applique également un signal d'horloge à une borne d'entrée d'un amplificateur inverseur 27 -ainsi qu'à une borne de base de temps d'un multivibrateur 23 du type D. La borne de sortie de l'amplificateur inverseur 27 est reliée à une borne d'horloge de synchronisation du multivibrateur 22 du type D, ainsi qu'à une borne de base de temps d'un autre multivibrateur 24 du type D.Une porte logique ET 20 reçoit un signal inversé d'autorisation désigné par le sigle COMSEN sur la Figure 1, à une borne inversée de la porte ET 20. Le signal inversé de sortie de la porte ET 20 est appliqué à une borne inversée d'autorisation de l'unité 16 d'identification d'instructions ainsi qu'à une borne inversée d'entrée de l'unité 17 d'identification d'instructions. La borne inversée de sortie de l'unité d'identification d'instructions 16 est reliée à une borne inversée de la porte logique OU 21, tandis qu'une borne inversée de sortie de l'unité d'identification d'instructions 16 et l'unité d'identification d'instructions 17 sont sont reliées toutes deux au bus 15 des données du système.La borne de sortie de la porte logique OU 21 est reliée à la borne D du multivibrateur 22 du type D, tandis que la borne de sortie Q du multivibrateur 22 applique le signal Q1 à la borne D du multivibrateur 23 du type D. La borne inverse de sortie du multivibrateur 22 du type D, désignée en Q1, est reliée à à une première borne d'entrée d'une porte logique ET 26. La borne de sortie du multivibrateur 23 du type D est reliée à une borne D d'un multivibrateur 24 du type D ainsi qu'à une première borne d'entrée d'une porte logique OU 25. Une borne de sortie Q du multivibrateur 23 applique un signal Q3 à une seconde borne d'entrée de la porte logique OU 25, tandis que la la borne inversée de sortie Q du multivibrateur 24 applique un signal Q3 à la mémoire auxiliaire de données 12. Le signal inverse de sortie de la porte logique OU 25 est appliqué à une borne inversée de la porte logique
ET 20 ainsi qu'à une seconde borne d'entrée de la porte logique ET 26.Referring first to FIG. 1, it is seen that a data processing unit 10 comprising an internal data memory unit 101 can be coupled to a data bus 15 as well as to a bus addresses 14 of the system. The data processing unit 10 also applies a clock signal to an input terminal of an inverting amplifier 27 -as well as to a time base terminal of a type D multivibrator 23. output of the inverting amplifier 27 is connected to a synchronization clock terminal of the multivibrator 22 of type D, as well as to a time base terminal of another multivibrator 24 of type D. An AND logic gate 20 receives an inverted authorization signal designated by the acronym COMSEN in FIG. 1, at an inverted terminal of the AND gate 20. The inverted output signal of the AND gate 20 is applied to an inverted authorization terminal of the unit 16 instruction identification as well as a reverse input terminal of the instruction identification unit 17. The inverted output terminal of the instruction identification unit 16 is connected to an inverted terminal of the OR logic gate 21, while an inverted output terminal of the instruction identification unit 16 and 1 instruction identification unit 17 are both connected to the system data bus 15. The output terminal of the OR logic gate 21 is connected to terminal D of the multivibrator 22 of type D, while the terminal of output Q of multivibrator 22 applies the signal Q1 to terminal D of multivibrator 23 of type D. The inverse output terminal of multivibrator 22 of type D, designated in Q1, is connected to a first input terminal of a door AND logic 26. The output terminal of type D multivibrator 23 is connected to a terminal D of a type D multivibrator 24 as well as to a first input terminal of an OR logic gate 25. An output terminal Q of multivibrator 23 applies a signal Q3 to a second input terminal of the OR logic gate 25, while l to the inverted output terminal Q of the multivibrator 24 applies a signal Q3 to the auxiliary data memory 12. The inverse output signal from the logic gate OR 25 is applied to an inverted terminal from the logic gate
AND 20 as well as a second input terminal of the AND logic gate 26.

Un signal inversé de sortie provenant de la porte logique ET 26 est appliqué à l'unité de mémoire de programme 11. L'unité auxiliaire de mémoire de données 12 et l'unité de mémoire de programme 11 sont reliées toutes deux au bus des données 15 ainsi qu'au bus des adresses 14 du système.An inverted output signal from the AND logic gate 26 is applied to the program memory unit 11. The auxiliary data memory unit 12 and the program memory unit 11 are both connected to the data bus 15 as well as to the address bus 14 of the system.

Si l'on se réfère maintenant à la Figure 2, on y voit un chronogramme relatif à trois cycles d'une opération de lecture. Le signal
COMPEN passe à un niveau logique négatif, ce qui active les unités d'identification 16 et 17. En réponse à l'identification d'une instruction appropriée par les unités 16 et 17, le signal de sortie de la porte OU 2f passe à l'état positif. Pendant le cycle de synchronisation suivant, le signal Q1 atteint un niveau logique positif et Q1 se trouve à un niveau enlevé, ce qui empêche l'unité de mémoire de programme de répondre tant au groupe de signaux d'adresses qu'au groupe de signaux du code d'o- opération sur le bus des données.En même temps, pendant le changement de cycle d'horloge qui se produit au milieu de la période, le signal de sortie Q2 du multivibrateur 23 du type D parvient à une valeur logique positive au cours de la transmission intermédiaire de synchronisation et conserve une valeur positive pendant la totalité de l'intervalle de synchronisation. Le signal de sortie du multivibrateur 24 du type D reçoit un signal logique positif pendant la troisième période de synchronisation et conservera une valeur logique négative pendant le restant de l'opération.La sortie de la porte OU inversée 25 atteint un niveau logique négatif pendant la troisième période de synchronisation. la mémoire de programme est mise au repos par le signal de sortie de la porte inverse
ET 26 au cours des second et troisième cycles, tandis que la mémoire auxiliaire des données 12 est activée pendant le troisième cycle de synchronisation.If we now refer to Figure 2, we see a timing diagram relating to three cycles of a read operation. The signal
COMPEN goes to a negative logic level, which activates identification units 16 and 17. In response to the identification of an appropriate instruction by units 16 and 17, the output signal from OR gate 2f goes to l positive state. During the next synchronization cycle, signal Q1 reaches a positive logic level and Q1 is at a removed level, preventing the program memory unit from responding to both the address signal group and the signal group. of the operation code on the data bus. At the same time, during the change of clock cycle which occurs in the middle of the period, the output signal Q2 of the multivibrator 23 of type D reaches a logic value positive during the intermediate synchronization transmission and keeps a positive value during the entire synchronization interval. The output signal of the type D multivibrator 24 receives a positive logic signal during the third synchronization period and will keep a negative logic value for the remainder of the operation. The output of the reverse OR gate 25 reaches a negative logic level during the third synchronization period. program memory is quiesced by the output signal from the reverse gate
AND 26 during the second and third cycles, while the auxiliary data memory 12 is activated during the third synchronization cycle.

Si l'on se reporte à la Figure 3, on y voit : le signal PROG CS qui met au repos le programme de mémoire et le signal DATER CS qui rend active la mémoire des données. Pour faciliter la compréhension, on a représenté les signaux sur la ligne d'adresses ainsi que les signaux sur la ligne des données, relatifs à cette opération, dans le cas d'une opération de lecture
Fonctionnement du mode préféré de réalisation
Ainsi qu'il a été indiqué plus haut, dans une unité de traitement de données qui fait partie d'une Architecture de Harvard, l'unité de mémoire des données et l'unité de mémoire de programme sont séparées. Cette séparation peut améliorer le rendement du système de traitement de données d'une manière bien connue des spécialistes.Si l'on se reporte de nouveau à la Figure 1, on voit que la mémoire de programme 11 et l'unité de mémoire interne des données 101 de l'unité 10 de traitement des données constituent des unités distinctes, l'unité interne de mémoire des données 101 étant reliée au restant de l'unité de traitement des données (ALU) 10 par des bus distincts d'adresses et de données. D'autres connexions électriques sont également prévues, telles que les bus pour signaux de syn chronisation et de contrôle; cependant, pour ce qui concerne la compréhension de la présente invention, il n'est pas nécessaire d'exposer en détail la nature de ces composants auxiliaires de transmission de signaux.Pour pouvoir accroître l'espace ou le domaine de mémoire disponible pour les groupes de signaux de données, l'unité auxiliaire 12 de mémoire de données est reliée au bus d'adresses 14 et au bus des données 15. Pour assurer l'usage de l'instruction spéciale de lecture et de l'instruction spéciale d'écriture, il faut activer l'unité auxiliaire de mémoires de données 12 et rendre inactive l'unité de mémoires de programmes 11 qui est normalement accessible. Pour réaliser cette condition, le bus des données 15 est piloté par une unité 16 d'identification d'instructions et par une unité 17 d'identification d'instructions afin d'identifier l'une ou l'autre des instructions spéciales, à savoir soit l'instruction de lecture, soit l'instruction d'écriture.Une ligne de contrôle reliée à la porte logique ET 20 met en service l'unité auxiliaire de mémoires en actionnant les unités 16 et 17 d'identification des instructions à l'aide d'une porte logique ET 20. Cette ligne de contrôle permet le fonctionnement normal de l'instruction spéciale de lecture et de l'instruction spéciale d'écriture selon la nécessité. Lorsqu'une de ces instructions spéciales est en cours de détection par l'unité de mémoires 11, les unités 16 et 17 d'identification des instructions sont actionnées, de manière à appliquer un signal à travers la porte de l'unité à multivibrateur 22 du type D. Les trois multivibrateurs 22, 23 et 24 du type D fournissent des signaux destinés à rendre inactive l'unité de mémoires de programmes 11 et à activer au contraire l'unité auxiliaire de mémoires de données 12 pendant le troisième cycle d'horloge de l'instruction spéciale.Ainsi, la donnée est transférée entre la mémoire des données de l'unité 10 de traitement des données et l'unité auxiliaire 12 de mémoire des données, mais ne comprend pas l'unité de programme de mémoire dé- signée en 11, comme cela se passerait dans le mode normal de fonctionnement. La porte 20 est rendue inactive pendant le troisième cycle d'horloge de l'instruction spéciale afin d'empêcher un conflit éventuel dans l'accession à l'unité auxiliaire 12 de mémoire des données ou à l'unité 11 de mémoire de programme. Après le troisième cycle d'horloge de l'instruction spéciale, le circuit est rétabli à son état initial et la porte logique 20 peut de nouveau être mise en service afin d'assurer une identification ultérieure d'instructions spéciales de lecture et d'écriture.If we refer to Figure 3, we see: the signal PROG CS which quiesces the memory program and the signal DATER CS which activates the data memory. To make it easier to understand, the signals on the address line and the data line signals relating to this operation have been shown in the case of a read operation.
Operation of the preferred embodiment
As noted above, in a data processing unit which is part of a Harvard Architecture, the data memory unit and the program memory unit are separated. This separation can improve the performance of the data processing system in a manner well known to specialists. Referring again to FIG. 1, it can be seen that the program memory 11 and the internal memory unit of the data 101 of the data processing unit 10 constitute separate units, the internal data memory unit 101 being connected to the remainder of the data processing unit (ALU) 10 by separate buses of addresses and data. Other electrical connections are also provided, such as buses for synchronization and control signals; however, as far as understanding the present invention is concerned, it is not necessary to explain in detail the nature of these auxiliary signal transmission components. To be able to increase the space or the memory area available for groups of data signals, the auxiliary data memory unit 12 is connected to the address bus 14 and to the data bus 15. To ensure the use of the special read instruction and the special write instruction , it is necessary to activate the auxiliary data memory unit 12 and deactivate the program memory unit 11 which is normally accessible. To achieve this condition, the data bus 15 is controlled by an instruction identification unit 16 and by an instruction identification unit 17 in order to identify one or other of the special instructions, namely either the read instruction or the write instruction. A control line connected to the logic gate ET 20 activates the auxiliary memory unit by actuating the units 16 and 17 for identifying the instructions on the using an AND 20 logic gate. This control line allows normal operation of the special read instruction and the special write instruction as required. When one of these special instructions is being detected by the memory unit 11, the instruction identification units 16 and 17 are actuated, so as to apply a signal through the door of the multivibrator unit 22 of type D. The three multivibrators 22, 23 and 24 of type D supply signals intended to deactivate the program memory unit 11 and, on the contrary, activate the auxiliary data memory unit 12 during the third cycle of special instruction clock. Thus, the data is transferred between the data memory of the data processing unit 10 and the auxiliary data memory unit 12, but does not include the memory program program unit. - signed in 11, as would happen in the normal operating mode. Gate 20 is made inactive during the third clock cycle of the special instruction in order to prevent a possible conflict in accessing the auxiliary data memory unit 12 or the program memory unit 11. After the third clock cycle of the special instruction, the circuit is restored to its initial state and the logic gate 20 can again be put into service in order to ensure subsequent identification of special read and write instructions. .

La description qui précède est destinée à illustrer le mode de fonctionnement du mode préféré de réalisation de l'invention sans limiter de quelque façon que ce soit la portée de l'invention. Bien entendu, de nombreuses variantes et modifications pourront venir à l'esprit de tout spécialiste dans l'art sans s'écarter cependant des principes de base de l'invention. The foregoing description is intended to illustrate the mode of operation of the preferred embodiment of the invention without limiting in any way the scope of the invention. Of course, many variants and modifications may come to mind of any specialist in the art without however departing from the basic principles of the invention.

Claims

1. A data processing system, comprising a data memory unit (101), a program memory unit (11) capable of transferring data between said program memory unit (11) and said memory memory unit. data (101) in response to at least one particular instruction, and an auxiliary memory unit (12), this system being characterized in that it comprises devices (16, 17) sensitive to said particular instruction to activate the auxiliary data memory unit (12) and deactivating said program memory unit (11).

2. The data processing system according to Claim f, characterized in that it comprises a device (20) for activating selection means (16, 131 in response to an external signal.

3. The data processing system according to Claim t, characterized in that it comprises devices (22, 23, 24) intended to deactivate the response of the system to a second instruction when a data item is being transferred. between the auxiliary data memory unit (12) and the internal data memory unit (101).

4. Data processing system according to Claim 1, comprising a central processing unit, characterized in that:

a) the data memory unit comprises first storage means (101) for storing groups of signals having a first function in this data processing system;

b) the program memory unit comprises second storage means (11) for storing groups of signals having said first function and a second function in said data processing system;

c) first transfer means (14) for transferring groups of signals between the first storage means (101) and the second storage means (11) in response to first selected conditions;

d) a third storage means (12) in said auxiliary memory unit, having said first function, and

e) second transfer means (15) for transferring groups of signals between the first storage means (101) and the third storage means (12) in response to second selected conditions.

5. Data processing system according to Claim 4, characterized in that the second transfer means (15) comprises devices (16, 17) intended to identify the first of said selected conditions.

6. Data processing system according to Claim 5, characterized in that the second transfer means (15) comprises a device (20) sensitive to a logic signal to activate said identification means (16, 17).

7. Data processing system according to Claim 6, characterized in that the second transfer means (15) comprises devices (22, 23, 24) intended to deactivate said first transfer means (14)

8. Data processing system according to Claim 7, characterized in that the second transfer means (15) makes said identification devices (16, 17) inactive when groups of data signals are being transferred between the first storage means (101) and the third storage means (12).

9. Data processing system according to Claim 1, characterized in that it comprises

a) identification devices (16, 17) intended to identify said special instruction;

b) b) coupling means (14, 15) connected to the identification devices (16, 17) for activating said auxiliary memory unit (12) with respect to said data memory unit (101), and

c) deactivation devices (22, 23, 24) connected to said identification devices (16, 17) to prevent the transfer of groups of signals between the data memory unit (10) and the memory memory unit program (11).

10. Data processing system according to Claim 9, characterized in that the deactivation devices (22, 23, 24) are sensitive to a control signal having a first state which indicates the use of said memory unit of program (11) and a second state which indicates the use of said auxiliary memory unit (12).

11. Data processing system according to Claim 9, characterized in that the said identification devices (16, 17) are deactivated during the transfer of groups of data signals between the auxiliary memory unit (11) and the data memory unit (101).

12. Data processing system according to Claim 11, characterized in that the addresses of said program memory unit (11) correspond to the addresses of said auxiliary memory unit (11).

13. Data processing system according to Claim 12, characterized in that the deactivation devices (22, 23, 24) comprise type D multivibrators, a first output terminal (Q3) of this multivibrator being coupled to said program memory unit (11), while a second output terminal (Q3) of these multivibrators is connected to said auxiliary memory unit (12).

14. Method for increasing the storage capacity available for groups of data signals in the data processing system according to Claim 1, which consists in:

a) providing said special instructions to allow the transfer of groups of signals between said program memory unit (11) and said data memory unit (12);

b) coupling said auxiliary data memory unit (12) with an address field corresponding to an address field of said program memory unit (11);

c) identify said special instructions, and

d) activating said auxiliary data memory unit (12) and deactivating said program memory unit (11) when said special instructions have been identified.

15. Method according to Claim 14, characterized in that the said identification phase further comprises the use of means (16, 17) connected to a system bus (15) to identify groups of signals which are intended for implement said special instructions.

16. Method according to Claim 15, characterized by the phase which consists in triggering said means (16, 17) using a predetermined logic signal.