FR2573595A1

FR2573595A1 - Dispositif de mesure de taux d'erreur sur des bits dans une liaison numerique

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Publication number: FR2573595A1
Application number: FR8417809A
Authority: FR
Original assignee: Individual
Current assignee: Individual
Priority date: 1984-11-22
Filing date: 1984-11-22
Publication date: 1986-05-23
Anticipated expiration: 2004-11-22
Also published as: FR2573595B1

Abstract

LE DISPOSITIF COMPREND UN DEMODULATEUR 10, UN CIRCUIT D'ADDITION MODULO DEUX 14 ET UN CIRCUIT 15 EN SORTIE 140 DU CIRCUIT D'ADDITION 14 POUR ESTIMER LE TAUX D'ERREUR SUR LES BITS DANS LA LIAISON T EN FONCTION D'UN TAUX DE PSEUDO-ERREUR T. IL EST CARACTERISE EN CE QU'IL COMPREND DES PREMIERS MOYENS 12 POUR ECHANTILLONNER SYMETRIQUEMENT UN SIGNAL DEMODULE A DELIVRE PAR LE DEMODULATEUR 10 EN UN PREMIER SIGNAL NUMERIQUE AE A UNE PREMIERE ENTREE DU CIRCUIT D'ADDITION 14 ET DES SECONDS MOYENS 12 POUR ECHANTILLONNER DISSYMETRIQUEMENT LEDIT SIGNAL DEMODULE A EN UN SECOND SIGNAL NUMERIQUE AE A UNE SECONDE ENTREE DU CIRCUIT D'ADDITION 14.

Description

DISPOSITIF DE MESURE DE TAUX D'ERREUR
SUR DES BITS DANS UNE LIAISON NUMERIQUE
La présente invention concerne un dispositif de mesure de taux sur des bits à une extrémité de réception d'une liaison numérique, comprenant un démodulateur, des moyens d'addition modulo deux et des moyens relies à une sortie des moyens d'addition pour estimer le taux d'erreur sur des bits dans la liaison en fonction d'un taux de pseudo-erreur.

Un tel dispositif de mesure est decrit dans le brevet français
FR-B-2345016. Selon ce brevet, le dispositif comprend des premier et second démodulateurs ayant des entrées recevant un signal module transmis par la liaison et des sorties respectivement reliees à des entrees des moyens d'addition-modulo deux. Les deux modulateurs ont des structures identiques. Le premier demodulateur est correctement regle, tandis que le second demodulateur a un fonctionnement volontairement perturbé.

Des trains numériques démodulés {ak (akOek) ek} et sont e. ek'} sont délivrés respectivement par les sorties des premier et second démodulateurs et comparés bit à bit dans les moyens d'addition modulo deux qui délivrent aux moyens pour estimer le taux d'erreur un bit "1" chaque fois que deux bits comparés sont différents, et un bit "O" lorsque deux bits comparés sont égaux.

Les bits a k sont les bits du signal transmis par la liaison numérique après démodulation. Les bits e k sont ceux d'une sequence binaire d'erreur en sortie du premier démodulateur réglé convenablement et représentent ainsi les erreurs du signal reçu dû à la transmission de celui-ci à travers la liaison. Les erreurs dans la liaison peuvent être caractérisées par un taux d'erreur T = f(E/No) où E désigne l'énergie par bit et N la densité spectrale de bruit. Les bits ek' sont ceux d'une séquence binaire de pseudo-erreur en sortie du second démodulateur dit perturbé, cette séquence pouvant être caractérisée par un taux de pseudo-erreur T' = g(E/No) de la liaison dégradée par le second démodulateur. Lorsque ek est égal à "1" ou à "O", la liaison proprement dite convoie une erreur ou ne convoie pas d'erreur.Il en est de même pour ek' égal à "1" ou à "O" pour la liaison dégradée.

L'addition modulo-2 des bits akO ek et akOek' a pour résultat ek O ek'. Comme le nombre d'erreurs ek' est beaucoup plus grand que le nombre d'erreur ek, on a ek &commat; ek' ~ e k Par suite, la sortie des moyens d'addition modulo deux transmet pratiquement les bits de pseudo-erreur independamment du signal reçu Iak) ce qui permet d'estimer la qualité de la liaison numérique sans modifier le signal transmis. Les bits ek' sont alors comptés par un compteur inclus dans les moyens pour estimer.

Comme décrit en référence à la Fig.1 du brevet précité
FR-B-2345016, si on connatt préalablement les fonctions
T = f(E/N ) et T' = g(E/No), on peut déduire de la valeur T'
o o indiquée par le compteur la valeur de E/N et par suite déterminer pour cette valeur de E/N la valeur du taux d'erreur de bit réel T dans la liaison.

La présente invention a pour but de fournir un dispositif de mesure faisant appel à un procédé de mesure analogue à celui évoqué ci-dessus, mais ne comportant qu'un seul démodulateur afin de diminuer le coût du dispositif de mesure. En outre, selon certaines réalisations décrites dans la suite, le dispositif de mesure ne necessite pas l'adjonction d'une liaison nouvelle dégradée mais utilise une telle liaison déjà incluse dans un modem connu et destinée à une quantification du signal demodulé, ce qui diminue encore le coût du dispositif de mesure.

A cette fin, un dispositif de mesure tel que défini dans l'entrée en matière est caractérisé en ce qu'il comprend des premiers moyens pour échantillonner symétriquement un signal démodulé délivré par le démodulateur en un premier signal numérique à une première entrée des moyens d'addition et des seconds moyens pour échantillonner dissymétriquement ledit signal démodulé en un second signal numérique à une seconde entrée des moyens d'addition.

Les premiers moyens pour échantillonner qui régénèrent le signal numérique initialement transmis sans y apporter de dégradation, et les seconds moyens pour échantillonner qui perturbent le signal démodulé par une dissymétrie de l'échantillonnage, obtenue de préférence par comparaison des bits du signal démodulé à une tension de seuil quelconque, peuvent être déjà inclus dans un modem connu. I1 suffit alors de connecter les entrées des moyens d'addition modulo deux à des sorties non utilisées par ailleurs des premiers et seconds moyens pour échantillonner.

Selon une autre caractéristique de l'invention, les moyens pour estimer comprennent des moyens pour compter les bits délivrés par les moyens d'addition pendant des périodes de comptage prédéterminées et des moyens pour calculer et afficher ledit taux d'erreur sur les bits dans la liaison en fonction du compte dans les moyens pour compter à chaque période de comptage. De tels moyens pour estimer sont facilement intégrables dansun modem et confèrent avantageusement un affichage automatique et instantané du taux d'erreur T sans recourir à un relevage de la valeur de T au moyen d'un graphique pour chaque période de mesure. Selon l'invention, la mesure indirecte en dépendance du taux de pseudo-erreur T' confère un gain de temps sur la mesure directe du taux d'erreur T. Ceci permet d'estimer a posteriori la qualité de la liaison numérique.Le gain de temps est de 11 ordre de 100 à 1000 : par exemple, il faut une seconde pour acquérir le résultat de la mesure et afficher un taux de 10 8 relativement à un débit de 2Mbit/s, au lieu de 100 à 1000 secondes environ. De préférence, les moyens pour calculer et afficher comprennent une mémoire morte, de préférence programmable, contenant des mots représentatifs de valeurs de taux d'erreur sur les bits dans la liaison, des moyens pour adresser en lecture la mémoire par un mot d'adresse délivré par les moyens de comptage et représentatif du taux de universel, par exemple pour des débits compris entre 2 et 34 Mbit/s, destiné à une station terrienne d'une liaison numérique par satellite.

D'autres caractéristiques et avantages de la présente invention apparaltront plus clairement à la lecture de la description suivante de plusieurs réalisations préférées de l'invention en référence aux dessins annexés correspondants dans lesquels
- la Fig.1 est un bloc-diagramme d'un dispositif de mesure selon une première réalisation, destiné à une liaison numérique à modulation de phase bivalente
- la Fig.2 est un bloc-diagramme d'un dispositif de mesure selon une seconde réalisation, destiné à une liaison numérique à modulation de phase différentielle ou cohérente quadrivalente ;
- la Fig.3 est un bloc-diagramme d'un circuit d'estimation de taux d'erreur ; et
- la Fig.4 montre une réalisation pratique de circuits de mise en forme, de comparaison et de sélection inclus dans le-dispositif montré aux Figs.2 et 3.

Selon une première réalisation montrée à la Fig. 1, un dispositif de mesure de taux d'erreur 1 est compris dans une partie de réception d'un modem reliée à une liaison numérique transmettant un signal numérique à modulation de phase bivalente S1. Comme dans un modem connu à démodulation de phase bivalente, le dispositif 1 comprend un démodulateur à démodulation cohérente ou à démodulation différentielle à deux états de phase 10, un filtre passe-bas 11 et un circuit de décision et d'échantillonnage 120.

Les circuits 10, 11 et 120 sont reliés en série entre une entrée
E1 du démodulateur 10 recevant le signal S1 et une sortie d'utilisation SU1 transmettant le signal numérique démodulé et régénéré en vue d'un traitement ultérieur.

Le circuit de décision et d'échantillonnage 120 comprend un amplificateur différentiel 1200 et une bascule 1210 de type D.

A une entrée directe (+) de l'amplificateur 1200 est appliqué le signal démodulé et filtré correpondant au délivré par une borne de sortie 111 du filtre 11. Une entrée inverse (-) de l'amplificateur 1200 est portée à la terre, ou potentiel de référence. Le signal démodulé et filtré est ainsi comparé symétriquement à un seuil de décision égal à O volt afin de régénérer convenablement les etats binaires "0" et "1" de bits du signal repu en code de non retour zéro NRZ.

On rappelle qu'un bit a k correspondant à l'état logique "1" a un niveau de polarité positive et qu'un bit a k correspondant à l'état logique "0" a un niveau de polarité négative. Une entrée D de la bascule 1210 est reliée à une sortie de l'amplificateur 120ou Une entrée d'horloge H de la bascule 121o reçoit un signal d'horloge à la fréquence de rythme h du signal numérique reçu S1. Le signal d'horloge est récupéré au moyen d'un circuit de récupération de fréquence de porteuse et de fréquence d'horloge 13 ayant une entrée reliée à la borne E1. Le circuit 13 applique également une fréquence de porteuse récupérée au démodulateur par une sortie 130.Une sortie Q de la bascule 1210 est reliée à la sortie d'utilisation SU1 et regénère les bits du signal reçu démodulé parfaitement calibrés, au rythme du signal d'horloge h.

Selon l'invention, le dispositif de mesure 1 comprend, en outre, un second circuit de décision et d'échantillonnage 12 1 comprenant, comme le circuit 120, un amplificateur différentiel 120 1 ayant une entrée directe (+) reliée à la sortie 111 du filtre 11, et une bascule du type D 121 1 ayant une entrée D reliée à une sortie de l'amplificateur 120 1 et une entrée d'horloge H recevant le signal d'horloge h.

Des sorties Q des bascules 1210 et 121 sont reliées aux
0 -1 entrées d'un circuit d'addition modulo deux 14, tel qu'une porte
OU-Exclusif. Une sortie 141 du circuit d'addition 14 est reliée à une entrée d'un compteur 151 inclus dans un circuit d'estimation de taux d'erreur 15.

Comme indiqué dans la Fig.1, une entrée inverse (-) de l'amplificateur différentiel 120 est portée à une tension de seuil - V1 différente du seuil de décision à 0 volt et comprise entre O volt et le niveau de polarité négative. La comparaison du signal démodulé au seuil -V1 permet de dégrader volontairement le signal afin que le circuit d'addition 14 compare un signal régénéré non perturbé ak & ommat; ek délivré par la sortie Q de la bascule 121 et un signal régénéré perturbé ak O ek' ' délivré par la
0 k k sortie Q de la bascule 1211, suite à échantillonnage dissymétrique.

Il est à noter que le décalage de seuil donne une même dégradation, quel que soit le débit numérique du signal reçu. En effet, si un décalage de l'instant d'échantillonnage était réalisé au niveau de la bascule 121 la perturbation désirée n'est plus reproductible quel que soit le débit numérique, puisque l'instant d'échantillonnage normal et non perturbé dans la bascule 1210 est situé au milieu des bits pour un seuil égal à la moyenne des amplitudes de deux bits voisins, en vue d'optimiser la démodulation.

En référence aux définitions des paramètres indiqués dans le préambule de la description, le signal akOek à la sortie Q de la bascule 1210 présente un taux d'erreur binaire T représentatif des erreurs réelles dans le signal S1 transmis par la liaison numérique, et le signal ak &commat; ek' à la sortie Q de la bascule 121 1 présente un taux de pseudo-erreur binaire T' destiné à estimer le taux T.Comme selon le brevet FR-B-2345016, la sortie 140 délivre les pseudo-erreurs ek', sachant que e k et ek' sont égaux à "1" et "O" lorsque les bits correspondants délivrés par les amplificateurs 1200 et 120 1 sont erronés par rapport au signal initialement transmis dans la liaison, et que l'addition modulo-2 de ak O ek et a k ak6)ek' est égale à e k avec e ' e . En conséquence le comptage des bits erronés
k k ek' délivrés à la sortie 140 par le compteur 151, pendant une durée prédéterminée, par exemple entre deux remises à zéro périodiques du compteur, produit le taux T'.A partir du taux T' et selon un procédé d'évaluation analogue à celui dans le brevet
FR-A-2345016 en référence à la Fig.1 de ce brevet, un circuit de calcul 152 inclus dans le circuit 15 permet de déduire et d'afficher le taux réel instantané T de la liaison numérique. Une réalisation du circuit de calcul sera décrite dans la suite en référénce à la Fig.3.

Selon une seconde réalisation, il est supposé qu'un signal numérique S2 est transmis par une extrémité de transmission d'une liaison numérique après avoir subi un codage récurrent ayant un rendement de 1/2 et une largeur égale à 3 dans un codeur récurrent et une modulation de phase différentielle quadrivalente MDP4 dans un modulateur. Comme il est connu, les codage et modulation de phase précédents sont effectués sur deux signaux binaires synchrones qui sont obtenus par démultiplexage du signal numérique à transmettre et qui contiennent des bits de rangs pairs et impairs du signal numérique à transmettre.

Dans un dispositif de mesure de taux d'erreur 2 à une extrémité de réception de la liaison numérique selon la seconde réalisation montrée à la Fig.2, on retrouve un démodulateur différentiel MDP4 20 recevant le signal numérique S1 reçu par une entrée E1 et délivrant par deux sorties 200a et 200b deux signaux binaires démodulés a k et bk correspondant aux bits de rangs pairs et impairs du signal numérique respectivement. Chacun des signaux binaires au et b subit un décodage de Viterbi dans un décodeur utilisant des décisions quantifiées sur 3 bits. Dans la
Fig.2 est seulement représentée une partie du décodeur relative au décodage du signal binaire ak à partir duquel le taux de pseudo-erreur Ta' est évalué.

Comme il est connu, le démodulateur 20 fournit chaque signal binaire démodulé, tel que le signal ak, sur huit niveaux quantifiés, dont quatre de polarité positive correspondent à un bit démodulé à l'état "1" et dont quatre autres de polarité négative correspondent à un bit démodulé à-l'état "O". Un échantillonnage de chaque bit a k est effectué dans un circuit de décision et d'échantillonnage 22a recevant en série les bits ak par une sortie 211 d'un filtre passe-bas 21 qui est relié à rentrée 200a du démodulateur 20. Le circuit 22a comprend sept amplificateurs différentiels 2200, 2201 à 2203 et 220 1 à 22O3 ayant des entrées directes (+) reliées à la sortie 211 du filtre 21.Des entrées inverses (-) des amplificateurs 2200, 2201 à 2203 et 220-1 à 220 3 sont portées à des tensions de seuil de décision comprises entre les amplitudes crêtes des bits démodulés et respectivement égales à 0, V1 à V3 et -V1 à -V3 afin de comparer l'amplitude du bit a k àla borne 211 à chacun des seuils de décision. Chaque fois que l'amplitude du signal "analogique" ak est supérieure à la tension de seuil VO, V1 à
1 3 î à -V3 de l'amplificateur correspondant 220o, 2201 à 2203, 220 à 22O3' une sortie de cet amplificateur délivre un "1" à une entrée D d'une bascule correspondante du type D 221o, 221 à 2213, 221 1 à 221 3.Les bascules mémorisant ainsi l'échantillon correspondant à chaque bit ak au rythme d'un signal d'horloge h/2 délivré par un circuit de recuperation de fréquence de porteuse et de fréquence d'horloge 23 ayant une entrée reliée à la borne E2. La fréquence du signal h/2 est bien entendu égale à la moitié de la fréquence d'horloge h du signal numérique à récupérer.Le signal binaire ak est délivré par une sortie Q de la bascule 2120 vers une borne de sortie d'utilisation SU2 en vue notan^ment de la remise en forme des bits ek grace à une unite logique de quantification 26 reliéè aux sorties Q des sept bascules 2210, 2211 à 2213 et 221-1 à 221 3. Selon le décodage de
Viterbi précité, l'unité logique de quantification 26 effectue une quantification sur 3 bits selon la table vérité suivante de conversion analogique-numérique
TABLE DE VERITE
bit seuils de bit de 2 bits de quantification
decision signe d'amplitude
ak A A1 A
2 1 O
0 1 1
+V3
0 1 0 +V2 -
O 0 1
+ V1 ---------------------------- O O ~~~~~~~~~~~~~~~~
1 0 0 -V1 1 O 1
1 0 1 "0" -V2 1 1 O
1. 1 1 0
1 1 -O
-V,
Comme il apparat dans la table de vérité, un mot du quantification comprend un bit de poids fort A2 indiquant le signe de l'amplitude du bit démodulé ak et deux autres bits A1 et Ag indiquant le niveau d'amplitude en valeur absolue.

Comme montré à la Fig.2, deux sorties non utilisées du circuit de décision et d'échantillonnage 22, à savoir les sorties Q de la bascule 2210 et, par exemple, de la bascule 221-1, transmettent respectivement le signal non perturbé ak0+eak et un signal ak +eak' correspondant aux pseudo-erreurs eak' à des entrées d'un circuit modulo deux 24a ayant une sortie 240a reliée à un circuit d'estimation de taux d'erreur 25.

Une réalisation pratique du circuit d'estimation de taux d'erreur 25 est détaillée à la Fig.3. Dans cette figure, on retrouve en entrée, pour chaque train numérique démodulé ak et bk, les deux trains d'erreurs et de pseudo-erreurs ak + eak et ak k O eak) bk b & ommat;eb et bk+ebk' délivrés chacun par deux sorties du circuit de décision et d'échantillonnage correspondant 22a, 22b, telles que les sorties Q du circuit 22a dans la Fig. 2. Les deux premiers trains ak +a eak et ak +eak' sont mis en forme et en phase dans un circuit de mise en forme et comparaison 24a comprenant un additionneur modulo-2 délivrant le signal de pseudo-erreur eak+eak' eak' # eak' à une première entrée 2530a d'un circuit de sélection 253.De même, les deux seconds trains binaires bk + ebk et b 6a ebk' sont mis en forme et en phase dans un circuit de mise en forme et comparaison 24b délivrant le signal de pseudo-erreur correspondant ebk' à une seconde entrée 2530b du circuit 253. Le circuit de sélection 253 permet à un opérateur de sélectionner des mesures de taux de pseudo-erreur Ta',Tb', Ta' + Tb' sur les trains ak, bk ou ak + bk Lorsqu'une mesure sur le train a k + bk est choisie, la somme des erreurs sur les trains a k et bk est retrouvée puisque les erreurs sont décorrélées dans les trains ak et bk
Un exemple préféré de réalisation de l'ensemble des circuits 24a, 24b et 253 est montré à la Fig.4.Chaque circuit 24a, 24b comprend deux bascules du type D 241a et 242a, 241b et 242b, et une porte OU-Exclusif 243a, 243b. Les bascules 241a, 242a, 241b et 242b ont des entrées D recevant les trains ak +eak, ak + eak' bk+ebk et bk + ebk' respectivement et d'autres entrées bk k k d'horloge H recevant le signal h/2. Les portes 243a et 243b ont des entrées reliées aux sorties Q des bascules 241a et 242a, 241b et 242b et des sorties 253a et 253b reliées aux entrées d'une porte OU 2531 transmettant le signal de pseudo-erreur sélectionne eak', ebk' ou eak' + eb'. Le choix de la mesure est effectué via des entrées (Clear) de remise à zéro RZa des bascules 241a et 242a et des entrées de remise à zéro RZb des bascules 241b et 242b. Les entrées RZa et RZb sont respectivement à "O" et "1" pour une mesure sur le signal ak, à "1" et "O" pour une mesure sur le signal bk, et toutes les deux à "0" pour une mesure sur le signal numérique ak + bk
En référence à la Fig.3, les pseudo-erreurs sélectionnées dans le circuit 253 sont appliquées à un compteur 251 à travers un circuit de réglage de période de comptage 254. Le circuit de réglage 255 détermine une période de comptage des pseudo-erreurs sélectionnees par des roues codeuses en fonction du débit du signal numérique. Un compteur d'horloge 255 relié au circuit 254 compte des demi-périodes d'horloge du signal h/2 pendant chaque période de comptage des pseudo-erreurs afin d'indiquer le nombre de bits sur lequel sont dénombrées les erreurs.A la fin de chaque période de comptage, le compteur 251 et le circuit 254 ainsi que des bascules de mémorisation 2520 incluses dans un circuit de calcul de taux d'erreur 252 sont remis à zéro (RAZ) par le compteur 255.

Les bascules 2520 sont reliées à un bus de sortie du compteur de pseudo-erreurs 251 afin de mémoriser le compte de pseudo-erreurs pendant une période de comptage, entre deux remises à zéro consécutives. Dans le circuit de calcul de taux d'erreur 252 est prévue une mémoire morte ROM 2521 à 2K octets contenant des mots à 8 bits représentatifs de valeurs du taux d'erreurs T de la liaison numérique directement mesurées. La mémoire morte 2521 est de préférence programmable (PROM) ou reprogrammable (REPROM). Chaque mot à 8 bits est adressable par un mot d'adresse représentatif de la valeur du taux de pseudo-erreur Tl correspondante. Comme montré à la Fig.3, les bascules de mémorisation 2520 constituent un registre d'adresse de lecture qui délivre un mot d'adresse T' à la mémoire 2520 via un bus d'adressage 2523.Chaque mot mémorisé
T = m x 10 n lu dans la mémoire 2521 est composé d'un premier mot à 4 bits représentant la mantisse m du taux T et d'un second mot à 4 bits représentant l'exposant n du taux T. Les mots m et n sont délivrés par deux bus de sortie 2524n et 2524m de la mémoire 2521 à deux afficheurs de mantisse et d'exposant 2525m et 2526n via deux décodeurs associés pour chiffre à sept segments 2526m et 2526n.

On notera que l'invention peut être également mise en oeuvre dans une extrémité de réception d'une liaison numérique convoyant un signal à 2Q états de phase, Q étant un entier générallement égal à 2, 3 ou 4. Dans ce cas, le dispositif de mesure comprend Q dispositifs de mesure élémentaires analogues à celui décrit ci-dessus. Chaque dispositif de mesure élémentaire inclut des moyens d'échantillonnage symétriques, tels que le circuit 120 ou 2200 - 2210, et des moyens d'échantillonnage dissymétriques, tels que le circuit 12~1 ou 220-1 - 221 1, pour échantillonner l'un de Q trains numériques démodulés par le démodulateur. De préférence, les Q dispositifs de mesure élémentaires comprennent en commun un circuit de sélection, tel que le circuit 253, ou des bornes de sélection, telles que les bornes
RZa et RZb, et un circuit d'estimation de taux d'erreur, tel que le circuit 25.

Claims

REVENDICATIONS

1 - Dispositif de mesure de taux d'erreur sur des bits à une extrémité de réception d'une liaison numérique, comprenant un démodulateur (10), des moyens d'addition modulo deux (14) et des moyens (15) reliés à une sortie (140) des moyens d'addition (14) pour estimer le taux d'erreur sur les bits dans la liaison (T) en fonction d'un taux de pseudo-erreur (T'), caractérisé en ce qu'il comprend des premiers moyens (12o) pour échantillonner symétriquement un signal démodulé (ak) délivré par le démodulateur (10) en un premier signal numérique (akek) à une première entrée des moyens d'addition (14) et des seconds moyens (12 ) pour échantillonner dissymétriquement ledit signal démodulé (ak) en un second signal numérique (a&commat;e') à une seconde entrée des moyens d'addition (14).

2 - Dispositif conforme à la revendication 1, caractérisé en ce que les premiers moyens pour échantillonner (120) comprennant des moyens pour comparer chaque bit du signal démodulé (ak) à un premier seuil de tension (O volt) égale à la demi-somme de l'amplitude crête-à-crête dù signal démodulé (ak), et les seconds moyens pour échantillonner (12 1) comprennent des moyens pour comparer chaque bit du signal démodule (ak) à un second seuil de tension (-V1) différent du premier seuil (0 volt) et compris entre l'amplitude crête-à-crête du signal démodulé (ak), les comparaisons dans les premiers et seconds moyens pour échantillonner étant effectuées en phase au rythme (h) du signal démodulé.

3 - Dispositif conforme à la revendication i, caractérisé en ce que chacun des premiers et seconds moyens pour échantillonner (12o, 12 1) comprennent un amplificateur différentiel (120o, 120 1) ayant une première entrée (+) recevant le signal démodulé (ak), et une bascule (121O,'3' 121 1) ayant une entrée (D) reliée à une sortie de l'amplificateur différentiel (1200, 120 1) activée au rythme (h) du signal démodulé et ayant une sortie (Q) reliée à une entrée des moyens d'addition (14), lesdits amplificateurs dans les premiers et seconds moyens pour échantillonner (120, 12-1) ayant des secondes entrées (-) portées à des tensions de seuil différentes (0 volt, -V1).

4 - Dispositif conforme à l'une quelconque des revendications 1 à 3, caractérisé en ce que les moyens pour estimer (15) comprennent des moyens (151) pour compter des bits (e') délivrés par les moyens d'addition (14) pendant des périodes de comptage prédéterminées et des moyens (152) pour calculer et afficher ledit taux d'erreur sur les bits dans la liaison (T) en fonction du compte (T') dans les moyens pour compter (151) à chaque période de comptage.

5 - Dispositif conforme à la revendication 4, caractérisé en ce que les moyens pour compter comprennent des moyens pour régler la période comptage (254).

6 - Dispositif conforme à la revendication 4 ou 5, caractérisé en ce que les moyens pour calculer et afficher (252) comprennent une mémoire morte (2521), de préférence programmable, contenant des mots (T) représentatifs de valeurs de taux d'erreur sur les bits dans la liaison, des moyens (2520) pour adresser en lecture la mémoire (2521) par un mot d'adresse (T') délivrée par les moyens de comptage (251) et représentatif du taux de pseudo-erreur à chaque période de comptage, et des moyens (2525, 2526) pour afficher ledit taux d'erreur sur les bits (T) adressé à chaque période de comptage.

7 - Dispositif conforme à la revendication 6, caractérisé en ce que les moyens pour afficher (2525, 2526) affichent la mantisse m et l'exposant n correspondant au mot de taux d'erreur adressé T = m 10 , chaque mot de taux d'erreur mémorisé étant composé d'une première partie représentative de la mantisse m et d'une seconde partie représentative de l'exposant n.

8 - Dispositif de mesure de taux d'erreur sur des bits à une extrémité de réception d'une liaison numérique convoyant un signal à 2Q états de phase, Q étant un entier, caractérisé en ce qu'il comprend Q dispositifs de mesure conformes à l'une quelconque des revendications 1 à 7.

9 - Dispositif conforme à la revendication 8, caracterisé en ce que les Q dispositifs de mesure comprennent en commun des moyens pour estimer (25) et des moyens (253) interconnectés (2530a, 2530b) aux Q moyens d'addition modulo deux (24a, 24b) dans les Q dispositifs de mesure et aux moyens pour estimer (25) pour transmettre sélectivement l'un des signaux binaires (eau', eb ') sortant des Q moyens d'addition (24a, 24b) ou additionner lesdits signaux binaires sortant en un signal de pseudo-erreur vers les moyens pour estimer (25).