FR2566185A1 - Complementary logic structure - Google Patents
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Abstract
Description
La présente invention concerne de façon générale les structures logiques complémentaires, et elle porte en particulier sur de telles structures réalisées en utilisant des hétérojonctions à dopage modulé. The present invention relates in general to complementary logical structures, and it relates in particular to such structures produced using heterojunctions with modulated doping.
Bien qu'on ait envisagé et fabriqué de nombreux types de circuits logiques utilisant des semiconducteurs, un type présentant un intérêt particulier pour la technologie actuelle repose sur une symétrie complémentaire et, lorsqu'il est mis en oeuvre dans du silicium, constitue ce qu'on appelle un dispositif CMOS. Un dispositif CMOS a pour caractéristiques essentielles d'être constitué par deux transistors à effet de champ dont l'un est un transistor à canal p et l'autre est un transistor à canal n. Pour le fonctionnement le plus simple du circuit, les transistors doivent avoir des caractéristiques de fonctionnement similaires. Le terme "complémentaire" est donc approprié. On fabrique de façon caractéristique les deux transistors dans des positions mutuellement adjacentes sur un substrat commun.On peut réaliser les connexions du dispositif CMOS de façon qu'il fonctionne en porte logique, par exemple en inverseur. Bien entendu, on peut également fabriquer des portes logiques autres que des inverseurs. Although many types of logic circuits have been considered and manufactured using semiconductors, a type of particular interest for current technology is based on complementary symmetry and, when used in silicon, constitutes what we call a CMOS device. A CMOS device has the essential characteristics of being constituted by two field effect transistors, one of which is a p-channel transistor and the other of which is an n-channel transistor. For the simplest operation of the circuit, the transistors must have similar operating characteristics. The term "complementary" is therefore appropriate. The two transistors are typically manufactured in mutually adjacent positions on a common substrate. Connections of the CMOS device can be made so that it functions as a logic gate, for example as an inverter. Of course, it is also possible to manufacture logic gates other than reversers.
La technologie CMOS présente la caractéristique avantageuse d'avoir une dissipation de puissance relativement faible, en comparaison d'autres technologies de circuits logiques. Ceci vient du fait que l'un des transistors à effet de champ est de façon caractéristique bloqué et le courant nominal absorbé par ce transistor est égal à zéro. CMOS technology has the advantageous characteristic of having relatively low power dissipation compared to other logic circuit technologies. This is because one of the field effect transistors is typically blocked and the nominal current absorbed by this transistor is zero.
Parmi des avantages supplémentaires par rapport à d'autres circuits logiques figurent de façon caractéristique des retards de propagation plus courts ainsi que de meilleures caractéristiques de temps de montée et de descente.Additional advantages over other logic circuits typically include shorter propagation delays as well as better rise and fall time characteristics.
Bien que la réalisation de structures CMOS dans du silicium soit maintenant de façon générale une chose courante pour l'homme de l'art, la réalisation d'une structure à symétrie complémentaire dans des matières autres que le silicium, comme des semiconducteurs composés du Groupe III-V, serait souhaitable dans de nombreux cas, du fait que les mobilités des porteurs dans de tels semiconducteurs sont souvent notablement plus élevées que dans le silicium. Les mobilités de porteurs plus élevées laissent entrevoir des caractéristiques de dispositifs souhaitables, telles qu'un fonctionnement plus rapide. Le GaAs est un tel semiconducteur#du Groupe III-V. Although the production of CMOS structures in silicon is now generally a common thing for those skilled in the art, the production of a structure with complementary symmetry in materials other than silicon, such as Group compound semiconductors III-V, would be desirable in many cases, because the mobilities of the carriers in such semiconductors are often significantly higher than in silicon. The higher carrier mobility suggests desirable device characteristics, such as faster operation. GaAs is one such Group III-V semiconductor #.
La fabrication de structures à symétrie complémentaire dans le GaAs s'est cependant avérée difficile pour plusieurs raisons. Bien que la mobilité des électrons soit notablement plus élevée dans le Si que dans le GaAs, les mobilités des trous dans les deux semiconducteurs sont approximativement comparables. Il en résulte que le transistor à canal p est beaucoup plus lent et présente de beaucoup plus mauvaises caractéristiques courant-tension que le transistor à canal n. Par conséquent, un grand nombre des avantages potentiels de la structure complémentaire ne sont pas atteints. De plus, la structure de porte pour le dispositif à canal p est formée de façon caractéristique par une barrière de Schottky, ce qui forme un transistor dit MESBET (transistor à effet de champ métalsemiconducteur). Malheureusement, la barrière est relativement basse. The fabrication of structures with complementary symmetry in GaAs has however proved difficult for several reasons. Although the mobility of the electrons is significantly higher in Si than in GaAs, the mobility of the holes in the two semiconductors is approximately comparable. As a result, the p-channel transistor is much slower and has much worse current-voltage characteristics than the n-channel transistor. Therefore, many of the potential benefits of the complementary structure are not achieved. In addition, the door structure for the p-channel device is typically formed by a Schottky barrier, which forms a transistor called MESBET (metalsemiconductive field effect transistor). Unfortunately, the barrier is relatively low.
Une autre technique pour améliorer les performances de dispositifs repose sur un choix judicieux de structures plutôt que de matières. Une telle technique constitue ce qu'on appelle le dopage modulé. Dans une hétérostructure a dopage modulé, on sépare les porteurs par rapport à des impuretés parentes ionisées en dopant un semiconducteur à bande interdite large, et en laissant avec une conductivité intrinsèque le semiconducteur à bande interdite étroite adjacent. On crée ainsi un système de porteurs bidimensionnel qui, en fonction du do pant, est formé par des électrons ou par des trous. On n'a pas encore utilisé avec succès des hétérostructures à dopage modulé dans des structures CMOS. Another technique for improving the performance of devices is based on a judicious choice of structures rather than materials. Such a technique constitutes what is called modulated doping. In a modulated doping heterostructure, the carriers are separated with respect to ionized parent impurities by doping a wide bandgap semiconductor, and leaving the adjacent narrow band semiconductor with intrinsic conductivity. This creates a two-dimensional carrier system which, depending on the do pant, is formed by electrons or by holes. Modulated doping heterostructures in CMOS structures have not yet been successfully used.
Une structure complémentaire conforme à llinven- tion qui comprend un substrat et un transistor à effet de champ à canal n et un transistor à effet de champ à dopage modulé (MODFET) à canal p, peut être fabriquée en utilisant des semiconducteurs composés du Groupe III-V. En outre, on peut utiliser des semiconducteurs du Groupe IV ou du Groupe
II-VI. Chaque transistor comporte des électrodes de source, de grille et de drain, et au moins une électrode du transistor à canal n est connectée à au moins une électrode du transistor à canal p. Dans un mode de réalisation, le transistor à canal p comprend une couche de GaAs de conductivité intrinsèque, adjacente à une couche de AlGaAs de type p.Le transistor à canal n est un MISSET qui comprend en outre une couche de GaAs de type n adjacente à la couche de AlGaAs de type p. Les électrodes viennent en contact avec les couches de type n et de type p, respectivement dans le #E5FET et dans le MODFET. Dans un mode de réalisation préféré, la couche de AlGaAs de type p dans le MESFE~ est dans un état de déplétion complète à l'équilibre, tandis que la couche de AlGaAs de type p dans le MODFET à canal p n'est pas dans cet état.Dans encore un autre mode de réalisation, le transistor à canal n est un MODFET. On peut également utiliser des semiconducteurs composés du Groupe III-V autres que AlxGaî#xAs. On forme commodément les structures en faisant croître toutes les couches épitaxiales, en masquant et en enlevant sélectivement des parties d'une ou de plusieurs couches et en déposant les électrodes. Du fait des différences dans les compositions des couches, on peut utiliser des techniques d'attaque sélective pour définir avec précision l'enlèvement des couches.A complementary structure according to the invention which comprises a substrate and an n-channel field effect transistor and a p-channel modulated doped field effect transistor (MODFET), can be fabricated using Group III compound semiconductors -V. In addition, Group IV or Group semiconductors can be used
II-VI. Each transistor has source, gate and drain electrodes, and at least one electrode of the n-channel transistor is connected to at least one electrode of the p-channel transistor. In one embodiment, the p-channel transistor comprises a layer of GaAs of intrinsic conductivity, adjacent to a layer of p-type AlGaAs. The n-channel transistor is a MISSET which further comprises a layer of adjacent n-type GaAs to the p-type AlGaAs layer. The electrodes come into contact with the n-type and p-type layers, respectively in # E5FET and in MODFET. In a preferred embodiment, the p-type AlGaAs layer in MESFE ~ is in a state of complete depletion at equilibrium, while the p-type AlGaAs layer in p-channel MODFET is not in In yet another embodiment, the n-channel transistor is a MODFET. Semiconductors composed of Group III-V other than AlxGai # xAs can also be used. Structures are conveniently formed by growing all of the epitaxial layers, selectively masking and removing portions of one or more layers, and depositing the electrodes. Due to differences in layer compositions, selective etching techniques can be used to precisely define the removal of the layers.
L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation et en se référant aux dessins annexés sur lesquels
La figure 1 est une vue de face d'une structure complémentaire conforme à l'invention
La figure 2 est un schéma de circuit d'un inverseur CMES conforme à l'invention qui utilise la structure de la figure 1 ;
la figure 3 est une vue de face d'un autre mode de réalisation d'une structure complémentaire conforme à l'invention
La figure 4 est un schéma de circuit de la structure de la figure 3 ; et
La figure 5 est une vue de face d'un autre mode de réalisation d'une structure complémentaire conforme à l'invention.The invention will be better understood on reading the following description of embodiments and with reference to the accompanying drawings in which
Figure 1 is a front view of a complementary structure according to the invention
Figure 2 is a circuit diagram of a CMES inverter according to the invention which uses the structure of Figure 1;
Figure 3 is a front view of another embodiment of a complementary structure according to the invention
Figure 4 is a circuit diagram of the structure of Figure 3; and
Figure 5 is a front view of another embodiment of a complementary structure according to the invention.
Un mode de réalisation d'une structure complémentaire conforme à l'invention est représenté en vue de face sur la figure 1. On envisagera également plusieurs autres modes de réalisation et d'autres encore apparaîtront aisément à l'homme de l'art. Dans un but de clarté, les éléments de la structure ne sont pas dessinés à l'échelle. La structure comprend un transistor MESSES à canal n, désigné de façon générale par la référence 1, et un transistor HODFET à canal p, désigné de façon générale par la référence 3, et tous deux sont formés sur un substrat commun 5. Le NESFET à canal n comprend une couche à conductivité intrinsèque 7, une couche de type p 9 et une couche de type n 11. La couche 9 est placée entre les couches 7 et 11. On utilise le terme "conductivité intrinsèque" pour qualifier une couche qui est nominalement non dopée. Le MODFET a canal p comprend une couche à conductivité intrinsèque 13 et une couche de type p 15. Les couches à conductivité in trinsèque sont les plus proches du substrat. te MESFET comme le HODFET comprennent en outre des électrodes de source, de grille et de drain, portant les références 21, 23 et 25 sur la couche 11, et les références 31, 33 et 35 sur la couche 15, respectivement pour le MS l et le MODFET. An embodiment of a complementary structure in accordance with the invention is shown in front view in FIG. 1. Several other embodiments will also be envisaged and others will readily appear to those skilled in the art. For the sake of clarity, the elements of the structure are not drawn to scale. The structure includes an n-channel MESSES transistor, generally designated by reference 1, and a p-channel HODFET transistor, generally designated by reference 3, and both are formed on a common substrate 5. The NESFET at channel n comprises an intrinsically conductive layer 7, a p-type layer 9 and an n-type layer 11. Layer 9 is placed between layers 7 and 11. The term "intrinsic conductivity" is used to describe a layer which is nominally undoped. The p-channel MODFET comprises an intrinsically conductive layer 13 and a p-type layer 15. The intrinsically conductive layers are closest to the substrate. both the MESFET and the HODFET include source, gate and drain electrodes, bearing the references 21, 23 and 25 on the layer 11, and the references 31, 33 and 35 on the layer 15, respectively for the MS l and MODFET.
Au moins une électrode du MESSE'D est connectée à au moins une électrode du MODFET. De façon caractéristique, les électrodes de drain sont connectées ensemble. Un gaz de trous bidimensionnel, désigné par la ligne en pointillés 101, se forme dans la couche i (intrinsèque) à l'hétérojonction qui est formée par les couches de type p et de type i. Il faut noter qu'une partie de la couche i a été enlevée de façon que le gaz de trous qui se forme ne soit pas commun aux deux transistors.At least one MESSE'D electrode is connected to at least one MODFET electrode. Typically, the drain electrodes are connected together. A two-dimensional hole gas, designated by the dotted line 101, forms in layer i (intrinsic) at the heterojunction which is formed by the p-type and i-type layers. It should be noted that part of the layer i has been removed so that the hole gas which forms is not common to the two transistors.
Les valeurs suivantes constituent des exemples des épaisseurs de couche et des concentrations de dopage couches 7 et 13 : 1 ym et non dopées ; couches 9 et 15 45 nm et 2 x 1018 cm#3 ; couche Il : 300 nm et 1 x 10 7 cm~3. The following values are examples of layer thicknesses and doping concentrations of layers 7 and 13: 1 µm and undoped; layers 9 and 15 45 nm and 2 x 1018 cm # 3; layer II: 300 nm and 1 × 10 7 cm ~ 3.
Dans ce mode de réalisation, et dans d'autres, les couches sont constituées par des semiconducteurs composés du Groupe III-V. On notera qu'on peut également utiliser des semiconducteurs du Groupe IV et du Groupe Il-Vi. Dans un exemple de réalisation, les couches à conductivité intrinsèque consistent en GaAs, les couches de type p consistent en
AlGaAs et les couches de type n consistent en GaAs. te substrat est constitué par un substrat en GaAs dopé au chrome, ou par un substrat en GaAs non dopé produit par la technique "Czochralski sous encapsulant liquide" (LEC) et est semi-isolant. Les couches et le substrat ont des réseaux cristallins qui sont mutuellement adaptés ou approximativement adaptés.Comme il est bien connu, la bande interdite de la couche de type p doit être supérieure à la bande interdite de la couche de type i de façon qu'un gaz de trous bidimensionnel se forme dans la couche de type i. De plus, les concentrations de dopage et les épaisseurs des couches de type p et de type n sont avantageusement telles que la couche de type p soit en état de déplétion complète à l'équilibre thermique dans le NESFET à canal n. L'homme de l'art pourra aisément sélectionner de telles concentrations et de telles épaisseurs. Les électrodes de source et de drain sont classiques et on peut utiliser des contacts bien connus tels que AuGe et AuBe pour former les contacts avec les régions respectives de type n et de type p. On forme les électrodes de grille au moyen de métallisations bien connues telles que Ti/Au.Bien que la description faite ici mentionne explicitement une couche de type i, il faut noter que dans certains modes de réalisation, cette couche peut ne pas être formée par une opération de croissance séparée, mais faire partie du substrat.In this embodiment, and in others, the layers consist of semiconductors composed of Group III-V. Note that it is also possible to use Group IV and Group Il-Vi semiconductors. In an exemplary embodiment, the intrinsically conductive layers consist of GaAs, the p-type layers consist of
AlGaAs and n-type layers consist of GaAs. The substrate is constituted by a GaAs substrate doped with chromium, or by an undoped GaAs substrate produced by the "Czochralski under liquid encapsulant" (LEC) technique and is semi-insulating. The layers and the substrate have crystal lattices which are mutually suitable or approximately suitable. As is well known, the band gap of the p-type layer must be greater than the band gap of the i type layer so that a two-dimensional hole gas is formed in the type i layer. In addition, the doping concentrations and the thicknesses of the p-type and n-type layers are advantageously such that the p-type layer is in a state of complete depletion at thermal equilibrium in the n-channel NESFET. Those skilled in the art can easily select such concentrations and such thicknesses. The source and drain electrodes are conventional and well-known contacts such as AuGe and AuBe can be used to form the contacts with the respective n-type and p-type regions. The grid electrodes are formed by means of well known metallizations such as Ti / Au. Although the description given here explicitly mentions a type i layer, it should be noted that in certain embodiments, this layer may not be formed by a separate growth operation, but be part of the substrate.
On notera que la couche de type p dans le MESSES fait fonction de couche de barrière assurant le confinement des électrons qui se déplacent dans le canal de type n, tout en faisant fonction également de couche de type p pour le MODFET. Si les concentrations de dopage pour les couches de type n et de type p, ainsi que leurs épaisseurs, sont correctement sélectionnées, ce qui est à la portée de l'hom- me de l'art, la jonction p-n produit une déplétion de la couche p, ainsi que du gaz de trous qui est formé à 1 'hété- rojonction entre les couches de type p et de type i dans le NESEET. Cette situation survient du fait de la différence de barrière de potentiel qui apparaît sur les jonctions n/p et vide/p.La déplétion du gaz de trous bidimensionnel dans le NESFET est souhaitable du fait que ces porteurs sont susceptibles de conduire à une capacité accrue du dispositif qui ralentira le dispositif sans empêcher cependant son fonctionnement. It will be noted that the p-type layer in the MESSES acts as a barrier layer ensuring the confinement of the electrons which move in the n-type channel, while also acting as a p-type layer for MODFET. If the doping concentrations for the n-type and p-type layers, as well as their thicknesses, are correctly selected, which is within the reach of those skilled in the art, the pn junction produces a depletion of the layer p, as well as hole gas which is formed at the heterojunction between the type p and type i layers in the NESEET. This situation arises due to the difference in potential barrier which appears on the n / p and vacuum / p junctions. Depletion of the gas from two-dimensional holes in the NESFET is desirable since these carriers are likely to lead to increased capacity. of the device which will slow down the device without however preventing its operation.
On envisage également des modes de réalisation dans lesquels les couches de conductivité de type p sont placées au-dessus des couches de conductivité de type n. Also contemplated are embodiments in which the p-type conductivity layers are placed above the n-type conductivity layers.
Dans ce cas, la couche de conductivité de type i est intercalée entre les couches de type p et de type n, et le gaz de trous qui se forme ainsi à l'interface p-i constitue le canal p du MODEET à canal p. Il faut également noter qu'il n'est pas nécessaire que le HESFET ait une jonction p-n, c'est-à-dire que le MESFET peut être un simple dispositif à canal n.In this case, the conductivity layer of type i is interposed between the layers of type p and of type n, and the gas of holes which thus forms at the interface p-i constitutes the channel p of the MODEET with channel p. It should also be noted that the HESFET need not have a p-n junction, i.e. the MESFET can be a simple n-channel device.
La fabrication du dispositif fait appel à des techniques bien connues de l'homme de l'art. On fait croître les couches épitaxiales sur le substrat semi-isolant par des techniques de croissance cristalline classiques et bien connues, comme l'épitaxie par jets moléculaires. Celles ci apparaît être la technique de croissance préférée, tout au moins à l'heure actuelle, du fait qu'elle procure une maitrise précise des compositions, des concentrations de dopage et des épaisseurs des couches. Après croissance des couches épitaxiales, on enlève la couche de type n par des techniques d'attaque bien connues. L'utilisation d'une attaque chimique sélective, comme par un système peroxyde d'hydrogène-hydroxyde d ammonium ou d'une technique d'attaque sélective par voie sèche apparaît être préférable du fait que ces techniques permettent de définir avec précision les couches désirées.Ensuite, on définit et on isole les régions des dispositifs actifs, par des techniques classiques telles que l'attaque chimique pour former des mésas, ou l'implantation ionique pour former des régions isolantes
Oh forme ensuite les électrodes désirées par des techniques de métallisation classiques. Des séquences de fabrication appropriées pour d'autres modes de réalisation apparaitront aisément à l'homme de l'art. On utilise. avantageusement. la séquence décrite du fait qu'elle ne nécessite aucune étape de recroissance.The manufacture of the device uses techniques well known to those skilled in the art. The epitaxial layers are grown on the semi-insulating substrate by conventional and well-known crystal growth techniques, such as molecular beam epitaxy. These appear to be the preferred growth technique, at least at present, because it provides precise control of the compositions, doping concentrations and thicknesses of the layers. After the epitaxial layers have grown, the n-type layer is removed by well-known attack techniques. The use of a selective chemical attack, such as by a hydrogen peroxide-ammonium hydroxide system or a selective dry attack technique appears to be preferable since these techniques allow precise definition of the desired layers. Then, we define and isolate the regions of the active devices, by conventional techniques such as chemical attack to form mesas, or ion implantation to form insulating regions.
Oh then forms the desired electrodes by conventional metallization techniques. Manufacturing sequences suitable for other embodiments will readily be apparent to those of skill in the art. We use. advantageously. the sequence described since it does not require any regrowth step.
On peut former des portes logiques utiles en connectant de façon appropriée des électrodes sur les deux transistors à effet de champ. A titre d'exemple, si on connecte électriquement les contacts de drain des deux transistors à effet de champ, on obtient un inverseur CIMES (métal-semiconducteur complémentaire) qui est représenté schématiquement sur la figure 2. On peut connecter électriquement les contacts de drain par une métallisation de drain qui est commune aux deux transistors à effet de champ représentés sur la figure 1. Les électrodes de grille sont également connectées électriquement ensemble. Useful logic gates can be formed by appropriately connecting electrodes on the two field effect transistors. By way of example, if the drain contacts of the two field effect transistors are electrically connected, a CIMES (complementary metal-semiconductor) inverter is obtained which is shown diagrammatically in FIG. 2. The drain contacts can be electrically connected by a drain metallization which is common to the two field effect transistors shown in FIG. 1. The gate electrodes are also electrically connected together.
On envisage également des modifications supplémentaires du mode de réalisation représenté sur la figure 1. Additional modifications to the embodiment shown in Figure 1 are also contemplated.
La figure 3 montre une telle modification. Les références numériques identiques à celles de la figure 1 désignent des éléments identiques. Dans ce cas, la couche de type p est commune aux deux transistors à effet de champ, c'est-à-dire que l'attaque n'enlève pas une partie de la couche de type p 9 pour isoler physiquement les deux transistors à effet de champ, et des électrodes viennent en contact avec les couches de type n et p, respectivement pour le MESSES et NODFET. Le dispositif résultant est représenté schématiquement sur la figure 4 et ces deux électrodes de drain sont séparées par une diode. La diode peut remplir plusieurs fonctions utiles. Elle peut par exemple fonctionner en photodétecteur. On pourrait également l'utiliser en tant que diode de décalage de niveau ou de référence de tension.Figure 3 shows such a modification. Identical references identical to those in FIG. 1 designate identical elements. In this case, the p-type layer is common to the two field effect transistors, that is to say that the attack does not remove part of the p-type layer 9 to physically isolate the two transistors to field effect, and electrodes come into contact with the n and p type layers, respectively for MESSES and NODFET. The resulting device is shown schematically in Figure 4 and these two drain electrodes are separated by a diode. The diode can perform several useful functions. It can for example function as a photodetector. It could also be used as a level shift or voltage reference diode.
L'homme de l'art pourra imaginer aisément d'autres modifications. On peut par exemple intercaler une couche de GaAs de type p+ entre les couches 9 et Il du MESFET sur la figure 1. Ceci conduit à l'obtention du confinement des électrons dans le canal au moyen d'une homojonction, au lieu de l'hétérojonction de la figure 1. Those skilled in the art can easily imagine other modifications. It is possible, for example, to insert a layer of p + type GaAs between layers 9 and 11 of the MESFET in FIG. 1. This leads to the confinement of the electrons in the channel by means of a homojunction, instead of the Figure 1 heterojunction.
Il existe encore d'autres modifications possibles. L'une d'elles est représentée sur la figure 1 et utilise des transistors MODFET pour le dispositif à canal n aussi bien que pour le dispositif à canal p. On voit sur la figure un MODBET à canal p, 300, et des MODFED à canal n, 310 et 320. En pratique, un seul des MODFED à canal n sera normalement présent. Cependant, la description de cette structure facilitera l'explication de divers modes de réalisation possibles.La structure comprend un substrat 400, une première couche épitaxiale 402 ayant une
conductivité intrinsèque, une seconde couche épitaxiale 404 ayant une conductivité de type n, une troisième couche épitaxiale 406 ayant llne conductivité intrinsèque et une quatrième~ couche rpitaxiale 408 ayant une conductivité de type. p. Les couches de type n et de type p ont des bandes interdites plus larges que les bandes interdites de la couche à conductivité intrinsèque adjacente.Des électrodes de source de grille et de drain 421, 423, et 425 ; 451, 453 et 455 ; et 451, 453 et 435 sont respectivement formées srir les couches supérieures des transistors 300, 310 et 520. Un gaz bidimensionnel indiqué par la ligne en pointil lés 410 se forme ô l'interface entre les couches 406 et 408 du NODFET à canal p, 300.Un gaz d'électrons bidimensionnel indiqué par la ligne en pointillés 412 se forme à l'interface des couches 404 et 406 du MODFET la canal n 310. Un gaz d'électrons bidimensionnel indiqué par la ligne en pointillés 414 se forme à l'interface entre les couches 402 et 404 du MODFET à canal n, 320. Ici encore, au moins une électrode du transistor ô canai p est connectée à au moins une électrode du transistor q canal n. Il faut noter que dans le transistor 310, la couche de type n est la plus proche du substrat, tandis que dans le transistor 320, la couche intrinsèque est la plus proche dii substrat.Il n'est pas obligatoire que toutes les couches soient présentes dans tous les modes de réalisation. Par exemple, si on doit former les transistors 300 et 310, on peut supprimer la couche 402. Dans un but de clarté, on n'a pas représenté l'étendue complète des deux gaz bidimensionnels 412 et 414.There are still other possible modifications. One of them is shown in Figure 1 and uses MODFET transistors for the n-channel device as well as for the p-channel device. The figure shows a p-channel MODBET, 300, and n-channel MODFEDs, 310 and 320. In practice, only one of the n-channel MODFEDs will normally be present. However, the description of this structure will facilitate the explanation of various possible embodiments. The structure comprises a substrate 400, a first epitaxial layer 402 having a
intrinsic conductivity, a second epitaxial layer 404 having an n-type conductivity, a third epitaxial layer 406 having an intrinsic conductivity and a fourth ~ rpitaxial layer 408 having a type conductivity. p. The n-type and p-type layers have wider forbidden bands than the forbidden bands of the adjacent intrinsically conductive layer. Gate source and drain electrodes 421, 423, and 425; 451, 453 and 455; and 451, 453 and 435 are respectively formed on the upper layers of the transistors 300, 310 and 520. A two-dimensional gas indicated by the dotted line 410 forms at the interface between the layers 406 and 408 of the p-channel NODFET, 300. A two-dimensional electron gas indicated by the dotted line 412 is formed at the interface of layers 404 and 406 of MODFET channel n 310. A two-dimensional electron gas indicated by the dotted line 414 is formed at l interface between the layers 402 and 404 of the n-channel MODFET, 320. Here again, at least one electrode of the ô channel transistor p is connected to at least one electrode of the q channel n transistor. Note that in transistor 310, the n-type layer is closest to the substrate, while in transistor 320, the intrinsic layer is closest to the substrate. It is not mandatory that all layers are present. in all embodiments. For example, if transistors 300 and 310 are to be formed, layer 402 can be omitted. For the sake of clarity, the complete extent of the two two-dimensional gases 412 and 414 has not been shown.
t'homme de l'art pourra aisément imaginer d'au tiers modes de réalisation utilisant à la fois des HODFET à canal n et àcanal p. A titre d'exemple, on notera aisément qu'un choix approprié des bandes interdites pour les couches de la figure 5 permet de former un MESFET à canal n. those skilled in the art can easily imagine third-party embodiments using both n-channel and p-channel HODFETs. By way of example, it will easily be noted that an appropriate choice of the prohibited bands for the layers of FIG. 5 makes it possible to form an MESFET with an n channel.
Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. It goes without saying that numerous modifications can be made to the device described and shown, without departing from the scope of the invention.
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Cited By (1)
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|---|---|---|---|---|
| US5510635A (en) * | 1992-04-15 | 1996-04-23 | Picogiga Societe Anonyme | Integrated circuit having complementary heterojunction field effect transistors |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5861675A (en) * | 1981-10-09 | 1983-04-12 | Hitachi Ltd | Semiconductor device |
| JPS58147167A (en) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | High mobility complementary semiconductor device |
Family Cites Families (3)
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|---|---|---|---|---|
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| JPS57208174A (en) * | 1981-06-17 | 1982-12-21 | Hitachi Ltd | Semiconductor device |
| JPS58130574A (en) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | Semiconductor device |
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1985
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5861675A (en) * | 1981-10-09 | 1983-04-12 | Hitachi Ltd | Semiconductor device |
| JPS58147167A (en) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | High mobility complementary semiconductor device |
Non-Patent Citations (4)
| Title |
|---|
| APPLIED PHYSICS LETTERS, vol. 44, no. 11, 1 juin 1984, pages 1062-1064, American Institute of Physics, New York, US; H.L.ST\RMER et al.: "Modulation-doped field-effect transistor based on a two-dimensional hole gas" * |
| IEEE ELECTRON DEVICE LETTERS, vol. EDL-5, no. 1, janvier 1984, pages 21-23, IEEE, New York, US; R.ZULEEG et al.: "Double-implanted GaAs complementary JFET's" * |
| PATENTS ABSTRACTS OF JAPAN, vol. 7, no. 148 (E-184)[1293], 29 juin 1983; & JP-A-58 61 675 (HITACHI SEISAKUSHO K.K.) 12-04-1983 * |
| PATENTS ABSTRACTS OF JAPAN, vol. 7, no. 161 (E-212)[1409], 24 novembre 1983; & JP-A-58 147 167 (FUJITSU K.K.) 01-09-1983 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510635A (en) * | 1992-04-15 | 1996-04-23 | Picogiga Societe Anonyme | Integrated circuit having complementary heterojunction field effect transistors |
Also Published As
| Publication number | Publication date |
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| JPS6110266A (en) | 1986-01-17 |
| FR2566185B1 (en) | 1990-03-30 |
| JP2530806B2 (en) | 1996-09-04 |
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