FR2562283A1

FR2562283A1 - Circuit for regulating the level of pulse peaks operating pulse by pulse

Info

Publication number: FR2562283A1
Application number: FR8405232A
Authority: FR
Inventors: Salim Hamzaoui; Michel Schilliger
Original assignee: LMT Radio Professionnelle
Current assignee: LMT Radio Professionnelle
Priority date: 1984-04-03
Filing date: 1984-04-03
Publication date: 1985-10-04
Also published as: FR2562283B1

Abstract

The regulation circuit of the invention essentially comprises an amplifier 15 whose feedback network 16 consists of resistors connected in parallel, each being in series with a switch controlled by one bit of the output bus 17 of a ADC 13 connected to the output of a peak detector 12, the amplifier receiving the delayed pulses 11. Application: aeronautical MLS receiver.

Description

CIRCUIT DE REGULBTION DU NIVEAU DE CRETE D'IMPULSIONS
OPERANT IMPULSION PAR IMPULSION
La présente invention se rapporte à un circuit de régulation du niveau de crête d'impulsions opérant impulsion par impulsion.CIRCUIT FOR REGULATING THE PULP RIDGE LEVEL
IMPULSE-BY-IMPULSE OPERATOR
The present invention relates to a pulse peak level control circuit operating pulse by pulse.

On connaît un circuit de régulation du niveau de crête d'impulsions comportant un amplificateur à gain variable recevant les impulsions à réguler à travers un circuit à retard, le gain de cet amplificateur étant commande par un amplificateur logarithmique suivi d'un circuit de mémorisation. Ce circuit connu nécessite une mémorisation, et n'est donc pas à réponse immédiate, et la caracté rustique de l'amplificateur logarithmique est difficile sinon impossible à ajuster à celle de l'amplificateur a' gain variable sur toute la dynamique de ce dernier. A pulse peak level control circuit is known comprising a variable gain amplifier receiving the pulses to be regulated through a delay circuit, the gain of this amplifier being controlled by a logarithmic amplifier followed by a storage circuit. This known circuit requires memorization, and is therefore not immediate response, and the rustic character of the logarithmic amplifier is difficult if not impossible to adjust to that of the amplifier with variable gain over the entire dynamics of the latter.

La présente invention a pour objet un circuit de régulation ne présentant pas les inconvénients du circuit connu. The present invention relates to a regulation circuit which does not have the drawbacks of the known circuit.

Le circuit de régulation de niveau de crête conforme à l'invention comporte, reliés à son entrée, un circuit détecteur de crête et un circuit à retard, la sortie du détecteur de crête étant reliée à l'entrée d'un convertisseur analogique-numérique, le circuit de régulation de niveau crête comportant également un circuit amplificateur inverseur à réseau de contre-réaction à éléments commutables en fonction d'un signal fourni par la sortie dudit convertisseur analogique-numérique. The peak level regulation circuit according to the invention comprises, connected to its input, a peak detector circuit and a delay circuit, the output of the peak detector being connected to the input of an analog-digital converter. , the peak level control circuit also comprising an inverter amplifier circuit with feedback network with switchable elements as a function of a signal supplied by the output of said analog-digital converter.

Selon un mode de réalisation de l'invention, les signaux de sortie du circuit de régulation de niveau crête d'impulsions sont fournis par un multiplieur analogique dont les entrées sont reliées à la sortie du circuit à retard et à la sortie du circuit amplificateur, Entrée de ce dernier circuit étant maintenue à une tension continue constante. According to one embodiment of the invention, the output signals of the peak pulse level regulation circuit are supplied by an analog multiplier whose inputs are connected to the output of the delay circuit and to the output of the amplifier circuit, Input from this latter circuit being maintained at a constant DC voltage.

Selon un autre mode de réalisation de l'invention, la sortie du circuit à retard est directement reliée à l'entrée du circuit amplificateur, et la sortie des circuit de régulation du niveau de crête d'impulsions est prise à la sortie de l'amplificateur. According to another embodiment of the invention, the output of the delay circuit is directly connected to the input of the amplifier circuit, and the output of the pulse peak level regulation circuit is taken at the output of the amplifier.

La présente invention sera mieux comprise à la lecture de la description détaillée de deux modes de réalisation pris comme exemples non limitatifs et illustrés par le dessin annexé, sur lequel:
- la figure 1 est un bloc-diagramme d'un circuit de régulation conforme à l'invention;
- la figure 2 est le schéma détaillé d'un bloc du convertisseur de la figure 1, et
- la figure 3 est le bloc-diagramme d'un autre mode de réalisation dun circuit de régulation conforme à l'invention.The present invention will be better understood on reading the detailed description of two embodiments taken as nonlimiting examples and illustrated by the appended drawing, in which:
- Figure 1 is a block diagram of a regulation circuit according to the invention;
FIG. 2 is the detailed diagram of a block of the converter of FIG. 1, and
- Figure 3 is the block diagram of another embodiment of a regulation circuit according to the invention.

Le circuit de régulation représenté de façon simplifiée sur la figure 1 reçoit sur son entrée des impulsions Vcf(t) de durée finie et de forme connue dont l'amplitude de la crête est variable. On veut obtenir à la sortie de ce circuit, pour chaque impulsion d'entrée, une impulsion de sortie de forme semblable (affine), toutes les impulsions de sortie ayant la même amplitude de crête. The regulation circuit shown in a simplified manner in FIG. 1 receives on its input pulses Vcf (t) of finite duration and of known shape whose amplitude of the peak is variable. We want to obtain at the output of this circuit, for each input pulse, an output pulse of similar shape (affine), all the output pulses having the same peak amplitude.

L'entrée du circuit de la figure 1 est reliée d'une part à un circuit à retard analogique 1, et d'autre part à un circuit 2 détecteur de crête. Le circuit 1 est une ligne à retard classique présentant un retard supérieur au temps de montée total maximal des impulsions d'entrée, le temps de montée total étant défini comme le temps mis par les impulsions pour passer du niveau zéro (ou minimal) au niveau de crête. Le circuit 2 est un détecteur de crête classique remis à zéro (entrée de commande R.A.Z.) après chaque impulsion incidente par un circuit classique approprié (non représenté). The input of the circuit of FIG. 1 is connected on the one hand to an analog delay circuit 1, and on the other hand to a peak detector circuit 2. Circuit 1 is a conventional delay line having a delay greater than the maximum total rise time of the input pulses, the total rise time being defined as the time taken by the pulses to go from zero (or minimum) level to the level crest. Circuit 2 is a classic peak detector reset to zero (R.A.Z. control input) after each incident pulse by an appropriate conventional circuit (not shown).

Le circuit 2 est suivi d'un circuit 3, dont la réalisation est expliquée en détail ci-dessous, fournissant, pour une tension d'entrée
Vc (Vc étant l'amplitude de crête des impulsions incidentes), une tension de sortie égale à A/Vc, A étant une constante.Circuit 2 is followed by circuit 3, the construction of which is explained in detail below, providing, for an input voltage
Vc (Vc being the peak amplitude of the incident pulses), an output voltage equal to A / Vc, A being a constant.

Les sorties des circuits 1 et 3 sont reliées à un multiplieur analogique 4 classique. Soit I le retard dû au circuit 1. A la sortie de ce circuit, les impulsions sont de la forme Vcf(t - T), t étant le temps. Par conséquent, à la sortie du multiplieur 4 on obtient des impulsions de la forme A . f(t - ), ctest-à-dire des impulsions dont la valeur de crête est constante, ce que l'on cherchait à obtenir. Les circuits 1, 2, et 4 étant bien connus en soi, ne seront pas décrits plus en détail, leur réalisation étant évidente pour l'homme de l'art. The outputs of circuits 1 and 3 are connected to a conventional analog multiplier 4. Let I be the delay due to circuit 1. At the output of this circuit, the pulses are of the form Vcf (t - T), t being time. Consequently, at the output of the multiplier 4, pulses of the form A are obtained. f (t -), that is to say pulses whose peak value is constant, which we sought to obtain. The circuits 1, 2, and 4 being well known per se, will not be described in more detail, their realization being obvious to those skilled in the art.

Le circuit 3, dont le schéma d'un mode de réalisation préféré a été représenté sur la figure 2, comporte un convertisseur analogique-numérique 5 recevant la tension de sortie Vc du detec- teur de crête 2. Ce convertisseur 5 coopère avec un amplificateur opérationnel 6 dont l'entrée non inverseuse est reliée à la masse, et dont l'entrée inverseuse est reliée par une résistance 7, de valeur R, à une tension constante Virer
La sortie de l'amplificateur 6 est reliée à son entrée inverseuse par un réseau 8 de résistances commutables de contreréaction. Soit k le nombre d'éléments binaires du signal de sortie du convertisseur 5. Le réseau 8 comporte k résistances montées en parallèle. Chacune de ces résistances est branchée en série avec un commutateur électronique.L'ensemble 9 des commutateurs électroniques est commandé par le signal de sortie du convertisseur 5. Le nombre de sortie N (tel que N = p . Vc) du convertisseur 5 se présente sur un bus 1Q à k fils dont chacun commande un commu- tateur correspondant de l'ensemble 9. La valeur de k est déterminée, de façon connue en soi, en fonction de la précision désirée pour l'application considérée. Le nombre numérique qui se présente sur le bus 10 comporte k éléments binaires ai que l'on peut écrire, dàns l'ordre croissant de leurs poids respectifs: ao, al ... a2k.l. Ces différents éléments binaires ont été marqués sur les commutateurs correspondants de l'ensemble 9.Circuit 3, the diagram of a preferred embodiment of which has been shown in FIG. 2, comprises an analog-digital converter 5 receiving the output voltage Vc from the peak detector 2. This converter 5 cooperates with an amplifier operational 6 whose non-inverting input is connected to ground, and whose inverting input is connected by a resistor 7, of value R, at a constant voltage
The output of amplifier 6 is connected to its inverting input by a network 8 of switchable counter-reaction resistors. Let k be the number of binary elements of the output signal from converter 5. Network 8 has k resistors connected in parallel. Each of these resistors is connected in series with an electronic switch. The set 9 of electronic switches is controlled by the output signal of the converter 5. The number of outputs N (such as N = p. Vc) of the converter 5 is presented on a 1Q bus with k wires, each of which controls a corresponding switch of the set 9. The value of k is determined, in a manner known per se, as a function of the precision desired for the application considered. The digital number which is presented on the bus 10 comprises k binary elements ai which can be written, in the ascending order of their respective weights: ao, al ... a2k.l. These various binary elements have been marked on the corresponding switches of set 9.

Les k résistances de l'ensemble 8 ont des valeurs qui constituent une progression géométrique dont le premier terme est r, et la raison 2. Ainsi, ces résistances ont pour valeurs respectives: r, 2r, 4r ... 2k lrs La résistance r est en série avec le commutateur commandé par l'élément binaire a2k- 1, la résistance 2r est en série avec le commutateur commandé par l'élément binaire a2k-2; et ainsi de suite jusqu'à la résistance 2k~lr en série avec le commutateur aO. The k resistances of the set 8 have values which constitute a geometric progression whose first term is r, and the reason 2. Thus, these resistors have the respective values: r, 2r, 4r ... 2k lrs The resistance r is in series with the switch controlled by the binary element a2k-1, the resistor 2r is in series with the switch controlled by the binary element a2k-2; and so on until the resistor 2k ~ lr in series with the aO switch.

La valeur équivalente Req du réseau 3 est donnée par la relation:

The equivalent value Req of network 3 is given by the relation:

Les termes ao à a2k-l, étant des éléments binaires, ont pour
valeur O ou 1, ce qui donne:
1 N
Req 2k-lr
N étant le nombre numérique à la sortie du convertisseur 5.The terms ao to a2k-l, being binary elements, have for
value O or 1, which gives:
1 N
Req 2k-lr
N being the digital number at the output of converter 5.

Ce qui donne:
2k-1r
Req =
Soit Ve la tension d'entrée de l'amplificateur 4 et Vs sa
tension de sortie. On a alors:
Vs = -Ve.Req = -Ve . 2k-1r = - Ve . 2k-1r R N . R p. Vc.R
Cette dernière relation, s'écrit, si on maintient Ve constant:
A
@@-Vc
A étant une constante égale à.:
2k-1
- Ve #
p.R
La variante de réalisation du circuit de régulation représentée sur la figure 3 ne comporte pas de multiplieur. Dans oetè variante,
L'entrée est reliée à un circuit à retard 11, et à un détXr de crête 12 suivi d'un convertisseur analogique-numérique 13.La sortie du circuit 11. est reliée par une résistance 14 de valeur R à 15entrée inverseuse d'un amplificateur opérationnef 15 dont l'entrée non inverseuse est reliée à la masse. L'amplificateur 15 comporte un circuit de contre-réaction 16 comportant, de façon non sur la figure 3, les mêmes éléments que le circuit de contre-réaction de l'amplificateur 6, à savoir un réseau de résistances identique au réseau s en série avec des commutateurs électroniques identiiques aux commutateurs 9. Ces commutateurs du circuit 16 sont commandés de la même façon que les commutateurs 9, c'este par les
fils respectifs du bus de sortie 17 du convertisseur 13. Les éléments
11, 12 et 13 sont respectivement identiques aux éléments 1, 2 et 5. Which give:
2k-1r
Req =
Let Ve be the input voltage of amplifier 4 and Vs sa
output voltage. We then have:
Vs = -Ve.Req = -Ve. 2k-1r = - Fri. 2k-1r RN. R p. Vc.R
This last relation, is written, if we keep Ve constant:
AT
@@ - Vc
A being a constant equal to:
2k-1
- Ve #
pR
The variant embodiment of the regulation circuit shown in FIG. 3 does not include a multiplier. In this variant,
The input is connected to a delay circuit 11, and to a peak detXr 12 followed by an analog-digital converter 13. The output of the circuit 11. is connected by a resistor 14 of value R to 15 inverting input of a operational amplifier 15 whose non-inverting input is connected to ground. The amplifier 15 comprises a feedback circuit 16 comprising, not in FIG. 3, the same elements as the feedback circuit of the amplifier 6, namely a network of resistors identical to the network s in series with electronic switches identical to switches 9. These switches of circuit 16 are controlled in the same way as switches 9, it is by the
respective wires of the output bus 17 of the converter 13. The elements
11, 12 and 13 are respectively identical to elements 1, 2 and 5.

Soient Vs la tension de sortie de l'amplificateur 15, Vc' la
tension de sortie du circuit à retard 11, Req la résistance équiva lente du réseau 16, Vc la tension de crête des impulsions incidentes,
disponible à la sortie du détecteur 12, et N le nombre binaire (se
composant de k éléments binaires) à la sortie du convertisseur 13
(N = p. Vc, comme précédemment). On a alors (en utilisant les
mêmes notations que précédemment):

-avec
Vc'= Vcf(t- #)
Or Vc/N = constante, donc Vs = constante, cette tension Vs étant la tension de crête régulée des Impulsions Incidentes. Let Vs be the output voltage of amplifier 15, Vc 'la
delay circuit output voltage 11, Req the slow equivalent resistance of the network 16, Vc the peak voltage of the incident pulses,
available at the output of detector 12, and N the binary number (se
component of k binary elements) at the output of converter 13
(N = p. Vc, as before). We then have (using the
same notations as above):

-with
Vc '= Vcf (t- #)
Now Vc / N = constant, therefore Vs = constant, this voltage Vs being the regulated peak voltage of the Incident Pulses.

Claims

1. Peak pulse level control circuit operating pulse by pulse, characterized in that it comprises, connected to its input, a peak detector circuit (2, 12) and a delay circuit (1, 1.1) , the output of the peak detector circuit being connected to an analog-digital converter (5, 13), the output of which controls a network (8) with switchable elements mounted in feedback on an amplifier (6, 15).

2. Regulation circuit according to claim 1, characterized in that it comprises at its output an analog multiplier (4) whose inputs are connected to the output of the delay circuit (1) and to the output of the amplifier (6) which has its input connected to a constant voltage (short)

3. Regulation circuit according to claim I, characterized in that the output of the delay circuit (11) is connected to the input of the amplifier circuit (1S).

4. Regulation circuit according to any one of the preceding claims, characterized in that the said feedback network (8) consists of k resistors in parallel, the values of which constitute a geometric progression given that the first term is r and reason 2, each of these resistors being in series with an electronic switch, the various electronic switches being each controlled by one. binary element of the output bus (10, 17) of the analog-digital converter (5, 13), the switch (a2k ~ l) controlled by the most significant binary element being in series with the resistance of lower value (r), and so on, in order, until the resistance of higher value (2k-1. r) which is in series with the switch (aO) controlled by the binary element of lower weight .

5. Regulation circuit according to any one of the preceding claims, characterized in that the delay of the delay circuit (1, 11) is greater than the total rise time (from minimum to peak) maximum of the incident pulses .