FR2534416A1 - Planar type field-effect transistor, with vertical structure. - Google Patents
Planar type field-effect transistor, with vertical structure. Download PDFInfo
- Publication number
- FR2534416A1 FR2534416A1 FR8217070A FR8217070A FR2534416A1 FR 2534416 A1 FR2534416 A1 FR 2534416A1 FR 8217070 A FR8217070 A FR 8217070A FR 8217070 A FR8217070 A FR 8217070A FR 2534416 A1 FR2534416 A1 FR 2534416A1
- Authority
- FR
- France
- Prior art keywords
- metallization
- effect transistor
- field effect
- drain
- active layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 33
- 238000001465 metallisation Methods 0.000 claims abstract description 71
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000000463 material Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000000969 carrier Substances 0.000 claims description 5
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims 2
- 150000002739 metals Chemical class 0.000 claims 1
- 239000010410 layer Substances 0.000 description 34
- 230000000694 effects Effects 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 8
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 7
- 238000000407 epitaxy Methods 0.000 description 6
- 230000010287 polarization Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8122—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/806—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with Schottky drain or source contact
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
TRANSISTOR A EFFET DE CHAMP, DE TYPE PLANAR,
A STRUCTURE VERTICALE
La présente invention concerne un transistor à effet de champ, de type planar, fonctionnant dans le domaine des hyperfréquences, dont la structure verticale permet de réduire la longueur de grille, et dans lequel le contrôle du courant se fait au moyen de deux zones de déplétion. La réalisation de ce transistor à effet de champ est simple, et fiable, et sa géométrie en surface permet d'associer plusieurs transistors en interdigitant leurs électrodes.PLANAR TYPE FIELD EFFECT TRANSISTOR
WITH VERTICAL STRUCTURE
The present invention relates to a field effect transistor, of the planar type, operating in the microwave domain, the vertical structure of which makes it possible to reduce the gate length, and in which the current is controlled by means of two depletion zones. . The production of this field effect transistor is simple and reliable, and its surface geometry makes it possible to associate several transistors by interdigitating their electrodes.
L'augmentation de la fréquence maximale de fonctionnement des transistors à effet de champ se heurte à deux types de difficultés. Dans les transistors dits horizontaux, dans lesquels les trois - électrodes sont portées par une même face du cristal semiconducteur, le temps de transit des porteurs, qui est lié à la fréquence maximale de fonctionnement, de la source vers le drain est limité par la longueur de grille. A cette longueur, il convient d'ajouter encore les deux longueurs de garde entre les métallisations de source et grille d'une part et grille et drain d'autre part. Le temps de transit est donc limité par des raisons liées à la technologie de dépôt des métallisations, et de tenue en tension. A titre indicatif il est difficile de descendre en dessous d'une longueur de trois microns entre source et drain. The increase in the maximum operating frequency of field effect transistors encounters two types of difficulties. In so-called horizontal transistors, in which the three electrodes are carried by the same face of the semiconductor crystal, the transit time of the carriers, which is linked to the maximum operating frequency, from the source to the drain is limited by the length grid. To this length, the two guard lengths between the source and gate metallizations on the one hand and the gate and drain on the other hand should be added. The transit time is therefore limited by reasons related to the technology of depositing metallizations, and of withstand voltage. As an indication, it is difficult to descend below a length of three microns between source and drain.
Afin de diminuer le temps de transit des porteurs, notamment les électrons dans les matériaux de type n, plus rapides que les trous dans les matériaux de type p, sont apparus des transistors mettant en oeuvre des effets non stationnaires tels que survitesse et transport balistique, qui apportent une amélioration, ou des transistors dits verticaux, dans lesquels la longueur de grille est égale à une épaisseur d'une couche d'un matériau, comprise entre d'autres couches épitaxiales. Il est possible de réaliser des couches d'un matériau donné, soit par évaporation sous vide, soit par épitaxie, beaucoup plus fines que 1 micron, et c'est donc un avantage par rapport aux structures planars citées précédemment, mais la réalisation d'un tel transistor est compliqué puisqutelle nécessite plusieurs opérations épitaxiales. In order to reduce the transit time of the carriers, in particular the electrons in the n-type materials, faster than the holes in the p-type materials, transistors have appeared using non-stationary effects such as overspeed and ballistic transport, which provide an improvement, or so-called vertical transistors, in which the gate length is equal to a thickness of a layer of a material, comprised between other epitaxial layers. It is possible to make layers of a given material, either by vacuum evaporation or by epitaxy, much finer than 1 micron, and it is therefore an advantage compared to the planar structures mentioned above, but the realization of such a transistor is complicated since it requires several epitaxial operations.
Le transistor à effet de champ selon l'invention apporte une solution simple à ces difficultés de réalisation. Il est de type vertical et ne comporte qu'un substrat très conducteur et une couche active, complétée par une métallisation de source sur la face libre du substrat et une métallisation de drain sur la face libre de la couche active. L'effet de pincement de la grille est obtenu par un dédoublement de la métallisation de grille, déposée sur la face libre de la couche active, de part et d'autre de la métallisation de drain. Chaque élément de la grille crée dans la couche active une zone désertée : les deux zones désertées creees par deux éléments de grille opposés par rapport au drain pincent le courant venant du substrat, de la source vers le drain.L'effet de pincement est variable avec la tension de polarisation de grille car, pour une couche active mince, la zone désertée sous une métallisation de grille se développe davantage en largeur, dans le plan de cette couche, qu'en profondeur, vers le substrat. The field effect transistor according to the invention provides a simple solution to these production difficulties. It is of the vertical type and comprises only a very conductive substrate and an active layer, supplemented by a source metallization on the free face of the substrate and a drain metallization on the free face of the active layer. The grid pinching effect is obtained by splitting the grid metallization, deposited on the free face of the active layer, on either side of the drain metallization. Each element of the grid creates in the active layer a deserted zone: the two deserted zones created by two grid elements opposite to the drain pinch the current coming from the substrate, from the source to the drain. The pinching effect is variable with the grid bias voltage because, for a thin active layer, the area deserted under a grid metallization develops more in width, in the plane of this layer, than in depth, towards the substrate.
De façon plus précise, l'invention concerne un transistor à effet de champ, de type planar, à structure verticale, comportant un substrat en matériau semiconducteur, de type de conductivité n+, supportant une couche active en matériau semiconducteur de type de conductivité n, une première métallisation d'électrode d'accès étant déposée sur la face libre du substrat et une seconde métallisation d'électrode d'accès déposée sur la face libre de la couche active, ce transistor étant caractérisé en ce que deux éléments de métallisation Schottky, déposés sur la face libre de la couche active de part et d'autre de la métallisation d'accés, constituent l'électrode de grille du transistor et contrôlent le passage du courant entre les deux électrodes d'accès par pincement entre deux zones désertées de porteurs, les dimensions latérales de ces deux zones désertées étant en relation avec la tension de polarisation de la grille. More specifically, the invention relates to a field effect transistor, of planar type, with vertical structure, comprising a substrate of semiconductor material, of type n + conductivity, supporting an active layer of semiconductor material of type of conductivity n, a first metallization of access electrode being deposited on the free face of the substrate and a second metallization of access electrode deposited on the free face of the active layer, this transistor being characterized in that two Schottky metallization elements, deposited on the free face of the active layer on either side of the access metallization, constitute the gate electrode of the transistor and control the flow of current between the two access electrodes by pinching between two deserted areas of load-bearing, the lateral dimensions of these two deserted areas being related to the grid bias voltage.
L'invention sera mieux comprise par la description d'un exemple de réalisation qui suit, s'appuyant sur les figures annexées qui représentent:
- figure 1 : schéma fonctionnel d'un transistor à effet de champ horizontal, selon l'art connu;
- figure 2 : condition de croissance d'une zône désertée sous un contact
Schottky, dans un matériau de type n, selon l'art connu;
- figure 3 : schéma de fonctionnement d'un transistor à effet de champ vertical selon l'invention;
- figure 4 : structure d'un transistor à effet de champ vertical selon l'invention.The invention will be better understood from the description of an exemplary embodiment which follows, based on the appended figures which represent:
- Figure 1: block diagram of a horizontal field effect transistor, according to the prior art;
- Figure 2: condition of growth of a deserted area under contact
Schottky, in an n-type material, according to known art;
- Figure 3: operating diagram of a vertical field effect transistor according to the invention;
- Figure 4: structure of a vertical field effect transistor according to the invention.
Le transistor à effet de champ selon l'invention, peut être réalisé dans de nombreux matériaux tels que le silicium ou les matériaux des familles III-V
par exemple, tels que l'arséniure de gallium ou le phosphure d'indium entre autres. Cependant pour simplifier les explications dans le texte, l'invention sera exposée en s'appuyant sur le cas d'un transistor en arséniure de gallium.The field effect transistor according to the invention can be produced in many materials such as silicon or materials of families III-V
for example, such as gallium arsenide or indium phosphide among others. However, to simplify the explanations in the text, the invention will be explained by relying on the case of a gallium arsenide transistor.
Une autre caractéristique de l'invention est que ce type de transistor est unipolaire, pratiquement uniquement de type de conductivité n, car les électrons qui sont dans ce cas les porteurs majoritaires sont beaucoup plus rapides que les trous dans les matériaux d'un type de conductivité p : étant donné que l'effet recherché est une augmentation de la fréquence maximale du fonctionnement du transistor, rechercher cette augmentation avec des porteurs lents serait vain. Another characteristic of the invention is that this type of transistor is unipolar, practically only of type of conductivity n, because the electrons which are in this case the majority carriers are much faster than the holes in the materials of a type of p conductivity: given that the desired effect is an increase in the maximum operating frequency of the transistor, finding this increase with slow carriers would be futile.
La figure I représente le schéma fonctionnel d'un transistor à effet de champ classique, de type horizontal. FIG. 1 represents the functional diagram of a conventional field effect transistor, of the horizontal type.
Un tel - transistor comporte un substrat semi-isolant 1, sur lequel on a fait croître une couche 2 dite active, par épitaxie ou implantation par exemple. Trois électrodes sont déposés par des métallisations sur la surface libre de la couche active 2 : la source 3, la grille 4 et le drain 5, la grille étant généralement placée entre la source et le drain. Le contrôlé du courant 6 qui se déplace entre la source et le drain,# sous polarisation convenable, est obtenu par un effet de pincement de ce courant entre la grille 4 et le substrat semi-isolant 1. Ce pincement est obtenu par l'effet de zone désertée 7, qui se crée sous la métallisation de grille 4 sous l'effet d'une tension de polarisation convenable. Cette zone désertée, qui a d'ailleurs une géométrie dissymétrique, en fonction du potentiel entre source et drain, se développe selon la tension appliquée sur la grille: la zone désertée est minimale si la tension de grille est nulle et elle croît et peut atteindre le substrat semi-isolant si la tension de grille est suffisamment élevée. Il y a donc bien effet de pincement des lignes de courant 6 entre une zone désertée 7 et un substrat semi-isolant 1. Such a transistor comprises a semi-insulating substrate 1, on which a so-called active layer 2 has been grown, by epitaxy or implantation for example. Three electrodes are deposited by metallizations on the free surface of the active layer 2: the source 3, the grid 4 and the drain 5, the grid being generally placed between the source and the drain. The control of the current 6 which moves between the source and the drain, # under suitable polarization, is obtained by a pinching effect of this current between the grid 4 and the semi-insulating substrate 1. This pinching is obtained by the effect deserted area 7, which is created under the gate metallization 4 under the effect of a suitable bias voltage. This deserted zone, which moreover has an asymmetrical geometry, as a function of the potential between source and drain, develops according to the voltage applied to the grid: the deserted zone is minimal if the grid voltage is zero and it increases and can reach the semi-insulating substrate if the gate voltage is high enough. There is therefore indeed a pinching effect of the current lines 6 between a deserted area 7 and a semi-insulating substrate 1.
La fréquence maximale d'un tel transistor est bien évidemment liée au temps de transfert des électrons depuis la source vers le drain, c1est-àdire lié à une distance qui est la somme de la longueur de grille 4 et des deux gardes repérées "e", ces gardes représentant la distance minimale que l'on sait réaliser entre la métallisation de source et de grille d'une part et de grille et de drain d'autre part :-actuellement les techniques de photogravure ne permettent guère de descendre en dessous de 1 micron ou 0,5 micron dans certains cas extremes. Par ailleurs la longueur de grille L n'est pas g exactement la longueur de la métallisation de grille 4 mais légèrement plus grande parce que la zone désertée 7 déborde légèrement de la métallisation 4.Etant donné, que dans le domaine des métallisations on descend difficilement en dessous de 1 micron, une limite assez bien représentative de l'art connu est que la distance entre source et drain ne peut guère descendre en dessous de 3 microns, c'est-a-dire L + 2e. The maximum frequency of such a transistor is obviously linked to the transfer time of the electrons from the source to the drain, ie linked to a distance which is the sum of the gate length 4 and the two guards marked "e" , these guards representing the minimum distance that we know to achieve between the metallization of source and gate on the one hand and of gate and drain on the other hand: -currently the photoengraving techniques hardly allow to descend below 1 micron or 0.5 micron in some extreme cases. Furthermore, the gate length L is not exactly the length of the gate metallization 4 but slightly greater because the deserted area 7 slightly overflows from the metallization 4. Given that in the field of metallizations it is difficult to descend below 1 micron, a limit which is fairly representative of the known art is that the distance between source and drain can hardly drop below 3 microns, that is to say L + 2e.
g
L'invention propose de remplacer la structure horizontale de ce type de transistor, dont on voit bien que cette structure se heurte à des limites technologiques, par une structure verticale dans laquelle la grille est rendue très courte car elle est obtenue par un effet de pincement non plus dans le sens vertical entre la grille et un substrat isolant, mais selon un sens horizontal entre deux zones de désertion, dans l'épaisseur d'une seule couche épitaxiée que l'on sait réaliser beaucoup plus fine que les 3 microns dont il a été question au sujet de la figure 1.g
The invention proposes to replace the horizontal structure of this type of transistor, which we can clearly see that this structure comes up against technological limits, by a vertical structure in which the gate is made very short because it is obtained by a pinching effect. no longer in the vertical direction between the grid and an insulating substrate, but in a horizontal direction between two desertion zones, in the thickness of a single epitaxial layer which we know to achieve much finer than the 3 microns which was discussed about Figure 1.
La figure 2 explique le développement d'une zone de désertion, telle qu'elle est utilisée dans un transistor selon l'invention. FIG. 2 explains the development of a desertion zone, as it is used in a transistor according to the invention.
Soit un substrat 8, en arséniure de gallium de type n+, fortement dopé: 1018 électrons par centimètre cube par exemple. Sur ce substrat n+, une couche épitaxiée 9 de type de conductivité n, légèrement dopée, de 1014 à 1016 par exemple, en arséniure de gallium également, supporte un contact
Schottky 10. Si par des moyens appropriés qui ne sont pas représentés sur cette figure, on polarise en inverse le contact Schottky 10, il se crée sous la métallisation 10 une zone désertée qui croît avec la valeur de polarisation.Consider a substrate 8, of n + type gallium arsenide, highly doped: 1018 electrons per cubic centimeter for example. On this n + substrate, an epitaxial layer 9 of the n conductivity type, slightly doped, from 1014 to 1016 for example, also of gallium arsenide, supports a contact
Schottky 10. If by suitable means which are not shown in this figure, the Schottky contact 10 is polarized in reverse, a deserted zone is created under metallization 10 which increases with the polarization value.
Quatre enveloppes de zones désertées, 11, 12, 13, 14 ont été représentees sur la figure 2 et on conviendra, de façon arbitraire, qu'elles correspondent par exemple à des tensions de polarisation de 0 -1 -2 -3 volts. Si la couche épitaxiée est mince, on constate que la zone désertée qui se crée sous le contact Schottky se développe davantage latéralement (L), c'est-à-dire dans le sens du plan de la couche mince 9, plutôt qu'en profondeur (P), c'est-àdire perpendiculairement à cette couche mince 9 vers le substrat 8.C'est-àdire que pour une augmentation t V de la tension de polarisation de la grille
Schottky 10, l'accroissement en largeur a 1 de la zone désertée est plus importante que l'accroissement en profondeur t p. Pour une valeur de la tension de polarisation suffisante, la zone désertée sous la métallisation
Schottky ne se développe plus en profondeur parce qu'elle a atteint le substrat 10, mais elle s'étale en largeur dans la couche faiblement dopée.Four envelopes of deserted areas, 11, 12, 13, 14 have been shown in FIG. 2 and it will be arbitrarily agreed that they correspond, for example, to polarization voltages of 0 -1 -2 -3 volts. If the epitaxial layer is thin, it can be seen that the deserted zone which is created under the Schottky contact develops more laterally (L), that is to say in the direction of the plane of the thin layer 9, rather than in depth (P), i.e. perpendicular to this thin layer 9 towards the substrate 8. That is to say that for an increase t V of the grid bias voltage
Schottky 10, the increase in width a 1 of the deserted area is greater than the increase in depth t p. For a sufficient value of the bias voltage, the area deserted under the metallization
Schottky no longer develops in depth because it has reached substrate 10, but it spreads in width in the weakly doped layer.
On conçoit alors que si deux contacts Schottky sont placés côte à côte et soumis à une tension de polarisation en inverse, on peut faire croître deux zones désertées, dont l'enveloppe est variable et commandable par la tension de polarisation, les deux enveloppes des deux zones désertées créant un effet de pincement entre elles, réglable comme un diaphgrame en optique. It can therefore be seen that if two Schottky contacts are placed side by side and subjected to a reverse bias voltage, two deserted zones can be grown, the envelope of which is variable and controllable by the bias voltage, the two envelopes of the two deserted areas creating a pinch effect between them, adjustable like a diaphram in optics.
C'est ce que représente la figure 3 qui donne le schéma de fonctionnement d'un transistor à effet de champ selon l'invention.This is what is shown in FIG. 3 which gives the operating diagram of a field effect transistor according to the invention.
Un transistor à effet de champ selon l'invention comporte un substrat 8 en un matériau semiconducteur dopé de type n+, sur lequel est déposé par épitaxie une couche 9 en matériau semiconducteur de type n. Le substrat est très dopé et la couche épitaxiale, qui est la couche active, est légèrement dopée. Il comporte deux métallisations, une première métallisation 15 portée par la face libre du substrat, qui est la métallisation de source, une seconde métallisation 16, portée par la face libre de la couche active, qui est la métallisation de drain. Il comporte également deux métallisations 10 et 20, disposées de part et d'autre de la métallisation de drain sur la surface libre de la couche active. A field effect transistor according to the invention comprises a substrate 8 of an n + type doped semiconductor material, on which is deposited by epitaxy a layer 9 of n type semiconductor material. The substrate is heavily doped and the epitaxial layer, which is the active layer, is lightly doped. It comprises two metallizations, a first metallization 15 carried by the free face of the substrate, which is the source metallization, a second metallization 16, carried by the free face of the active layer, which is the drain metallization. It also includes two metallizations 10 and 20, arranged on either side of the drain metallization on the free surface of the active layer.
Il est connu qu'il est difficile de déposer de bons contacts ohmiques sur une couche de type n : c'est pourquoi, afin de simplifier la réalisation du transistor à effet de champ selon l'invention, des métallisations 10, 16 et 20, cellesci sont réalisées sous forme de contacts Schottky, c'est-à-dire par métallisation, par exemple, de titane, platine et or. It is known that it is difficult to deposit good ohmic contacts on an n-type layer: this is why, in order to simplify the production of the field effect transistor according to the invention, metallizations 10, 16 and 20, these are made in the form of Schottky contacts, that is to say by metallization, for example, of titanium, platinum and gold.
Les métallisations de source 15 et de drain 16 sont polarisées de façon convenable - la polarisation n'en est pas représentée sur la figure 3 dans le seul but de simplifier cette figure - et un courant se crée depuis le substrat vers la surface libre de la couche active 9, ce courant étant recueilli par la métallisation de drain 16. Etant donné que le substrat 8 est très dopé et donc très conducteur, c'est la surface du substrat 8, à la jonction avec la couche active, qui joue le râle de source réelle dans ce transistor, et la longueur de grille n'est donc plus égale qu'à l'épaisseur de la couche active 9. The source 15 and drain 16 metallizations are suitably polarized - the polarization is not shown in FIG. 3 for the sole purpose of simplifying this figure - and a current is created from the substrate towards the free surface of the active layer 9, this current being collected by the drain metallization 16. Since the substrate 8 is very doped and therefore very conductive, it is the surface of the substrate 8, at the junction with the active layer, which plays the rail from a real source in this transistor, and the gate length is therefore no longer equal to the thickness of the active layer 9.
Pour fixer les idées, aux 3 microns de longueur entre source et drain qui étaient nécessaires pour un transistor à effet de champ selon la- figure 1, sont opposées des longueurs telles que 0,05 à 0,5 micron, qui représentent les épaisseurs de couche active 9 que l'on sait réaliser.To fix the ideas, to the 3 microns in length between source and drain which were necessary for a field effect transistor according to FIG. 1, opposite lengths such as 0.05 to 0.5 micron, which represent the thicknesses of active layer 9 that we know how to make.
Les deux métallisations de grilles 10 et 20 sont polarisées convenablement et sous chacune d'elles se développe une zone désertée. Deux cas de figures de zones désertées sont représentés en figure 3. Sous une faible tension de polarisation, les zones désertées 12 sous la métallisation 10 et 22 sous la métallisation 20 laissent entre elles une ouverture qui permet le passage du courant depuis la source 15 vers le drain 16. Pour une tension de polarisation supérieure, les zones désertées 14 sous la métallisation 10 et 24 sous la métallisation 20 se rejoignent entre elles et #bloquent le fonctionnement du transistor. Il est évident que le contrôle du passage du courant depuis la source vers le drain peut être réalisé par le contrôle de la tension de polarisation de grille. The two metallizations of grids 10 and 20 are suitably polarized and under each of them a deserted area develops. Two cases of deserted areas are shown in Figure 3. Under a low bias voltage, the deserted areas 12 under the metallization 10 and 22 under the metallization 20 leave between them an opening which allows the passage of current from the source 15 to the drain 16. For a higher bias voltage, the deserted zones 14 under the metallization 10 and 24 under the metallization 20 join together and #block the operation of the transistor. It is obvious that the control of the passage of the current from the source to the drain can be carried out by the control of the gate bias voltage.
Les contacts de drain 16 et de grille 10 et 20 sont des contacts de type
Schottky, mais pour l'utilisation normale du transistor à effet de champ selon l'invention, le contact de drain est toujours polarisé en direct, et ne présente donc qu'une faible résistance au courant qui passe de la source vers le drain.The drain 16 and gate 10 and 20 contacts are type contacts
Schottky, but for the normal use of the field effect transistor according to the invention, the drain contact is always polarized in direct, and therefore presents only a weak resistance to the current which passes from the source towards the drain.
Un transistor à effet de champ selon l'invention est donc réalisé au moyen de très peu d'opérations:
- épitaxie de type n sur un substrat de type n
- une seule opération de déposition de métal de type Schottky, tels que titane, platine ou or, et une seule opération pour réaliser le drain 16 et les grilles 10 et 20
- une opération de métallisation avec un contact ohmique tels que nickel, germanium, or pour réaliser la métallisation de source sur la face libre du substrat 8,
- selon le cas, découpage du transistor dans la plaquette de matériau semiconducteur ou entourage du dispositif par isolation, par un caisson implanté sur le bord par exemple.A field effect transistor according to the invention is therefore produced by means of very few operations:
- type n epitaxy on a type n substrate
- a single operation of deposition of Schottky type metal, such as titanium, platinum or gold, and a single operation to produce the drain 16 and the grids 10 and 20
a metallization operation with an ohmic contact such as nickel, germanium, gold to carry out the source metallization on the free face of the substrate 8,
- as appropriate, cutting the transistor in the wafer of semiconductor material or surrounding the device by insulation, by a box located on the edge for example.
La figure 4 représente la structure réelle d'un transistor à effet de champ selon l'invention. Le# substrat 8, en arséniure de gallium, a une épaisseur comprise entre 100 et 300 microns, et dopé à-1018 électrons par centimètre cube par exemple. La couche épitaxique 9 en arséniure de gallium également a une épaisseur comprise entre 0,05 et 0,5 micron et est dopée de l'ordre de 1014 à 1016 électrons par centimètre cube. Ainsi la longueur de grille qui est la distance qui sépare #le drain 16 de la source réelle représentée par le trait pointillé 17 en surface du substrat 8 est donc de l'ordre de 6 à 60 fois plus courte que la longueur de grille selon l'art connu.Les métallisations de drain 16 et de grille 10 et 20 ont chacunes une largeur de l'ordre de 1 micron, et elles sont espacées entre elles de l'ordre de 1 micron également, car, comme il a été dit, cette distance de 1 micron correspond à une limite à ne pas dépasser pour une tension de polarisation de l'ordre de 3 volts entre grille et drain, soit 3000 volts au millimètre. Ceci aboutit à la réalisation d'un dispositif possédant un temps de parcours très diminué par rapport au minimum qu'on espère atteindre avec des transistors planar, tels que ceux de la figure 1. FIG. 4 represents the real structure of a field effect transistor according to the invention. The # 8 substrate, made of gallium arsenide, has a thickness of between 100 and 300 microns, and doped with -1018 electrons per cubic centimeter for example. The epitaxial layer 9 of gallium arsenide also has a thickness of between 0.05 and 0.5 microns and is doped on the order of 1014 to 1016 electrons per cubic centimeter. Thus the grid length which is the distance which separates #the drain 16 from the real source represented by the dotted line 17 on the surface of the substrate 8 is therefore of the order of 6 to 60 times shorter than the grid length according to l known art. The metallizations of drain 16 and of grid 10 and 20 each have a width of the order of 1 micron, and they are spaced between them of the order of 1 micron also, because, as has been said, this distance of 1 micron corresponds to a limit not to be exceeded for a bias voltage of the order of 3 volts between gate and drain, or 3000 volts per millimeter. This results in the production of a device having a very short travel time compared to the minimum that we hope to achieve with planar transistors, such as those of FIG. 1.
Le courant étant contrôlé entre deux zones de dépletion sous les deux éléments de grille 10 et 20, ce contrôle est beaucoup plus efficace que le contrôle entre une seule zone de déplétion et un substrat semi-isolant comme dans les transistors planar connus. Since the current is controlled between two depletion zones under the two gate elements 10 and 20, this control is much more effective than the control between a single depletion zone and a semi-insulating substrate as in known planar transistors.
Sur la figure 4, le transistor selon l'invention est représenté avec trois électrodes de drain 16 et de grille 10 et 20 dans un même plan. En fait, il est bien connu que la surface d'un dispositif 1'planar", que ce soit un transistor ou un circuit intégré, n'est pas rigoureusement plane, au sens mathématique du terme. Sous le microscope apparaissent très nettement des inégalités de surface qui correspondent aux diverses régions, matières ou opérations effectuées pour réaliser le dispositif semiconducteur. Un tel dispositif est cependant dénommé "planar", en opposition avec ceux de type "mésa" dans lesquels la ou les couches superficielles ont été partiellement attaquées, parfois jusqu'au substrat, ne laissant qu'un pilot en relief.L'inégalité de surface d'un planar peut être de l'ordré de 2000 , tandis que la profondeur d'un mésa est au moins égale à 1 micron. In FIG. 4, the transistor according to the invention is shown with three drain 16 and gate 10 and 20 electrodes in the same plane. In fact, it is well known that the surface of an 1'planar "device, whether it is a transistor or an integrated circuit, is not rigorously plane, in the mathematical sense of the term. Under the microscope, inequalities very clearly appear surface which correspond to the various regions, materials or operations carried out to make the semiconductor device, such a device is however called "planar", in opposition to those of the "mesa" type in which the surface layer or layers have been partially attacked, sometimes to the substrate, leaving only one pilot in relief. The unevenness of a planar's surface can be around 2000, while the depth of a mesa is at least equal to 1 micron.
C'est ainsi que, selon une variante, le transistor selon l'invention peut avoir ses métallisations de grille 10 et 20 dans un plan légèrement inférieur à celui qui porte la métallisation de drain 16. En effet,- selon un perfectionnement à l'invention, il est plus facile de régler le courant source-drain si les métallisations de grille 10 et 20 sont légèrement plus proches du substrat 8 que la métallisation de drain 16. C'est-àdire si la face libre de la couche active 9 présente une inégalité de surface, de l'ordre de 10~)à
2000 A, tout à fait compatible avec la notion de "planar", mais qui fait que la grille voit son action optimisée, et que les métallisations 10 et 20 se trouvent dans un plan intermédiaire entre celui de la source 15 (ou 17) et celui du drain 16.Thus, according to a variant, the transistor according to the invention can have its gate metallizations 10 and 20 in a plane slightly less than that which carries the drain metallization 16. In fact, - according to an improvement to the invention, it is easier to adjust the source-drain current if the gate metallizations 10 and 20 are slightly closer to the substrate 8 than the drain metallization 16. That is to say if the free face of the active layer 9 has surface inequality, of the order of 10 ~) to
2000 A, entirely compatible with the concept of "planar", but which means that the grid sees its action optimized, and that the metallizations 10 and 20 are in an intermediate plane between that of the source 15 (or 17) and that of drain 16.
Enfin, les deux éléments de grille 10 et 20 peuvent être polarisés, comme cela est représenté sur les figures 3 et 4 par une même source de polarisation. Mais ils peuvent être également polarisés indépendamment, ce qui permet une action bi-grille très efficace. Enfin, les deux métallisations de grille 10 et 20 peuvent prendre différentes formes: elles peuvent être constituées par deux métallisations qui, vues à la surface de la couche active 9, se présentent comme deux rectangles placés de part et d'autre du rectangle qu'est la métallisation de drain 16. Mais ce peut être également les deux éléments, séparés parce que vus en coupe, d'une unique métal libation carrée ou rectangulaire, qui entoure la métallisation de drain 16. Finally, the two grid elements 10 and 20 can be polarized, as shown in FIGS. 3 and 4 by the same polarization source. But they can also be independently polarized, which allows a very effective bi-grid action. Finally, the two grid metallizations 10 and 20 can take different forms: they can consist of two metallizations which, seen on the surface of the active layer 9, appear as two rectangles placed on either side of the rectangle that is the drain metallization 16. But it can also be the two elements, separated because seen in section, of a single square or rectangular libation metal, which surrounds the drain metallization 16.
Dans ce dernier cas, il est évident qu'il n'est plus possible de polariser les deux éléments de grille indépendamment puisque ce sont deux éléments prélevés dans une unique métallisation, donc à un même potentiel.In the latter case, it is obvious that it is no longer possible to polarize the two grid elements independently since they are two elements taken from a single metallization, therefore at the same potential.
En ce qui concerne la résistance passante d'un tel transistor à effet de champ, il a été dit précédemment que la métallisation Schottky de drain 16 étant polarisée en directe, elle ne présente que peu de résistance. Par ailleurs, la métallisation de source est de préférence large et la résistance source-canal du transistor, qui est normalement un effet parasite non négligeable, en est minimisée. Enfin, s'il est nécessaire d'obtenir davantage de puissance, parce que les limites dans les tensions ou dans les résistances passantes sont atteintes, il est facile de construire un transistor à effet de champ en associant plusieurs petits transistors connectés en parallèle, les contacts supérieurs de grille et de drain étant interdigités, sans croisement, ce qui diminue les capacités parasites. As regards the pass resistance of such a field effect transistor, it has been said previously that the Schottky metallization of drain 16 being forward biased, it has only little resistance. Furthermore, the source metallization is preferably wide and the source-channel resistance of the transistor, which is normally a non-negligible parasitic effect, is minimized. Finally, if it is necessary to obtain more power, because the limits in voltages or in pass resistors are reached, it is easy to construct a field effect transistor by associating several small transistors connected in parallel, the upper grid and drain contacts being interdigitated, without crossing, which reduces stray capacitances.
En ce qui concerne la réalisation du transistor à effet de champ selon l'invention, la fabrication sur un substrat conducteur apporte une compatibilité du point de vue de l'intégration avec d'autres composants qui jusqu'à présent ont été difficilement intégrés avec les transistors à effet de champ par exemple les diodes Gunn, les lasers, les diodes émettrices de lumière. As regards the production of the field effect transistor according to the invention, the manufacture on a conductive substrate brings compatibility from the point of view of integration with other components which until now have been difficult to integrate with field effect transistors, for example Gunn diodes, lasers, light emitting diodes.
La simplicité de la structure unipolaire fait que la réalisation d'un tel transistor n'a pas d'exigence sévère sur la pureté de l'épitaxie réalisée et ce dispositif peut se faire par épitaxie en phase vapeur, en phase liquide, organométallique ou par jet moléculaire. En outre, et cela a déjà été dit, l'arséniure de gallium n'est pas le seul matériau envisageable: l'arséniure de gallium aluminium, le phosphure d'indium, ou le silicium entre autres conviennent parfaitement à la réalisation d'un tel transistor. The simplicity of the unipolar structure means that the production of such a transistor does not have a severe requirement on the purity of the epitaxy carried out and this device can be done by epitaxy in vapor phase, in liquid phase, organometallic or by molecular jet. In addition, and as has already been said, gallium arsenide is not the only material that can be envisaged: aluminum gallium arsenide, indium phosphide, or silicon, among others, are perfectly suitable for producing a like transistor.
Enfin, la réalisation d'une unique métallisation de contacts ohmiques 15 sur la surface libre du substrat et d'une unique métallisation
Schottky 10 + 16 + 20 sur la surface libre de la couche épitaxiale, suivies éventuellement d'une gravure pour délimiter ces métallisations, rendent beaucoup plus facile et fiable la fabrication du dispositif.Finally, a single metallization of ohmic contacts 15 on the free surface of the substrate and a single metallization
Schottky 10 + 16 + 20 on the free surface of the epitaxial layer, possibly followed by an etching to delimit these metallizations, make the manufacturing of the device much easier and reliable.
L'invention a été décrite en s'appuyant sur un exemple de réalisation, mais il est évident pour l'homme de l'art que des variantes peuvent en être facilement obtenues sans pour autant sortir du domaine de l'invention, qui est précisé par les revendications suivantes. The invention has been described on the basis of an exemplary embodiment, but it is obvious to those skilled in the art that variants can be easily obtained without departing from the scope of the invention, which is specified. by the following claims.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8217070A FR2534416A1 (en) | 1982-10-12 | 1982-10-12 | Planar type field-effect transistor, with vertical structure. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8217070A FR2534416A1 (en) | 1982-10-12 | 1982-10-12 | Planar type field-effect transistor, with vertical structure. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2534416A1 true FR2534416A1 (en) | 1984-04-13 |
Family
ID=9278194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8217070A Withdrawn FR2534416A1 (en) | 1982-10-12 | 1982-10-12 | Planar type field-effect transistor, with vertical structure. |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2534416A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0252173A1 (en) * | 1986-07-07 | 1988-01-13 | AT&T Corp. | Vertical field effect transistor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2917407A1 (en) * | 1979-04-28 | 1980-11-06 | Licentia Gmbh | High frequency FET - has narrow channel between source and drain electrodes for high velocity electron injection |
| WO1981000174A1 (en) * | 1979-07-05 | 1981-01-22 | Western Electric Co | Vertical field effect transistor |
| US4249190A (en) * | 1979-07-05 | 1981-02-03 | Bell Telephone Laboratories, Incorporated | Floating gate vertical FET |
-
1982
- 1982-10-12 FR FR8217070A patent/FR2534416A1/en not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2917407A1 (en) * | 1979-04-28 | 1980-11-06 | Licentia Gmbh | High frequency FET - has narrow channel between source and drain electrodes for high velocity electron injection |
| WO1981000174A1 (en) * | 1979-07-05 | 1981-01-22 | Western Electric Co | Vertical field effect transistor |
| US4249190A (en) * | 1979-07-05 | 1981-02-03 | Bell Telephone Laboratories, Incorporated | Floating gate vertical FET |
Non-Patent Citations (1)
| Title |
|---|
| CONFERENCE PROCEEDINGS 11th EUROPEAN MICROWAVE CONFERENCE MICROWAVE 81, 7-11 septembre 1981, Amsterdam, NL., pages 270-274, Microwave Exhibitions and Publishers Ltd., Kent, GB. * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0252173A1 (en) * | 1986-07-07 | 1988-01-13 | AT&T Corp. | Vertical field effect transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1073110A1 (en) | Method of manufacturing unipolar devices | |
| EP2325890A1 (en) | Bi-directional power switch with controllable opening and closing | |
| FR2490012A1 (en) | SEMICONDUCTOR DEVICE WITH REDUCED SURFACE FIELD | |
| FR2495382A1 (en) | FIELD EFFECT CONTROL DEVICE | |
| EP0068945A1 (en) | Bipolar transistor controlled by field effect having an insulated gate electrode | |
| FR2576711A1 (en) | FIELD-EFFECT FIELD-EFFECT TRANSISTOR | |
| EP0461967A2 (en) | Schottky junction semiconductor device for microwave amplification and fast logic circuits, and method of making the same | |
| FR3110770A1 (en) | HETEROJUNCTION ELECTRONIC COMPONENT INCLUDING A FIELD PLATE AND A P-DOPED FLOATING REGION | |
| EP0522952B1 (en) | Field effect transistor with thin barrier layers and a thin doped layer | |
| EP0051504A1 (en) | Field effect transistor having a short channel | |
| EP0145567B1 (en) | Field-effect transistor having a vertical structure | |
| FR2568410A1 (en) | STATIC INDUCTION TRANSISTOR AND ITS INTEGRATED CIRCUIT | |
| FR2508707A1 (en) | BALLISTIC TRANSISTOR WITH MULTIPLE HETEROJUNCTIONS | |
| EP0149390B1 (en) | Field effect transistor with a vertical sub-micronic structure and process for its production | |
| EP0232662B1 (en) | Monolithic semiconductor structure consisting of a laser and a field effect transistor, and manufacturing process thereof | |
| FR2496990A1 (en) | SCHOTTKY BARRIER FIELD EFFECT TRANSISTOR | |
| FR2687857A1 (en) | Semiconductor laser and method of manufacture | |
| FR2534416A1 (en) | Planar type field-effect transistor, with vertical structure. | |
| FR2512590A1 (en) | JUNCTION TYPE FIELD EFFECT TRANSISTOR AND MANUFACTURING METHOD | |
| EP0508843B1 (en) | Semiconductor device using Josephson effect | |
| EP0146430B1 (en) | Field-effect transistor having a regulable threshold voltage, and integrated circuit comprising that transistor | |
| EP0145566B1 (en) | Power field effect transistor and process for its manufacture | |
| EP0148065A2 (en) | High-speed semiconductor device, in particular a high-voltage p-i-n diode | |
| FR2607324A1 (en) | ISOLATED GRID TRANSISTOR WITH INTEGRATED VERTICAL DIODE AND METHOD OF MANUFACTURE | |
| EP0543699A1 (en) | Integrated semiconductor lasers and the method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |