FR2512228A1 - Electronic neurological electrical signal analyser - stores responses to stimulation to obtain product of optimised signals of each channel to obtain maximas between each minima pair - Google Patents
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Abstract
Description
Appareil électronique d'analyse de signaux électriques neurosensoriels pour détecter des anomalies. An electronic apparatus for analyzing neurosensory electrical signals to detect abnormalities.
La présente invention a pour objet des appareils électroniques destinés à analyser des signaux électroniques neuro-sensoriels consécutifs à des stimulations en vue de dépister des anomalies. The present invention relates to electronic devices for analyzing neuro-sensory electronic signals consecutive to stimulations to detect abnormalities.
Le secteur technique de l'invention est celui de la construction des appareils électroniques médicaux. The technical field of the invention is that of the construction of medical electronic devices.
On sait qu'il est possible de mesurer les réponses électriques des fibres nerveuses ou des centres nerveux du tronc cérébral faisant suite à des stimulations externes ou électriques. Ces réponses électriques peuvent être captées par des électrodes posées sur le scalp. Après chaque stimulation, on recueille une tension électrique de tres faible amplitude, de tordre de O,l à 1 micro-volt. L'amplitude du signal varie et passe par des maxima et des minima successifs. It is known that it is possible to measure the electrical responses of nerve fibers or nerve centers of the brainstem following external or electrical stimulation. These electrical responses can be picked up by electrodes placed on the scalp. After each stimulation, a voltage of very low amplitude is collected, from 0.1 to 1 microvolt. The amplitude of the signal varies and passes through successive maxima and minima.
L'intervalle de temps qui sépare un maximumde l'instant d'une stimulation est appelé latence. ta valeur normale des latences est tres faible, de l'ordre de quelques millisecondes à quelquescen.tainesdemilli- secondes, selon les maxima considérés. On a pu déterminer les valeurs normales des latences. #
En comparant les latences mesurées sur un individu aux valeurs normales, il est possible de détecter des anomalies ou des pathologies d'un système nerveux sensoriel d'un individu, par exemple du système auditif ou visuel. Il est également possible de demontrerw au contraire, le fonctionnement normal d'un système nerveux sensoriel en vue de démasquer des simulateurs.The time interval that separates a maximum from the moment of a stimulation is called latency. your normal value of latencies is very low, of the order of a few milliseconds to a few thousandths of a second, depending on the maxima considered. Normal values of latencies could be determined. #
By comparing the latencies measured on an individual to normal values, it is possible to detect abnormalities or pathologies of a sensory nervous system of an individual, for example the auditory or visual system. It is also possible to demonstrate, on the contrary, the normal functioning of a sensory nervous system in order to unmask simulators.
On a déjà effectué de nombreuses études à partir d'enregistrements analogiques ou numériques de signaux sensoriels en effectuant Sur des ordinateurs, des traitements de très nombreuses valeurs numériques extraites de ces enregistrements. Numerous studies have already been carried out on the basis of analog or digital recordings of sensory signals by performing On computers, processing of very many numerical values extracted from these recordings.
L'objectif de la présente invention-est de procurer un appareil électronique utilisable par les praticiens, par exemple par les spécialistes en oto-rhino-laryngologie ou par des ophtalmologistes. The object of the present invention is to provide an electronic apparatus that can be used by practitioners, for example, specialists in otolaryngology or ophthalmologists.
Les appareils électroniques selon l'invention sont conçus pour stimuler un système neuro-sensoriel d'un patient, pour analyser automatiquement la réponse aux stimulations et pour donner au praticien une indication utilisable directement pour un diagnostic neuro-sensoriel. The electronic devices according to the invention are designed to stimulate a neuro-sensory system of a patient, to automatically analyze the response to stimulation and to give the practitioner an indication directly usable for a neuro-sensory diagnosis.
Il est précisé que les appareils selon l'invention ne se limitent pas au domaine sensoriel, mais peuvent être utilisés par exemple en cardiologie dans l'examen de la propagation dans le système Nodo-Hissien en méthode non endocavitaire. It is specified that the devices according to the invention are not limited to the sensory field, but can be used for example in cardiology in the examination of the propagation in the Nodo-Hissian system in non-endocavitary method.
Dans tous les cas, les signaux électriques neuro-sensoriels sont associés à un bruit aléatoire ou pseudo-aléatoire. In all cases, neuro-sensory electrical signals are associated with random or pseudo-random noise.
Pour améliorer le rapport signal/bruit, il est connu d'effectuer un grand nombre de stimulations successives et de faire la somme des tensions que l'on obtient en des points déterminés d'un système neuro-sensoriel après n stimulations successives, le nombre n étant élevé, de l'ordre de plusieurs milliers. To improve the signal-to-noise ratio, it is known to carry out a large number of successive stimulations and to add up the tensions that are obtained at given points of a neuro-sensory system after n successive stimulations, the number n being high, of the order of several thousand.
Cette méthode connue de sommation ne permet pas d'améliorer le rapport signal/bruit au delà de certaines limites. This known method of summation does not make it possible to improve the signal-to-noise ratio beyond certain limits.
Les appareils selon l'invention utilisent également la sommation des signaux après un grand nombre de stimulations successives mais ils effectuent sur ces signaux d'autres opérations qui permettent d'améliorer le rapport signal/bruit et l'amplitude du signal, de telle sorte que l'appareil élabore un signal amplifié présentant des maxima et des minima bien individualisés, dont la latence peut être déterminée avec précision. The apparatuses according to the invention also use the summation of the signals after a large number of successive stimulations but they perform on these signals other operations which make it possible to improve the signal / noise ratio and the amplitude of the signal, so that the apparatus generates an amplified signal having well-individualized maxima and minima, the latency of which can be accurately determined.
On expose ci-après en utilisant le langage mathématique, les lignes directrices du procédé mis en oeuvre par un appareil selon l'invention. Cet appareil comporte deux électrodes qui sont implantées à quelques centimètres l'une de l'autre, par exemple sur le scalp d'un patient, sur la projection d'une aire cérébrale d'activité sensorielle ou en cardiologie, en regard de la projection sur le thorax du faisceau de Hiss. The following will be explained below using the mathematical language, the guidelines of the method implemented by an apparatus according to the invention. This device comprises two electrodes that are implanted a few centimeters apart, for example on the scalp of a patient, on the projection of a cerebral area of sensory activity or in cardiology, with regard to the projection on the thorax of the beam of Hiss.
Après chaque stimulation, ces deux électrodes captent des signaux électriques qui varient dans le temps et qui ont des amplitudes très voisines. After each stimulation, these two electrodes capture electrical signals that vary in time and have very similar amplitudes.
Soit s (t) + al(t) le signal capté par la première électrode et s2(t) + a2(t), le signal capté par la deuxième électrode
sl(t) et s2(t) représentent les amplitudes,très voisines l'une de l'autre, et variables avec le temps des tensions recueillies par chaque-électrode en réponse à une stimulation. al(t) et a2(t) représentent un bruit aléatoire ou pseudo-aléatoire.Let s (t) + al (t) be the signal picked up by the first electrode and s2 (t) + a2 (t), the signal picked up by the second electrode
Sl (t) and s2 (t) represent the amplitudes, very close to one another, and time-dependent of the voltages collected by each electrode in response to stimulation. al (t) and a2 (t) represent a random or pseudo-random noise.
Chaque électrode est connectée sur une voie indépendante comportant des moyens connus d'amplification, de filtrage, de conversion analogique à numérique, d'échantillonnage et de mise en mémoire des valeurs échantillonnées. Each electrode is connected to an independent channel comprising known means of amplification, filtering, analog to digital conversion, sampling and storage of the sampled values.
On effectue un grand nombre de stimulations successives, de même intensité, et après chacune d'elles, on échantillonne les signaux captés par chaque électrode, c'est-à-dire qu'on prelerD une valeurs à des instants bien déterminés faisant suite à chair lation et on fait la somme des valeurs numériques équidistantes des stimulations, c'est-à-dire qui correspondent à un même retard par rapport à chaque stimulation. On met en mémoire les valeurs de ces échantillons qui sont égaux à S1(t) + a1(t) pour la première voie et à S2(t) + a2(t) pour la deuxième voie. Si n est le nombre de stimulations successives/ S1(t) et S2(t) sont très grands par rapport à a1 (t) et a2(t) qui sont des sommes de signaux aléatoires. A large number of successive stimulations, of the same intensity, are carried out and after each of them, the signals picked up by each electrode are sampled, that is to say, that one prelerD a values at well determined times following flesh lation and we sum the numerical equidistant values of stimulations, that is to say that correspond to the same delay with respect to each stimulation. The values of these samples which are equal to S1 (t) + a1 (t) for the first channel and S2 (t) + a2 (t) for the second channel are stored. If n is the number of successive stimuli / S1 (t) and S2 (t) are very large compared to a1 (t) and a2 (t) which are sums of random signals.
Les valeurs binaires de S (t) + a1 (t) et S2(t) + a2(t) comportent un grand nombre de bits.The binary values of S (t) + a1 (t) and S2 (t) + a2 (t) have a large number of bits.
On conserve seulement huit bits de poids le plus fort. Only eight bits of the strongest weight are retained.
On effectue ensuite la multiplication des signaux des deux voies, ce qui conduit à un produit dont la valeur est égale à S1(t). S2(t) + a(t) |S1(t) + S2(t)| +|S1(t) + S2(t)| a2(t). The signals of the two channels are then multiplied, which leads to a product whose value is equal to S1 (t). S2 (t) + a (t) | S1 (t) + S2 (t) | + | S1 (t) + S2 (t) | a2 (t).
Le terme S1(t).S2(t), qui est sensiblement égal à s (t) puisque S1(t) et S2(t) sont voisins, est prépondérant. The term S1 (t) .S2 (t), which is substantially equal to s (t) since S1 (t) and S2 (t) are neighbors, is preponderant.
La courbe S2(t) présente des maxima et des minima très nets. On découpe cette courbe en tranches passant par les minima et on recherche à l'intériexr de chaque tranche le maximum global dont on repère l'adresse. Les adresses des maxima globaux correspondent aux temps de latence du signal. On les compare aux valeurs normales des temps de latence pour détecter des anomalies. The curve S2 (t) has very clear maxima and minima. This curve is cut into slices passing through the minima and we search at the interiexr of each slice the global maximum whose address we find. The addresses of the global maxima correspond to the latencies of the signal. They are compared to normal latency values to detect anomalies.
Les objectifs de l'invention sont atteints au moyen d'un appareil électronique d'analyse des signaux électriques neuro-sensoriels,pour détecter des anomalies,qui comporte un générateur de stimulations d'un système neuro-sensoriel, deux électrodes qui sont appliquées en deux points voisins du trajet d'un système neuro-sensoriel et qui captent les signaux électriques faisant suite à chaque stimulation, une horloge de sychronisation qui commande en synchronisme les stimulations et des prises d'échantillons sur les signaux captés par chaque électrode à des instants déterminés après chaque stimulation, des circuits électroniques pour totaliser les valeurs numériques des échantillons équidistants de chaque stimulation et pour mettre en mémoire les valeurs totalisées, des circuits électroniques pour optimiser les valeurs binaires des échantillons en éliminant tous les bits de poids inférieur à un seuil variable, des circuits électroniques de multiplication des signaux optimisés issus de chaque voie, des circuits électroniques pour détecter les minima et les maxima du produit, des circuits électroniques pour diviser ltensem- ble des données en tranches délimitées par les minima, pour rechercher le maximum particulier à chaque tranche et pour enregistrer l'adresse de ces maxima particuliers et un dispositif d'affichage décimal des adresses des maxima particuliers qui correspondent aux temps de latence. The objectives of the invention are achieved by means of an electronic apparatus for analyzing neuro-sensory electrical signals, for detecting abnormalities, which comprises a stimulatory generator of a neuro-sensory system, two electrodes which are applied in two neighboring points of the path of a neuro-sensory system and which capture the electrical signals following each stimulation, a synchronization clock which synchronously controls the stimulations and takes samples on the signals picked up by each electrode at times determined after each stimulation, electronic circuits for totalizing the numerical values of the equidistant samples of each stimulation and for storing the totalised values, electronic circuits for optimizing the binary values of the samples by eliminating all the bits of weight lower than a variable threshold , electronic multiplication circuits optimized arrays from each channel, electronic circuits for detecting product minima and maxima, electronic circuits for dividing all data into slices delimited by the minima, searching for the particular maximum at each slice and for recording the data. address of these particular maxima and a display device decimal addresses of particular maxima that correspond to latency.
Avantageusement, les circuits d'optimisation des signaux de chaque voie comportent des circuits électroniques qui déterminent automatiquement le rang N du bit le plus significatif de la valeur binaire du maximum global et des circuits qui limitent la valeur binaire de tous les échantillons à un gabarit qui est constitué par les bits de rang supérieur au rang N augmente d'un nombre constant
Selon un mode de réalisation particulier, les circuits d'optimisation comportent
- un comparateur binaire associé à une mémoire tampon qui compare tous les nombres binaires deux à-deux et qui enregistre l'adresse du plus grand de ces nombres,appelé maximum global;;
- un registre parallèle-série à travers lequel tous les nombres défilent, qui est associé à un comparateur d'adresse qui compare l'adresse évolutive des nombres qui traversent le registre à l'adresse du maximum global et des circuits logiques qui enregistrent le rang N du bit le plus significatif dudit maximum global et un gabarit utile comportant tous les bits supérieurs à un rang égal au rang N augmenté d'un nombre déterminé,par exemple tous les bits supérieurs au rang N + 8;
- et un registre série-parallèle à travers lequel tous les nombres défilent et qui limite les nombres binaires aux bits compris dans ledit gabarit.Advantageously, the signal optimization circuits of each channel comprise electronic circuits which automatically determine the rank N of the most significant bit of the binary value of the global maximum and circuits which limit the binary value of all the samples to a template which is constituted by the bits of rank higher than the rank N increases by a constant number
According to a particular embodiment, the optimization circuits comprise
a binary comparator associated with a buffer which compares all the binary numbers two by two and which records the address of the largest of these numbers, called the global maximum;
a parallel-serial register through which all numbers scroll, which is associated with an address comparator which compares the scalable address of the numbers traversing the register with the address of the global maximum and logic circuits which record the rank N of the most significant bit of said global maximum and a useful template comprising all the bits greater than a rank equal to the rank N plus a given number, for example all the bits greater than the rank N + 8;
and a series-parallel register through which all the numbers scroll and which limits the binary numbers to the bits included in said template.
L'invention a pour résultat un nouvel appareil électronique destiné aux praticiens qui permet à ceux-ci de mesurer les temps de latence dans la transmission des signaux neuro-sensoriels le long d'un système nerveux pour détecter des anomalies ou, au contraire, pour confirmer l'absence d'anomalies. The invention results in a new electronic device for practitioners that allows them to measure latency in the transmission of neuro-sensory signals along a nervous system to detect abnormalities or, conversely, to confirm the absence of anomalies.
Les appareils selon 1 invention peuvent être utilisés, notamment par les oto-rhino-laryngologistes pour contrôler le système auditif, par les ophtalmologistes, par les spécialistes des systèmes olfactifs ou gustatifs et également en cardiologie dans l z .CIU du système Nodo-Hissien. Ils peuvent etre également utilisés p- > ; etude de la sensibilité au toucher mais on dispose, dans ce daaine, d'autres appareils très efficaces. The apparatus according to the invention can be used, in particular by otolaryngologists to control the auditory system, by ophthalmologists, by specialists in olfactory or taste systems and also in cardiology in the Nodo-Hissian system. They can also be used p->; sensitivity to touch, but there are other very effective devices available in this area.
A la différence des appareils qui sont utilisés dans les laboratoires d'études scientifiques, qui comportent des ordinateurs et des spécialistes de logiciel capables de traiter des quantités d'informations, les appareils selon l'inventionsont des appareils entièrement conçus et programmés pour traiter automatiquement des signaux neuro-sensoriels et pour fournir à un praticien, des mesures affichées sous forme décimale sans que celui-ci ait besoin de connaissances spéciales en informatique ou en logiciel. Unlike devices used in scientific research laboratories, which include computers and software specialists capable of processing quantities of information, the apparatuses according to the invention have apparatus entirely designed and programmed to automatically process neuro-sensory signals and to provide a practitioner with measurements displayed in decimal form without the need for special computer or software knowledge.
Le praticien lit sur l'appareil les temps de latence et il peut faire apparaître une représentation analogique de la courbe des latences qui lui permettent de formuler son diagnostic comme par exemple sur un électrocardiogramme. The practitioner reads the latency times on the device and can display an analog representation of the latency curve that allows him to formulate his diagnosis, for example on an electrocardiogram.
Ce résultat a pu être obtenu grâce à un traitement particulier et original des signaux, en particulier grâce à l'utilisation de deux électrodes et à la multiplication des signaux issus des deux électrodes. L'optimisation des signaux en limitant la valeur binaire de ceux-ci à un nombre N + 8 de bits de poids le plus fort, permet de simplifier l'appareil sans aucune perte de précision. On remarquera que le nombre N est un nombre variable, en fonction de l'individu, de l'intensité de la stimulation et de plusieurs autres facteurs et qu'un appareil selon l'invention permet de déterminer automatiquement ce nombre N. This result has been achieved thanks to a particular and original processing of the signals, in particular thanks to the use of two electrodes and to the multiplication of the signals coming from the two electrodes. The optimization of the signals by limiting the binary value of these to a number N + 8 of the highest bits of weight makes it possible to simplify the apparatus without any loss of precision. It will be noted that the number N is a variable number, depending on the individual, the intensity of the stimulation and several other factors and that an apparatus according to the invention makes it possible to automatically determine this number N.
Une autre particularité d'un appareil selon l'invention réside dans les circuits de découpage de la courbe des latences en tranches qui sont délimitées par les minima, dont la position peut être déterminée avec une certaine imprécision et dans les circuits qui permettentbde détecter le maximum particulier à l'intérieur de chacune des tranches avec une grande précision en éliminant ainsi tous les risques d'erreur sur la mesure des latences dus à des sommets parasites de la courbe des latence. Another particularity of an apparatus according to the invention resides in the circuits of division of the curve of latencies in slices which are delimited by the minima, whose position can be determined with a certain inaccuracy and in the circuits which make it possible to detect the maximum within each of the slices with great accuracy thus eliminating all the risks of error in the measurement of latencies due to parasitic peaks of the latency curve.
La description suivante se réfère aux dessins annexés qui représentent, sans aucun caractère limitatif, un exemple de réalisation d'un appareil selon l'invention. The following description refers to the accompanying drawings which show, without limitation, an embodiment of an apparatus according to the invention.
La figure 1 est un schéma synoptique très condensé d'un appareil selon l'invention. FIG. 1 is a very condensed block diagram of an apparatus according to the invention.
La figure 2 est une représentation graphique du signal suivant une stimulation et du signal cumulé
La figure 3 est un schéma synoptique sous forme d'un bloc diagramme plus détaillé.FIG. 2 is a graphical representation of the signal following a stimulation and the cumulative signal
Figure 3 is a block diagram in the form of a more detailed block diagram.
La figure 4 est une représentation graphique d'une courbe de latences. Figure 4 is a graphical representation of a latency curve.
La figure 1 représente un appareil électronique selon l'invention destiné à analyser des influx nerveux, notamment des tensions électriques très faibles, qui se propagent tout le long d'un système nerveux neuro-sensoriel enréponsead'une stimulation. FIG. 1 represents an electronic device according to the invention intended to analyze nerve impulses, in particular very low electrical voltages, which propagate all along a neuro-sensory nervous system in response to stimulation.
L'appareil comporte un générateur 1 de stimulations qui est commandé par une horloge de synchronisation H et qui permet de produire des stimulations successives d'un système nerveux à des instants bien déterminés. Les stimulations peuvent être des impulsions électriques appliquées en un point d'un système nerveux ou bien des stimulations sensorielles,par exemple des sons dans le cas où l'on analyse le système autitif. The apparatus comprises a stimulus generator 1 which is controlled by a synchronization clock H and which makes it possible to produce successive stimulations of a nervous system at specific times. The stimulations can be electrical impulses applied at a point of a nervous system or sensory stimulation, for example sounds in the case where the autotic system is analyzed.
L'appareil électronique selon l'invention comporte deux électrodes 2a, 2b de tout type connu, qui sont appliquées en deux points voisins, par exemple sur le scalp du patient sur la projection d'une aire d'activité sensorielle ou bien en cardiologie sur le thorax sur la projection du faisceau de Hiss. The electronic device according to the invention comprises two electrodes 2a, 2b of any known type, which are applied at two adjacent points, for example on the scalp of the patient on the projection of an area of sensory activity or in cardiology on the thorax on the projection of the Hiss beam.
Après chaque stimulation, ces deux électrodes captent des tensions très faibles, de l'ordre du microvoît, ayant une amplitude variable dans le temps. After each stimulation, these two electrodes capture very low voltages, of the order of one microvolt, having a variable amplitude in time.
Chaque électrode 2a, 2b est associée à une voie de traitement des signaux. Cette voie comporte, de façon connue, des circuits électroniques 3a, 3b de préamplification et de filtrage du signal électrique, un convertisseur analogique à#numérique et un échantillonneur qui prélève des valeurs numériques de chaque signal à des instants équidistants après chaque stimulation. Chaque voie comporte, en outre, un accumulateur 4a, 4b composé d'un sommateur associé à une mémoire, par exemple une mémoire pouvant enregistrer 256 nombres de 24 bits chacun. Each electrode 2a, 2b is associated with a signal processing channel. This channel comprises, in a known manner, electronic circuits 3a, 3b of preamplification and filtering of the electrical signal, an analog to digital converter and a sampler which takes digital values of each signal at equidistant times after each stimulation. Each channel further comprises an accumulator 4a, 4b composed of an adder associated with a memory, for example a memory capable of recording 256 numbers of 24 bits each.
Afin d'améliorer le rapport signal/bruit, on effectue, de façon connue, un grand nombre de stimulations successives, par exemple plusieurs milliers de stimulations séparées par des intervalles de temps de l'ordre de 0,1 seconde et,après chaque stimula- tion, on additionne les valeurs des échantillons correspondants, c' est-a-dire de tous les échantillons qui sont séparés d'une stimulation par un même intervalle de temps. In order to improve the signal-to-noise ratio, a large number of successive stimulations are effected in known manner, for example several thousand stimulations separated by time intervals of the order of 0.1 second and after each stimulus In addition, the values of the corresponding samples, that is to say of all the samples which are separated from a stimulation by the same time interval, are added.
La figure 2 permet de mieux expliquer cette première partie du traitement des signaux. Cette figure 2 représente, en abscisses le temps à partir d'une origine qui correspond à l'instant où a lieu chaque stimulation. Figure 2 allows to better explain this first part of the signal processing. This figure 2 represents, on the abscissa, the time from an origin which corresponds to the moment when each stimulation takes place.
L'échelle des ordonnées n'est pas respectée. La courbe
C1 représente, sous forme analogique, l'amplitude de la tension recueillie par l'une ou l'autre des deux électrodes 2a et 2b après une stimulation. Le signal de tension recueilli est fortement perturbé par un bruit aléatoire qui est figuré par la forme très dentelée de la courbe.The ordinate scale is not respected. The curve
C1 represents, in analog form, the amplitude of the voltage collected by one or the other of the two electrodes 2a and 2b after stimulation. The collected voltage signal is strongly disturbed by a random noise which is represented by the very serrated form of the curve.
On fait une conversion analogiquellumérique du signal recueilli par chaque éléctrode et on met en mémoire des échantillons des valeurs du signal qui sont prélevés à des instants to, tl, t2, t3...tn équidistants à partir de l'origine. Par exemple, si on dispose d'une mémoire ayant une capacité de 256 mots, on prélève 256 échantillons dont les valeurs sont représentées sur la courbe
Ci par des points équidistants dans le temps.An analog-to-digital conversion of the signal collected by each electrode is made and samples are stored of the signal values which are taken at times t1, t1, t2, t3 ... tn equidistant from the origin. For example, if we have a memory with a capacity of 256 words, we take 256 samples whose values are represented on the curve
Ci by equidistant points in time.
Après chaque cycle d'échantillonnage, on effectue une nouvelle stimulation et on recommence un nouvel échantillonnage. After each sampling cycle, a new stimulation is performed and a new sampling is repeated.
On additionne et on mémorise les valeurs cumulées de chaque échantillon. Après un grand nombre de stimulations successives, de l'ordre de plusieurs milliers, on obtient dans la mémoire 4a, 4b de chaque voie, 256 valeurs cumulées représentées par des croix qui constituent des échantillons d'une courbe cumulée C2. On voit que l'importance relative du bruit par rapport à celle du signal cumulé est très réduite. The cumulative values of each sample are added together and stored. After a large number of successive stimulations, of the order of several thousand, 256 cumulative values are obtained in the memory 4a, 4b of each channel, represented by crosses which constitute samples of a cumulative curve C2. It can be seen that the relative importance of the noise compared to that of the cumulative signal is very small.
Les valeurs des 256 échantillons cumules contenues dans les deux mémoires des accumulateurs 4a, 4b, sont des nombres binaires dont certains,qui.correspondent aux maxima de la courbe C2, ont une valeur élevée puisqu'ils résultent de l'addition de plusieurs milliers de valeurs successives. The values of the 256 cumulative samples contained in the two memories of the accumulators 4a, 4b, are binary numbers some of which, corresponding to the maxima of the curve C2, have a high value since they result from the addition of several thousands of successive values.
Les repères Sa, 5b représentent des circuits dont la fonc
tion est d'optimiser les valeurs numériques stockées dans les deux
accumulateurs de chaque voie en ne conservant que les 8bits les
plus significatifs de chaque nombre binaire exprimant la valeur des
échantillons.The marks Sa, 5b represent circuits whose function
tion is to optimize the numerical values stored in both
accumulators of each channel by keeping only the 8bits the
more significant of each binary number expressing the value of the
samples.
Les repères 6a, 6b représentent des convertisseurs
digitaux à analogiques éventuels pour élaborer un signal analogique
à partir des valeurs numériques,, optimisées sur huit bits contenues
dans les mémoires des circuits d'optimisation Sa, 5b.The markers 6a, 6b represent converters
potential digital to analogue to develop an analog signal
from the numerical values, optimized on eight bits contained
in the memories of optimization circuits Sa, 5b.
Bien entendu, toutes les opérations d'optimisation, de mise - en mémoire des valeurs optimisées et de conversion numérique à
analogique de ces valeurs sont commandées en synchronisme à partir
des signaux délivrés par l'horloge de synchronisation H.Of course, all the operations of optimization, of putting in memory of optimized values and of digital conversion to
analog of these values are controlled in synchronism from
signals delivered by the synchronization clock H.
Le repère 7 représente un circuit multiplicateur qui
effectue le produit des valeurs délivrées par les deux voies.Mark 7 represents a multiplier circuit which
produces the product of the values delivered by the two ways.
Il est précisé que le multiplicateur 7 peut être un
multiplicateur analogique, plus simple à réaliser qu'un multiplicateur
numérique, et dans ce cas, il est précédé de convertisseurs numéri-
ques à analogiques.It is specified that the multiplier 7 can be a
analog multiplier, simpler to achieve than a multiplier
in this case, it is preceded by digital converters
analogous.
Bien entendu, le multiplicateur 7 peut être également
constitué par des circuits multiplicateurs numériques binaires.Of course, the multiplier 7 can also be
constituted by binary digital multiplier circuits.
Le signal sortant du multiplicateur 7 est le produit des
deux signaux optimisés de chaque voie, ctest- -dire le produit
S1(t).S2tt) + a(t) iS1(t)+S2(t)! + a2(t). The outgoing signal of multiplier 7 is the product of
two optimized signals from each channel, ie the product
S1 (t) .S2tt) + a (t) iS1 (t) + S2 (t)! + a2 (t).
L'importance relative du bruit qui apparaît dans le deu
xième et 'lue troisième terme de ce produit est très réduite par rap
port à la valeur du, signal S1(t).52(t). The relative importance of the noise that appears in the
the third and third term of this product is very much reduced by
port at the value of the signal S1 (t) .52 (t).
Le repère 8 représente des circuits' de détection des
maxima et minima de la courbe des latences obtenue par multiplica
tion des signaux optimisés issus des deux voies. La détection des ma
xima et minima peut être réalisée par voie analogique en dérivant
le signal produit sortant du multiplicateur analogique 7 et en re
cherchant les passages à zéro du signal dérivé.
Si le multiplicateur 7 est un multiplicateur numérique,
la recherche des maxima et minima peut entre faite par un circuit de
détection numérique
Avantageusement, on peut équiper un même appareil de deux
dispositifs de détection des maxima et des minima, l'un analogique et 11 autre numérique et d'un circuit de comparaison qui recherche les coincidences entre les résultats fournis par les deux détecteurs et qui valide les adresses retenues uniquement lorsqu'elles sont semblables pour les deux systèmes.The reference 8 represents circuits for detecting
maxima and minima of the latencies curve obtained by multiplica
optimized signals from both channels. The detection of
xima and minima can be achieved by analog drifting
the signal produced coming out of the analog multiplier 7 and
seeking the zero crossings of the derived signal.
If the multiplier 7 is a numerical multiplier,
the search for maxima and minima can be done by a circuit of
digital detection
Advantageously, it is possible to equip the same apparatus with two
devices for detecting the maxima and minima, one analog and 11 other digital and a comparison circuit that looks for the coincidences between the results provided by the two detectors and that validates the addresses retained only when they are similar for the two systems.
Le repère 9 représente des circuits électroniques qui découpent l'ensemble des valeurs numériques en tranches ou sousensembles délimités par les minima, qui recherchent le maximum particulier à chaque tranche et qui enregistrent les adresses de ces maxima particuliers qui correspondent aux temps de latence recherchés. The reference numeral 9 represents electronic circuits which divide the set of digital values into slices or subsets delimited by the minima, which look for the particular maximum at each slice and which record the addresses of these particular maxima which correspond to the sought latency times.
Le repère 10 représente des horloges de synchronisation, un dispositf d'affichage des valeurs décimales des latences et un dispositif éventuel d'affichage analogique de la courbe des latences. The mark 10 represents synchronization clocks, a device for displaying the decimal values of the latencies and a possible device for displaying the latency curve analogically.
La figure 3 représente un synoptique général plus détaillé des circuits composant un appareil selon l'invention. FIG. 3 represents a more detailed general block diagram of the circuits composing an apparatus according to the invention.
On a représenté sur la figure 3 une seule voie étant précise que les circuits qui composent la deuxième voie sont identiques. There is shown in Figure 3 a single channel being precise that the circuits that make up the second channel are identical.
On retrouve sur cette figure une électrode 2a dont la sortie est connectée sur des circuits électroniques 3al, 3a2 qui correspondent au bloc 3a de la figure 1. This figure shows an electrode 2a whose output is connected to electronic circuits 3a1, 3a2 which correspond to block 3a of FIG. 1.
Le bloc 3al comprent un amplificateur à faible bruit, et une unité de filtrage. Le bloc 3a2 comporte un convertisseur analogique à numérique de 12 bits et de 30 us de temps de conversion et un ensemble d'unité logique arithmétique de sommation. The 3al block includes a low noise amplifier, and a filter unit. Block 3a2 comprises a 12-bit analog-to-digital converter and a 30-us conversion time and a summation arithmetic logic unit.
Le bloc 4al est une unité de mémoire,par exemple une mémoire de 256 mots binaires de 24 bits à lecture-écriture séparée. Block 4al is a memory unit, for example a 256-bit memory of 24 bits with separate read-write.
La mémoire est associée à un compteur d'adresse 4a2. The memory is associated with an address counter 4a2.
Le bl'oc a représente une unité d'horloge programmable qui commande en synchronisme les aiguillages des différents ordres de lecture-écriture en fonction des opérations à effectuer, les modifications des vitesses d'écriture et de lecture, les stimulations et le blocage des unité de comptage des stimulations en fin d'analyse, le forçage en lecture pendant un temps variable au début de chaque stimulation afin d'éliminer les artefacts etc.... The bl'oc a represents a programmable clock unit which synchronously controls the turnouts of the different read-write commands as a function of the operations to be performed, the modifications of the writing and reading speeds, the stimulations and the blocking of the units. counting stimulations at the end of the analysis, the read forcing during a variable time at the beginning of each stimulation to eliminate artifacts etc ....
Le bloc Sa de la figure 1 est représenté plus en détail par les blocs Sal, 5a2...5a6. The block Sa of FIG. 1 is represented in more detail by the blocks Sal, 5a2 ... 5a6.
Le bloc 5al représente un circuit de recherche du maximum global parmi les nombres enregistrés dans la mémoire 5al de l'accumulateur et de mise en'mémoire de l'adresse de ce maximum. The block 5al represents a search circuit of the global maximum among the numbers stored in the memory 5al of the accumulator and the memory of the address of this maximum.
Les circuits de recherche du maximum global sont des circuits bien connus qui comportent un comparateur binaire à 24 bits qui compare chaque nombre binaire extrait de la mémoire au plus grand des nombres binaires déjà extrait qui a été conservé dans une mémoire tampon de 24 bits et qui enregistre dans cette mémoire tampon le plus grand des deux nombres. The search circuits of the global maximum are well-known circuits which comprise a 24-bit binary comparator which compares each binary number extracted from the memory to the largest of the already extracted binary numbers which has been kept in a 24-bit buffer and which saves in this buffer the larger of the two numbers.
Lorsque tous les nombres ont été extraits de la mémoire 4al, on obtient dans la mémoire tampon le plus élevé d'entre eux que l'on désigne par le maximum global. Le circuit 5al comporte, de plus, une mémoire tampon de 8 bits dans laquelle on enregistre l'adresse du maximum global. When all the numbers have been extracted from the memory 4al, we obtain in the highest buffer memory of them that is designated by the global maximum. The circuit 5al further comprises an 8-bit buffer in which the address of the global maximum is recorded.
Le bloc 5a2 représente un circuit d'aiguillage du maximum global sur un registre parallèle-série 5a3 permettant de déterminer le rang N du bit le plus significatif du maximum global. Block 5a2 represents a switching circuit of the global maximum on a parallel-serial register 5a3 making it possible to determine the rank N of the most significant bit of the global maximum.
Cette~ opération a pour but d'optimiser les nombres binaires enregistrés en supprimant dans tous ces nombres tous les bits de rang supérieur à N qui sont forcément égaux à zéro puisque N est le rang de poids le plus fort du maximum global. This ~ operation aims to optimize the recorded binary numbers by removing in all these numbers all the bits of rank greater than N which are necessarily equal to zero since N is the rank of the strongest weight of the global maximum.
De plus, on ne, conservera sur chaque nombre binaire que les bits compris dans un gabarit N + 8, c'est-à-dire les bits de rang supérieur au rang N augmenté d'un nombre constant égal à 8. In addition, only bits included in a template N + 8, that is to say the bits of rank greater than rank N plus a constant number equal to 8, will be kept on each binary number.
afin d'éliminer les nombres faibles qui correspondent à de faibles amplitudes de signal et de se débarrasser de valeurs qui sont sans utilité pour la recherche des latences.in order to eliminate low numbers that correspond to low signal amplitudes and to get rid of values that are useless for latency search.
Le bloc 5a2 comporte un comparateur binaire 8 bits qui compare les adresses des nombres binaires successifs extraits de la mémoire 4a avec l'adresse du maximum global enregistrée dans la mémoire tampon dtadresse-du bloc sati. Ce comparateur émet un signal logique lorsqu'il y a égalité entre les deux adresses et que le maximum global est envoyé sur le registre parallèle-série 5a3. The block 5a2 comprises an 8-bit binary comparator which compares the addresses of the successive binary numbers extracted from the memory 4a with the address of the global maximum recorded in the address buffer of the sati block. This comparator transmits a logic signal when there is equality between the two addresses and the global maximum is sent to the parallel-serial register 5a3.
Le registre parallèle-série 5a3 comporte un registre à 24 entrées en parallèle sur laquelle arrivent les 24 bits de chaque nombre binaire extrait de la mémoire 4a. Ces 24 bits sortent en série sur une sortie unique dans un ordre allant du bit de poids le plus fort vers le bit de poids le moins fort. The parallel-serial register 5a3 comprises a 24-input parallel register on which arrive the 24 bits of each binary number extracted from the memory 4a. These 24 bits are output in series on a single output in an order from the most significant bit to the least significant bit.
Lorsque le maximum global arrive sur le registre parallèlesérie, le comparateur du circuit 5a2 le détermine. When the global maximum arrives on the parallel-series register, the comparator of the circuit 5a2 determines it.
A la sortie série, on compte le rang N du premier bit égal à 1 du maximum global. Ce rang N est le rang de poids le plus fort. Il dépend du niveau du signal de stimulation, des amplifications, du nombre de stimulations successives qui sont cumulées et des individus. At the serial output, we count the rank N of the first bit equal to 1 of the global maximum. This rank N is the rank of the strongest weight. It depends on the level of the stimulation signal, the amplifications, the number of successive stimulations that are accumulated and individuals.
L'appareil selon l'invention détermine automatiquement le rang N du bit le plus significatif du maximum global. The apparatus according to the invention automatically determines the rank N of the most significant bit of the global maximum.
En variante, au lieu d'utiliser un registre parallèle-série pour déterminer le rang N du bit le plus significatif du maximum global, on peut utiliser un microprocesseur qui compte le rang du premier 1 de tous les nombres binaires inscrits dans la mémoire de l'accumulateur et qui détermine le rang N le plus élevé. Alternatively, instead of using a parallel-serial register to determine the rank N of the most significant bit of the global maximum, it is possible to use a microprocessor which counts the rank of the first 1 of all the binary numbers written in the memory of the accumulator and which determines the highest rank N.
Le bloc 5a3 comporte, en plus du registre parallèle-série, des circuits logiques qui enregistrent la valeur N du bit de poids le plus fort du maximum global. Ces circuits logiques comportent un monostable Mi qui bascule lorsque le premier 1 apparaît à la sortie série du registre parallèle-série lorsque le maximum global passe dans le registre. Block 5a3 comprises, in addition to the parallel-serial register, logic circuits which record the value N of the most significant bit of the global maximum. These logic circuits include a monostable Mi which toggles when the first 1 appears at the serial output of the parallel-serial register when the overall maximum goes into the register.
La sortie (#1I de ce monostable est connectée sur une entrée d'une première porte ET1, dont la deuxième entrée est connectee sur la sortie d'une horloge H1 qui commande les sorties en série du registre parallele-serie. La sortie de la porte ET1 est connectee sur l'entrée d'une deuxième porte ET2 dont la deuxième entrée est connectée sur la sortie de l'horloge Ho qui commande les sorties de la mémoire 4al. The output (# 1I) of this monostable is connected to an input of a first gate ET1, whose second input is connected to the output of a clock H1 which controls the serial outputs of the parallel-serial register. gate ET1 is connected to the input of a second gate ET2 whose second input is connected to the output of the clock Ho which controls the outputs of the memory 4al.
On obtient à la sortie de la deuxième porte ET2 un nombre de coups d'horloge Ko = QM1.H1.Ho qui est égal au nombre N recherché lorsque l'adresse du nombre qui passe ,à travers le registre série parallèle est égale à l'adresse du maximum global. At the output of the second gate ET2, a number of clock pulses Ko = QM1.H1.Ho is obtained which is equal to the number N sought when the address of the number passing through the parallel serial register is equal to address of the global maximum.
Le nombre Ko est envoyé sur le bloc suivant 5a4 qui a pour fonction de générer le gabarit utile N+8 qui sera appliqué à tous les nombres binaires. The number Ko is sent on the next block 5a4 whose function is to generate the useful template N + 8 which will be applied to all the binary numbers.
Pour obtenir le gabarit utile N+8, il faut ajouter au nombre N huit coups de l'horloge H1 qui commande les sorties H1 du registre parallèle-série. To obtain the useful template N + 8, it is necessary to add to the number N eight strokes of the clock H1 which controls the outputs H1 of the parallel-serial register.
La sortie de l'horloge H1 est connectée sur une entrée d'une porte ET3 dont la deuxième entrée est connectée sur la sortie Q du monostable Ml. The output of the clock H1 is connected to an input of a gate ET3 whose second input is connected to the output Q of the monostable M1.
La sortie de la porte ET3 est connectée sur un diviseur par huit de sorte que ce diviseur émet une première impulsion lorsque le monostable M1 bascule, c1est-à-dire lorsque le bit de poids le plus fort du maximum global est détecté et une deuxième impulsion pour N+8. La sortie du diviseur par huit est connectée sur un deuxième monostable M2 dont la sortie Q#12 est connectée sur une entrée d'une porte ET4 dont la deuxième entrée est connectée à la sortie de la porte ET3. The output of the gate ET3 is connected to a divider by eight so that this divider emits a first pulse when the monostable M1 switches, that is to say when the highest weight bit of the global maximum is detected and a second pulse for N + 8. The output of the divider by eight is connected to a second monostable M2 whose output Q # 12 is connected to an input of a gate ET4 whose second input is connected to the output of the gate ET3.
La sortie de la porte ET4 émet un signal logique = QM1.H1.QM2 qui intervient huit coups d'horloge H1 après N. The output of the gate ET4 sends a logic signal = QM1.H1.QM2 which intervenes eight clock strokes H1 after N.
Les N+8 coups d'horloge sont appliqués à un compteur programmable dont la sortie est connectée sur une mémoire tampon à huit bits qui reçoit l'impulsion indiquant l'égalité entre l'adresse du maximum global et l'adresse variable des nombres qui défilent. The N + 8 clock strokes are applied to a programmable counter whose output is connected to an eight-bit buffer which receives the pulse indicating the equality between the address of the global maximum and the variable address of the numbers which scroll.
Cette mémoire enregistre le nombre N+8 qui correspond au gabarit utile qui sera appliqué à tous les nombres binaires par le circuit suivant représente par le bloc SaS.This memory stores the number N + 8 which corresponds to the useful template which will be applied to all the binary numbers by the following circuit represented by the SaS block.
Le bloc 5a5 comporte un compteur décompteur programme sur le nombre binaire N+8. Pour chaque nombre qui défile, ce compteur évolue à chaque coup d'horloge de N+8 à zéro et atteint zéro après
N+8 coups d'horloge.Block 5a5 includes a down counter program on the binary number N + 8. For each number that scrolls, this counter changes with each clock stroke from N + 8 to zero and reaches zero after
N + 8 clock ticks.
Le bloc 5a6 représente les circuits qui permettent d'optimiser tous les nombres binaires enregistrés en 24 bits dans la mémoire 4a en ne conservant que le N+8 premiers bits de chaque nombre binaire. Block 5a6 represents the circuits that make it possible to optimize all the binary numbers recorded in 24 bits in the memory 4a while keeping only the first N + 8 bits of each binary number.
Le bloc 5a6 comporte un registre sérieparailèle qui re çoit sur une entrée série le N+8 premiers bits de chaque nombre binaire sortant en série du registre série parallèle compris dans le bloc Sa3. Block 5a6 comprises a serial-parallel register which receives on a serial input the first N + 8 bits of each serial outgoing binary number of the parallel serial register included in block Sa3.
Pour chaque nombre binaire dont les bits arrivent en paral lèle sur les entrées du registre parallèle-série, N+8 coups d'horloge- sont appliqués simultanément aux deux registres et il apparavît en parallèle, sur les sorties du deuxième registre, un nombre binaire de N+8 bits dont le N premiers bits sont égaux à zéro. For each binary number whose bits arrive in parallel on the inputs of the parallel-serial register, N + 8 clock strokes are applied simultaneously to the two registers and it appears in parallel, on the outputs of the second register, a binary number N + 8 bits whose first N bits are equal to zero.
On remarquera que les 256 nombres binaires enregistrés dans la mémoire 4a sont-balayés une première fois par le registre parallèle-série pour déterminer le maximum global et le gabarit utile N+8 et une deuxième fois pour appliquer à tous les nombres le gabarit utile N+8. It will be noted that the 256 binary numbers stored in the memory 4a are scanned a first time by the parallel-serial register to determine the overall maximum and the useful template N + 8 and a second time to apply to all the numbers the useful template N. 8.
La sortie des blocs 5a6 et 5b6 de chaque voie sont con nectées sur un convertisseur numérique à analogique 6a, 6b, afin de visualiser les signaux analogiques optimises et d'effectuer la multiplication de ces signaux dans un multiplicateur analogique 7 qui reçoit le signal analogique optimisé y1 de la voie 1 et le signal analogique optimisé y2 de la voie 2 et qui émet un signal égal au produit yl.y2. The output of the blocks 5a6 and 5b6 of each channel are connected to a digital to analog converter 6a, 6b in order to display the optimized analog signals and to multiply these signals in an analog multiplier 7 which receives the optimized analog signal. y1 of the channel 1 and the optimized analog signal y2 of the channel 2 and which emits a signal equal to the product yl.y2.
La sortie du multiplicateur analogique 7 est connectée sur un bloc 81 qui comporte un fIltre passe-bas et un circuit dérivateur qui délivre un signal qui passe par zéro à des instants correspondant aux maxima et aux minima de la courbe y1.y2. The output of the analog multiplier 7 is connected to a block 81 which has a low-pass filter and a shifter circuit which delivers a signal which passes through zero at times corresponding to the maxima and minima of the curve y1.y2.
Le bloc 81 comporte un circuit détecteur de passage à zéro et une mémoire qui mémorise les adresses, c'est-à-dire les coups d'horloge qui correspondent à ces passages à zéro. The block 81 comprises a zero crossing detector circuit and a memory which stores the addresses, that is to say the clock strokes that correspond to these zero crossings.
Le circuits détecteur de passages à zéro est un circuit intégré connu. The zero crossing detector circuit is a known integrated circuit.
Au lieu d'utiliser un multiplicateur analogique 7, on peut utiliser un multiplicateur numérique. Dans ce cas, les convertisseurs numérique-analogique 6a, 6b sont supprimés
Le bloc 7 représente alors un multiplicateur numérique associé à une mémoire qui mémorise des nombres binaires de 8 bits correspondant aux valeurs du produit yl.y2. Dans ce cas, les sorties de la mémoire sont connectées sur un comparateur binaire à 8 bits 82 qui compare les nombres deux à deux et qui comporte trois sorties S1, S2, S3 et on obtient un signal logique 1 sur S1 si
A > B, sur S2 si A = B et sur S3 si A < B.Instead of using an analog multiplier 7, a digital multiplier can be used. In this case, the digital-to-analog converters 6a, 6b are removed
Block 7 then represents a numerical multiplier associated with a memory that stores 8-bit binary numbers corresponding to the product values y1.y2. In this case, the outputs of the memory are connected to an 8-bit binary comparator 82 which compares the numbers in pairs and which has three outputs S1, S2, S3 and a logic signal 1 is obtained on S1 if
A> B, on S2 if A = B and on S3 if A <B.
Le bloc ~82 comporte, en outre, une bascule JK dont la sortie Q est connectée en parallèle sur un premier monos table qui déclenche sur un front descendant et sur un deuxième monostable qui déclenche sur un front montant. The block ~ 82 further comprises a JK flip-flop whose Q output is connected in parallel on a first monos table that triggers on a falling edge and a second monostable triggering on a rising edge.
La remise à zéro de cette bascule est connectée sur la sortie S3 du comparateur et l'entrée horloge sur la sortie S1. The resetting of this flip-flop is connected to the output S3 of the comparator and the clock input to the output S1.
Le bloc 83 est connecté sur le registre d'adresse 4a2 associé à la mémoire 4al (ou sur le registre 4b2 associé à la mémoire 4a2). C'est un circuit d'aiguillage qui comporte huit portes ET à deux entrées. Une des entrées de chaque porte est commune et elle est reliée à un circuit de commande d'ouverture des portes venant du bloc N . 8 ou du bloc 82. Les autres entrées des huit portes reçoivent chacune un des huit bits du nombre binaire indiquant chaque adresse. The block 83 is connected to the address register 4a2 associated with the memory 4al (or on the register 4b2 associated with the memory 4a2). It is a switching circuit that has eight AND gates with two inputs. One of the inputs of each gate is common and is connected to a gate opening control circuit from the block N. 8 or block 82. The other inputs of the eight gates each receive one of the eight bits of the binary number indicating each address.
L'entrée commune aux huit portes reçoit un signal de commande chaque fois que le produit yl . y2 passe par un minimumou un maximum qui est détecté soit par le bloc analogique 81, soit par le co-parateur numérique 82
Les sorties des huit portes ET du bloc d'aiguillage 83 sont connectées sur deux mémoires qui font partie du bloc 84 et qui enregistrent respectivement les adresses des maxima et des minima particuliers.The common entrance to the eight gates receives a command signal each time the product yl. y2 passes through a minimum or a maximum which is detected either by the analog block 81 or by the digital co-parator 82
The outputs of the eight gates AND the switch block 83 are connected to two memories which are part of the block 84 and which respectively record the addresses of the particular maxima and minima.
On a représenté en pointillés sur la figure 3 un bloc éventuel 85 qui peut être utilisé dans le cas où l'appareil comporte à la fois un détecteur analogique 81 et un détecteur numérique 82. il peut exister des divergences entre les adresses des minima et des maxima déterminées par ces deux -circuits. FIG. 3 shows a possible block 85 which may be used in the case where the apparatus comprises both an analog detector 81 and a digital detector 82. There may be discrepancies between the addresses of the minima and the digital detector 82. maxima determined by these two -circuits.
Le bloc 85 comporte des circuits logiques de comparaison des adresses déterminées par les deux systèmes et de validation de ces adresses seulement si elles colncident, ce qui permet d'éliminer des maxima et des minima non significatifs. The block 85 comprises logic circuits for comparing the addresses determined by the two systems and validating these addresses only if they coincide, thereby eliminating insignificant maxima and minima.
La figure 4 représente une courbe normale des signaux électriques se propageant le long du système nerveux auditif. Figure 4 shows a normal curve of electrical signals propagating along the auditory nervous system.
Il s'agit d'une courbe lissée obtenue après un traitement des signaux destiné à faire disparaître le plus possible les -accidents et bruits donnant naissance à des pentes nulles non significatives. This is a smoothed curve obtained after a signal processing intended to remove as much as possible -accidents and noises giving rise to insignificant zero slopes.
Les abscisses représentent le temps mesuré en millisecondes à partir d'une stimulation. The abscissas represent the time measured in milliseconds from stimulation.
On voit ~que la courbe présente une succession de minima mo - ml...m7 qui délimit#ent des tranches A - B ...H correspondant à la propagation du signal nerveux à travers le système. We see that the curve presents a succession of minima mo - ml ... m7 which delimit # ent slices A - B ... H corresponding to the propagation of the nerve signal through the system.
Entre les minima, la courbe présente des maxima particuliers M1 - M2 ...M7 qui délimitent des tranches I, II...VII. Ces maxima correspondent à des centres d'activité sensorielle bien détermines. Between the minima, the curve presents particular maxima M1 - M2 ... M7 which delimit slices I, II ... VII. These maxima correspond to well-defined sensory activity centers.
Par exemple, la tranche I correspond au nerf acoustique, la tranche
Il aux noyauxçcochlealres, la tranche III au complexe olivaire, la tranche IV au lemnisque latéral etc...For example, slice I corresponds to the acoustic nerve, the slice
It has kernels cochleal, the slice III with the olivary complex, the slice IV with the lateral lemniscus etc ...
On connaît bien les latences normales, c'est-à-dire les durées qui séparent les divers maxima M1 à M7 de l'origine qui correspond à une stimulation. On sait par exemple que la latence normale du maximum M1 est de 1,9 ms, celle du maximum M2 de 3 ms, celle du maximum M3 de 4,1 ms. Normal latencies are known, that is to say, the durations which separate the various maxima M1 to M7 of the origin which corresponds to a stimulation. We know for example that the normal latency of maximum M1 is 1.9 ms, that of maximum M2 of 3 ms, that of the maximum M3 of 4.1 ms.
Le problème à résoudre est de mesurer avec une très grande précision les retards des maxima pour comparer ceux-ci aux valeurs normales connues. The problem to be solved is to measure with very great precision the delays of the maxima to compare these with the known normal values.
Les circuits 81, 82, 83, 84, 85 ont permis de déterminer les adresses donc les retards des maxima et des minima. The circuits 81, 82, 83, 84, 85 made it possible to determine the addresses and therefore the delays of the maxima and the minima.
On va expliquer maintenant comment il est possible de déterminer avec toute la précision voulue les adresses des maxima particuliers en éliminant notamment les points de la courbe qui correspondent à des pentes nulles dues à des bruits ou autres signaux parasites grâce aux circuits 9a et 9b. It will now be explained how it is possible to determine with all the desired precision the addresses of the particular maxima by eliminating in particular the points of the curve which correspond to zero slopes due to noise or other spurious signals through the circuits 9a and 9b.
Dans un premier temps, on divise ltensemble des données en un certain nombre de sous-ensembles ou tranches A, B...H, délimitees par les minima mi, m2 etc. MEme si les minima sont déterminés avec une certaine imprécision, celle-ci nta aucune influence sur la précision de la détermination des maxima Ml, M2...M7. First, we divide the data set into a number of subsets or slices A, B ... H, delimited by the minimum mi, m2 etc. Even if the minima are determined with a certain inaccuracy, this one has no influence on the precision of the determination of the maxima Ml, M2 ... M7.
Chacun de ces maxima dit maxima particulier est déterminé comme étant le maximum général d'un sous-ensemble par des circuits analogues aux circuits 5al, 5a2, qui ont été utilisés pour détermi- ner le maximum global de tous les points de la courbe. Each of these particular maximum maxima is determined to be the general maximum of a subset by circuit-like circuits 5a1, 5a2, which have been used to determine the overall maximum of all points of the curve.
Le bloc 9a représente des circuits de découpage automatique des données en tranches A, B... H. Ces circuits comportent une mémoire dans laquelle sont enregistrées les adresses des minima mi, m2 et un compteur d'adresse de cette mémoire
Le bloc 9b représente des circuits de recherche automatique du maximum particulier à chaque tranche. Les circuits 9b comportent un comparateur binaire 8 bits associé à une mémoire qui compare des nombres binaires deux à deux ,qui enregistre en mémoire le plus élevé des deux et qui le compare ensuite à un autre et ainsi de suite jusqu a la fin de chaque tranche et qui enregistre à chaque fois L'adresse du maximum particulier à chaque tranche.The block 9a represents automatic data cutting circuits in slices A, B ... H. These circuits include a memory in which are stored the addresses of the minima mi, m2 and an address counter of this memory.
Block 9b represents automatic search circuits of the maximum particular to each slice. The circuits 9b comprise an 8-bit binary comparator associated with a memory which compares two-by-two binary numbers, which stores in memory the higher of the two and which then compares it with another and so on until the end of each slot and which records each time the address of the maximum particular to each slice.
Le bloc 9b comporte, de plus, un comparateur binaire d'adresses qui compare les adresses des nombres qui entrent dans le comparateur de recherche du maximum particulier à l'adresse du minimum suivant. Lorsqutil y a égalité entre les adresses, ce comparateur émet un signal qui commande la mise en mémoire de l'adresse du maximum particulier de la tranche, qui commande un monostable dont la sortie commande la remise à zéro du dispositif de recherche du maximum particulier et qui introduit dans la mémoire d'adresses des minima l'adresse du minimum suivant. Block 9b further includes a bit comparator of addresses which compares the addresses of numbers entering the search comparator of the particular maximum with the address of the next minimum. When there is equality between the addresses, this comparator sends a signal which controls the memory of the address of the particular maximum of the slice, which controls a monostable whose output controls the reset of the search device of the particular maximum and which introduces into the address memory of minima the address of the next minimum.
Le bloc 10a représente une horloge et des diviseurs par 2, 4, 8 qui commandent les opérations' successives de lecture et écriture des différentes mémoires contenues dans les blocs 81 > 82, 84, 9b. Block 10a represents a clock and divisors by 2, 4, 8 which control the successive operations of reading and writing the various memories contained in blocks 81> 82, 84, 9b.
Le bloc 10b représente un dispositif d'affichage qui est relié à la mémoire du bloc 9b dans laquelle sont mémorisées les adresses des maxima particuliers M1...M7. Block 10b represents a display device which is connected to the memory of block 9b in which the addresses of particular maxima M1 ... M7 are stored.
Le bloc 10b comporte, de façon connue, un convertisseur binaire-décimal et un afficheur lumineux qui affiche successivement les valeurs décimales des latences à une cadence permettant la lecture. Block 10b comprises, in a known manner, a binary-decimal converter and a luminous display which successively displays the decimal values of the latencies at a rate allowing reading.
Le bloc 10c représente un dispositif éventuel de visualisation analogique de la courbe des latences. Block 10c represents a possible device for analogical display of the latency curve.
En résumé, un appareil selon l'invention permet l'étude des signaux neuro-sensoriels avec une optimisation du rapport signal/bruit qui est obtenue par la combinaison des éléments ci-après
- deux électrodes voisines suivies de deux voies de traitement du signal permettant d'optimiser le signal relatif à chaque électrode par un grand nombre de stimulations successives et par somma- tion des signaux équidistants de ces stimulations;
- des circuits qui permettent de rechercher automatiquemnet le maximum global de toutes les valeurs, le rang N du bit le plus significatif de ce maximum global et d'optimiser les valeurs binaires en les limitant aux bits de rang supérieur à N + 8 afin d'éliminer les valeurs du signal inférieures à un seuil déterminé qui n'ont aucun intérêt pratique pour la recherche des latences; ;
- des circuits qui permettent d'effectuer la multiplication, par voie analogique et/ou numérique des signaux optimisés;
- des circuits qui permettent de rechercher les maxima et les minima du produit optimisé des signaux des deux voies, de diviser l'ensemble des données en sous-ensembles délimités par les minima et de rechercher le maximum particulier à chaque tranche et l'adresse-de ce maximum qui correspond à un temps de latence,qui peut être affiché en valeur décimale d'où une lecture immédiate par un praticien. In summary, an apparatus according to the invention allows the study of neuro-sensory signals with an optimization of the signal / noise ratio which is obtained by the combination of the following elements
two adjacent electrodes followed by two signal processing paths making it possible to optimize the signal relative to each electrode by a large number of successive stimulations and by summation of the equidistant signals of these stimulations;
circuits which make it possible to automatically search for the global maximum of all the values, the rank N of the most significant bit of this global maximum and to optimize the binary values by limiting them to bits of rank greater than N + 8 in order to to eliminate signal values below a certain threshold which are of no practical value to the search for latencies; ;
circuits that make it possible to multiply the optimized signals by analog and / or digital means;
- circuits which make it possible to search for the maxima and minima of the optimized product of the signals of the two channels, to divide the set of data into subsets delimited by the minima and to search for the maximum particular for each band and the address- of this maximum which corresponds to a latency time, which can be displayed in decimal value from which an immediate reading by a practitioner.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8116342A FR2512228A1 (en) | 1981-08-25 | 1981-08-25 | Electronic neurological electrical signal analyser - stores responses to stimulation to obtain product of optimised signals of each channel to obtain maximas between each minima pair |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8116342A FR2512228A1 (en) | 1981-08-25 | 1981-08-25 | Electronic neurological electrical signal analyser - stores responses to stimulation to obtain product of optimised signals of each channel to obtain maximas between each minima pair |
Publications (2)
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|---|---|
| FR2512228A1 true FR2512228A1 (en) | 1983-03-04 |
| FR2512228B1 FR2512228B1 (en) | 1983-12-16 |
Family
ID=9261700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8116342A Granted FR2512228A1 (en) | 1981-08-25 | 1981-08-25 | Electronic neurological electrical signal analyser - stores responses to stimulation to obtain product of optimised signals of each channel to obtain maximas between each minima pair |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2512228A1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987007969A2 (en) * | 1986-06-23 | 1987-12-30 | Board Of Regents, The University Of Texas System | Computer automated sensory and motor function assessment |
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-
1981
- 1981-08-25 FR FR8116342A patent/FR2512228A1/en active Granted
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| DE102004053181B4 (en) * | 2004-11-01 | 2007-05-10 | Danielis Koganas | Method for analyzing vibrations generated in biological systems |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2512228B1 (en) | 1983-12-16 |
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