FR2507013A1 - Method of separation of individual components in an integrated circuit - including application to CMOS transistors - Google Patents

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Abstract

Procedure for sepn. between elementary components in an integrated circuit comprises (a) coating the surface of silicon with a masking layer which is insensitive to thermal oxidn.; (b) forming channels in the silicon through the masking layer of about 1 micron width and a greater depth; (c) thermal oxidising until the silica formed re-closes the channels. In partic. in a bipolar integrated circuit a channel is obtd. of a different conductivity from the 'boxes' it includes; in a MOS integrated circuit the channel has a depth greater than the deepest diffusion to form the MOS transistors; in a SSI integrated circuit the channel has a depth equal to the thickness of the silicon layer deposed on the insulating substrate.

Description

PROCEDE DE SEPARATION ENTRE COMPOSANTS ELEMENTAIRES DANS
UT CIRCUIT INTECRE ET APPLICATION A U.\E. STRLTCTUpT. nE
TRANSISTORS CMOS.SEPARATION PROCESS BETWEEN ELEMENTARY COMPONENTS IN
UT CIRCUIT INTECRE AND APPLICATION TO U. \ E. STRLTCTUpT. born
CMOS TRANSISTORS.

La présente invention concerne de façon générale un procédé de séparation entre composants élémentaires dans un circuit intégré et vise également une application particulière de ce procédé à une structure de transistors CMOS (transistors Complémentaires à Métal Oxyde Semiconducteur). The present invention relates generally to a method of separation between elementary components in an integrated circuit and also relates to a particular application of this method to a structure of CMOS transistors (Complementary Semiconductor Oxide Metal Transistors).

Dans le domaine de la fabrication des circuits intégrés, aussi bien du type bipolaire que du type MOS, divers moyens sont utilises pour isoler et/ou séparer les divers composants élémentaires. In the field of manufacturing integrated circuits, both of the bipolar type and of the MOS type, various means are used to isolate and / or separate the various elementary components.

Dans le domaine de la fabrication des composants bipolaires comprenant une couche épitaxiée d'un premier type de conductivité (par exemple N) sur un substrat semiconducteur d'un deuxième type de conductivité (P), chaque composant élémentaire est placé à l'interieur d'un caisson formé dans la couche de type N et cerné de "murs d'isolement". Ces murs d'isolement peuvent être constitués de zones de type P rejoignant le substrat
P et formées par diffusion et/ou implantation, ou encore d'une couche isolante, couramment de la silice. De très nombreux procédés sont connus pour former de tels murs de silice et ne seront pas décrits ici.De façon générale, les murs dtisolement dans les circuits intégrés bipolaires occupent une largeur notable par rapport à leur profondeur, cette largeur étant généralement supérieure ou égale à la profondeur. Il en résulte une perte de surface importante dans le circuit intégré, la plus grande partie de la surface de ce circuit étant occupée par les murs d'isolement plutôt que par les caissons actifs.In the field of manufacturing bipolar components comprising an epitaxial layer of a first type of conductivity (for example N) on a semiconductor substrate of a second type of conductivity (P), each elementary component is placed inside the 'a box formed in the N-type layer and surrounded by "isolation walls". These isolation walls may consist of P-type zones joining the substrate.
P and formed by diffusion and / or implantation, or also of an insulating layer, commonly silica. Numerous methods are known for forming such silica walls and will not be described here. In general, the isolation walls in bipolar integrated circuits occupy a significant width relative to their depth, this width generally being greater than or equal to the depth. This results in a significant loss of surface in the integrated circuit, most of the surface of this circuit being occupied by the isolation walls rather than by the active boxes.

Dans le domaine des circuits intégrés de type MOS, les composants élémentaires ne sont pas placés dans des caissons isolés, mais sont néanmoins séparés les uns des autres par une certaine distance, pour éviter la conduction entre le drain et/ou la source d'un premier transistor et le drain et/ou la source d'un transistor adjacent. ta surface du semiconducteur est généralement revetue d'une zone d'oxyde dans l'intervalle intermédiaire entre composants.Cette zone d'oxyde, courammellt 3pelée zone d'oxyde de champ , a au moins un double rôle
- un premier r81e exposé précédemment d'isolement latéral entre deux composants voisins,
- un rôle d'isolement vertical pour éviter que les courants circulant dans des connexions éventuelles déposées sur cette zone d'oxyde de champ ne créent des zones de canal entre des transistors à effet de champ distincts.In the field of MOS type integrated circuits, the elementary components are not placed in insulated boxes, but are nevertheless separated from each other by a certain distance, to avoid conduction between the drain and / or the source of a first transistor and the drain and / or source of an adjacent transistor. your semiconductor surface is generally coated with an oxide zone in the intermediate interval between components. This oxide zone, commonly referred to as the field oxide zone, has at least a dual role
a first r81e previously exposed of lateral isolation between two neighboring components,
- a role of vertical isolation to prevent the currents flowing in possible connections deposited on this field oxide zone from creating channel zones between transistors with distinct field effect.

Dans les structures actuelles courantes de transistors à effet de champ, dans lesquelles un transistor élémentaire a une longueur inférieure à une dizaine de microns (conformément à l'usage, on emploie ici le terme longueur pour désigner la dimension latérale d'un transistor à effet de champ dans le sens de la conduction qui se forme entre drain et source), la zone d'oxyde de champ a couramment une largeur de l'ordre de la vingtaine de microns. Cette largeur, qui peut entre utile dans le cas ou l'on se sert de la surface supérieure de la couche d'oxyde de champ pour faire circuler des connexions et où cette zone d'oxyde de champ a une fonction d'isolement vertical, est superfétatoire dans -le cas ou cette zone d'oxyde de champ doit avoir uniquement le r81e d'isolement latéral exposé précédemment.Néanmoins, les techniques classiques ne permettent pas de diminuer notablement cette dimension. In current current structures of field effect transistors, in which an elementary transistor has a length less than ten microns (in accordance with usage, the term length is used here to designate the lateral dimension of an effect transistor field in the direction of the conduction that forms between drain and source), the field oxide zone is usually about twenty microns wide. This width, which can be useful in the case where the upper surface of the field oxide layer is used to circulate connections and where this field oxide zone has a vertical isolation function, is superfluous in the case where this field oxide zone must have only the lateral isolation role exposed previously. Nevertheless, the conventional techniques do not make it possible to significantly reduce this dimension.

Ainsi, la présente invention a pour objet un procédé de séparation entre composants élémentaires dans un circuit intégré pour assurer l'isolement latéral entre ces composants. Thus, the subject of the present invention is a method of separation between elementary components in an integrated circuit to ensure lateral isolation between these components.

Pour atteindre cet objet, le procédé de séparation entre composants élémentaires d'un circuit intégré formé dans du sili cium, selon la présente invention, comprend les étapes consistant à : revêtir la surface du silicium d'une couche de masquage insensible à une oxydation thermique ; former dans le silicium des sillons ou rainures traversant cette couche de masquage, ces sillons ayant une largeur du micron, inférieure à leur profondeur ; procéder à une oxydation thermique pendant une durée suffisante pour que de la silice se forme Jusqu'à refermer les sillons.  To achieve this object, the method of separation between elementary components of an integrated circuit formed in silicon, according to the present invention, comprises the steps consisting in: coating the surface of the silicon with a masking layer insensitive to thermal oxidation ; forming grooves or grooves in the silicon passing through this masking layer, these grooves having a width of a micron, less than their depth; proceed with thermal oxidation for a sufficient time for silica to form Until the grooves are closed.

La présente invention s'applique aussi bien aux circuits intégrés de type bipolaire qu'aux circuits intégrés de type MOS ou encore aux circuits intégrés de type SSI (Silicium sur Substrat isolant). tes sillons peuvent être formés par utilisation d'un plasma de tétrachlorure de carbone (CC14) qui permet une gravure anisotrope du silicium. En ce cas, on peut utiliser comme masque de gravure une succession de couches de silice (Si02), de nitrure de silicium (Si3N4), et d'alumine (au203), la couche d'alumine étant formée par oxydation d'un dépôt d'aluminium.On procède ensuite a une ouverture de la couche d'alumine par des moyens chimiques, puis à une attaque par le plasma de CC14 des couches d'aluminium résiduel éventuel, de Si3N4 et de Stop, puis du siliciun. Après quoi, on enlève chimiquement les couches d'alumine et d'aluminium, puis l'on procède à un traitement thermique oxydant pour combler les sillons. The present invention applies equally to integrated circuits of the bipolar type as to integrated circuits of the MOS type or even to integrated circuits of the SSI (Silicon on insulating substrate) type. your grooves can be formed by using a carbon tetrachloride plasma (CC14) which allows anisotropic etching of the silicon. In this case, a succession of layers of silica (Si02), silicon nitride (Si3N4), and alumina (au203) can be used as the etching mask, the layer of alumina being formed by oxidation of a deposit. We then proceed to an opening of the alumina layer by chemical means, then to an attack by the plasma of CC14 of the possible residual aluminum layers, of Si3N4 and of Stop, then of the silicon. After which, the layers of alumina and aluminum are chemically removed, then an oxidative heat treatment is carried out to fill the grooves.

Parmi les avantages du procédé selon la présente invention, on peut noter :
- possibillté d'obtenir après un traitement thermique relativement court (par exemple 4h d'oxydation humide à 40 % a 10000 C) un sillon d'oxyde dont ltépaisseur ou profondeur (quelques microns) ne dépend pas du traitement thermique mais uniquement de la gravure ayant précédé ce traitement ; ;
- obtention d'une bonne interface entre la silice thermique et le silicium, d'où il résulte notamment que les problèmes d'inversion de couches, qui se posent souvent en relation avec les murs d'isolement, sont résolus,
- par rapport aux procédés dans lesquels on comble des sillons par apport de matériaux, on évite les étapes consistant à éliminer le produit d'isolement en dehors des sillons et on obtient une structure pIanos. Among the advantages of the method according to the present invention, it may be noted:
- possibility of obtaining after a relatively short heat treatment (for example 4 hours of wet oxidation at 40% at 10,000 C) an oxide furrow whose thickness or depth (a few microns) does not depend on the heat treatment but only on the etching having preceded this treatment; ;
- obtaining a good interface between thermal silica and silicon, from which it results in particular that the problems of inversion of layers, which often arise in relation to the isolation walls, are resolved,
- compared to the processes in which furrows are filled by adding materials, the steps consisting in eliminating the isolation product outside the furrows are avoided and a pIanos structure is obtained.

Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un mode de réalisation particulier faite en relation avec les figures jointes parmi lesquelles
les figures IA et 1B représentent deux étapes de fabrication d'un sillon d'isolement selon la présente invention ;
la figure 2 représente schématiquement une structure de masque utilisable pour la formation d'un sillon selon la présente invention
les figures 3A à 3E illustrent les étapes successives de fabrication d'une structure de transistors MOS complémentaires (CMOS) selon la présente invention.These objects, characteristics and advantages as well as others of the present invention will be explained in more detail in the following description of a particular embodiment made in relation to the attached figures, among which
FIGS. 1A and 1B represent two steps for manufacturing an isolation groove according to the present invention;
FIG. 2 schematically represents a mask structure usable for the formation of a groove according to the present invention
FIGS. 3A to 3E illustrate the successive stages in the manufacture of a structure of complementary MOS transistors (CMOS) according to the present invention.

Conformément à l'usage dans le domaine des semiconducteurs, aucune échelle dimensionnelle n'est respectée, ni à l'intérieur de chacune des figures, ni d'une figure à l'autre. Au contraire, les dimensions de certaines couches sont dilatées latéralement ou verticalement pour clarifier la représentation graphique. In accordance with the practice in the field of semiconductors, no dimensional scale is respected, neither within each of the figures, nor from one figure to another. On the contrary, the dimensions of certain layers are expanded laterally or vertically to clarify the graphic representation.

Corme le représentent schématiquement les vues en coupe des figures lA et lB, le procédé de formation de rainures d'isolement selon la présente invention consiste à former des rainures plus profondes que larges dans un substrat de silicium l recouvert d'une couche de masquage 2. La présente invention vise plus particulièrement le cas où la largeur des rainures est de l'ordre d'un micron. Dans l'étape suivante, comme cela est représenté en figure lB, il est proeédé à une oxydation thermique, d'ou il résulte qu'une couche de silice se développe à partir des parois (et du fond de la rainure).Cette couche de silice 3 se développe, comme cela est bien connu, d'une part vers ltextérieur, d'autre part vers l'intérieur, à partir de chacune des parois, la largeur résultante 1 du mur de silice étant sensiblement le double de la largeur initiale des sillons. Bien entendu, la couche de masquage 2 est choisie de sorte qu'elle protège la surface de la couche de silicium l des effets d'une oxydation thermique (par exemple Si3N4). On peut ainsi obtenir un mur de silice dont la largeur est de l'ordre de deux microns, à partir d'une rainure d'une largeur de l'ordre d'un micron, la profondeur étant de l'ordre de 3 à 5 microns. La rainure initiale peut, par exemple, être formée au moyen d'une attaque par un plasma de CCl4. As shown schematically in sectional views of Figures lA and lB, the method of forming isolation grooves according to the present invention consists of forming grooves deeper than wide in a silicon substrate l covered with a masking layer 2 The present invention relates more particularly to the case where the width of the grooves is of the order of one micron. In the next step, as shown in FIG. 1B, thermal oxidation takes place, whereby a layer of silica develops from the walls (and from the bottom of the groove). of silica 3 develops, as is well known, on the one hand inwards, on the other hand inwards, from each of the walls, the resulting width 1 of the silica wall being substantially twice the width initial train paths. Of course, the masking layer 2 is chosen so that it protects the surface of the silicon layer 1 from the effects of thermal oxidation (for example Si3N4). We can thus obtain a silica wall whose width is of the order of two microns, from a groove with a width of the order of one micron, the depth being of the order of 3 to 5 microns. The initial groove can, for example, be formed by means of an attack by a CCl4 plasma.

La figure 2 représente, à titre d'exemple, un ensemble de couches compatibles avec une attaque CC14. Ce masque comprend, sur un substrat de silicium l, une première couche de silice 10 ayant par exemple une épaisseur do l'ordre de 0,07 mixerons, Ime deuxième couche de nitrure de silicium ll ayant par exemple une épaisseur de l'ordre de 0,1 micron, et une troisième couche d'alumine 12 ayant par exemple une épaisseur de l'ordre de 0,7 micron. La couche d'alumine peut être formée à partir d'une couche d'aluminium transformé en alumine par oxydation anodique. Comme cela est représenté sur la figure, cette couche d'alumine 12 peut comprendre à sa partie inférieure, délimitée par un trait pointillé, un reste d'aluminium. FIG. 2 represents, by way of example, a set of layers compatible with a CC14 attack. This mask comprises, on a silicon substrate l, a first layer of silica 10 having for example a thickness of the order of 0.07 mixerons, Ime second layer of silicon nitride ll having for example a thickness of the order of 0.1 micron, and a third layer of alumina 12 having for example a thickness of the order of 0.7 micron. The alumina layer can be formed from a layer of aluminum transformed into alumina by anodic oxidation. As shown in the figure, this alumina layer 12 may comprise at its lower part, delimited by a dotted line, a residue of aluminum.

Dans une étape suivante, on dépose sur la couche d'alumine une couche de résine photosensible 13 dans laquelle est formé un motif d'ouvertures 14 selon une configuration choisie. In a following step, a layer of photosensitive resin 13 is deposited on the alumina layer in which an opening pattern 14 is formed in a chosen configuration.

Après quoi, la couche d'alumine est ouverte selon le motif 14 par une gravure chimique. After which, the alumina layer is opened according to pattern 14 by chemical etching.

La couche de résine est enlevée. The resin layer is removed.

Une attaque par plasma de CCl4 permet de creuser successivement la couche d'aluminium éventuelle restante, la couche de nitrure, la couche de silice et le silicium, pour obtenir les rainures souhaitées. L'avantage de ce type d'attaque est qu'elle est anisotrope et relativement peu sélective vis-à-vis des diverses couches de nitrure, d'oxyde et de silicium. A plasma attack of CCl4 makes it possible to successively dig out the possible remaining aluminum layer, the nitride layer, the silica layer and the silicon, in order to obtain the desired grooves. The advantage of this type of attack is that it is anisotropic and relatively unselective with respect to the various layers of nitride, oxide and silicon.

Après quoi, la couche d'alumine est enlevée, ainsi que la couche d'aluminium par attaque chimique et, enfin, on procède à l'oxydation thermique du silicium pour oxyder les parois de la rainure et obtenir la couche de silice 3 illustrée en figure 13, la couche de nitrure ll protégeant de l'oxydation la surface de silicium Dans le cas d'une oxydation à 10000C en atmosphère humide a 40 %, la durée d'oxydation est d'environ 4h pour une rainure de 1 micron de large, 16h pour 2 microns et 36h pour 3 microns. After which, the alumina layer is removed, as well as the aluminum layer by chemical attack and, finally, we proceed to the thermal oxidation of the silicon to oxidize the walls of the groove and obtain the silica layer 3 illustrated in FIG. 13, the layer of nitride ll protecting the silicon surface from oxidation In the case of oxidation at 10000C in a 40% humid atmosphere, the oxidation time is approximately 4 hours for a 1 micron groove large, 16h for 2 microns and 36h for 3 microns.

Les figures 3A à 3E illustrent des étapes successives de fabrication de transistors QIOS faisant usage du procédé selon la présente invention, ces transistors CtIOS ayant une grille commune et le drain de l'un étant connecté à la source de l'autre. FIGS. 3A to 3E illustrate successive steps for manufacturing QIOS transistors making use of the method according to the present invention, these CtIOS transistors having a common gate and the drain of one being connected to the source of the other.

La figure 3A représente une première étape intermédiaire du procédé de Eabrieation, après formation des rainures selon la présente invention pour délimiter des flots dans lesquels sont forains chacln des deux transistors constituant le transistor CMOS. FIG. 3A represents a first intermediate step of the Eabrieation method, after formation of the grooves according to the present invention for delimiting streams in which the two transistors constituting the CMOS transistor are fairground.

Dans un substrat de silicium l, sont formées des rainures oxydées thermiquement pour constituer des murs de silice 3 délimitant latéralement un premier flot 4 et un second flot 5. En dehors des zones correspondant aux rainures, le substrat de silicium est recouvert d'une couche de silice 10 et d'une couche de nitrure 11.In a silicon substrate l, thermally oxidized grooves are formed to form silica walls 3 laterally delimiting a first flow 4 and a second flow 5. Outside the zones corresponding to the grooves, the silicon substrate is covered with a layer silica 10 and a nitride layer 11.

Dans l'étape suivante, illustrée en figure 3B, la couche de nitrure 11 est éliminée sauf aux emplacements où elle surplombe les flots 4 et 5 et un traitement thermique est effectue pour développer une couche d'oxyde de champ 20 à la périphérie de l'ensemble des flots. Après le développement de cette couche d'oxyde de champ 20, le reste de la couche de nitrure ll, audessus des îlots 4 et 5, est éliminé. In the next step, illustrated in FIG. 3B, the nitride layer 11 is eliminated except at the locations where it overhangs the flows 4 and 5 and a heat treatment is carried out to develop a field oxide layer 20 on the periphery of the 'all waves. After the development of this field oxide layer 20, the remainder of the nitride layer 11, above islands 4 and 5, is eliminated.

Ensuite, comme le représente la figure 3C, on effectue dans l'lot 4 une diffusion, de préférence une implantation suivie d'une diffusion, d'un dopant de type P, par exemple du bore, la profondeur de jonction étant inférieure à celle des rainures. On obtient ainsi une couche 21 de type P à la partie supérieure de l'f lot 4. Dans la figure, on a représenté une couche de résine 22 délimitant la zone d'implantation. Then, as shown in FIG. 3C, a diffusion, preferably an implantation followed by a diffusion, of a P-type dopant, for example boron, is carried out in the lot 4, the junction depth being less than that grooves. A P-type layer 21 is thus obtained at the upper part of the batch 4. In the figure, a resin layer 22 is shown delimiting the implantation zone.

Dans une étape ultérieure illustrée en figure 3D, on forme, au-dessus d'une légère couche d'oxyde 23 recouvrant chacun des flots, une couche de silicium pclycristallin 24. La couche de silice 23 est identique à la couche de silice 10 illustrée en figure 3A ou bien a été formée spécialement après enlèvement de cette couche 10, éventuellement polluée par les implantations. La couche de silicium polycristallin 24 est ensuite gravée selon un motif de grille souhaité. Puis, l'on procède à une implantation de type N dans le caisson 4 et à une implantation de type P dans le caisson 5 pour fournir le drain et la source de chacun des transistors complementaires. Bien entendu, ces implantations sont masques par des masques complémentaires successifs. In a subsequent step illustrated in FIG. 3D, a layer of pclycrystalline silicon 24 is formed above a light oxide layer 23 covering each of the flows. The silica layer 23 is identical to the silica layer 10 illustrated. in FIG. 3A or else has been specially formed after removal of this layer 10, possibly polluted by the implantations. The polycrystalline silicon layer 24 is then etched according to a desired grid pattern. Then, an N type implantation is carried out in the well 4 and a P type implantation in the well 5 to supply the drain and the source of each of the complementary transistors. Of course, these locations are masked by successive complementary masks.

Comme le montre la figure 3E, on dépose ensuite une nouvelle couche d'oxyde 25, notamment autour des grilles de sili cium polycristallin 24. Cette couche d'oxyde est ouverte en des emplacements 30 a 33 pour permettre des prises de contact avec le drain et la source des deux transistors complémentaires. Après quoi, on dépose une couche de métallisation, par exemple une couche d'aluminium, qui est ouverte pour former une métallisation 35 de source du premier transistor, une métallisation commune 36 de source du premier transistor et de drain du deuxième transistor, et une métallisation 37 de drain du deuxième transistor. As shown in FIG. 3E, a new oxide layer 25 is then deposited, in particular around the polycrystalline silicon grids 24. This oxide layer is open at locations 30 to 33 to allow contact with the drain and the source of the two complementary transistors. After which, a metallization layer is deposited, for example an aluminum layer, which is open to form a metallization 35 of the source of the first transistor, a common metallization 36 of the source of the first transistor and of the drain of the second transistor, and a metallization 37 of drain of the second transistor.

On notera dans la figure que la diffusion la plus profonde (de type P) atteint en fin de processus une profondeur inférieure à celle des sillons.It will be noted in the figure that the deepest diffusion (of type P) reaches at the end of the process a depth less than that of the furrows.

L'un des avantages notables de la présente invention réside dans le fait que la métallisation 36 de contact drain/source, qui repose au-dessus de la rainure oxydée 3 de séparation entre les deux transistors complémentaires, peut être très étroite. Les interconnexions entre les métallisations 35, 36, 37 et les métallisations des autres transistors constituant le circuit intégré, dont le transistor complémentaire représenté est une partie, passeront sur la couche d'oxyde de champ 20. One of the notable advantages of the present invention resides in the fact that the metallization 36 of drain / source contact, which rests above the oxidized groove 3 of separation between the two complementary transistors, can be very narrow. The interconnections between the metallizations 35, 36, 37 and the metallizations of the other transistors constituting the integrated circuit, of which the complementary transistor shown is a part, will pass over the field oxide layer 20.

On obtient ainsi une structure de transistors complemen- taires de dimensions particulièrement réduites. A structure of complementary transistors of particularly small dimensions is thus obtained.

Une application particulière de la présente invention a été illustrée précédemment, mais, comme cela a été exposé précé gemment, d'autres applications peuvent être envisagées, notamment pour former des murs d'isolement entre des composants élémentaires de circuits Intégrés bipolaires ou encore pour découper une couche mince de silicium déposée sur un substrat isolant (SOS). A particular application of the present invention has been illustrated above, but, as has been explained above, other applications can be envisaged, in particular for forming isolation walls between elementary components of bipolar integrated circuits or also for cutting out a thin layer of silicon deposited on an insulating substrate (SOS).

Autour d'un sillon 3 dans lequel on a développé un oxyde thermique, les interfaces silicelsilicium sont particulièrement favorables et il est peu probable que l'on obtienne des zones d'inversion de conductivité du substrat. Néanmoins, pour améliorer encore les effets d'arrêt de canal (Stop Channel), il est possible, selon la présente invention, avant de procéder au remplissage des sillons par développement d'une couche d'oxyde thermique, d'opérer une implantation d'un dopant de type approprié orthogonalement aux sillons pour former une zone implantée qui diffusera au voisinage du fond des sillons lors de la formation des couches d'oxyde thermique ou des autres dif#Lusion' effectuées dans la structure. Around a groove 3 in which a thermal oxide has been developed, the silicon-silicon interfaces are particularly favorable and it is unlikely that areas of conductivity inversion of the substrate will be obtained. However, to further improve the effects of channel stop (Stop Channel), it is possible, according to the present invention, before filling the grooves by developing a layer of thermal oxide, to operate an implantation of 'a dopant of the appropriate type orthogonally to the furrows to form an implanted zone which will diffuse in the vicinity of the bottom of the furrows during the formation of the layers of thermal oxide or of the other dif # Lusion' carried out in the structure.

La présente invention n'est pas limitée aux modes de réalisation qui ont été explicitement décrits, elle en englobe les diverses variantes et généralisations incluses dans le domaine des revendications ci-après.  The present invention is not limited to the embodiments which have been explicitly described, it encompasses the various variants and generalizations thereof included in the field of claims below.

Claims (7)

p#VE"'D. #CATIONSp # VE "'D. #CATIONS 1. Procédé de séparation entre composants élémentaires dans un circuit intégré formé dans du silicium, caractérisé en ce qu'il comprend les étapes suivantes 1. Method of separation between elementary components in an integrated circuit formed in silicon, characterized in that it comprises the following steps a) revêtir la surface de silicium d'une couche de masquage insensible à une oxydation thermique, a) coating the silicon surface with a masking layer insensitive to thermal oxidation, b) former des sillons dans le silicium traversant cette couche de masquage, ces sillons ayant une largeur de l'ordre du micron, inférieure à leur profondeur, b) forming grooves in the silicon passing through this masking layer, these grooves having a width of the order of a micron, less than their depth, c) procéder à une oxydation thermique pendant une durée suffisante pour que la silice se forme jusqu'a refermer les sillons. c) carry out thermal oxidation for a sufficient time for the silica to form until the grooves are closed. 2. Procédé selon la revendication 1 de séparation entre composants élémentaires d'un circuit intégré bipolaire, caractérise en ce que la profondeur des sillons est telle qu'elle atteigne une couche profonde d'un type de conductivité différent de celui des caissons dans lesquels sont formés ces composants élémentaires. 2. Method according to claim 1 for separation between elementary components of a bipolar integrated circuit, characterized in that the depth of the grooves is such that it reaches a deep layer of a conductivity type different from that of the boxes in which are formed these elementary components. 3. Procédé selon la revendication 1 de séparation entre composants élémentaires d'un circuit intégré de type MOS, caractérisé en ce que les sillons ont une profondeur plus importante que celle de la diffusion la plus profonde formée ultérieurement pour la constitution de transistors MOS élémentaires. 3. Method according to claim 1 for separation between elementary components of an integrated circuit of MOS type, characterized in that the grooves have a greater depth than that of the deepest diffusion subsequently formed for the constitution of elementary MOS transistors. 4. Procédé selon la revendication 1 de séparation entre composants elementaires dans un circuit intégré de type SSI, caractérisé en ce que les sillons ont une profondeur égale à l'épaisseur de la couche de silicium déposée sur un substrat isolant. 4. Method according to claim 1 for separation between elementary components in an integrated circuit of SSI type, characterized in that the grooves have a depth equal to the thickness of the layer of silicon deposited on an insulating substrate. 5. Procédé selon la revendication l, caractérisé en ce que les sillons sont formés par attaque directionnelle au moyen d'un plasma de CC14.  5. Method according to claim l, characterized in that the grooves are formed by directional attack by means of a CC14 plasma. 6. Procédé selon la revendication l, caractérisé en ce qu'il comprend les étapes suivantes  6. Method according to claim l, characterized in that it comprises the following steps - former successivement sur une surface de silicium une couche de silice une couche de nltritra de silicium et une couche d'aluninium,  - successively forming on a silicon surface a layer of silica, a layer of silicon nltritra and a layer of aluninium, - oxyder la couche d'aluminium pour former une couche d'alumine,  - oxidize the aluminum layer to form an alumina layer, - ouvrir la couche d'alumine selon une configuration choisie, - open the alumina layer according to a chosen configuration, - procéder à une attaque par un plasma de tétrachlorure de carbone (CC14),  - carry out an attack with a carbon tetrachloride plasma (CC14), - enlever par attaque chimique la couche d'alumine et la couche d'aluminium éventuelle sous-jacente, - remove by chemical attack the alumina layer and the possible underlying aluminum layer, - procéder à 1'étape c) de la revendication 1. - proceed to step c) of claim 1. 7. Transistors à effet de champ complémentaires (CMOS), caractérisés en ce que l'intervalle entre chacun des transistors élémentaires constituant les transistors à effet de champ complémentaires est occupé par un sillon formé par le procédé selon la revendication l, ce sillon étant plus profond que la diffusion plus profonde du transistor à canal de même type que le substrat, et en ce que l'ensemble des deux transistors complémentaires est également cerné par un sillon formé par le procédé selon la revendication l, la partie extérieure superficielle de ce sillon se raccordant à une zone d'oxyde de champ.  7. Complementary field effect transistors (CMOS), characterized in that the interval between each of the elementary transistors constituting the complementary field effect transistors is occupied by a groove formed by the method according to claim l, this groove being more deeper than the deeper diffusion of the channel transistor of the same type as the substrate, and in that the assembly of the two complementary transistors is also surrounded by a groove formed by the method according to claim l, the outer surface part of this groove connecting to a field oxide zone.
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