FR2499748A1 - Circuit integre a fonction de memoire - Google Patents
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Abstract
CIRCUIT CONSTITUE D'UNE PLURALITE DE CELLULES 1 FORMEES DE DEUX TRANSISTORS A COUPLAGE CROISE, DONT LA REMISE A ZERO S'EFFECTUE EN FORCANT UN COURANT SUPPLEMENTAIRE DANS UN DES DEUX TRANSISTORS DE CHAQUE CELLULE AU MOYEN D'UN GENERATEUR AD HOC 23 CONNECTE A UNE DES LIGNES DE BIT 12 DE CHAQUE COLONNE, CEPENDANT QUE LES EMETTEURS CENTRAUX DES CELLULES NE SONT PLUS ALIMENTES PAR LE COURANT DE MAINTIEN DES SOURCES DE COURANT DE MAINTIEN 46. APPLICATION A LA REALISATION DE CIRCUITS INTEGRES PRINCIPALEMENT POUR L'INFORMATIQUE.
Description
CIRCUIT INTEGRE S FONCTION DE MEMOIRE
L'invention concerne un circuit constitué par une pluralité de cellules à fonction de mémoire, dont chacune comporte au moins deux transistors, chacun d'eux possédant au moins un premier et un deuxième émetteur, les premiers émetteurs étant reliés ensemble à une source de courant dit de maintien, les deuxièmes émetteurs étant reliés chacun à une ligne dite "de bit", elle-même reliée à un dispositif agencé pour la lecture ou l'écriture d'une cellule, le collecteur de chacun des transistors étant relié d'une part à la base de l'autre et d'autre part, via un élément présentant une résistance électrique, à une ligne dite de mot.
L'invention concerne un circuit constitué par une pluralité de cellules à fonction de mémoire, dont chacune comporte au moins deux transistors, chacun d'eux possédant au moins un premier et un deuxième émetteur, les premiers émetteurs étant reliés ensemble à une source de courant dit de maintien, les deuxièmes émetteurs étant reliés chacun à une ligne dite "de bit", elle-même reliée à un dispositif agencé pour la lecture ou l'écriture d'une cellule, le collecteur de chacun des transistors étant relié d'une part à la base de l'autre et d'autre part, via un élément présentant une résistance électrique, à une ligne dite de mot.
Un tel circuit est utilisé en particulier dans l'industrie des ordinateurs, et dans l'industrie électronique en général. Il est conçu pour être réalisé dans la technique des circuits intégrés.
Une cellule d'un tel circuit peut être forcée à prendre un parmi deux états possibles, et reste ensuite dans cet état, d'où son utilisation comme mémoire. On dit qu'on écrit la cellule lorsqu'on la force dans un état, et on dit qu'on la lit lorsqu'on extrait de cette cellule une donnée indiquant son état, sans modifier ce dernier.
En général, les cellules des circuits du genre précité se trouvent immédiatement après la mise en service du circuit, dans un état complètement aléatoire. Il est très désirable de pouvoir mettre en une seule opération et de manière reproductible toutes les cellules dans un état prédéterminé, ce qu'on appelle unenremise à zéro".
Ceci peut être obtenu à la suite d'un arrêt puis d'une remise en route descellules, grâce à des dissymétries statiques ou dynamiques introduites dans ces cellules. Différentes solutions ont été envisagées, par exemple de procurer aux deux moitiés de la cellule des constantes de temps différentes en jouant soit sur les résistances de charge des collecteurs, soit sur leur capacité par rapport à la masse, soit sur les tensions base-émetteur des transistors, ou bien de munir les cellules d'une diode Schottky reliée à un mur d'isolation d'un seul côté de la cellule, pour fournir un courant qui impose un état à la cellule, ou bien encore de prévoir un éme.#tteur plus large que l'autre pour donner plus de gain à un des transistors.
Toutes ces solutions présentent l'inconvénient que la dissymétrie introduite gêne le fonctionnement normal de la cellule en diminuant son immunité au bruit, puisqu'un des deux états est toujours atteint plus facilement que l'autre.
C'est pourquoi on a envisagé de munir les deux côtés de la cellule d'éléments additionnels dont seulement un est utile et l'autre n'est jamais actionné, mais entraine cependant par sa seule présence un effet symétrique pendant le fonctionnement normal en lecture/écriture de la cellule. Une telle solution est connue par exemple du brevet américain n0 3 801 967. Celui-ci fait connaître un schéma dans lequel ont été ajoutés des transistors, de polarité complémentaire par rapport à ceux de la cellule, et reliés à une ligne de contrôle, qui peut éventuellement être une ligne de bit.
Toutefois dans ce cas, on a l'inconvénient que lors de la lecture d'une cellule, les courants inverses des transistors additionnels appartenant à d'autres cellules branchées sur la même ligne de bit peuvent avoir un effet nuisible en influençant le courant dans la ligne de bit.
Une solution indiquée dans le document, à savoir relier chacun de ces transistors additionnels aux lignes de bit d'une cellule adjacente de même mot, parait difficile à imaginer du point de vue de la topologie des lignes, et l'adressage en serait rendu plus complexe.
Le but de la présente invention est de procurer un circuit dans lequel on peut mettre, en une seule opération, et de manière reproductible, toutes les cellules dans un état prédéterminé, et ceci sans adjoindre de ligne de câblage supplémentaire ni d'élément supplémentaire à chaque cellule, celles-ci étant, de plus, parfaitement symétriques et extrêmement simples.
L'idée de base de l'invention est d'utiliser certaines lignes de bit déjà présentes dans le circuit pour fournir à un seul des deuxièmes émetteurs de chaque cellule un courant supplémentaire et imposer de ce fait un état déterminé à toutes les cellules.
Ainsi, un circuit selon l'invention est notamment remarquable en ce qu'une des deux lignes de bit de chaque cellule est reliée en outre à un générateur de courant commandé, et en ce qu'il est muni de moyens pour à la fois isoler de la source de courant de maintien les premiers émetteurs et actionner ledit générateur de courant, afin d'opérer la remise à zéro des cellules de mémoire.
Un tel circuit présente l'avantage de ne#nécessiter qu'un seul générateur de courant pour toutes les cellules desservies par ladite ligne de bit, et aucun élément supplémentaire dans les cellules. De plus, le générateur commandé est rendu totalement inactif lors des opérations normales de lecture/écriture et n'apporte donc aucune perturbation.
Avantageusement, un circuit selon l'invention comporte des moyens pour commuter le courant de ladite source de courant de maintien sur la ligne de mot correspondante.
Ceci offre l'avantage que la tension de la ligne de mot n'est pas modifiée lorsque l'on isole les premiers émetteurs de la source de courant de maintien.
Un circuit selon l'invention, dont les cellules sont organisées en une matrice de rangées et de colonnes, comportant autant de paires de lignes de bit et autant de dispositifs de lecture/écriture que de colonnes (ou rangées), autant de sources de courant de maintien et de lignes de lignes de mots que de rangées (ou colonnes), comporte avantageusement autant de générateurs de courant commandés que de paires de lignes de bit et lesdits générateurs sont actionnés tous ensemble, pendant que les premiers émetteurs sont tous ensemble isolés de leurs sources de courant de maintien.
Cette disposition présente l'avantage de ne nécessiter qu'un faible nombre de générateurs de courant commandés, seulement égal au nombre de colonnes.
Un circuit selon l'invention dont chaque dispositif agencé pour la lecture ou l'écriture d'une cellule-est muni d'une source de courant d'écriture, est également remarquable en ce que cette source fournit un courant d'écriture à la ligne de bit appropriée, pendant la remise à zéro des cellules de mémoire.
Ceci permet par l'utilisation d'une source de courant d'écriture normalement présente dans -le circuit, de fournir une partie du courant nécessaire à la remise à zéro et donc de diminuer le débit demandé aux générateur# de courant commandés.
Si le circuit selon l'invention est tel que le rapport du nombre de sources de courant de maintien au nombre de paires de lignes de bit est un nombre entier n, chaque générateur de courant commandé est avantageusement constitué par au moins une source de courant de maintien (en principe par n sources) dont le courant est dérivé sur une ligne de bit appropriée.
Ceci a l'avantage d'économiser totalement les générateurs de courant commandés, en les remplaçant par des sources de courant existant normalement dans le circuit, et en n'ayant à ajouter que des interrupteurs, en nombre égal au nombre des sources de courant de maintien.
La description qui va suivre, en regard des dessins an nexés décrivant des exemples non limitatifs, fera bien comprendre comment l'invention peut être réalisée.
La figure 1 représente le schéma d'une cellule du circuit.
La figure 2 représente le schéma de structure partiel d'un circuit de seize cellules.
La figure 3 représente le schéma d'un exemple de dispositif agencé pour la lecture ou l'écriture d'une cellule.
La figure 4 représente le schéma de structure partiel d'un autre circuit de seize cellules.
La figure 1 représente le schéma d'une des cellules du circuit, cellule à fonction de mémoire bien connue en soi.
Elle comporte deux transistors 2, 3, chacun d'eux possédant un premier émetteur 5,6 et un deuxième émetteur 4,7. Les premiers émetteurs 5,6 sont reliés ensemble à une ligne 11 et les deuxièmes émetteurs 4,7 sont reliés chacun à une ligne de bit 12,13. Le collecteur de chaque transistor est relié d'une part à la base de l'autre, et d'autre part via un élément 9,8 présentant une résistance électrique, ici une simple résistance ohmique, à une ligne de mot 10. Ces éléments présentant une résistance électrique pourraient, dans d'autres technologies, être par exemple des transistors, en particulier dans le cas d'une réalisation en technologie MOS. Leur rôle est de permettre l'établissement au niveau des collecteurs des transistors 2,3 d'une tension variable selon le courant.L'écart entre la tension du collecteur d'un transistor conducteur et celle d'un transistor bloqué, appelé Swing en anglais, sera ici appelé "amplitude".
La cellule de la figure 1, d'un type parfaitement connu, présente une amplitude assez faible par le fait que les liaisons collecteur-base sont directes et que donc la tension base-émetteur d'un transistor limite vers le haut la tension de collecteur de l'autre. L'amplitude est au plus égale à la différence entre la tension base-émetteur et la tension de saturation d'un même transistor conducteur, et en pratique encore plus faible puisqu'on évite de saturer les transistors.
La figure 2, représentant le schéma de structure partiel d'un circuit selon l'invention, comportant ici seize cellules 1, montre que la ligne 11 est reliée via un transistor 36, à une source de courant 46, ce courant étant dit "de maintien
La source de courant 46 est d'un type très connu et universellement employé. Elle est constituée d'un transistor 20 dont l'émetteur est relié par une résistance à une ligne 21 qui est reliée à une première source de tension de référence. Le courant dépend de la tension appliquée à la base du transistor 20, laquelle est reliée à une deuxième source de tension de référence.
La source de courant 46 est d'un type très connu et universellement employé. Elle est constituée d'un transistor 20 dont l'émetteur est relié par une résistance à une ligne 21 qui est reliée à une première source de tension de référence. Le courant dépend de la tension appliquée à la base du transistor 20, laquelle est reliée à une deuxième source de tension de référence.
Les sources de tension de référence ne sont pas repré sentées, pour la clarté de la figure. Leur réalisation est bien connue de l'homme de métier.
L'ensemble des deux transistors 36 et 47 forme un commutateur, appelé généralement dlflérentiel, et également très connu et universellement employé. La base du transistor 36 est reliée à une troisième source de tension de référence.
De ce fait, selon que la base du transistor 47 est reliée à une tension plus élevée ou plus basse que cette troisième tension de référence, -le courant, fourni ici par la source 46, passera quasi totalement par le transistor 47 ou par le transistor 36, respectivement.
La résistance qui relie les collecteurs des transistors 36 et 47 sert à éviter que le collecteur du transistor non conducteur soit complètement "en l'air". La diode en série dans la ligne de mot sert à créer une chute de tension pour diminuer celle du collecteur du transistor 47. Cette résistance, ainsi que la diode ne sont pas absolument indispensables.
Les lignes de bit 12,13 sont reliées à un dispositif 34 agencé pour la lecture ou l'écriture d'une cellule. Ce dispositif fournit donc les moyens pour la lecture ou l'écri- ture d'une cellule à la fois, bien que ledit dispositif soit cependant relié à une pluralité de cellules : d'autres moyens décrits plus loin permettent de sélectionner la cellule à lire ou à écrire. Sur la figure, le dispositif 34A est relié à une colonne de quatre cellules, le dispositif 34B à une autre colonne de quatre cellules, et ainsi de suite.
Le dispositif 34 est représenté1 plus en détail, sur la figure 3. Son fonctionnement va être expliqué en utilisant également la figure 1 située à côté. Les sources de courant 30,32 sont de même type que la source 46 décrite ci-dessus. Les transistors 24 et 25 constituent un "différentiel" de type également décrit ci-dessus, ainsi que les transistors 26,27. Mais en plus, la ligne 12 relie les émetteurs des transistors 24,25 à l'émetteur 4 du transistor 2.
Celui-ci constitue donc un troisième élément du "différentiel". De même le transistor 3 est relié aux transistors 26 et 27 par la ligne 13.
La conception d'un système logique fournissant sur une sortie une tension prenant deux, ou éventuellement trois, valeurs en fonction des états d'une pluralité de données logiques d'entrée, est à la portée de tout homme de métier.
Dans la présente description, les systèmes fournissant des tensions aux bases des transistors 24 à 27, 47, 39 ne sont donc pas décrits, afin de ne pas compliquer inutilement la description et les figures.
Pour lire l'état d'une cellule un tel système fournit aux bases V des transistors 25 et 27 des tensions basses. Alors les transistors 25 et 27 ne jouent plus aucun rôle. On crée ainsi un différentiel entre les transistors 24 et 2 et un autre entre les transistors 26 et 3. Le système fournit également aux bases D et D des transistors 24 et 26 une tension médiane comprise entre la tension la plus basse et la tension la plus haute appliquées aux bases des transistors 2 et 3 de la cellule 1 sélectionnée, la ligne de mot étant au niveau haut,ainsi qu'il sera décrit plus loin. Supposons que le transistor 2 soit conducteur.Sa base est donc à la tension haute et le courant du générateur 30 passe par lui.Le transistor 3 est bloqué,sa base est donc à tension plus faible que celle du transistor 26 et le courant de la sou#rce 32 passe par le transistor 26. Les tensions de collecteur des groupes de transistors 24,25 et 26,27 respectivement, sont des images de celles des transistors 3 et 2 qui peuvent être enregistrées par exemple dans des mémoires tampon de sortie du circuit. Ceci permet donc de "lire" l'état de l'une des cellules reliées aux lignes de bit 12 et 13, en sélectionnant par ailleurs entre celles-ci grâce à d'autres moyens décrits plus bas.
Pour écrire la cellule, le système fournit toujours aux bases V des transistors 25 et 27 une tension basse, mais par contre il fournit à la base D une tension basse, et à la base D une tension haute. Quel que soit l'état initial de la bascule, le différentiel 24,2 fait passer le courant de la source 30 par le transistor 2 puisque le transistor 24 est bloqué. La tension aux bornes de la-resistance 9 staccroit et cela entraine le blocage du transistor 3. Le courant de la source 32 passe par le transistor 26 qui est conducteur. Ceci impose donc à la cellule 1 l'état dans lequel le transistor 2 est conducteur et le transistor 3 bloqué. Si c'était dj l'état de la cellule, il se voit simplement confirmé. Par ce moyen on a écrit" la cellule 1.
Bien entendu en intervertissant les tensions D et D on aurait "écrit l'état inverse. Dans la suite de cet exemple, on appelle "zéro" l'état dans lequel le transistor 2 est conducteur et le transistor 3 est bloqué. Forcer la cellule dans cet état où la tension de collecteur du transistor 2 est plus basse que celle du transistor 1 s'appelle donc écrire un zéro".
Quand enfin le système fournit aux bases V une tension plus haute que celles des bases D et D et également plus haute que celles des bases des transistors 2 et 3, tout le courant des sources 30 et 32 passe par les transistors 25 et 27 respectivement. De cette façon les cellules reliées aux lignes 12 et 13 ne sont pas sélectionnées.
La solution présentée sur la figure 3 est relativement coûteuse en courant, à cause des deux sources 30 et 32.
On aurait pu utiliser une seule source et disposer un commutateur pour envoyer le courant soit sur la ligne de bit 12, soit sur la ligne de bit 13. Ceci entraînerait toutefois une complication du circuit.
Pour choisir ou "sélectionner" une parmi les cellules 1 reliées aux mêmes lignes de bit 12,13 par exemple, sur la figure 1, chacune des lignes de mot 10 est reliée à un agencement de circuits logiques 56, dont le comportement est le suivant : chacune des sorties 49 à 52 reliée à une ligne de mot par une borne portant le même numéro, peut prendre une tension haute ou une tension basse.
Si la tension sur l'entrée 55 est basse, une seule à la fois des quatre sorties 49 à 52 peut prendre un état haut, le choix de la sortie en question étant fait par l'application aux entrées 53 et 54 d'un mot de deux éléments binaires donnant ainsi quatre combinaisons.
Par contre l'application d'un signal haut à l'entrée 55 fait prendre à toutes les sorties 49 à 52 ensemble, et donc à toutes les lignes de mot, un état haut. La dispersion des tensions entre les lignes de mots à l'état haut doit être réduite au minimum. Comme le courant dans chaque cellule est imposé par la source de courant de maintien (dont le courant est réparti entre les cellules rattachées à une même ligne de courant de maintien 11,40,42,44) la tension de la ligne de mot est fidèlement répercutée au niveau des émetteurs des cellules et toutes celles liées à une ligne de mot à tension basse, auront donc des émetteurs à tension basse. Cette tension est choisie plus basse que celles des émetteurs des transistors du dispositif de lecture/écriture et ainsi les cellules ne peuvent être lues ni écrites.Seules pourront être traitées les cellules reliées à la ligne de mot ayant une tension haute. On choisit donc la cellule à traiter au moyen d'une organisation en matrice de rangées et de colon ne liées respectivement aux lignes de mots et aux paires de lignes de bit et comportant autant de paires de lignes de bit et autant de dispositifs de lecture/écriture que de colonnes et autant de sources de courant de maintien et de lignes de mot que de rangées. Bien entendu on peut intervertir les mots rangées et "colonnes de cette description il suffit de faire tourner la figure d'un quart de tour.
Puisqu'il y a autant de dispositifs de lecture que de colonnes on pourra lire en même temps toutes les cellules d'une rangée, ctest-à-dire un "mot" entier. On peut aussi prévoir de n'actionner, au moyen de bases V de la figure 3, que certaines des paires de lignes de bits, et de cette façon on peut disposer dans une rangée plusieurs "mots" à la suite, ou bien imbriqués l'un dans l'autre.
Par exemple en actionnant seulement les dispositifs 34A et 34B on lira un mot de deux éléments binaires, puis en actionnant ensuite 34C et 34D on lira un deuxième mot de deux éléments binaires sur la même rangée, c'est-à-dire sur la même ligne de mot. Bien entendu dans la réalité, les circuits comportent en général plus de seize cellules, et on peut par exemple réaliser une mémoire de seize mots de quatre éléments binaires, ou de huit mots de huit éléments binaires, à partir d'une disposition physique en matrice de. 8 x 8.
Il apparaît donc que l'invention s'applique à toutes les organisations, lesquelles peuvent être diverses.
Le circuit comporte autant de générateurs de courant commandé 23 que de paires de lignes de bit, et ces générateurs sont actionnés tous ensemble, pendant que les premiers émetteurs, 5,6 sont tous ensemble isolés de leurs sources de courant de maintien 46.
En effet, une des deux lignes de bit de chaque cellule, ici la ligne 12, est reliée en outre à un générateur de courant commandé 23A. Les lignes correspondantes des autres colonnes sont reliées de la même façon aux générateurs 23B, 23C, 23D.
Le circuit est muni de moyens pour, à la fois, isoler de la source 46 de courant de maintien les premiers émetteurs et actionner ledit générateur de courant 23, afin d'opérer la remise à zéro des cellules de mémoire. Ces moyens sont constitués par un système logique, non représenté pour la raison indiquée ci-avant et qui fournit un signal bas à la base du transistor 39 et un signal haut à la base du transistor 47. Ainsi le différentiel 38,39 envoie le courant de la source 48 sur la ligne de bit 12, et le différentiel 36,47 envoie le courant de la source de courant de maintien 46 sur la ligne de mot 10, isolant de la source 46 la ligne de courant de maintien 11, c'est-à-dire les premiers émetteurs de toutes les cellules de la rangée. En opérant de la même manière avec tous les blocs 31, 33, 35, 37, on isole tous les premiers émetteurs de toutes les cellules.
On pourrait se contenter de couper la ligne 11 pour isoler les premiers émetteurs, mais on a avantage à utiliser un différentiel 36,47 qui commute le courant de la source de courant de maintien 46 sur la ligne de mot correspondante 10, de façon que le courant fourni par l'agencement 56, qui commande la ligne de mot, ne change pas et que la tension de la ligne de mot soit ainsi mieux définie.
Les phénomènes conduisant à la "remise à zéro de l'ensemble du circuit selon l'invention peuvent donc être résu- més par la description chronologique suivante
1/ Un signal logique haut est appliqué au transistor 47, ce qui isole les premiers émetteurs 5,6 de la source de courant de maintien 46.
1/ Un signal logique haut est appliqué au transistor 47, ce qui isole les premiers émetteurs 5,6 de la source de courant de maintien 46.
2/ Le même signal logique appliqué à l'entrée 55 de l'agencement 56 fait que les lignes de mot 10 sont toutes à l'état haut. Ce qui signifie que toutes les rangées sont
Sélectionnées" ensemble
3/ Le même signal logique appliqué au système logique qui commande les bases V fait que les transistors 25,27 et leurs homologues pour les autres colonnes sont tous bloqués.
Sélectionnées" ensemble
3/ Le même signal logique appliqué au système logique qui commande les bases V fait que les transistors 25,27 et leurs homologues pour les autres colonnes sont tous bloqués.
Ce qui signifie que toutes les colonnes sont "sélectionnées" ensemble.
4/ Le même signal logique, inversé, est appliqué dans le bloc 23A à la base du transistor 39 et fait donc passer dans la ligne de bit 12, le courant de la source 48 qui se partage entre les émetteurs 4 des cellules d'une colonne.
Bien entendu, le même signal est appliqué aussi aux blocs 23B, 23C, 23D, et toutes les cellules ont ainsi un courant supplémentaire sur un de leurs deuxièmes émetteurs.
Ce courant. entraîne une chute de tension dans la résistance 9 et de ce fait écrit un zéro dans la cellule, avec une amplitude faible (environ 60 mV).
5/ Le même signal appliqué au système logique qui commande D et D entrain que le transistor 24 est bloqué, et le transistor 26 conducteur. Le courant d'écriture de la source 30 dont est muni chaque dispositif agencé pour la lecture ou l'écriture d'une cellule vient donc s'ajouter sur la ligne de bit 12, fournissant ainsi à la ligne de bit appropriée un courant d'écriture pendant la remise à zéro des cellules de mémoire.
Le courant de la source 32 passe, lui, par le transistor 26. Ceci correspond à la position normale d'écriture d'un zéro. Les dispositifs 34 sont calculés pour écrire un zéro dans une seule cellule et non dans toutes celles d'une colonne à la fois, c'est pourquoi cette disposition ne fait qu'aider à l'écriture du zéro, la majeure partie du courant nécessaire étant fournie par les blocs 23.
6/ Le même signal commande éventuellement la remise à zéro des susdites mémoires tampon de sortie, afin que leur état corresponde au futur état des cellules.
7/ Les signaux logiques utilisés dans les phases précédentes sont ensuite tous inversés, sauf sur la base du transistor 39. Ceci rétablit le courant de maintien sur les émetteurs 5,6, ce qui confirme l'écriture du zéro en augmentant le courant dans les cellules, donc l'amplitude (environ 200 mV). Par ailleurs, toutes les lignes et les colonnes sont "désélectionnées".
8/ Le signal est inversé à son tour sur le transistor 39. Le courant de la source 48 ne passe plus sur la ligne de bit 12. Cette opération est produite nécessairement avec un léger décalage en retard sur la précédente, de façon à continuer de maintenir l'écriture du zéro pendant que le circuit reprend son état normal. Ce léger décalage, de l'ordre d'une demi nanoseconde, est obtenu par exemple en alimentant l'élément du système logique qui commende le transistor 47 avec un courant plus important que celui de l'élément qui commande le transistor 39. Ainsi un élément sera plus rapide que l'autre.
Avec le mode de réalisation employé ici pour le dispositif 34, le courant de la source 32 est perdu pour la remise à zéro. L'ajout entre cette source et la ligne 12 d'un interrupteur qui serait ouvert seulement pour la remise à zéro, permettrait de récupérer le courant de la source 32 au profit de l'écriture de zéro. Dans ce cas, il conviendrait que le transistor 26 soit bloqué lui aussi, comme le transistor 24. Cette opportunité ne peut cependant s'appliquer que si le dispositif 34 est à double source de courant, comme ici.
Un autre mode de réalisation est représenté à la figure 4. Il est avantaqeux car il permet d'économiser les sources de courant 48. Dans ce mode de réalisation chaque générateur de courant commandé est constitué. par au moins une source de courant de maintien 31, 33, 35, 37 dont le courant est dérivé sur une ligne de bit appropriée 12, 14, 16, 18.
Pour ce faire, le courant de la source de courant de maintien 46 n'est plus commuté sur la ligne de mot correspon- dante par le différentiel 36,47. Maintenant, le transistor 47 est relié à une ligne ad hoc 57 qui est reliée à la ligne de bit 12. De la même façon les circuits correspondants des blocs 33, 35, 37 sont reliés respectivement par les lignes ad hoc 41, 43, 45 aux lignes de bit 14, 16, 18.
Les blocs 31, 33, 35, 37 jouent ainsi le rôle dévolu dans l'autre mode de réalisation aux blocs 23A, 23B, 23C, 23D, respectivement. Comme les sources de courant 46 délivrent un courant suffisant pour permettre l'écriture d'une colonne à la fois, les sources 48 sont complètement suppri mées. Dans l'exemple de la figure 4 les cellules sont orga nisées selon une matrice 4 x 4, ce qui permet de relier une à une les lignes 57, 41, 43, 45 correspondant à des ran gées, aux lignes 12, 14, 16, 18 correspondant à des colonnes.
Claims (5)
1.- Circuit constitué par une pluralité de cellules (1) à fonction de mémoire dont chacune comporte au moins deux transistors (2,3), chacun d'eux possédant au moins un premier et un deuxième émetteur, les premiers émetteurs étant reliés ensemble à une source (46) de courant dit de maintien, les deuxièmes émetteurs étant reliés chacun à une ligne dite "de bit" (12,13), elle-même reliée à un dispositif (34) agencé pour la lecture ou l'écriture d'une cellule, le collecteur de chacun des transistors étant relié d'une part à la base de l'autre et d'autre part, via un élément (8,9) présentant une résistance électrique, à une ligne (10) dite de mot, circuit caractérisé en ce qu'une des deux lignes de bit de chaque cellule est reliée en outre à un générateur de courant commandé (23) et en ce qu'il est muni de moyens pour à la fois isoler de la source de courant de maintien les premiers émetteurs et actionner ledit générateur de courant, afin d'opérer la remise à zéro des cellules de mémoire.
2.- Circuit selon la revendication 1, caractérisé en ce qu'il comporte des moyens pour commuter le courant de ladite source (46) de courant de maintien sur la ligne (10) de mot correspondante.
3.- Circuit selon l'une des revendications 1 ou 2, dont les cellules sont organisées en une matrice de rangées et de colonnes, comportant autant de paires de lignes de bit et autant de dispositifs de lecture/écriture que de colonnes (ou rangées) autant de sources de courant de maintien et de lignes de mot que de rangées (ou colonnes), caractérisé en qu'il comporte autant de générateurs de courant commandé (23) que de paires de lignes de bit et en ce que lesdits générateurs sont actionnés tous ensemble, pendant que les premiers émetteurs sont tous ensemble isolés de leurs sources de courant de maintien.
4.- Circuit selon l'une quelconque des revendications précédentes, dont chaque dispositif agencé pour la lecture ou l'écriture d'une cellule est muni d'une source (30) de courant d'écriture, caractérisé en ce que cette source fournit un courant d'écriture à la ligne de bit appropriée (12), pendant la remise à zéro des cellules de mémoire.
5.- Circuit selon l'une quelconque des revendications 1, 3 ou 4, dont le rapport du nombre de sources de courant de maintien (46) au nombre de paires de lignes de bit est un nombre entier, caractérisé en ce que chaque générateur de courant commandé est constitué par au moins une source de courant dé maintien (31, 33, 35, 37) dont le courant est dérivé sur une ligne de bit appropriée (12, 14, 16, 18).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8102513A FR2499748B1 (fr) | 1981-02-09 | 1981-02-09 | Circuit integre a fonction de memoire |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8102513A FR2499748B1 (fr) | 1981-02-09 | 1981-02-09 | Circuit integre a fonction de memoire |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2499748A1 true FR2499748A1 (fr) | 1982-08-13 |
| FR2499748B1 FR2499748B1 (fr) | 1986-12-05 |
Family
ID=9254995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8102513A Expired FR2499748B1 (fr) | 1981-02-09 | 1981-02-09 | Circuit integre a fonction de memoire |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2499748B1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1178611A2 (fr) * | 2000-06-23 | 2002-02-06 | Matsushita Electric Industrial Co., Ltd. | Réseau de cellules de sources de courant, procédé de sélection de sources de courant et convertisseur numérique-analogique du type à addition de courants |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4172291A (en) * | 1978-08-07 | 1979-10-23 | Fairchild Camera And Instrument Corp. | Preset circuit for information storage devices |
-
1981
- 1981-02-09 FR FR8102513A patent/FR2499748B1/fr not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4172291A (en) * | 1978-08-07 | 1979-10-23 | Fairchild Camera And Instrument Corp. | Preset circuit for information storage devices |
Non-Patent Citations (1)
| Title |
|---|
| EXBK/79 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1178611A2 (fr) * | 2000-06-23 | 2002-02-06 | Matsushita Electric Industrial Co., Ltd. | Réseau de cellules de sources de courant, procédé de sélection de sources de courant et convertisseur numérique-analogique du type à addition de courants |
| EP1178611A3 (fr) * | 2000-06-23 | 2004-03-31 | Matsushita Electric Industrial Co., Ltd. | Réseau de cellules de sources de courant, procédé de sélection de sources de courant et convertisseur numérique-analogique du type à addition de courants |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2499748B1 (fr) | 1986-12-05 |
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