FR2475326A1 - Circuit de synchronisation pour mode de transmission numerique par paquets - Google Patents
Circuit de synchronisation pour mode de transmission numerique par paquets Download PDFInfo
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Abstract
CE CIRCUIT COMPORTE TROIS REGISTRES 1, 2, 3 DONT LES ENTREES SONT RELIEES A LA LIGNE DE TRANSMISSION 4 ET DONT LES SORTIES SONT RELIEES A UN MULTIPLEXEUR DE SORTIE 5. IL COMPORTE UN CIRCUIT DE COMMANDE D'ECRITURE 6 SYNCHRONE DE L'HORLOGE DISTANTE HD ET UN CIRCUIT DE COMMANDE DE LECTURE 14 QUI EFFECTUE LA COMPARAISON ENTRE LA DISPONIBILITE EN LECTURE DES REGISTRES ET LE SIGNAL D'HORLOGE LOCALE HL AVANT DE COMMANDER LA LECTURE AU RYTHME DE L'HORLOGE LOCALE. L'INVENTION S'APPLIQUE A LA TRANSMISSION DE DONNEES PAR PAQUETS.
Description
L'invention concerne un circuit de synchronisation pour mode de transmission par paquets et plus particulièrement pour mode de transmission par paquets en série dans un réseau plésiochrone.
Un réseau de transmission et de commutation, appelé simplement réseau, est constitué par des opérateurs de commutation reliés entre eux par des voies de transmission de données. Un tel réseau est dit plésiochrone lorsque chaque opérateur est muni d'une horloge et lorsque les signaux fournis par ces horloges ont leurs instants significatifs correspondants qui se présentent a la même cadence nominale, toute variation de cette cadence étant maintenue dans des limites spécifiées.
Sur les voies de transmission les données se présentent sous forme numérique et sont transmises en série sous forme de paquets, c'est-a-dire qu'elles sont regroupées par paquets d'éléments binaires dont la longueur peut être variable et qui comportent généralement, en tête des indications de signalisations. Une caractéristique de ce mode de transmission est qu'entre deux paquets qui se suivent, il existe obligatoirement un "blanc", ctest-à-dire une période de temps pendant laquelle on ne transmet rien.
Par l'intermédiaire d'une ligne de transmission, un opérateur, muni de sa propre horloge, appelée horloge locale, reçoit des paquets émis en série par un opérateur distant muni de sa propre horloge appelée horloge distante. Lors de la réception de ces informations une méthode de synchronisation consiste à écrire dans une mémoire les informations au rythme de l'horloge distante et a les lire dans cette même mémoire au rythme de l'horloge locale.
Afin de prévenir les problèmes dus au glissement entre l'écriture et la lecture, on utilise un comparateur de phase qui indique lorsqu'il est nécessaire d'effectuer une correction sur le compteur d'adresse lecture.
Cette méthode présente de nombreux inconvénients. En effet lorsque l'horloge de lecture est plus rapide que l'horloge d'écriture, après un certain temps le glissement est tel que la lecture précède l'écriture ce qui conduit a relire les mêmes informations.
Par contre si l'horloge de lecture est plus lente que l'horloge d'écriture après un certain temps le glissement est tel qu'une nouvelle écriture se produit avant la lecture ce qui conduit a perdre des informations. Lorsque le mode de transmission est continu c'esta-dire lorsque les informations se succèdent sens "blanc", c'est-à- dire sans interruption de transmission ces inconvénients ne peuvent être évités.
Par contre, pour le mode de transmission par paquets, un circuit conforme a l'invention permet d'effectuer la synchronisation, c'est-è-dire la réception des informations au rythme de l'horloge distante et leur restitution au rythme de l'horloge locale, sans altération d'aucune sorte, en mettant à profit l'existence de 'blanc" entre deux paquets.
Selon une caractéristique de l'invention, le circuit de synchronisation comporte - au moins trois registres à décalage dont les entrées sont reliées
à une ligne de transmission qui fournit les informations sous
forme d'éléments binaires au rythme de l'horloge distante en série
et par paquets ; - un circuit logique de commande d'écriture dont l'entrée reçoit par
intermédiaire de la ligne le signal d'horloge distante et qui
comportent autant de sorties qu'il y a de registres, chaque sortie
étant reliée à l'entrée d'horloge de l'un des registres - un circuit logique de commande de lecture dont une entrée est
reliée au circuit logique de commande d'écriture et dont l'autre
entrée reçoit le signal d'horloge locale - un multiplexeur de sortie dont l'entrée sont reliées aux sorties
des registres, dont entrée de commande est reliée au circuit
logique de commande de lecture et dont la sortie fournit les in
formations au rythme de l'horloge locale - un circuit de détection d'absence de transmission et de réinitia
lisation reliée aux circuits logiques de commande.
à une ligne de transmission qui fournit les informations sous
forme d'éléments binaires au rythme de l'horloge distante en série
et par paquets ; - un circuit logique de commande d'écriture dont l'entrée reçoit par
intermédiaire de la ligne le signal d'horloge distante et qui
comportent autant de sorties qu'il y a de registres, chaque sortie
étant reliée à l'entrée d'horloge de l'un des registres - un circuit logique de commande de lecture dont une entrée est
reliée au circuit logique de commande d'écriture et dont l'autre
entrée reçoit le signal d'horloge locale - un multiplexeur de sortie dont l'entrée sont reliées aux sorties
des registres, dont entrée de commande est reliée au circuit
logique de commande de lecture et dont la sortie fournit les in
formations au rythme de l'horloge locale - un circuit de détection d'absence de transmission et de réinitia
lisation reliée aux circuits logiques de commande.
Les objets et caractéristiques de la présente invention appa raieront plus clairement à la lecture de la description suivante d'exemples de réalisation, ladite description étant faite en relation avec les dessins ci-annexés dans lesquels - la figure I représente un exemple de circuit conforme à l'inven
tion - la figure 2 représente le diagramme des temps des signaux pré
sents dans le circuit de la figure 1.
Dans l'exemple décrit ci-dessous la ligne de transmission est réduite au minimun puisque l'on transmet les informations et le signal d'horloge sur le même fil, en utilisant un codage PWM (initiales de Pulse WIDTH Modulation), c'est-à-dire en codant un élément binaire "1" par une impulsion longue et un élément binaire "O" par une impulsion courte.En absence d'information, on transmet un niveau logique "O" en permanence les blancs entre deux paquets étant au moins égal au temps de transmission de deux octets en présence d'informations, on a une impulsion par élément binaire, on a donc un front montant pour chaque période du signal d'horloge distante que l'on peut donc facilement extraire du signal transmis.
tion - la figure 2 représente le diagramme des temps des signaux pré
sents dans le circuit de la figure 1.
Dans l'exemple décrit ci-dessous la ligne de transmission est réduite au minimun puisque l'on transmet les informations et le signal d'horloge sur le même fil, en utilisant un codage PWM (initiales de Pulse WIDTH Modulation), c'est-à-dire en codant un élément binaire "1" par une impulsion longue et un élément binaire "O" par une impulsion courte.En absence d'information, on transmet un niveau logique "O" en permanence les blancs entre deux paquets étant au moins égal au temps de transmission de deux octets en présence d'informations, on a une impulsion par élément binaire, on a donc un front montant pour chaque période du signal d'horloge distante que l'on peut donc facilement extraire du signal transmis.
D'autre part dans cet exemple les informations sont transmises en série entre opérateurs, le circuit reçoit donc les paquets en série. Par contre à l'intérieur de chaque opérateur on traite les informations en parallèle sur huit fils, le circuit fournit donc les informations par octet en parallèle, c'est-à-dire qu'en plus de la synchronisation il effectue une transformation série-parallèle.
On a représenté à la figure 1 un circuit de synchronisation conforme à l'invention et adapté aux conditions de transmission exposées ci-dessus.
Ce circuit comporte trois registres 1, 2 et 3 à décalage de huit éléments binaires à entrée série et sorties parallèles. Chacun de ces registres a son entrée reliée à la ligne de transmission 4 qui fournit le signal REC et a ses sorties reliées aux entrées d'un multiplexeur de sortie 5 dont les huit sorties fournissent en parallèle les informations, synchronisées RES au rythme de l'horloge locale.
D'autre part, ce circuit de synchronisation comporte un circuit, logique de commande d'écriture 6 qui comprend tout d'abord un circuit 7 de récupération du rythme de l'horloge distante, ce circuit 7 constitué par une ligne à retard reçoit le signal REC via la ligne 4 et fournit le signal d'horloge distante HD reconstitué. Le circuit 6 comprend également un compteur par huit 8 dont entrée d'horloge reçoit le signal REC et qui est activé par les fronts montants de ce signal, comme l'indique le triangle placé à l'entrée d'horloge du compteur 8. Le circuit 6 comprend aussi un compteur par trois 9 dont l'entrée d'horloge est reliée à la sortie de retenue C (Carry) du compteur 8 et dont les sorties sont reliées aux entrées d'un décodeur 10. Enfin le circuit 6 comprend trois portes logiques "ET" 11, 12 et 13.La porte- 11 a une entrée reliée à la sortie du circuit 7 qui fournit RD, a l'autre entrée reliée à la première sortie 00 du décodeur 10 et a sa sortie reliée à l'entrée d'horloge du registre 1 auquel elle fournit le signal El.
La porte 12 une entrée reliée à la sortie du circuit 7, a l'autre entrée reliée à la deuxieme sortie 01 du décodeur 10 et a sa sortie reliée à l'entrée d'horloge du registre 2 auquel elle fournit le signal E2. La porte 13 a une entrée reliée à la sortie du circuit 7, a l'autre entrée reliée à la troisième sortie 10 du décodeur 10 et a sa sortie reliée à l'entrée d'horloge du registre 3 auquel elle fournit le signal E3. Les registres 1, 2 et 3 sont activés par les fronts montants des signaux El, E2, E3 appliqués à leurs entrées d'horloge.
En outre, le circuit de synchronisation comporte un circuit logique de commande de lecture 14 qui comprend tout d'abord, un circuit dedécodage 15 constitué par un décodeur 16 à trois entrées et huit sorties dont les trois entrées sont reliéesauxtrois sorties du compteur 8, une porte "ET" 17 dont une entrée est reliée à la deuxième sortie du décodeur 16 et dont l'autre entrée est reliée à la deuxième sortie du décodeur 10, et une porte "ET" 18 dont une entrée est reliée à la huitième sortie du décodeur 16 et dont l'autre entréeestreliée à la troisième sortie du décodeur 10. Le circuit 14 comprend, également, une bascule 19 de type RS qui reçoit sur son entrée R le signal TGD issu de la porte "ET" 17 et sur son entrée S le signal TGF issu de la porte 18, une porte logique OU 20 dont une entrée est reliée à la sortie Q de la bascule 19, une bascule de type D 21 dont l'entrée D est reliée à la sortiez de la.
porte 20 et dont l'entrée d'horloge est reliée à la sortie d'un circuit diviseur de fréquence 22 qui reçoit le signal d'horloge locale HL et qui fournit un signal, la bascule 21 étant activée par les fronts montants du signal, et sa sortie Q étant reliée à la seconde entrée de la porte OU 20 à laquelle elle fournit un signal P, Enfin, le circuit logique 14 comprend une porte logique "ET" 23 dont une entrée reçoit le signal P issu de la sortie Q de la bascule 21 et dont l'autre entrée reçoit le signal T issu de la sor- tire du circuit 22, et, un compteur par trois 24 dont l'entrée d'horloge est reliée à la sortie de la porte "ET" 23 et dont les sorties sont reliées aux entrées de commande du multiplexeur 5 auxquelles elles fournissent des signaux L.
Enfin, le circuit de synchronisation comporte un circuit de détection d'absence de transmission et de réinitialisation 25 qui est constitué par un monostable à redéclenchement dont l'entrée est re-.
liée à la ligne 4 et dont la sortie est reliée aux entrées d'initialisation des compteurs 8, 9 et 24 et des bascules 19 et 21 auxquelles elle fournit un signal INIT.
Le circuit de synchronisation étant décrit, on explique son fonctionnement à l'aide de la figure 2.
La ligne 1 de la figure 2 représente un exemple de signal REC reçu sur la ligne de transmission 4 et conforme au mode de transmission PWM (modulation d'imtlsions en durée).
La ligne 2 représente le signal HD qui est le signal REC déphasé d'un temps e par le circuit 7, e étant choisi de telle sorte qu'à chaque front montant de HD le signal REC soit au niveau logique correspondant à la valeur de l'élément binaire transmis ; on a inscrit entre les lignes 1 et 2 les valeurs de ces éléments binaires. Par ce procédé, on a reconstitué le rythme de l'horloge distante de fréquence F.
Un premier front montant du signal REC c'est-à-dire le début d'un paquet a pour effet de faire passer de "O" à "1" le signal INIT issu du monostableà redéclenchement 25 et représente à la ligne 3.Ce signal reste à "1" aussi longtemps que le signal REC présente des fronts montants à chaque période T (T = -) ; par contre, quand il s 'écoule un temps supérieur à T après la dernière apparition d'un front montant du signal REC, le monostable n'est pas redéclenché et après un temps)3 sa sortie retombe au niveau "0" indiquant ainsi la fin d'un paquet et une absence de transmission ou "blanc" sur la ligne.Le temps/3 , est choisi de telle sorte que les registres soient lus entièrement avant qu'une réinitialisation se produise, dans notre exemple.
A la ligne 4, on a schématisé le contenu du compteur 8 -en des sous de la ligne et le contenu du compteur 9 au-dessus de la ligne, et aux lignes 5, 6 et 7 on a représenté les signaux respectivement
El, E2 et E3.
El, E2 et E3.
Le circuit logique de commande d'écriture 6 a pour effet con- me l'indique les signaux El, E2 et E3 d'lnscrireles éléments binaires au fur et à mesure de leur arrivée et au rythme de l'horloge distante dans les registres 1; 2 et 3 a tour de rôle.
Lorsquarrive les huit premiers éléments binaires, le contenu du compteur 9 est 00 ce qui correspond a la valeur donnant un niveau "1" sur la première sortie du décodeur 10, le signal El est identique au signal HD et les signaux E2, E3 sont égaux a "O", les huit premiers éléments binaires sont inscrits dans le registre 1 tandis que le contenu du compteur 8 varie de 000 à 111. De même pour les huit éléments binaires suivants qui sont inscrits dans le registre 2, le contenu du compteur 9 est 01, E2 est identique à RD et El et E3 sont à "O".Puis pour les huit éléments binaires qui sont inscrits dans Ie registre 3, le contenu du compteur 9 et 10, E3 est identi= que à HD et El et E2 sont à "O". Les huit éléments suivants sont inscrits dans le registre 1 et ainsi de suite.
Le circuit logique'de commande de lecture 14 élabore tout d'abord un signal DIS d'indication de disponibilité en lecture du registre 1. Pour cela, le circuit 15 élabore d'unepartun signal TGD (ligne 8) qui correspond au décodage de la-position 2 pour le compteur par huit 8 et la position 2 pour le compteur par trois 9, d'autre part un signal TGF (ligne 9) qui correspond au décodage de la position 8 pour le compteur par huit 8 et de la position 3 pour le compteur par trois 9.A l'aide des signaux TGD et TGF, la bascule 19 fournit le signal DIS (ligne 10) qui présente un temps de garde égal à T, entre la fin d'écriture du registre 1 (position 1 pour le compteur 9 et position 8 pour le compteur 8) et le début de disponi bilité et qui présente un même temps de garde entre la fin de disponibilité et l'écriture suivante du registre 1. (position 1 pour le compteur 9 et position 1 pour le compteur 8).
Ces temps de garde assurent, qu'en etat synchronisé, malgré le glissement des horloges il n'y aura jamais une écriture et une lecture dans le même registre pendant toute la durée de réception d'un paquet. La valeur de a est choisie en fonction de la précision des horloges, de leur fréquence nominale F et de la longueur L
F (en éléments binaires) maximale des paquets à recevoir,-telle quea
I F soit supérieur ou égal à L x F x
F F
A la ligne il, on a représente le signal ? qui correpond à l'horloge locale pour les octets, le circuit 22 étant un diviseur par huit.Ce signal (9 est comparé au signal DIS à l'aide de la bascule 21 qui fournit le signal P (ligne 12) ; ce signal P passe au niveau logique "1" des la premiere coincidence entre un front mon- tant du signal T et la disponibilité en lecture du registre 1 et il reste à ce niveau logique "1" jusqu a une remise à zéro de la bascule 21, car cette bascule est verrouillée c' est-a-dire que sa sortie Q est reliez à l'une des entrées de la porte OU 20 dont la sortie est reliée à l'entrée D de la bascule 21. Ce signal P indique donc la présence d'un paquet et l'acquisition du synchronisme.Pour acquérir ce synchronisme en-toute sécurité, trois registres sont nécessaires, dans le cas d'un réseau plésiochrone, afin d'assurer un temps de garde suffisant pour réceptionner un paquet sans altération.
F (en éléments binaires) maximale des paquets à recevoir,-telle quea
I F soit supérieur ou égal à L x F x
F F
A la ligne il, on a représente le signal ? qui correpond à l'horloge locale pour les octets, le circuit 22 étant un diviseur par huit.Ce signal (9 est comparé au signal DIS à l'aide de la bascule 21 qui fournit le signal P (ligne 12) ; ce signal P passe au niveau logique "1" des la premiere coincidence entre un front mon- tant du signal T et la disponibilité en lecture du registre 1 et il reste à ce niveau logique "1" jusqu a une remise à zéro de la bascule 21, car cette bascule est verrouillée c' est-a-dire que sa sortie Q est reliez à l'une des entrées de la porte OU 20 dont la sortie est reliée à l'entrée D de la bascule 21. Ce signal P indique donc la présence d'un paquet et l'acquisition du synchronisme.Pour acquérir ce synchronisme en-toute sécurité, trois registres sont nécessaires, dans le cas d'un réseau plésiochrone, afin d'assurer un temps de garde suffisant pour réceptionner un paquet sans altération.
Il ne reste plus au circuit 14 qu'à élaborer les signaux L de commande du multiplexeur 5 (lignel3). Initialement, les signaux L issus du compteur 24 correspondent au code 00 qui ont effet d'ai- guiller en sortie du multiplexeur 5 les signaux présents en sortie du registre 3. Ce compteur 24 est incrémenté, quand le signal P est à "1", à chaque front actif (ici, front montant) du signal 9.
Au premier front montant de ç avec le signal P à "1", les signaux L prennent la valeur 01 ce qui a pour effet d'aiguiller en sortie du multiplexeur 5 les signaux présents en sortie du registre 1, c'est pourquoi on a inscrit le chiffre 1 au-dessus de la ligne 13. Au front montant suivant du signal 9 les signaux L prennent la valeur 10 et c'est au tour des signaux de sortie du registre 2 d'être disponibles en sortie du multiplexeur 5 ; et ainsi de suite la lecture des trois registres se poursuit cycliquement jusqu'à la fin du paquet.
On a vu aux figures 1 et 2 que dans le cas d'une fin de paquet le signal INIT retourne au niveau "O" après un temps ss nécessaire pour s'assurer que la lecture des registres, qui ont été écrits pré cédemment, est terminée. Lorsque le signal INIT passe du niveau "1" au niveau "O" les compteurs 8, 9 et 24 sont remis à zéro, car ils reçoivent le signal INIT sur leurs entrées de remise à zéro. Leurs sorties passent toutes au niveau "0'1 ce qui correspond aux valeurs 1 pour le compteur 8, 1 pour le compteur 9 (voir ligne 4) et 3 pour le compteur 24 (ligne 13). De meme les bascules 19 et 21 sont remises à zéro, le signal DIS et le signal P sont, alors, au niveau "0", le signal P indiquent ainsi une fin de paquet.
L'opérateur reçoit les signaux RES, P et tp et, pour une sécurité totale, il est bon de prévoir, entre la disponibilité des signaux en sortie du multiplexeur 5 et leur lecture par l'opérateur, un temps de décalage égal, par exemple, à une période T comme l'indique la ligne 14, L1, L2 et L3 correspondant à la période pendant laquelle l'opérateur peut lire respectivement le registre 1, le registre 2 et le registre 3.
Notre exemple décrit un cas où les informations sont reçues en série et transmises en parallèle, mais un circuit de synchronisation analogue peut être réaliser dans le cas où elles sont retransmises en série.
Claims (6)
1. Circuit de synchronisation pour mode de transmission numérique par paquets en série deux paquets successifs étant séparés par un "blanc", caractérisé en ce qu'il comporte - N registres à décalage de n éléments binaires à entrée série,
N étant au moins égal à trois, dont les entrées respectives sont
reliées à une ligne de transmission qui fournit les informations
sous forme d'éléments binaires au rythme de l'horloge distante en
série et par paquets, - un circuit logique de commande d'écriture dont l'entrée reçoit
par l'intermédiaire de la ligne, le signal d'horloge distante et
qui comportent N sorties, chacune d'elles étant reliée l'entrée
d'horloge de l'un des registres, - un circuit logique de commande de lecture dont une entrée est re
liée au circuit logique de commande d'écriture et dont l'autre
entrée reçoit le signal de l'horloge locale, - un multiplexeur de sortie dont les entrées sont reliées aux sorte
ties des registres, dont l'entrée de commande est reliée au cir
cuit logique de commande de lecture et dont la sortie fournit les
informations au rythme de l'horloge locale1 - et un circuit de détection d'absence de transmission et de réini
tialisation reliée aux circuits logiques de commande d'écriture
et de lecture.
2. Circuit de synchronisation pour mode de transmission numérique par paquets selon la revendication I dans un réseau.plésio-- chrone caractérisé en ce que N est égal à trois.
3. Circuit de synchronisation pour mode de transmission numérique par paquets selon la revendication 1 ou la revendication 2 caractérisé en ce que le circuit logique de commande d'écriture comporte - un compteur par n dont l'entrée d'horloge reçoit le signal d'hor
loge distante, - un compteur par N dont l'entrée d'horloge est reliée à la sortie
de retenue du compteur par n, - un décodeur dont les entrées sont reliées aux sorties du compteur
par N et qui comporte N sorties, la première sortie correspondant
à l'état du compteur remi à zéro, - un circuit de retard qui reçoit le signal d'horloge distante et
qui fournit ce meme signal retardé d'un temps e qui dépend du
mode de transmission sur la ligne, - une premiere porte logique ET dont l'une des entrées est reliées
à la sortie du' circuit de retard, dont l'autre entrée est reliée
à la première sortie du décodeur et dont la sortie est reliée à
l'entrée d'horloge du premier registre, - une deuxième porte logique et dont l'une des entrées est reliée
à la sortie du circuit de retard, dont l'autre entrée est reliée
à la deuxième sortie du décodeur et dont la sortie est reliée à
l'entrée d'horloge du deuxième registre, - une troisième porte logique ET dont ltune des entrées est reliée
à la sortie du circuit de retard, dont l'autre entrée est reliée
à la troisième sortie du décodeur et dont la sortie est reliée à
l'entrée d'horloge du troisième registre.
4. Circuit de synchronisation pour mode de transmission numérique par paquets selon la revendication 3 dans lequel les informai tions synchronisées sont transmises en parallèle sur n fils carac térisé en ce que le circuit logique de commande de lecture comporte:: - un circuit de décodage de deux positions des compteurs par n et N
du circuit de commande d'ecriture, dont les entrées sont reliées
aux sorties du compteur par n et aux sorties du décodeur.et qui
comporte deux sorties correspondant chacune à l'une des positions
décodées, ces positions étant choisies de telle sorte que la
première sortie fournisse un signal qui représente un front actif
un temps Oc après la fin d'écriture dans le premier registre et
que la seconde sortie fournisse un signal qui présente un front
actif un temps OL avant le début de l'écriture suivante dans ce
i F
même premier registre, étant au moins égal à L x F x F
L etant la longueur maximale des paquets à recevoir, F la fré-
quence nominale des horloges F la précision des horloges, - une bascule RS dont l'entrée R est reliée à la première sortie
du circuit de décodage et dont l'entrée S est reliée à la deux
ième sortie du circuit de décodage, - une porte logique OU dont l'une des entrées est reliée à la
sortie Q de la bascule RS qui fournit un signal de disponibilité
en lecture du premier registre, - une bascule de type D dont l'entrée est reliée à la sortie de la
porte logique OU, dont l'entrée d'horloge est reliée à la sortie
d'un diviseur de fréquence par n relié à l'horloge locale de fré
quence nominale F, et, dont la sortie Q est reliée à la seconde
entrée de la porte OU le signal issu de la sortie de cette bascu
le D indiquant Ie début et la fin d'un paquet, - une porte logique ET dont l'une des entrées est reliée à la sortie
Q de la bascule D et dont l'autre entrée est reliée à la sortie
du diviseur de fréquence par n, - un compteur par n dont l'entrée d'horloge est reliée à la sortie
de la logique ET et dont les sorties sont reliées aux entrées de
commande du multiplexeur de sortie.
5. Circuit de synchronisation pour mode de transmission numérique par paquets selon la revendication 1, ou la revendication 2 caractérisé en ce que le circuit de détection d'absence de transmission et de réinitialisation est un monostable à redéclenchement, réglé sur un temps ss choisi de telle sorte que les registres soient lus entièrement avant qu'unie réinitialisation se produise.
6. Circuit de synchronisation pour mode de transmission numérique par paquets selon les revendications 4 et 5, caractérisé en ce que les sorties du dernier registre sont reliées aux entrées du multiplexeur qui correspondant aux entrées de commande au niveau logique "O" et en ce que la sortie du monos table à redéclenchement est reliée aux entrées de remise à zéro des deux compteurs du circuit logique de commande d'écriture et aux entrées de remise à zéro de la bascule de type RS, de la bascule de type D et du compteur du circuit logique de commande de lecture.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8002086A FR2475326B1 (fr) | 1980-01-31 | 1980-01-31 | Circuit de synchronisation pour mode de transmission numerique par paquets |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8002086A FR2475326B1 (fr) | 1980-01-31 | 1980-01-31 | Circuit de synchronisation pour mode de transmission numerique par paquets |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2475326A1 true FR2475326A1 (fr) | 1981-08-07 |
| FR2475326B1 FR2475326B1 (fr) | 1987-06-26 |
Family
ID=9238056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8002086A Expired FR2475326B1 (fr) | 1980-01-31 | 1980-01-31 | Circuit de synchronisation pour mode de transmission numerique par paquets |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2475326B1 (fr) |
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1980
- 1980-01-31 FR FR8002086A patent/FR2475326B1/fr not_active Expired
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2475326B1 (fr) | 1987-06-26 |
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