FR2464561A1 - Complementary MOSFET structure handling large voltage - has each transistor enclosed by n-type epitaxial pocket reducing parasitic bipolar transistor gain - Google Patents
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Abstract
Description
La présente invention concerne une structure de transistors à effet de champ complémentaires et son procédé de fabrication. The present invention relates to a structure of complementary field effect transistors and its manufacturing process.
De tels transistors à effet de champ complémentaires sont généralement désignés dans la technique par l'appellation CMOS (Complémen taire-Métal-Oxyde-Silicium)
La présente invention vise plus particulierement une telle structure pouvant supporter des tensions relativement élevées, de l'ordre de quelques centaines de volts.Such complementary field effect transistors are generally designated in the art by the name CMOS (Complementary Metal-Oxide-Silicon)
The present invention relates more particularly to such a structure which can withstand relatively high voltages, of the order of a few hundred volts.
La figure 1 représente une structure de CMOS classiques. Figure 1 shows a structure of conventional CMOS.
Elle est constituée de deux transistors CMOS côte à côte formés dans un substrat 1 de type N. Ce substrat peut ou bien être constitué directement d'une plaquette de silicium ou bien d'une couche diffusée ou épitaxiée sur une telle plaquette. Le premier transistor MOS 2 est du type à canal N et comprend, dans un caisson 4 de type P-, généralement obtenu par diffusion, des zones diffusées 5 et 6 de type N formant respectivement le drain et la source du transistor MOS. Entre ces zones 5 et 6, et sous une électrode de grille 7 isolée de la plaquette semiconductrice par une couche d'isolement, généralement en silice, peut se former un canal dans une région superficielle de la zone P séparant le drain de la source.It consists of two CMOS transistors side by side formed in a N-type substrate 1. This substrate can either consist directly of a silicon wafer or else a diffused or epitaxial layer on such a wafer. The first MOS transistor 2 is of the N channel type and comprises, in a P-type box 4, generally obtained by diffusion, diffused zones 5 and 6 of N type, respectively forming the drain and the source of the MOS transistor. Between these zones 5 and 6, and under a gate electrode 7 isolated from the semiconductor wafer by an insulating layer, generally made of silica, a channel can form in a surface region of the zone P separating the drain from the source.
Le second transistor MOS 3, du type à canal P, comprend deux diffusions P 10 et 11 destinées à servir de drain et de source, ces deux diffusions étant séparées superficiellement par une zone dans laquelle peut se former un canal sous l'effet d'une tension appliquée à une métallisation 12 séparée de la plaquette par une couche isolante 13. The second MOS transistor 3, of the P channel type, comprises two P diffusions 10 and 11 intended to serve as drain and source, these two diffusions being separated superficially by an area in which a channel can form under the effect of a voltage applied to a metallization 12 separated from the wafer by an insulating layer 13.
Dans une structure CMOS du type représenté en figure 1, la tension d'utilisation maximale possible est limitée d'une part par la tenue en tension des transistors élémentaires 2 et 3 considérés intrinsèquement, d'autre part par divers phénomènes parasites dAs essentiellement à l'apparition de transistors bipolaires parasites, à savoir, notamment, des transistors NPN dont la base est constituée par le caisson peu dopé 4 et le collecteur par le substrat 1, et des transistors PNP latéraux dont la base est constituée par le substrat 1 de type N et le collecteur par le caisson 4 de type P. In a CMOS structure of the type shown in FIG. 1, the maximum possible operating voltage is limited on the one hand by the voltage withstand of the elementary transistors 2 and 3 considered intrinsically, on the other hand by various parasitic phenomena dAs essentially at l appearance of parasitic bipolar transistors, namely, in particular, NPN transistors whose base is formed by the lightly doped well 4 and the collector by substrate 1, and PNP lateral transistors whose base is constituted by type 1 substrate N and the collector by box 4 of type P.
Un objet de la présente invention est de prévoir une nouvelle structure qui permette un accroissement de la tenue en tension d'une paire de transistors complémentaires en améliorant d'une part la tenue en tension intrinsèque de chaque transistor, et en réduisant d'autre part les effets des divers transistors parasites. An object of the present invention is to provide a new structure which allows an increase in the voltage withstand of a pair of complementary transistors by improving on the one hand the intrinsic voltage withstand of each transistor, and on the other hand by reducing the effects of various parasitic transistors.
On notera que pour atteindre cet objet, on a fait appel dans l'art antérieur à des t-echniques complexes consistant notamment à séparer par des zones diélectriques isolantes chacun des transistors élémentaires. Il s'agit en particulier des techniques couramment désignées par l'appellation SOS (silicium sur saphir) dans lesquelles chacun des transistors élémentaires est formé sur un micropavé de silicium lui-même formé sur un substrat de saphir. Toutefois dans l'état actuel de la technique, le procédé SOS est particulièrement complexe à mettre en oeuvre et, en ce qui concerne les filières utilisées, nécessite des équipements nettement distincts de ceux couramment utilisés par les fabricants de circuits intégrés. It will be noted that in order to achieve this object, use has been made in the prior art of complex techniques consisting in particular of separating each of the elementary transistors by insulating dielectric zones. These are in particular the techniques commonly designated by the name SOS (silicon on sapphire) in which each of the elementary transistors is formed on a silicon micropave itself formed on a sapphire substrate. However, in the current state of the art, the SOS process is particularly complex to implement and, as regards the dies used, requires equipment clearly distinct from that commonly used by manufacturers of integrated circuits.
Pour atteindre l'objet énoncé ci-dessus, la présente invention vise essentiellement une structure particulière utilisant une combinaison des procédés de fabrication couramment mis en oeuvre respectivement dans les techniques de fabrication de circuits intégrés MOS numériques et de circuits intégrés de type bipolaires. To achieve the object set out above, the present invention essentially aims at a particular structure using a combination of the manufacturing methods commonly used respectively in the techniques for manufacturing digital MOS integrated circuits and bipolar type integrated circuits.
Ainsi, la présente invention prévoit une structure de transistors complémentaires (CMOS) pour circuits intégrés monolithiques dans laquelle chacun des transistors est du type MOS à grille isolée en silicium polycristallin et est contenu dans un caisson de type N constitué d'une zone épitaxiée sur une plaquette de silicium de type P et isolé latéralement par des murs d'isolement de type P, le fond de chaque caisson comprenant une couche enterrée de type N+. Dans cette structure, le transistor à canal P est un transistor à canal composite (voir ciaprès) et le transistor à canal N est un transistor du type à canal diffusé (DMOS). De préférence la grille du transistor
DMOS à canal N est décalée vers la région de source et ne recouvre pas la portion du canal voisine du drain.Au moins une bande de silicium polycristallin est déposée sur une couche de silice sensiblement au-dessus de parties des murs d'isolement, des portions successives de cette bande étant alternativement dopées de type P et de type N pour former une succession de diodes PN polycristallines en série. Ces diodes sont connectées en série entre au moins l'une des grilles et le substrat pour servir de diodes de protection de grille intégrées.Thus, the present invention provides a structure of complementary transistors (CMOS) for monolithic integrated circuits in which each of the transistors is of the MOS type with an insulated grid of polycrystalline silicon and is contained in an N-type box consisting of an epitaxial zone on a type P silicon wafer and insulated laterally by type P isolation walls, the bottom of each box comprising an N + type buried layer. In this structure, the P channel transistor is a composite channel transistor (see below) and the N channel transistor is a transistor of the diffused channel type (DMOS). Preferably the gate of the transistor
N-channel DMOS is shifted towards the source region and does not cover the portion of the channel adjacent to the drain. At least one strip of polycrystalline silicon is deposited on a layer of silica substantially above parts of the isolation walls, successive portions of this strip being alternately doped with type P and type N to form a succession of PN polycrystalline diodes in series. These diodes are connected in series between at least one of the gates and the substrate to serve as integrated gate protection diodes.
Dans le domaine des circuits intégrés, il est toujours possible d'imaginer une structure idéale présentant des caractéristiques optimales pour atteindre tel ou tel résultat. In the field of integrated circuits, it is always possible to imagine an ideal structure having optimal characteristics to achieve this or that result.
Néanmoins, cette structure ne présente un caractère industriel que si l'on indique des moyens pratiques pour l'obtenir, ces moyens pratiques devant satisfaire au moins aux critères de compatibilité et de miniaturisation. On entend pas compatibilité, le fait que le procédé ou la filière technologique permettant d'obtenir le produit recherché permet également d'obtenir sur le même substrat ou la même plaquette d'autres dispositifs destinés à être intégrés en réduisant au maximum le nombre d'opérations élémentaires, c'est-à-dire qu'une opération réalisée pour l'obtention d'un composant particulier doit simultanément servir dans une autre zone de la plaquette pour l'obtention d'un autre composant. Les composants doivent également pouvoir être fabriqués de façon suffisamment miniaturisée pour pouvoir être intégrés de façon satisfaisante.However, this structure only has an industrial character if practical means to obtain it are indicated, these practical means having to satisfy at least the criteria of compatibility and miniaturization. We do not mean compatibility, the fact that the process or the technological process making it possible to obtain the desired product also makes it possible to obtain on the same substrate or the same wafer other devices intended to be integrated by reducing as much as possible the number of elementary operations, that is to say that an operation carried out for obtaining a particular component must simultaneously serve in another area of the wafer for obtaining another component. The components must also be able to be manufactured in a sufficiently miniaturized manner to be able to be satisfactorily integrated.
La présente invention vise également un procédé de fabrication de la structure décrite précédemment compatible avec les procédés usuels de fabrication de transistors bipolaires et comprenant des procédés d'autoalignement permettant une réduction poussée des dimensions. The present invention also relates to a method of manufacturing the structure described above compatible with the usual methods of manufacturing bipolar transistors and comprising self-alignment methods allowing a deep reduction in dimensions.
Le procédé selon la présente invention utilise deux caissons épitaxiés de type N formés à partir d'un substrat de type P, isolés par des murs d'isolement de type P et dont le fond comprend une couche enterrée de type N+, et comprend les étapes suivantes : former une couche de silice sur la surface de la plaquette, l'épaisseur de cette couche étant plus grande à la périphérie de chaque caisson ; former sur cette couche de silice une couche de silicium polycristallin et la graver pour maintenir en place une partie centrale sensiblement dans les zones de canal, une partie périphérique servant d'écran, et une partie sensiblement au-dessus des murs d'isolement ; former sur la plaquette une couche de résine et l'-ouvrir aux emplacements où l'on souhaite former, par implantation et diffusion, les zones de drain et de source du transistor à canal P et la zone intermédiaire de formation de canal du transistor DMOS à canal
N. Au cours de l'étape qui précède, le masque d'implantation est limité, pour chacun des transistors, au voisinage de la frontière source/canal, par la limite correspondante de la couche de silicium polycristallin centrale.Après cela, la couche de résine est enlevée, une croissance thermique de silice est réalisée, une deuxième couche de résine est déposée et ouverte aux emplacements du transistor à canal P dans lesquels on souhaite effectuer un contact avec le substrat, dans les emplacements du transistor DMOS à canal N correspondant au drain, et dans des parties de la bande de silicium polycristallin déposée au-dessus du mur d'isolement. Ensuite, une implantation N est réalisée pour fournir un contact de substrat du transistor MOS à canal P, les contacts de drain et de source du transistor MOS à canal N, et des diodes en série sur la bande de silicium polycristallin recouvrant le canal. Enfin, on réalise un prolongement à faible niveau de dopage de la région de drain du transistor à canal P et l'on procède aux métallisations et connexions nécessaires.The method according to the present invention uses two N-type epitaxial caissons formed from a P-type substrate, isolated by P-type isolation walls and the bottom of which comprises an N + type buried layer, and comprises the steps following: forming a layer of silica on the surface of the wafer, the thickness of this layer being greater at the periphery of each box; forming on this layer of silica a layer of polycrystalline silicon and etching it to hold in place a central part substantially in the channel zones, a peripheral part serving as a screen, and a part substantially above the isolation walls; form a layer of resin on the wafer and open it at the locations where it is desired to form, by implantation and diffusion, the drain and source regions of the P-channel transistor and the intermediate channel-forming region of the DMOS transistor at canal
N. During the preceding step, the implantation mask is limited, for each of the transistors, in the vicinity of the source / channel border, by the corresponding limit of the central polycrystalline silicon layer. of resin is removed, thermal growth of silica is carried out, a second layer of resin is deposited and opened at the locations of the P-channel transistor in which it is desired to make contact with the substrate, in the locations of the corresponding N-channel DMOS transistor at the drain, and in parts of the polycrystalline silicon strip deposited above the isolation wall. Then, an N implantation is performed to provide a substrate contact of the P-channel MOS transistor, the drain and source contacts of the N-channel MOS transistor, and diodes in series on the polycrystalline silicon strip covering the channel. Finally, an extension is carried out at low doping level of the drain region of the P-channel transistor and the necessary metallizations and connections are made.
Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront illustrés dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles
La figure 1 représente une structure de transistors
CMOS de l'art antérieur,
La figure 2 représente schématiquement une-structure de transistors CMOS selon la présente invention,
La figure 3 représente schématiquement une structure de transistor MOS à canal composite,
La figure 4 représente schématiquement une structure de transistor DMOS à grille décalée vers la source,
Les figures 5 à 8 représentent diverses étapes du procédé de fabrication d'un transistor CMOS selon la présente invention,
la figure 9 représente une vue de dessus correspondant à la vue en coupe de la figure 8.These objects, characteristics and advantages as well as others of the present invention will be illustrated in the following description of particular embodiments made in relation to the attached figures among which
FIG. 1 represents a structure of transistors
CMOS of the prior art,
FIG. 2 schematically represents a structure of CMOS transistors according to the present invention,
FIG. 3 schematically represents a structure of MOS transistor with composite channel,
FIG. 4 schematically represents a structure of a DMOS transistor with a gate shifted towards the source,
FIGS. 5 to 8 represent various steps of the method for manufacturing a CMOS transistor according to the present invention,
FIG. 9 represents a top view corresponding to the sectional view of FIG. 8.
La figure 2 représente une structure de transistors à effet de champ complémentaires (CMOS) selon la présente invention. Chacun des transistors élémentaires 21 et 22 est réalisé dans un caisson épitaxié 23 de type N formé sur un substrat 24 de type P. Les caissons sont isolés entre eux par des murs d'isolement 25 de type P, formés par exemple par diffusions descendantes à partir de la surface de la plaquette et diffusions montantes à partir d'une zone implantée dans le substrat avant l'épitaxie. Le fond de chaque caisson comprend une couche ou semelle enterrée 26 de type N+. Cette couche N+ sert, comme cela est bien connu, à diminuer le gain des transistors bipolaires parasites dont la base serait constituée du caisson
N 23 et le collecteur du substrat 24.FIG. 2 represents a structure of complementary field effect transistors (CMOS) according to the present invention. Each of the elementary transistors 21 and 22 is produced in an N-type epitaxial box 23 formed on a P-type substrate 24. The boxes are isolated from each other by P-type isolation walls 25, formed for example by downward scattering at from the surface of the wafer and rising diffusions from an area implanted in the substrate before the epitaxy. The bottom of each box comprises a buried layer or sole 26 of type N +. This N + layer serves, as is well known, to reduce the gain of the parasitic bipolar transistors whose base would consist of the box
N 23 and the substrate collector 24.
Le transistor à canal N 21 est du type DMOS c'est-àdire qu'il comprend un drain 31 et une source 32 de type formés dans le caisson N, la source 32 étant formée dans une zone intermédiaire 33 de type P initialement diffusée dans le caisson. Cette structure permet d'obtenir des transistors MOS à tenue en tension relativement importante. La grille est disposée au-dessus de la zone de canal comprise entre la source et le drain et notamment au-dessus d'une partie de la couche intermédiaire 33 de type P dont il convient d'inverser le type de conduction pour ouvrir le canal. Cette grille 35 est, dans de nombreux cas pratiques, une couche de silicium polycristallin 34 déposée sur une couche de silice 35. The N-channel transistor 21 is of the DMOS type, that is to say it comprises a drain 31 and a source 32 of the type formed in the well N, the source 32 being formed in an intermediate zone 33 of the P type initially diffused in the box. This structure makes it possible to obtain MOS transistors with relatively high voltage withstand. The grid is arranged above the channel zone between the source and the drain and in particular above a portion of the intermediate layer 33 of type P, the type of conduction of which must be reversed in order to open the channel. . This grid 35 is, in many practical cases, a layer of polycrystalline silicon 34 deposited on a layer of silica 35.
Le transistor à canal P 22 est d'un type classique, et comprend des diffusions de source et de drain 41 et 42 formées en même temps que la diffusion de la zone 33 du transistor 21. Une grille en silicium polycristallin 43 recouvre, par l'in termédiaire d'une couche de silice 44, la zone de canal séparant la source et le drain. The P-channel transistor 22 is of a conventional type, and comprises source and drain diffusions 41 and 42 formed at the same time as the diffusion of the zone 33 of the transistor 21. A polycrystalline silicon grid 43 covers, by l through a layer of silica 44, the channel zone separating the source and the drain.
De façon plus détaillée, comme cela est représenté en figure 3, et bien que cela ne soit pas représenté en figure 2, le transistor à canal P 22 faisant partie de la structure selon la présente invention est un transistor à "canal composite", c'est-à-dire que la grille 43 ne recouvre pas uniformément la région de canal séparant la source 41 du drain 42 mais est décalée du côté de la source et ne recouvre pas la frontière entre le drain et la zone où est susceptible de se former le canal. In more detail, as shown in FIG. 3, and although it is not shown in FIG. 2, the P-channel transistor 22 forming part of the structure according to the present invention is a "composite channel" transistor, c that is to say that the grid 43 does not uniformly cover the channel region separating the source 41 from the drain 42 but is offset on the side of the source and does not cover the border between the drain and the area where is likely to be form the channel.
La région du canal ainsi dégagée sera implantée de type P (c'est-à-dire de type P à faible niveau de dopage) de façon à établir pour de faibles tensions de drain la continuité avec la partie du canal restant commandée par la grille.The region of the channel thus cleared will be implanted of type P (that is to say of type P with low doping level) so as to establish for low drain voltages continuity with the part of the remaining channel controlled by the gate .
Il est connu que cette structure à canal composite permet d'assurer une meilleure tenue en tension pour le transistor MOS correspondant (voir article de I Yoshida et M Kubo IEEE Journal of Solid - State Circuits - Vol SC11d 4 4August 76 p.472). It is known that this composite channel structure ensures better voltage withstand for the corresponding MOS transistor (see article by I Yoshida and M Kubo IEEE Journal of Solid - State Circuits - Vol SC11d 4 4 August 76 p.472).
De préférence, bien qu'a priori un transistor à effet de champ de type DMOS présente une tenue en tension relativement satisfaisante, on pourra encore améliorer la tenue en tension de ce transistor en choisissant la structure représentee en figure 4, c'est-à-dire dans laquelle l'électrode de grille 34 est décalé du côté de la source 32 et ne recouvre pas entièrement la zone séparant la source 32 du drain 31. Preferably, although a priori a DMOS type field effect transistor has a relatively satisfactory voltage withstand, it will be possible to further improve the voltage withstand of this transistor by choosing the structure represented in FIG. 4, that is to say say in which the gate electrode 34 is offset towards the source 32 and does not entirely cover the area separating the source 32 from the drain 31.
D'autre part, on peut voir en figure 2 une couche de silicium polycristallin 28 déposée sur une couche de silice 29, sensiblement au-dessus du mur d'isolement 25 séparant 2 caissons. On the other hand, we can see in Figure 2 a layer of polycrystalline silicon 28 deposited on a layer of silica 29, substantially above the insulation wall 25 separating 2 boxes.
Cette couche a sensiblement la forme d'une bande et est alternativement dopée de type P et de type N. On obtient donc une successions de diodes polycristallines en série. Ces diodes peuvent avantageusement être utilisées comme diodes de protection connectees entre la grille de chaque transistor à effet de champ et le substrat. On évite ainsi les claquages éventuels du transistor par accumulation de charge sur sa grille dans les cas où celleci n'est pas connectée. Un tel phénomène est particulièrement susceptible de se produire dans une application à des structures à haute tension visées dans la présente demande. On notera que la prévision de telles diodes de protection entre grille et substrat était connue dans l'art antérieur mais qu'elle était habituellement réalisée sous forme de diodes intégrées dans la surface monocristalline de la plaquette. Ces diodes occupaient donc une place supplémentaire alors que les diodes positionnées selon la présente invention utilisent une place normalement perdue. Cet aspect de la présente invention est en fait indépendant de la structure particulière décrite précédemment et peut s'appliquer à tout dispositif comprenant sur la surface d'une plaquette un dépôt de silice revêtu de silicium poly cristallin cette phase de dépôt de silicium polycristalline étant suivie de phases de dopage. This layer has substantially the shape of a strip and is alternately doped with P type and N type. A succession of polycrystalline diodes is therefore obtained in series. These diodes can advantageously be used as protective diodes connected between the gate of each field effect transistor and the substrate. This avoids any breakdowns of the transistor by charge accumulation on its gate in cases where it is not connected. Such a phenomenon is particularly likely to occur in an application to high-voltage structures referred to in the present application. It will be noted that the provision of such protective diodes between grid and substrate was known in the prior art but that it was usually carried out in the form of diodes integrated in the monocrystalline surface of the wafer. These diodes therefore occupied an additional space whereas the diodes positioned according to the present invention use a space normally lost. This aspect of the present invention is in fact independent of the particular structure described above and can be applied to any device comprising on the surface of a wafer a deposit of silica coated with polycrystalline silicon, this phase of deposition of polycrystalline silicon being followed doping phases.
On va maintenant décrire plus en détail un procédé particulier d'obtention d'une structure du type de celle de la figure 2 dans laquelle les grilles sont en silicium polycristallin ; le transistor à canal N est un transistor DMOS tel que représenté en figures 2 et 4 ; le transistor à canal
P est un transistor à canal composite tel que représenté en figures 2 et 3 ; une bande de silicium. polycristallin permettant la formation de diodes en série est prévue ; et en outre chaque transistor élémentaire est entouré sur sa surface supérieure d'une bande/écran de silicium polycristallin (la prévision d'un tel écran est connu en soi mais sa réalisation à l'intérieur d'un processus sans prévision d'étapes supplémentaires fait partie de la présente invention).We will now describe in more detail a particular process for obtaining a structure of the type of that of FIG. 2 in which the grids are made of polycrystalline silicon; the N-channel transistor is a DMOS transistor as shown in Figures 2 and 4; the channel transistor
P is a composite channel transistor as shown in Figures 2 and 3; a silicon strip. polycrystalline allowing the formation of diodes in series is provided; and in addition each elementary transistor is surrounded on its upper surface by a polycrystalline silicon strip / screen (the provision of such a screen is known per se but its realization within a process without provision for additional steps is part of the present invention).
La figure 5 illustre une première étape de fabrication de la structure CMOS selon la présente invention. On notera que, dans cette figure et les suivantes, de même que dans les figures 2 à 4, de mêmes références désignent de mêmes régions, couches ou parties. On retrouve donc en figure 5 les caissons 23 cernés par des murs d'isolement 25 et comprenant une semelle enterrée 26. Sur l'ensemble de la plaquette est formée une couche de silice (SiO2) cette couche de silice est plus épaisse dans des régions 50 disposées au-dessus des affleurements des murs d'isolement et plus mince dans des régions 51 disposées sensiblement sur la partie centrale de chaque caisson. Ensuite, est déposée une couche de silicium polycristallin qui est gravée de la façon représentée.Avant de poursuivre la description, on notera que dans la représentation des figures 5 à 9, contrairement à ce qui a été représenté en figure 2, le transistor à canal
P 22 est situé à la gauche de la figure alors que le transistor 21 de type DMOS à canal N est situé à la droite de la figure.FIG. 5 illustrates a first step in manufacturing the CMOS structure according to the present invention. Note that, in this figure and the following, as in Figures 2 to 4, the same references designate the same regions, layers or parts. We thus find in Figure 5 the boxes 23 surrounded by isolation walls 25 and comprising a buried sole 26. On the whole of the wafer is formed a layer of silica (SiO2) this layer of silica is thicker in regions 50 arranged above the outcrops of the isolation walls and thinner in regions 51 arranged substantially on the central part of each box. Next, a layer of polycrystalline silicon is deposited which is etched in the manner shown. Before continuing the description, it will be noted that in the representation of FIGS. 5 to 9, contrary to what has been represented in FIG. 2, the channel transistor
P 22 is located on the left of the figure while the N-channel DMOS transistor 21 is located on the right of the figure.
Les parties maintenues de la couche de silicium polycristallin comprennent des zones centrales 52 et 53, et des zones en anneaux 54 et 55 surmontant sensiblement la périphérie de chaque caisson et dont une portion au moins est à cheval sur la partie en retrécissement de la couche d'oxyde à la frontière entre les couches 50 et 51. Ces parties à cheval sont représentées sur la vue en coupe de la figure 5 à la partie gauche de chaque caisson. En outre, on maintient une bande de silicium polycristallin 56 surmontant sensiblement l'affleurement des murs d'isolement 25. The maintained parts of the polycrystalline silicon layer include central zones 52 and 53, and ring zones 54 and 55 substantially surmounting the periphery of each box and at least a portion of which straddles the shrinking part of the layer d 'oxide at the border between layers 50 and 51. These parts on horseback are shown in the sectional view of Figure 5 on the left of each box. In addition, a polycrystalline silicon strip 56 is maintained substantially overcoming the outcrop of the isolation walls 25.
Une seule région 56 est représentée sur la figure, mais d'autres régions pourraient être prévues au-dessus des autres frontières des murs d'isolement.A single region 56 is shown in the figure, but other regions could be provided above the other boundaries of the isolation walls.
A titre d'exemple numérique relatif à la figure 5, on pourra noter que les couches épitaxiées 23 peuvent avoir une profondeur de l'ordre de 25 microns et une résistivité de l'ordre de 7 ohms/cm ce qui permet de tenir des tensions de l'ordre de 200 volts. L'épaisseur de la couche de silice 51 peut être de l'ordre de 0,3 micron alors que l'épaisseur de la couche de silice 50 est de l'ordre de 1 micron. De préférence, la couche de silicium polycristallin gravée a été initialement dopée de type P au cours de son dépôt. As a numerical example relating to FIG. 5, it will be noted that the epitaxial layers 23 can have a depth of the order of 25 microns and a resistivity of the order of 7 ohms / cm, which makes it possible to withstand voltages. on the order of 200 volts. The thickness of the silica layer 51 can be of the order of 0.3 microns while the thickness of the silica layer 50 is of the order of 1 micron. Preferably, the etched polycrystalline silicon layer was initially P-type doped during its deposition.
La figure 6 représente une étape ultérieure du procédé selon la présente invention. Une couche de résine 60 est formée sur la plaquette et est ouverte aux endroits où l'on souhaite effectuer des diffusions ou implantations de type P. FIG. 6 represents a subsequent step in the method according to the present invention. A resin layer 60 is formed on the wafer and is open at the places where it is desired to make diffusions or P-type implantations.
On notera tout particulièrement que, selon une caractéristique importante de la présente invention, le plot de résine destiné à délimiter la région de canal repose partiellement d'un côté pour chacun des transistors élémentaires sur la zone centrale des zones de silicium polycristallin 52 et 53 destinées à servir ultérieurement de grille. Ainsi, il n'est pas nécessaire d'aligner avec précision ce plot de résine du côté de cette limite, et il se produit un autoalignement par rapport à la grille de silicium polycristallin. On évite ainsi les imprécisions inhérentes à des masquages successifs (premier masquage d'ouvertures dans le silicium polycristallin et deuxième masquage d'ouverture de la résine).Ce type de procédé est couramment désigné par l'appellation générale processus ddautoaligne- ment ou d'autocentrage et permet un gain dans les dimensions finales en évitant les erreurs de positionnement. On obtient ainsi les zones 41, 42 et 33 déjà illustrées en figures 3 et 4. It will be noted in particular that, according to an important characteristic of the present invention, the resin pad intended to delimit the channel region partially rests on one side for each of the elementary transistors on the central zone of the polycrystalline silicon zones 52 and 53 intended to serve later as a grid. Thus, it is not necessary to precisely align this resin pad on the side of this limit, and self-alignment occurs with respect to the polycrystalline silicon grid. This avoids the inaccuracies inherent in successive masking (first masking of openings in polycrystalline silicon and second masking of opening of the resin). This type of process is commonly designated by the general name of self-alignment process or self-centering and allows a gain in the final dimensions by avoiding positioning errors. The zones 41, 42 and 33 already illustrated in FIGS. 3 and 4 are thus obtained.
Plus particulièrement, ces zones peuvent être formées par implantation de bore, cette implantation étant masquée par la résine et par une limite des zones de polycristal 52 et 53.More particularly, these zones can be formed by implantation of boron, this implantation being masked by the resin and by a limit of the polycrystal zones 52 and 53.
Des doses de bore de l'ordre de 1014 at/cm2 et des énergies de 150 keV permettent d'obtenir des tensions de seuil de 2 à 3 volts pour l'élément à canal N. La diffusion du bore implanté est réalisée après enlèvement de la couche de résine 60 en atmosphère oxydante de façon à obtenir une couche de silice thermique 70 illustrée en figure 7.Doses of boron of the order of 1014 at / cm2 and energies of 150 keV allow threshold voltages of 2 to 3 volts to be obtained for the N-channel element. The implanted boron is diffused after removal of the resin layer 60 in an oxidizing atmosphere so as to obtain a thermal silica layer 70 illustrated in FIG. 7.
Après cela, la surface de la plaquette est à nouveau recouverte d'une couche de résine 71 comme cela est représenté en figure 7. Cette couche de silice est ouverte en des emplacements ou fenêtres 72, 73, 74 et 75. Une diffusion N+ (qui pourrait être remplacée par une implantation) est ensuite effectuée. After that, the surface of the wafer is again covered with a layer of resin 71 as shown in FIG. 7. This layer of silica is open in locations or windows 72, 73, 74 and 75. An N + diffusion ( which could be replaced by an implantation) is then carried out.
On obtient donc dans la fenêtre 72 une zone de reprise de contact sur le caisson, dans la fenêtre 73 la diffusion de drain du transistor DMOS, dans la fenêtre 74 la diffusion de source du DMOS. Selon une caractéristique de la présente invention, on obtient dans la fenêtre ou plutôt dans l'ensemble de fenêtres 75, un changement du type de dopage de la bande de silicium polycristallin 56 déposée au-dessus des murs d'isolement. Comme cela se voit mieux dans la figure 9, en ouvrant de façon appropriée la couche de résine 71, on peut obtenir des types de conductivité alternés sur cette bande, qui, entre ses bornes extrêmes, se trouve alors correspondre à une connexion en série de diodes (dans la figure 7, la représentation du dopage est en fait à l'envers mais ceci est destiné à illustrer le phénomène et on notera que c'est la représentation de la figure 9 qui est correcte).On soulignera également qu'au cours du processus de la figure 7, la diffusion dans la fenêtre 74, est limitée par la région de silicium polycristallin 53 à l'une de ses frontières et l'on obtient bien ainsi un autoalignement des diffusions de source et de région intermédiaire de formation de canal.We therefore obtain in window 72 a contact recovery area on the well, in window 73 the drain diffusion of the DMOS transistor, in window 74 the source diffusion of the DMOS. According to a characteristic of the present invention, there is obtained in the window or rather in the set of windows 75, a change in the type of doping of the polycrystalline silicon strip 56 deposited above the isolation walls. As is best seen in FIG. 9, by appropriately opening the resin layer 71, it is possible to obtain alternating types of conductivity on this strip, which, between its extreme terminals, is then found to correspond to a series connection of diodes (in Figure 7, the representation of doping is actually upside down but this is intended to illustrate the phenomenon and note that it is the representation of Figure 9 which is correct). during the process of FIG. 7, the diffusion in the window 74, is limited by the polycrystalline silicon region 53 at one of its borders and one thus obtains thus a self-alignment of the diffusions of source and intermediate region of formation channel.
En figure 8, on a représenté une vue en coupe du dispositif sensiblement achevé. Une diffusion P- est effectuée pour obtenir le canal composite du transistor à canal P. Cette diffusion est désignée, comme en figure 3, par la référence 45. In Figure 8, there is shown a sectional view of the substantially completed device. A diffusion P- is carried out to obtain the composite channel of the P-channel transistor. This diffusion is designated, as in FIG. 3, by the reference 45.
Le fait d'avoir prévu, comme le montre la figure 7, au niveau des fenêtres 72 et 73 un autoalignement sur une partie des anneaux 54 et 55 respectivement, permet de réaliser simplement un contact entre les zones diffusées N+ et les anneaux d'écran métallique. Les métallisations portent les mêmes références que les couches qu'elles contactent avec addition d'un 0 : par exemple, la métallisation contactant la couche 41 est désignée par la référence 410. The fact of having provided, as shown in FIG. 7, at the level of the windows 72 and 73 for self-alignment on a part of the rings 54 and 55 respectively, makes it possible to simply make contact between the diffused zones N + and the screen rings metallic. The metallizations have the same references as the layers they contact with the addition of a 0: for example, the metallization contacting layer 41 is designated by the reference 410.
La figure 9 est une vue de dessus possible du dispositif illustré schématiquement en coupe en figure 8. Cette figure ne sera pas décrite en détail mais l'on y a reporté les mêmes références que dans les figures précédentes. Les diverses métallisations de la structure CMOS ont été réalisées de façon à permettre un fonctionnement en inverseur. On notera la liaison entre les métallisations de grille 520 et 530 et la métallisation de diodes 560 par une bande de silicium polycristallin 100. FIG. 9 is a possible top view of the device illustrated diagrammatically in section in FIG. 8. This figure will not be described in detail but the same references have been given there as in the previous figures. The various metallizations of the CMOS structure have been made so as to allow operation as an inverter. The connection between the gate metallizations 520 and 530 and the metallization of diodes 560 by a strip of polycrystalline silicon 100 will be noted.
Claims (6)
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| FR7921902A FR2464561A1 (en) | 1979-08-31 | 1979-08-31 | Complementary MOSFET structure handling large voltage - has each transistor enclosed by n-type epitaxial pocket reducing parasitic bipolar transistor gain |
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1979
- 1979-08-31 FR FR7921902A patent/FR2464561A1/en active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2464561B1 (en) | 1983-06-17 |
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