ES2664143T3 - Circuito de generación de al menos dos señales rectangulares con desfase regulable y utilización de dicho circuito - Google Patents

Circuito de generación de al menos dos señales rectangulares con desfase regulable y utilización de dicho circuito Download PDF

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Abstract

Circuito (40) de generación de al menos dos señales rectangulares (S1, S2) con desfase regulable caracterizado porque comprende: - un circuito divisor de frecuencia (46) que recibe a la entrada una primera señal de reloj (CLK) y que proporciona a la salida una segunda señal de reloj (CLK_2), - al menos dos comparadores (C1, C2), que reciben respectivamente en una entrada de comparación una primera tensión de umbral (Vs1) y al menos una segunda tensión de umbral (Vs2) y en una segunda entrada de comparación una señal triangular de rampa sincronizada con la señal de reloj (CLK), permitiendo el grupo de al menos dos tensiones de umbral (Vs1, Vs2) regular el valor del desfase entre las señales del grupo de al menos dos señales rectangulares con desfase regulable, - al menos dos biestables de tipo D (D1, D2) que reciben respectivamente en sus entradas de reloj, la señal de salida (Cmp1) del primer comparador y la señal de salida (Cmp2) del segundo comparador y en su entrada "D", la señal de salida (CLK_2) del circuito divisor de frecuencia (46), estando el grupo de al menos dos señales rectangulares (S1, S2) con desfase regulable disponible en las salidas "Q" del grupo de al menos dos biestables de tipo D (D1, D2).

Description

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DESCRIPCION
Circuito de generación de al menos dos señales rectangulares con desfase regulable y utilización de dicho circuito
La presente invención se refiere a la generación de señales. La presente invención se refiere más particularmente a un circuito de generación de al menos dos señales rectangulares con desfase regulable. Este circuito puede utilizarse, en concreto, en un convertidor de energía de tipo "phase shift".
La figura 1 representa un circuito de generación de señales rectangulares con desfase regulable conocido por la técnica anterior. El circuito comprende dos comparadores 11, 12 y dos biestables 13, 14 de tipo "D". Cada comparador 11, 12 recibe sobre una de sus entradas de comparación una señal triangular de rampa, proporcionada por un dispositivo de generación de señales 15 y sobre la otra entrada una tensión de referencia Vref-i, Vref2. La salida de cada comparador 11, 12 está conectada a un biestable 13, 14 montado como divisor de frecuencia por dos, activo en el frente ascendente.
El funcionamiento del circuito se va a explicar con referencia a la figura 2. El primer cronograma representa la apariencia de la señal de rampa. Se supone que en el tiempo tü todas las señales están en el estado bajo.
En el tiempo ti el valor de la señal de rampa Vrampa se vuelve superior al valor de la primera tensión de referencia Vref-i, la señal de salida Pwm1 del primer comparador 11 pasa del estado bajo al estado alto. Este frente ascendente va a hacer disparar el primer biestable "D" 13 y su señal de salida IP1 va a pasar al estado alto.
El mismo fenómeno va a producirse con el segundo comparador 12 y el segundo biestable 14 en el tiempo t2 cuando el valor de la señal de rampa Vrampa se va a volver superior al valor de la segunda tensión de referencia Vref2.
En el tiempo t3, el valor de la señal de rampa regresa a cero, la salida Pwm1, Pwm2 de los dos comparadores 13, 14 pasa del estado alto al estado bajo. Al estar los biestables 13, 14 activos en el frente ascendente, las señales IP1, IP2 a la salida de estos últimos permanecen sin cambios.
En el tiempo t4, el valor de la señal de rampa Vrampa se vuelve de nuevo superior al valor de la primera tensión de referencia Vref1. La salida del primer comparador 11 pasa del estado bajo al estado alto. Este frente ascendente va a hacer disparar el primer biestable "D" 13 y su señal de salida IP1 va a pasar del estado alto al estado bajo.
Asimismo, la señal de salida del segundo biestable 14 IP2 pasa del estado alto al estado bajo en el tiempo t5.
Se plantea un problema cuando aparece un parásito sobre la señal de salida de un comparador. Este caso de figura se ilustra en la figura 3 a través de un ejemplo en el que aparece un impulso parásito 30 sobre la señal de salida Pwm1_Pb del primer comparador.
En esta figura, el primer cronograma representa la señal de rampa. El segundo y el tercer cronograma representan respectivamente la apariencia de la señal a la salida del primer comparador Pwm1_Pb y la apariencia de la señal a la salida IP1_Pb del primer biestable D. El último cronograma sirve de comparación y representa la forma de la señal a la salida del biestable en el caso en que la señal a la salida de comparador no está parasitada.
Se observa que el frente ascendente del parásito hace disparar el biestable a la salida del comparador y perturba la señal de salida de manera permanente.
Igualmente, se plantea un problema en el arranque del circuito, en el momento de su puesta en tensión, ya que no se sabe si los biestables están en el estado alto o en el estado bajo.
Es posible forzar los biestables en el estado bajo en el arranque gracias a la entrada de puesta a cero (o reset según la terminología anglosajona) de dichos biestables. Sin embargo, estos sistemas de puesta a cero son aleatorios y los tiempos de subida de las funciones de puesta a cero no son fiables. Por el hecho de la falta de certeza de la puesta a cero, la señal de rampa puede arrancar, por ejemplo, antes de que los biestables se inicialicen. De este modo, cuando los biestables estén listos para arrancar, se encontrará uno entre los dos frentes ascendentes y, por lo tanto, se habrá tenido en cuenta uno solo de los dos frentes ascendentes en el arranque. Entonces, las dos basculaciones estarán desviadas en 180 °.
Puede plantearse otro problema si los dos controles de puesta a cero no se hacen exactamente en el mismo instante.
Se conoce en la técnica anterior, en concreto, por la patente americana US 5 652 533 un circuito destinado a generar unas señales de muestreo a unos intervalos de tiempo cercanos.
La solicitud de patente de los Estados Unidos US 2010/123 497 muestra una línea de retardo de fase.
Se conocen, igualmente, en la técnica anterior, por ejemplo, por la patente de los Estados Unidos US 5 367 204 un circuito de generación de reloj de borde múltiples a partir de una entrada de reloj única.
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Una finalidad de la invención es, en concreto, corregir uno o varios de los inconvenientes de la técnica anterior proponiendo una solución que permite librarse de los problemas de inicialización de los biestables y de los parásitos.
A tal efecto, la invención tiene como objeto un circuito de generación de al menos dos señales rectangulares con desfase regulable que comprende:
- un circuito divisor de frecuencia que recibe a la entrada una primera señal de reloj y que proporciona a la salida una segunda señal de reloj,
- al menos dos comparadores, que reciben respectivamente sobre una entrada de comparación una primera tensión de umbral y al menos una segunda tensión de umbral y sobre una segunda entrada de comparación una señal triangular de rampa sincronizada con la señal de reloj, permitiendo el grupo de al menos dos tensiones de umbral regular el valor del desfase entre las señales del grupo de al menos dos señales rectangulares con desfase regulable,
- al menos dos biestables de tipo D que reciben respectivamente sobre sus entradas de reloj, la señal de salida del primer comparador y la señal de salida del segundo comparador y sobre su entrada "D", la señal de salida del circuito divisor de frecuencia,
estando el grupo de al menos dos señales rectangulares con desfase regulable disponible sobre las salidas "Q" del grupo de al menos dos biestables de tipo D.
Según un modo de realización, el circuito divisor de frecuencia es un divisor de frecuencia por dos.
Según un modo de realización, el circuito divisor de frecuencia comprende un biestable de tipo "D" cuya entrada D está conectada a la salida complementaria "Q*".
Según un modo de realización, el circuito comprende, además, un circuito de reloj configurado para generar una señal triangular de rampa, recibiendo dicho circuito de reloj a la entrada la señal de reloj y estando la salida de dicho circuito de reloj conectada a una de las dos entradas de comparación de cada comparador.
La invención tiene como objeto, igualmente, un convertidor de potencia con desvío de fase que comprende un circuito de generación de dos señales rectangulares con desfase regulable como se ha descrito anteriormente, estando dichas señales rectangulares configuradas para controlar unos conmutadores de los puentes primario y secundario de dicho convertidor de potencia.
Otras particularidades y ventajas de la presente invención se mostrarán más claramente con la lectura de la descripción de a continuación, dada a título ilustrativo y no limitativo y hecha con referencia a los dibujos adjuntos, en los que:
- la figura 1, anteriormente descrita, representa un circuito de generación de al menos dos señales rectangulares con desfase regulable conocido por la técnica anterior;
- la figura 2, anteriormente descrita, representa la apariencia de las señales en diferentes puntos del circuito de la figura 1;
- la figura 3, anteriormente descrita, representa la apariencia de las señales en diferentes puntos del circuito de la figura 1 en un caso de figura particular;
- la figura 4 representa un ejemplo de modo de realización de un circuito de generación de al menos dos señales rectangulares con desfase regulable según la invención;
- la figura 5 representa unos ejemplos de apariencia de las señales en diferentes puntos del circuito de la figura 4;
- la figura 6 representa unos ejemplos de apariencia de las señales en diferentes puntos del circuito de la figura 4 cuando aparecen unos parásitos.
- La figura 7 representa un ejemplo de modo de realización de un convertidor de energía con desvío de fase en el que las señales de control de los conmutadores de los convertidores DC/AC y AC-DC están desfasados con la ayuda de un circuito de generación de al menos dos señales rectangulares con desfase regulable según un modo de realización de la invención.
La figura 4 representa un ejemplo de modo de realización de un circuito 40 de generación de al menos dos señales rectangulares con desfase regulable según la invención. Con el fin de simplificar las explicaciones y de no sobrecargar las figuras, se ha representado un caso particular en donde el número de señales generado es igual a dos.
En este modo de realización el circuito comprende un circuito divisor de frecuencias 46, dos comparadores C1, C2 y dos biestables de tipo "D" D1, D2.
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Según un modo de realización, el circuito divisor de frecuencia 46 puede ser un circuito divisor de frecuencia por dos.
Según un modo de realización, el circuito divisor 46 puede estar realizado con la ayuda de un biestable de tipo "D" cuya entrada D está conectada a la salida complementaria "Q*"
En el modo de realización ilustrado en la figura 4, el circuito divisor de frecuencia 46 recibe a la entrada una primera señal de reloj CLK y proporciona a la salida una segunda señal de reloj CLK_2.
El primer comparador C1 recibe sobre una de sus entradas de comparación una primera señal Vs1 y sobre la segunda entrada una señal triangular de rampa Vrampa.
El segundo comparador C2 recibe sobre una de sus entradas de comparación una segunda señal Vs2 y sobre la segunda entrada la misma señal triangular Vrampa que anteriormente.
Las dos señales Vs1 y Vs2 son unas tensiones analógicas que permiten definir el desfase entre las dos señales rectangulares con desfase regulable.
La señal triangular de rampa está sincronizada con la primera señal de reloj CLK del circuito divisor de frecuencia 46. La señal primera de reloj CLK puede servir para generar la señal de rampa.
Según un modo realización, el circuito 40 de generación de al menos dos señales rectangulares S1, S2 con desfase regulable puede comprender un circuito de reloj 45 configurado para generar una señal triangular de rampa Vrampa. El circuito de reloj 45 puede recibir a la entrada la primera señal de reloj CLK y proporcionar a la salida la señal triangular Vrampa para los comparadores C1 y C2. Para hacer esto, la salida del circuito de reloj 45 puede conectarse a una de las dos entradas de comparación de cada comparador C1, C2.
La señal triangular Vrampa permite definir el intervalo de variación del desfase posible entre las dos señales de salida. Según la relación cíclica de la señal de rampa este intervalo puede difundirse hasta 180 °.
El circuito según un modo de realización de la invención puede comprender, igualmente, dos biestables de tipo "D". Estos biestables pueden estar activos sobre frente ascendente o descendente.
El primer biestable D1 recibe, sobre su entrada de reloj, la señal de salida Cmp1 del primer comparador C1 y el segundo biestable D2 la señal de salida Cmp2 del segundo comparador C2. La señal de salida CLK_2 del circuito divisor de frecuencia 46 se envía sobre la entrada "D" de cada uno de los biestables D1 y D2.
En este momento, se va a explicar el funcionamiento del circuito con la ayuda de los ejemplos de cronogramas de la figura 5.
El primer cronograma corresponde a la señal de rampa Vrampa. Los dos cronogramas siguientes representan respectivamente las señales a la salida de los comparadores primero y segundo C1, C2. Los cronogramas cuarto y quinto ilustran respectivamente la primera señal de reloj CLK a la entrada del circuito divisor de frecuencia 46 y la señal de salida CLK_2 de dicho divisor. La señal primera de reloj CLK es sincrónica con la señal de rampa y la señal de salida CLK_2 presenta una frecuencia dividida por dos con respecto a la señal de entrada CLK del circuito divisor de frecuencia 46. Los dos últimos cronogramas representan las señales a la salida de los dos biestables D1, D2.
En el tiempo t-i, el valor de la señal de rampa se vuelve superior al valor de la primera tensión de umbral Vs-i, la señal de salida del primer comparador C1 pasa del estado bajo al estado alto. El primer biestable D1 detecta el frente ascendente y recopia a la salida el valor de la segunda señal de reloj CLK_2, esto es, un estado alto, por lo tanto, la señal a la salida del biestable D1 pasa del estado bajo al estado alto.
En el tiempo t2, el valor de la señal de rampa se vuelve superior al valor de la segunda tensión de umbral Vs2. Por lo tanto, la señal de salida del segundo comparador C2 pasa del estado bajo al estado alto. El segundo biestable D2 se dispara y su señal de salida toma el mismo valor que la segunda señal de reloj CLK_2, esto es, un estado alto.
En el tiempo t3, el valor de la señal de rampa regresa a cero, las señales de salida de los dos comparadores C1, C2 pasan del estado alto al estado bajo.
En el tiempo t4, el valor de la señal de rampa se vuelve de nuevo superior al valor de la primera tensión de umbral Vs1, la señal de salida del primer comparador C1 pasa al estado alto y dispara el primer biestable D1 que recopia a la salida el valor de la segunda señal de reloj CLK_2. Su señal de salida pasa del estado alto al estado bajo.
Asimismo, en el tiempo t5, al volverse el valor de la señal de rampa superior al valor de la segunda tensión de umbral Vs2 dispara un frente ascendente a la salida del segundo comparador C2. Este frente ascendente hace disparar el segundo biestable D2 y su señal de salida pasa del estado alto al estado bajo.
De este modo, se obtienen, a la salida del circuito 40, dos señales de reloj rectangulares desfasadas en el tiempo. El desfase entre las dos señales puede regularse modificando el valor de las dos tensiones de umbral Vs1 y Vs2. Como
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se ha visto anteriormente, el intervalo de variación del desfase depende de la relación cíclica de la señal de rampa.
Por supuesto, este circuito 40 puede generalizarse para un número de señales rectangulares superior a dos. Para un número n de señales rectangulares desfasadas en el tiempo, con n que representa un número entero superior a uno, el circuito comprenderá n comparadores y n biestables de tipo "D" y recibirá a la entrada n tensiones de umbral.
La figura 6 ilustra, por unos ejemplos de cronogramas, el caso en donde unos parásitos 30 aparecerían sobre la señal de salida Cmp1_Pb del primer comparador C1 del circuito 40 de la figura 4. En esta figura, se han representado respectivamente, una señal de rampa, la salida a la salida del primer comparador C1, una señal de salida CLK_2 del circuito divisor de frecuencia 46, una señal de salida del segundo biestable D2 y una señal de salida del segundo biestable D2 en el caso sin parásito.
Se supone que aparece una señal parásito 30 en el tiempo ti sobre la señal de salida del primer comparador C1. El frente ascendente de este parásito 30 hace disparar el biestable D1 que recopia el valor de la segunda señal de reloj CLK_2, esto es, un estando alto. La señal de salida Si_Pb del biestable D1 cambia, por lo tanto, de estado en el tiempo ti en lugar del tiempo t2.
En el tiempo t2 la señal de salida del comparador C1 presenta de nuevo un frente ascendente. Al detectar este frente ascendente, el biestable Di recopia la señal CLK_2 y permanece en el estado alto. Contrariamente al caso del circuito presentado en la figura 1, la señal de salida Si_Pb no cambia de estado en cada frente ascendente presente sobre la señal de salida del comparador. Asimismo, se puede observar que la señal de salida Si_Pb no está perturbada de forma definitiva, sino solamente de forma temporal. El frente ascendente según la señal parásito 30 permite restablecer la señal de salida de biestable Si a su nivel normal, es decir, en el estado lógico que habría tenido si no hubiera habido parásitos 30 sobre la señal a la salida del comparador Ci.
Se puede observar, igualmente, que según el instante en donde sobreviene la señal parásito 30, esta última puede no perturbar la señal a la salida de biestable. Por ejemplo, la señal parásito en el instante t4 no tiene ningún efecto sobre la señal de salida Si.
Según un ejemplo de ninguna manera limitativo, este circuito puede encontrar una aplicación en un convertidor de energía con desvío de fase o "phase shift" según la terminología anglosajona. A título ilustrativo, la figura 7 representa un ejemplo de realización de un convertidor de energía con desvío de fase en el que se crea un desfase entre los brazos de puentes primarios y secundarios con la ayuda de un circuito 40 de generación de al menos dos señales rectangulares con desfase regulable según un modo de realización invención. En este circuito, las señales de salida Si, S2 del circuito 40 de generación de señales rectangulares con desfase regulable están configuradas para controlar los diferentes conmutadores de los puentes primario y secundario del convertidor de potencia.
De forma ventajosa, el circuito de generación de señales según la invención permite librarse de los problemas de sincronización de los biestables, así como de los problemas relacionados con la puesta a cero de los biestables.
Este circuito permite, igualmente, minimizar las consecuencias de uno o varios impulsos parásitos.

Claims (5)

  1. 5
    10
    15
    20
    25
    REIVINDICACIONES
    1. Circuito (40) de generación de al menos dos señales rectangulares (Si, S2) con desfase regulable caracterizado porque comprende:
    - un circuito divisor de frecuencia (46) que recibe a la entrada una primera señal de reloj (CLK) y que proporciona a la salida una segunda señal de reloj (CLK_2),
    - al menos dos comparadores (C1, C2), que reciben respectivamente en una entrada de comparación una primera tensión de umbral (Vsi) y al menos una segunda tensión de umbral (Vs2) y en una segunda entrada de comparación una señal triangular de rampa sincronizada con la señal de reloj (CLK), permitiendo el grupo de al menos dos tensiones de umbral (Vsi, Vs2) regular el valor del desfase entre las señales del grupo de al menos dos señales rectangulares con desfase regulable,
    - al menos dos biestables de tipo D (Di, D2) que reciben respectivamente en sus entradas de reloj, la señal de salida (Cmpi) del primer comparador y la señal de salida (Cmp2) del segundo comparador y en su entrada "D", la señal de salida (CLK_2) del circuito divisor de frecuencia (46),
    estando el grupo de al menos dos señales rectangulares (Si, S2) con desfase regulable disponible en las salidas "Q" del grupo de al menos dos biestables de tipo D (Di, D2).
  2. 2. Circuito (40) según la reivindicación anterior según el cual el circuito divisor de frecuencia (46) es un divisor de frecuencia por dos.
  3. 3. Circuito (40) según una de las reivindicaciones anteriores según el cual el circuito divisor de frecuencia (30) comprende un biestable de tipo "D" cuya entrada D está conectada a la salida complementaria "Q*".
  4. 4. Circuito (40) según una de las reivindicaciones anteriores que comprende, además, un circuito de reloj (45) configurado para generar una señal triangular de rampa, recibiendo dicho circuito de reloj (45) a la entrada la señal de reloj (CLK) y estando la salida de dicho circuito de reloj conectada a una de las dos entradas de comparación de cada comparador (Ci, C2).
  5. 5. Convertidor de potencia con desvío de fase caracterizado porque comprende un circuito (40) de generación de dos señales rectangulares con desfase regulable según una de las reivindicaciones anteriores, estando dichas señales rectangulares configuradas para controlar unos conmutadores de los puentes primario y secundario de dicho convertidor de potencia.
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