ES2289608T3 - Dispositivo y procedimiento para la transmision de datos en serie utilizando un espectro ensanchado para elevar la compatibilidad electromagnetica. - Google Patents
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Abstract
Dispositivo para la transmisión de datos en serie empleando un espectro ensanchado para elevar la compatibilidad electromagnética, en el que el dispositivo presenta: un emisor (1) para el sometimiento de una señal de reloj (Tnom1) que presenta una frecuencia predeterminada y una fase predeterminada a una modulación de espectro ensanchado y para la emisión de una señal de datos en serie; y un receptor (4) para la recepción de la señal de datos en serie enviada por el emisor (1) empleando una recuperación de reloj y datos y para la emisión de al menos una señal de reloj recuperada y de datos recuperados, realizando el emisor (1) la modulación de espectro ensanchado por barrido de la señal de reloj (Tnom1) dentro de un rango de frecuencias predeterminado y realizándose la emisión de la señal de datos en serie sincrónica respecto a la señal de reloj (Tnom1) barrida, caracterizado porque la recuperación de reloj y datos es realizada de tal modo por el receptor (4) que el receptor (4) explora laseñal de datos en serie enviada por el emisor (1) con varias segundas señales de reloj (Tnom21 a Tnom2n), de manera que se consiguen varias señales de datos con sobremuestreo ciego, siendo emitida la más adecuada de las señales de datos en serie obtenidas con el sobremuestreo ciego en virtud de un algoritmo predeterminado sincrónica respecto a una predeterminada de las segundas señales de reloj (Tnom21 a Tnom2n), presentando las segundas señales de reloj (Tnom21 a Tnom2n) la misma frecuencia predeterminada que la primera señal de reloj (Tnom1) y fases diferentes entre sí.
Description
Dispositivo y procedimiento para la transmisión
de datos en serie utilizando un espectro ensanchado para elevar la
compatibilidad electromagnética.
La presente invención se refiere a un
dispositivo y a un procedimiento para la transmisión de datos en
serie empleando un espectro ensanchado para elevar la
compatibilidad electromagnética según el preámbulo de las
reivindicaciones 1 y 12.
En el estado de la técnica es conocido que en
las aplicaciones para la transmisión de datos en un automóvil es
necesario que esta transmisión presente una latencia pequeña y que
la transmisión se realice con datos no comprimidos.
Para realizar una transmisión de datos de este
tipo ha sido propuesto por la solicitante de la presente invención
una tecnología que prevé un camino de datos digitales en serie
fiable. El circuito integrado esencial, que es empleado en esta
tecnología, es denominado Gigastar® y contiene esencialmente un
emisor y un receptor. Los detalles de esta tecnología se dan a
conocer en las solicitudes PCT: PCT/EP03/10522, PCT/EP03/10523 y
PCT/EP03/10524. Debido a la naturaleza puramente en serie, el camino
de datos empleado puede ser adaptado a otras capacidades.
Los datos de elementos de imagen no comprimidos
son transmitidos a través de una conexión de alta velocidad en
serie, que emplea un cableado de par trenzado apantallado (STP
"Shielded-Twisted-Pair")
Además están previstos un canal de ida para la
transmisión de datos de elementos de imagen y datos de control y un
canal de vuelta para la transmisión de datos de control. Se forma
una conexión asimétrica bidireccional por medio de un par o dos
pares de un cable STP. La conexión soporta un alejamiento de hasta
35 m.
La Fig. 11 muestra la estructura esencial de un
dispositivo de transmisión en el estado de la técnica.
Como se muestra en esta figura, el dispositivo
de transmisión presenta un emisor 20 y un receptor 23. El emisor 20
presenta además un primer bucle de regulación de fase o PLL 21 y un
serializador 22 y el receptor 23 presenta además un segundo bucle
de regulación de fase 24 y un deserializador 25.
El primer bucle de regulación de fase 21 genera,
a partir de una primera señal de reloj básica T_{ref1}, una
primera señal de reloj T_{nom1} que presenta un múltiplo de la
frecuencia de la primera señal de reloj básica T_{ref1} y la
misma fase que la primera señal de frecuencia de reloj básica
T_{ref1}. Esta primera señal de reloj T_{nom1} es enviada al
serializador 22. El serializador 22 recibe en una entrada de él
datos codificados en un bus paralelo y los transforma en una señal
de datos en serie, que es enviada al receptor 23 sincrónica
respecto a la primera señal de reloj T_{nom1}.
El deserializador 25 del receptor 23 recibe la
señal de datos en serie enviada por el emisor 20. El segundo bucle
de regulación de fase 24 genera a partir de una segunda señal de
reloj básica T_{ref2} una segunda señal de reloj T_{nom2} que
presenta un múltiplo de la frecuencia de la segunda señal de reloj
básica T_{ref2} y la misma fase que la segunda señal de reloj
básica T_{ref2}. Esta segunda señal de reloj T_{nom2} es
enviada al deserializador 25. El deserializador 25 recibe en una
entrada suya la señal de datos en serie y transforma ésta en datos
codificados en un bus paralelo que son emitidos por el receptor
23.
La Fig. 12 muestra un primer y un segundo bucles
de regulación de fase 22 ó 24 empleados en el emisor 20 y receptor
23 del dispositivo de transmisión en el estado de la técnica.
Como se muestra en esta figura, el primer o
segundo bucle de regulación de fase 22 ó 24 presenta un comparador
de fase 26, un oscilador controlado por tensión ó VCO 27 y un
divisor 1/N 28.
En una entrada del comparador de fase 26 es
recibida una primera señal de reloj T_{ref1} para el emisor 20 o
una segunda señal de reloj básica T_{ref2} para el receptor 23. La
señal de salida del comparador de fase 26 es enviada al oscilador
controlado por tensión 27. La señal de salida del oscilador
controlado por tensión 27 es emitida después desde el primer o
segundo bucle de regulación de fase 22 ó 24 y al mismo tiempo
retroacoplada por medio del divisor 1/N, que está conectado entre la
salida y otra entrada del primer o segundo bucle de regulación de
fase 22 ó 24. De esta forma se alcanzan en la salida del primer o
segundo bucle de regulación de fase 22 ó 24 una primera o segunda
señal de reloj T_{nom1} ó T_{nom2}, que presentan la misma fase
que la primera o segunda señal de reloj básica T_{ref1} ó
T_{ref2} y una frecuencia que es 1/N de la frecuencia de la
primera o segunda señal de reloj T_{nom1} ó T_{nom2}.
La primera señal de reloj T_{nom1} es usada
después para enviar la señal de datos en serie que es generada por
el serializador 22 a partir de los datos codificados en un bus
paralelo, sincrónica respecto a la primera señal de reloj
T_{ref1}, al deserializador 25 del receptor 23, donde es explorada
sincrónica respecto a la segunda señal de reloj T_{ref2} y es
transformada de nuevo en datos codificados en un bus paralelo. Estos
datos codificados en un bus paralelo son emitidos después para otro
procesamiento por el receptor 23.
No obstante, esta tecnología presenta dos
inconvenientes esenciales. El primer inconveniente consiste en que
para la transmisión de datos en serie es necesario que en el emisor
20 y en el receptor 23 sean empleadas las primera y segunda señales
de reloj básicas T_{ref1} ó T_{ref2} que presenten la misma
frecuencia y fase, es decir son sincrónicas entre sí. Esto requiere
que en el recorrido de transmisión sea enviada o bien una
información de reloj al receptor 23 para sincronizar el reloj del
lado del receptor 23 con el reloj del lado del emisor 20, o que
deba ser derivada una información de reloj correspondiente de alguna
manera a partir de los datos en serie enviados al receptor. Por
tanto, hasta ahora se ha considerado necesario mantener el reloj en
la transmisión en serie tan estable como sea posible sin
inestabilidad a corto plazo.
El segundo inconveniente consiste en que esta
tecnología emplea frecuencias hasta un rango de 1 GHz. Puesto que
debe ser tendido un cable teniendo en cuenta los emplazamientos
respectivos del emisor 20 y del receptor 23 en el automóvil, es
difícil apantallar electromagnéticamente por completo este cable del
entorno en el automóvil. Con ello puede provocarse que las ondas
electromagnéticas que son emitidas por otros componentes eléctricos
o electrónicos en el automóvil sean acopladas como perturbaciones
electromagnéticas en el cable, lo que reduce la compatibilidad
electromagnética o EMV.
Un dispositivo y un procedimiento para la
transmisión de datos en serie utilizando un espectro ensanchado
para elevar la compatibilidad electromagnética según el preámbulo de
la reivindicación 1 o el preámbulo de la reivindicación 12 son
conocidos por el documento US-A-5
894 517 o el EP-A-0 823 801.
Un dispositivo y un procedimiento para la
transmisión de datos en paralelo empleando un espectro ensanchado
para elevar la compatibilidad electromagnética, que por lo demás
presentan todas las otras características del preámbulo de la
reivindicación 1 o del preámbulo de la reivindicación 12, son
conocidos por el documento WO 99/38281.
Por consiguiente, el objeto de la presente
invención es eliminar los inconvenientes mencionados anteriormente
y conseguir un dispositivo y un procedimiento para la transmisión en
serie que puedan mejorar la compatibilidad electromagnética en lo
que respeta al entorno externo.
Este objeto se lleva a cabo en cuanto al
dispositivo con las medidas indicadas en la reivindicación 1 y en
cuanto al procedimiento con las medidas indicadas en la
reivindicación 12.
Otras realizaciones ventajosas de la presente
invención son el contenido de las reivindicaciones dependientes.
Según el contenido de las reivindicaciones 1 y
12 se consigue la ventaja de que por empleo de la modulación de
espectro ensanchado para generar la primera señal de reloj barrida y
la consiguiente emisión de la señal de datos en serie sincrónica
respecto a esta señal de datos en serie barrida, puede ser reducida
fuertemente una cresta en el espectro de frecuencias de la señal de
datos en serie barrida, de manera que puede ser reducida una
perturbación electromagnética debido a una gran cresta en el
espectro de frecuencias y, por tanto, pueda ser asegurada la
compatibilidad electromagnética de otros componentes eléctricos y
electrónicos en un automóvil.
Además, según el contenido de las
reivindicaciones 1 y 12 se consigue la ventaja de que por la
recuperación de reloj y datos de la señal de datos en serie enviada
por la parte del receptor no tiene que ser arrastrada ninguna
información respecto a la señal de reloj por el lado del emisor
hacia el lado del receptor para explorar, y por tanto poder
detectar, la señal de datos convenientemente.
La presente invención se explicará en detalle a
continuación en virtud de un ejemplo de realización con referencia
al dibujo adjunto.
Se muestra:
Fig. 1, la estructura esencial de un dispositivo
de transmisión según un ejemplo de realización de la presente
invención;
Fig. 2, un primer bucle de regulación de fase
empleado en un emisor del dispositivo de transmisión según el
ejemplo de realización de la presente invención;
Fig. 3, un segundo bucle de regulación de fase
empleado en un receptor del dispositivo de transmisión según el
ejemplo de realización de la presente invención;
Fig. 4, una representación esquemática del rango
de frecuencias empleado por el dispositivo de transmisión según el
ejemplo de realización de la presente invención;
Fig. 5, una representación esquemática de una
señal de datos a ser enviada por el emisor del dispositivo de
transmisión según el ejemplo de realización de la presente
invención;
Fig. 6, una representación esquemática de un
rango de frecuencias de la señal de datos a ser enviada por el
emisor del dispositivo de transmisión según el ejemplo de
realización de la presente invención en la Fig. 5 sin emplear un
espectro ensanchado;
Fig. 7, una representación esquemática de un
rango de frecuencias de la señal de datos que va a ser enviada por
el emisor del dispositivo de transmisión según el ejemplo de
realización de la presente invención en la Fig. 5 empleando un
espectro ensanchado;
Fig. 8, una representación esquemática de una
señal de datos a ser enviada por el emisor del dispositivo de
transmisión según el ejemplo de realización de la presente invención
empleando un procedimiento de codificación;
Fig. 9, una representación esquemática de un
rango de frecuencias de la señal de datos a ser enviada por el
emisor del dispositivo de transmisión según el ejemplo de
realización de la presente invención en la Fig. 8 sin empleo de un
espectro ensanchado;
Fig. 10, una representación esquemática de un
rango de frecuencias de la señal de datos que se va a enviar desde
el emisor del dispositivo de transmisión según el ejemplo de
realización de la presente invención en la Fig. 8 sin empleo de un
espectro ensanchado;
Fig. 11, la estructura esencial de un
dispositivo de transmisión en el estado de la técnica; y
Fig. 12, un bucle de regulación de fase empleado
en un emisor y receptor del dispositivo de transmisión en el estado
de la técnica.
La Fig. 1 muestra la estructura esencial de un
dispositivo de transmisión según un ejemplo de realización de la
presente invención.
En la Fig. 1 el símbolo de referencia 1 designa
un emisor. El emisor 1 presenta un primer bucle de regulación de
fase 2 y un serializador 3. El símbolo de referencia 4 designa un
receptor. El receptor 4 presenta un segundo bucle de regulación de
fase 5, una unidad de recuperación de reloj y datos de sobremuestreo
ciego ó CDR 8, un multiplexor o MUX 9 y un deserializador 10. La
CDR 8 de sobremuestreo ciego presenta además un primer registro de
desplazamiento 6, un enésimo registro de desplazamiento 7 y un
multiplexor o MUX 9. Aunque no se muestra en la Fig. 1, la CDR 8 de
sobremuestreo ciego presenta además segundo a
(n-1)-ésimo registros de desplazamiento.
A continuación se realiza la descripción de la
estructura del dispositivo de transmisión mostrado en la Fig.
1.
Como se muestra en la Fig. 1 el primer bucle de
regulación de fase 1 recibe una primera señal de reloj básica
T_{ref1} de una frecuencia predeterminada y una fase
predeterminada. Una salida del primer bucle de regulación de fase 1
está unida a una entrada de reloj del serializador 2. Una entrada
del serializador 2 recibe datos codificados en un bus paralelo. Una
salida del serializador 2 está unida a una entrada de la unidad de
recuperación de datos y reloj 8. Dicho con más precisión, una
entrada respectiva de uno respectivo del primer al enésimo registro
de desplazamiento 6, 7 está unida a la salida del serializador
3.
Además el segundo bucle de regulación de fase 5
recibe una segunda señal de reloj básica T_{ref2} de una
frecuencia predeterminada y una fase predeterminada. Cada una de las
n salidas del segundo bucle de regulación de fase 5 está unida a la
respectiva de las entradas de reloj del primer al enésimo registro
de desplazamiento 6, 7. Las salidas del primer al enésimo registro
de desplazamiento 6, 7 están unidas a las entradas respectivas del
multiplexor 9. Una salida del multiplexor 9 está unida a una entrada
del deserializador 10.
La Fig. 2 muestra un primer bucle de regulación
de fase 2 empleado en el emisor 1 del dispositivo de transmisión
según el ejemplo de realización de la presente invención.
En la Fig. 2 el símbolo de referencia 11 designa
un primer comparador de fase, el símbolo de referencia 12 designa
un primer oscilador controlado por tensión y el símbolo de
referencia 13 un primer divisor 1/n.
A continuación se realiza la descripción de una
estructura del primer bucle de regulación de fase 2 mostrado en la
Fig. 2.
Como se muestra en la Fig. 2, el primer
comparador de fase 11 recibe la primera señal de reloj básica
T_{ref1}. Una salida del primer comparador de fase 11 está unida
a una entrada del primer oscilador controlado por tensión 12. La
salida del primer oscilador controlado por tensión 12 está unida a
la salida del primer bucle de regulación de fase 2. Además, la
salida del primer oscilador controlado por tensión 12 está unida a
una entrada del primer divisor 1/n 13. Además, el primer divisor
1/n 13 recibe una señal barrida en una entrada de programación. Una
salida del primer divisor 1/n 13 está unida a otra entrada del
primer comparador de fase 11. De esta forma se realiza en el primer
bucle de regulación de fase 2 un camino de retroacoplamiento.
La Fig. 3 muestra un segundo bucle de regulación
de fase 5 empleado en el receptor 4 del dispositivo de transmisión
según el ejemplo de realización de la presente invención.
En la Fig. 3, el símbolo de referencia 14
designa un segundo comparador de fase, el símbolo de referencia 15
un segundo oscilador controlado por tensión para varias fases o VCO
multifase y el símbolo de referencia 13 designa un primer divisor
1/n.
A continuación se realiza la descripción de una
estructura del segundo bucle de regulación de fase 5 mostrado en la
Fig. 3.
Como se muestra en la Fig. 3, el segundo
comparador de fase 14 recibe la segunda señal de reloj básica
T_{ref2}. Una salida del segundo comparador de fase 14 está unida
a una entrada del segundo oscilador 15 controlado por tensión para
varias fases. Las salidas respectivas del segundo oscilador
controlado por tensión 15 para varias fases están unidas a las
salidas respectivas del segundo bucle de regulación de fase 5.
Además, una de las salidas del segundo oscilador controlado por
tensión 15 para varias fases está unida a una entrada del segundo
divisor 1/n 16. Una salida del segundo divisor 1/n 16 está unida a
la otra entrada del segundo comparador de fase 14. De esta forma en
el segundo bucle de regulación de fase 5 se realiza un camino de
retroacoplamiento.
A continuación se realiza la descripción del
modo de funcionamiento del ejemplo de realización de la presente
invención.
Como ha sido descrito anteriormente el primer
bucle de regulación de fase 2 recibe la primera señal de reloj
básica T_{ref1}, que es generada externamente. Dicho con más
precisión, el primer comparador de fase 11 recibe la primera señal
de reloj básica T_{ref1} en una de sus entradas y recibe en otra
de sus entradas una señal que es retroacoplada a través de un
primer divisor 1/n 13 desde la salida del primer bucle de regulación
de fase 2 a la entrada del primer bucle de regulación de fase 2.
Esta señal presenta una frecuencia que es igual a 1/n de la primera
señal de reloj básica T_{ref1}. Debido a este retroacoplamiento es
emitida en la salida del primer bucle de regulación de fase 2 una
primera señal de reloj T_{nom1} que presenta una frecuencia que
es derivada de la frecuencia de la primera señal de reloj básica
T_{ref1} y presenta una fase que es igual a la fase de la primera
señal de reloj básica T_{ref1}. Dicho con más precisión, la
frecuencia de la primera señal de reloj T_{nom1} es igual a n
veces la frecuencia de la primera señal de reloj básica T_{ref1}.
n es así un número real discrecional mayor de 0 que es fijado
convenientemente para una aplicación respectiva. Además, la entrada
de programación del primer divisor 1/n 13 recibe una señal de
barrido que es empleada para la programación de una relación de
divisor del primer divisor 1/n 13.
La Fig. 4 muestra una representación esquemática
del rango de frecuencias empleado por el dispositivo de transmisión
según el ejemplo de realización de la presente invención. Dicho con
más precisión, la Fig. 4 muestra la zona dentro de la cual es
barrida la primera señal de reloj T_{nom1}. La primera señal de
reloj presenta una frecuencia de f_{nom1} = 1 GHz y es modificada
con una pequeña elevación de frecuencia de f_{mod1} = \pm 1
MHz con simple variación de la velocidad rápida de la elevación de
la frecuencia de f_{Fm1} = 2,6 kHz. Este barrido es realizado por
la aplicación de una señal de barrido conveniente a la entrada de
programación del primer divisor 1/n 13. Aunque el barrido en este
ejemplo de realización de la presente invención es realizado lo más
rápido posible con una pequeña elevación de la frecuencia con los
valores indicados anteriormente, según la presente aplicación
pueden ser seleccionados valores convenientes para el barrido. Por
el barrido mencionado anteriormente la señal de datos en serie, que
es transmitida por el camino de transmisión entre el emisor 1 y el
receptor 4, es sometida a una modulación de espectro ensanchado como
se describe a continuación.
La Fig. 5 muestra una representación esquemática
de una señal de datos a ser enviada desde el emisor 1 del
dispositivo de transmisión según el ejemplo de realización de la
presente invención.
Aquí hay que aceptar que la señal de datos a ser
enviada consiste en una sucesión de "1" y "0" que cambia
permanentemente. La representación superior en la Fig. 5 representa
la señal de datos en serie en el camino de transmisión entre el
emisor 1 y el receptor 4 sin la influencia de la señal de barrido y
la representación inferior representa la primera señal de reloj
T_{nom1} de 1 GHz sin la influencia de la señal de barrido.
Puesto que los datos codificados en un bus paralelo, que son
introducidos en el serializador 3, son enviados sincrónicos
respecto a la frecuencia de la primera señal de reloj T_{nom1} de
1 GHz a la unidad de recuperación de datos y reloj 8, en este caso
sobre el camino de transmisión entre el emisor 1 y el receptor 4 es
transmitida una señal de datos en serie de una frecuencia de 500
MHz.
La Fig. 6 muestra una representación esquemática
de un rango de frecuencias de la señal de datos que se va a enviar
desde el emisor 1 del dispositivo de transmisión según el ejemplo de
realización de la presente invención en la Fig. 5 sin empleo de un
espectro ensanchado.
Esto significa que en la Fig. 6 el rango de
frecuencias de la señal de datos a ser enviada está representado
sin la influencia de la señal de barrido. Como se muestra en la Fig.
6, debido a la transmisión de la secuencia de "1" y "0"
que cambia permanentemente, en el recorrido de transmisión entre el
emisor 1 y el receptor 4 resulta un caso extremo, en el que existe
una gran cresta de la amplitud a 500 MHz y en el caso ideal no
existe otro componente de frecuencia.
Puesto que el recorrido de transmisión entre el
emisor 1 y el receptor 4 en un automóvil debe ser realizado en
general correspondiendo a las circunstancias por medio de un cable,
como por ejemplo un cable de par trenzado apantallado o STP, el
cable está sometido a una perturbación electromagnética de otros
componentes eléctricos y electrónicos en el vehículo, así como a
otras perturbaciones electromagnéticas de fuera del automóvil, ya
que no puede ser apantallado electromagnéticamente por completo.
Debido a la alta frecuencia de la señal de datos en serie sobre el
camino de transmisión de 500 MHz existiría muy fácilmente la
posibilidad de que una perturbación electromagnética acoplada en el
recorrido de transmisión afectara o perturbara la señal de datos en
serie. Para evitar esto se realiza el barrido mencionado
anteriormente para someter la señal de datos en serie a una
modulación de espectro ensanchado, como se explicara a
continuación.
La Fig. 7 muestra una representación esquemática
de un rango de frecuencias de la señal de datos a ser enviada por
el emisor 1 del dispositivo de transmisión según el ejemplo de
realización de la presente invención en la Fig. 5 sin empleo de un
espectro ensanchado.
Por el barrido que es realizado en el primer
divisor 1/n 13 es modificado el espectro de la señal de datos en
serie que se encuentra en el camino de transmisión entre el emisor 1
y el receptor 4, de tal modo que la cresta a 500 MHz en la Fig. 6
"se difumina", como se muestra en la Fig. 7. Hay que tener en
cuenta que las figuras 6 y 7 respecto a la amplitud U(V) no
son fieles a la escala. Más bien, por la modulación de espectro
ensanchado realizada por el barrido la cresta es reducida en
potencias de 10 y distribuida la potencia en un rango de
frecuencias mayor, como se muestra en la Fig. 7. Debido a esta
modulación de espectro ensanchado y la reducción que resulta de
ello de la cresta en el rango de frecuencias de la señal de datos en
serie, se eleva la compatibilidad electromagnética en cuanto al
recorrido de transmisión entre el emisor 1 y el receptor 4.
La Fig. 8 muestra una representación esquemática
de una señal de datos a ser enviada por el emisor 1 del dispositivo
de transmisión según el ejemplo de realización de la presente
invención empleando un procedimiento de codificación.
Adicionalmente a la modulación de espectro
ensanchado mencionado anteriormente, la señal de datos en serie
puede ser sometida a un procedimiento de codificación para reducir
aún más la amplitud en la cresta del rango de frecuencias. Los
procedimientos de codificación de este tipo son conocidos en el
estado de la técnica y no serán explicados aquí en detalle. No
obstante, hay que tener en cuenta que por codificación más fuerte
resulta más sobrecarga en la señal de datos en serie, con lo que es
necesario un ancho de banda mayor para la señal de datos en serie y
por consiguiente se provoca una elevación de la frecuencia.
La Fig. 9 muestra una representación esquemática
de un rango de frecuencias de la señal de datos a ser enviada por
el emisor 1 del dispositivo de transmisión según el ejemplo de
realización de la presente invención en la Fig. 8 sin emplear un
espectro ensanchado.
Con este codificado o scrambling la señal de
datos en serie mostrada en la Fig. 1 es transformada de tal modo
que por ejemplo a partir de la secuencia permanente de "1" y
"0" es generada otra secuencia que en el rango de frecuencias
no sólo presenta una única cresta a la frecuencia de 500 MHz, sino
un espectro de frecuencias que tiene varias crestas que están
dispuestas en porciones enteras positivas y negativas de la
frecuencia de la señal de datos en serie no codificada de 500 MHz,
como se muestra en la Fig. 9, siendo despreciable la modulación de
espectro ensanchado provocada por el barrido.
La Fig. 10 muestra una representación
esquemática de un rango de frecuencias de la señal de datos a ser
enviada por el emisor 1 del dispositivo de transmisión según el
ejemplo de realización de la presente invención en la Fig. 8
empleando un espectro ensanchado.
Sin embargo, si se tiene en cuenta la modulación
del espectro ensanchado realizada por el barrido, el espectro de
frecuencias mostrado en la Fig. 9 que presenta varias crestas puede
ser "difuminado" a semejanza del espectro de frecuencias que
se muestra en la Fig. 7, para conseguir ventajas similares como han
sido descritas anteriormente respecto al espectro de frecuencias.
Además hay que tener en cuenta que debido a las diversas crestas en
el espectro de frecuencias de la señal de datos en serie codificada
en la Fig. 9, la señal de datos en serie "difuminada" que se
produce debido al barrido existe sobre un rango de frecuencias mayor
que la señal de datos en serie "difuminada" no codificada, que
se muestra en la Fig. 7.
Sin embargo, hay que tener en cuenta que la
codificación de la señal de datos en serie descrita anteriormente
es opcional y según el fin de aplicación presente puede ser empleada
o no, teniéndose en cuenta las ventajas de la codificación, es
decir que se evita la cresta única a una frecuencia alta y sus
inconvenientes, es decir sobrecarga, mayor ancho de banda,
elevación de la frecuencia, en el caso de aplicación de que se
trate.
Se hace referencia de nuevo a la Fig. 1. La
señal de datos en serie no codificada o codificada resultante
descrita anteriormente es enviada después sincrónica respecto a la
primera señal de reloj T_{nom1} a través del recorrido de
transmisión entre el emisor 1 y el receptor 4 a la unidad de
recuperación de reloj y datos de sobremuestreo ciego 8. Dicho con
más exactitud, la señal de datos en serie es recibida en cada
entrada respectiva del primer al enésimo registro de desplazamiento
6, 7.
Como ha sido descrito anteriormente, el segundo
bucle de regulación de fase 2 recibe la segunda señal de reloj
básica T_{ref2} que presenta la misma frecuencia que la primera
señal de reloj básica T_{ref1}, cuya fase, sin embargo, no
presenta ninguna relación predeterminada respecto a la fase de la
primera señal de reloj básica T_{ref1}. Dicho con más precisión,
el segundo comparador de fase 14 recibe la segunda señal de reloj
básica T_{ref2} en una de sus entradas y recibe en otra de sus
entradas una señal que a través del segundo divisor 1/n 16 es
retroacoplada de una salida del segundo bucle de regulación de fase
5 a la entrada del segundo bucle regulador de fase 5. Esta señal
presenta una frecuencia que es igual a 1/n de la segunda señal de
reloj básica T_{ref2}. Debido a este retroacoplamiento en las
salidas respectivas del segundo bucle de regulación de fase 5 son
emitidas segundas señales de reloj T_{nom21} a T_{nom2n}
respectivas, que presentan en cada caso una frecuencia que es
derivada a partir de la frecuencia de la segunda señal de reloj
básica T_{ref2}, y presentan una fase que es igual a la fase de
la segunda señal de reloj básica T_{ref2}. Dicho con más
precisión, la frecuencia de las segundas señales de reloj básicas
T_{nom21} a T_{nom2n} es igual a n veces la frecuencia de la
segunda señal de reloj básica T_{ref2}. n es así un número real
discrecional mayor que 0 que es determinado convenientemente para
una aplicación presente respectiva y no tiene que corresponder al
valor n del primer divisor 1/n 13.
Por ejemplo, como las segundas señales de reloj
T_{nom21} a T_{nom2n} 8 pueden ser emitidas segundas señales de
reloj T_{nom1} a T_{nom28} por el segundo bucle de regulación de
fase 5 y ser recibidas en las entradas respectivas de primer a
octavo registradores de desplazamiento 6, 7. Para asegurar un
sobremuestreo ciego suficiente en este caso la frecuencia de la
primera a la octava segundas señales de reloj T_{nom21} a
T_{nom28} por ejemplo es fijada igual a la frecuencia de la
primera señal de reloj, es decir 1 GHz. Las segundas señales de
reloj T_{nom21} a T_{nom2n} generadas de esta forma, que debido
a una relación de división por n igual del segundo contador 1/n
presenta la misma frecuencia, pero fases diferentes entre sí, con
una diferencia por ejemplo de 45^{0}, son recibidas en entradas
de reloj respectivas del primer a octavo registro de desplazamiento
6, 7 respectivo y conducen a que sea explorada la señal de datos en
serie enviada en cada instante de una aparición de un pulso de
reloj de una respectiva de la primera a octava señales de reloj
T_{nom21} a T_{nom28} y sea escrita en uno respectivo del
primer a octavo registro de desplazamiento 6, 7. Los primer a octavo
registros de desplazamiento 6, 7 pueden ser, por ejemplo,
osciladores anulares montados para diez bits y almacenar
respectivamente diez bits que han sido explorados en diez instantes
de exploración de cada una de las segundas señales de reloj
T_{nom21} a T_{nom28} primera a octava. A partir de los ocho
bits de la señal de datos en serie enviada correspondientes entre
sí aunque explorados en instantes de exploración diferentes entre sí
con las primera a octava segundas señales de reloj T_{nom21} a
T_{nom28} es seleccionado por medio de una lógica no mostrada
como el bit más fiable aquel bit que satisface las condiciones
predeterminadas.
El sobremuestreo ciego puede ser realizado, por
ejemplo, de manera que la señal de datos en serie que ha sido
generada sincrónica respecto a la primera señal de reloj T_{nom1},
sea explorada con una de las segundas señales de reloj T_{nom21}
a T_{nom28}. Las segundas señales de reloj T_{nom21} a
T_{nom28} están configuradas de tal modo que permitan que un
periodo de la señal de datos en serie sea explorado varias veces,
es decir, sea realizado un sobremuestreo. Para este fin, la
frecuencia de las segundas señales de reloj T_{nom21} a
T_{nom28} puede ser elegida igual a la frecuencia de la primera
señal de reloj T_{nom1}, como ha sido descrito anteriormente,
siendo en este caso las segundas señales de reloj T_{nom21} a
T_{nom28} desplazadas entre sí una magnitud de fase fija.
Además, en el caso de otra realización la
frecuencia de una segunda señal de reloj individual puede ser
elegida un múltiplo más alto que la frecuencia de la primera señal
de reloj T_{nom1}.
Aunque según el ejemplo de realización de la
presente invención para la recuperación de reloj y datos es empleado
el sobremuestreo ciego, ésta es sólo una posibilidad y pueden ser
empleados diferentes procedimientos para la recuperación de reloj y
datos, como por ejemplo una recuperación de reloj y datos analógica
basada en PLL, un sobremuestreo ciego con o sin síntesis de reloj,
un sobremuestreo ciego con un oscilador controlado por tensión
analógico, una recuperación de reloj y datos con una arquitectura
Bang-Bang, una recuperación de reloj y datos con un
detector de fase lineal, etc.
El bit más seguro de los ocho bits que se
corresponden entre sí, pero son explorados en instantes de
exploración diferentes con las primera a octava segundas señales de
reloj T_{nom21} a T_{nom28} de la señal de datos en serie
enviada es emitido por el multiplexor 9. El multiplexor 9 es así
controlado de tal modo por la lógica no mostrada que selecciona la
entrada que corresponde al bit más fiable. El bit emitido es
alimentado después al deserializador 10, para recuperar los datos
codificados en un bus paralelo. Hay que tener en cuenta que tanto
el multiplexor 9 como el deserializador funcionan sincrónicamente
respecto a una de las segundas señales de reloj T_{nom21} a
T_{nom28}, empleando ambas la misma de las segundas señales de
reloj T_{nom1} a T_{nom2}, para funcionar sincrónicas entre
sí. Los datos codificados recuperados de esta forma pueden a
continuación ser emitidos por el receptor y ser sometidos a otro
procesamiento.
Claims (15)
1. Dispositivo para la transmisión de datos en
serie empleando un espectro ensanchado para elevar la compatibilidad
electromagnética, en el que el dispositivo presenta: un emisor (1)
para el sometimiento de una señal de reloj (T_{nom1}) que
presenta una frecuencia predeterminada y una fase predeterminada a
una modulación de espectro ensanchado y para la emisión de una
señal de datos en serie; y un receptor (4) para la recepción de la
señal de datos en serie enviada por el emisor (1) empleando una
recuperación de reloj y datos y para la emisión de al menos una
señal de reloj recuperada y de datos recuperados, realizando el
emisor (1) la modulación de espectro ensanchado por barrido de la
señal de reloj (T_{nom1}) dentro de un rango de frecuencias
predeterminado y realizándose la emisión de la señal de datos en
serie sincrónica respecto a la señal de reloj (T_{nom1}) barrida,
caracterizado porque la recuperación de reloj y datos es
realizada de tal modo por el receptor (4) que el receptor (4)
explora la señal de datos en serie enviada por el emisor (1) con
varias segundas señales de reloj (T_{nom21} a T_{nom2n}), de
manera que se consiguen varias señales de datos con sobremuestreo
ciego, siendo emitida la más adecuada de las señales de datos en
serie obtenidas con el sobremuestreo ciego en virtud de un
algoritmo predeterminado sincrónica respecto a una predeterminada de
las segundas señales de reloj (T_{nom21} a T_{nom2n}),
presentando las segundas señales de reloj (T_{nom21} a
T_{nom2n}) la misma frecuencia predeterminada que la primera
señal de reloj (T_{nom1}) y fases diferentes entre sí.
2. Dispositivo según la reivindicación 1, en el
que la fase predeterminada de la primera señal de reloj
(T_{nom21}) no presenta ninguna relación predeterminada respecto
a las fases diferentes entre sí de las segundas señales de reloj
(T_{nom21} a T_{nom2n}) y no es derivada ninguna relación
predeterminada entre éstas a partir de la señal de datos en serie
enviada o de las varias señales de reloj obtenidas por sobremuestreo
ciego.
3. Dispositivo según la reivindicación 1 ó 2, en
el que el emisor (1) presenta además un primer bucle de regulación
de fase (2) para la recepción de una primera señal de reloj básica
(T_{ref1}), para la regulación de la fase de la primera señal de
reloj (T_{nom1}) respecto a la fase de la primera señal de reloj
básica (T_{ref1}) y para la derivación de la frecuencia de la
primera señal de reloj (T_{nom1}) a partir de la frecuencia de la
primera señal de reloj básica (T_{ref1}).
4. Dispositivo según la reivindicación 3, en el
que el emisor (1) presenta además un serializador (3) para la
recepción de datos codificados en un bus paralelo y de la primera
señal de reloj (T_{nom1}) barrida, para la transformación de los
datos codificados en un bus paralelo en la señal de datos en serie,
y para la emisión de la señal de datos en serie sincrónica respecto
a la primera señal de reloj barrida (T_{nom1}).
5. Dispositivo según la reivindicación 3 ó 4, en
el que el primer circuito de regulación de fase (2) presenta: un
primer comparador de fase (11) que está unido a una entrada del
primer circuito de regulación de fase (2) y recibe la primera señal
de reloj básica (T_{ref1}); un primer oscilador controlado por
tensión (12) que está unido a una salida del primer comparador de
fase (11), recibe una señal de salida de éste y envía su señal de
salida a una salida del primer circuito de regulación de fase (2); y
un primer divisor (13) que está previsto en un camino de
retroacoplamiento entre otra entrada y la salida del primer circuito
de regulación de fase (2) y retroacopla la señal de salida del
primer oscilador controlado por tensión (12), de tal modo respecto
a la otra entrada del primer circuito de regulación de fase (2), que
el primer comparador de fase (11) realiza una comparación entre la
fase de la primera señal de reloj básica (T_{ref1}) y la fase de
una señal de salida del primer oscilador controlado por tensión
(12) dividida en frecuencia por un factor de división del primer
divisor (13) y envía una señal que indica un resultado de
comparación al primer oscilador controlado por tensión (12).
6. Dispositivo según la reivindicación 5, en el
que una señal de barrido para la generación de la primera señal de
reloj barrida (T_{nom1}) es recibida por el primer divisor
(13).
7. Dispositivo según una de las reivindicaciones
1 a 6, en el que el receptor (4) presenta además un segundo
circuito de regulación de fase (5) para la recepción de una segunda
señal de reloj básica (T_{ref2}), para la regulación de las
fases de las segundas señales de reloj (T_{nom21}, T_{nom2n})
teniendo en cuenta la fase de la segunda señal de reloj básica
(T_{ref2}) y para la derivación de la frecuencia de las segundas
señales de reloj (T_{nom21},T_{nom2n}) a partir de la frecuencia
de la segunda señal de reloj básica (T_{ref2}).
8. Dispositivo según una de las reivindicaciones
1 a 7, en el que el receptor (4) presenta además una unidad de
recuperación de reloj y datos (8) de sobremuestreo ciego.
9. Dispositivo según la reivindicación 8, en el
que la unidad de recuperación de reloj y datos de sobremuestreo
ciego presenta una pluralidad de registros de desplazamiento (6, 7)
que detectan y almacenan, respectivamente, la señal de datos en
serie enviada en concordancia con una respectiva de las segundas
señales de reloj (T_{nom21}, T_{nom2n}), y un multiplexor (9),
que en virtud del algoritmo emite sincrónica respecto a la
predeterminada de las segundas señales de reloj (T_{nom21},
T_{nom2n}) la más adecuada de las varias señales de datos en
serie obtenidas por el sobremuestreo ciego como señal de datos en
serie.
10. Dispositivo según la reivindicación 9, en el
que el receptor (4) presenta además un deserializador (10) para la
recepción de la señal de datos en serie emitida por el multiplexor
(9), para transformar la señal de datos en serie en datos
codificados en un bus paralelo y para la emisión de datos
codificados en un bus paralelo desde el receptor (4).
11. Dispositivo según la reivindicación 10, en
el que el segundo circuito de regulación de fase (5) presenta
además: un segundo comparador de fase (14) que está unido a una
entrada del segundo circuito de regulación de fase (5) y recibe la
segunda señal de reloj básica (T_{ref2}); un segundo oscilador
controlado por tensión (15) para varias fases, que está unido a una
salida del segundo comparador de fase (11), recibe una señal de
salida de éste y envía sus señales de salida para varias fases a
salidas del segundo circuito de regulación de fase (5) y un segundo
divisor (16) que está previsto en un camino de retroacoplamiento
entre otra entrada y una de las salidas del segundo circuito de
regulación de fase (5) y retroacopla una señal de salida del
segundo oscilador controlado por tensión (15), de tal modo respecto
a la otra entrada del segundo circuito de regulación de fase (5)
que el segundo comparador (14) realice una comparación entre la fase
de la segunda señal de reloj básica (T_{ref2}) y la fase de una
señal de salida del segundo oscilador controlado por tensión (15)
para varias fases dividida en frecuencia por un factor de división
del segundo divisor (16) y envía una señal que indica un resultado
de comparación al segundo oscilador controlado por tensión (15).
12. Procedimiento para la transmisión de datos
en serie empleando un espectro ensanchado para elevar la
compatibilidad electromagnética, presentando el procedimiento las
etapas: Sometimiento de una primera señal de reloj (T_{nom1}) que
presenta una frecuencia predeterminada y una fase predeterminada a
un espectro de modulación ensanchado, envío de una señal de datos
en serie, recepción de la señal de datos en serie enviada empleando
recuperación de datos y reloj, y emisión de al menos una señal de
reloj recuperada y de datos recuperados, siendo realizada la
modulación de espectro ensanchado por barrido de la señal de reloj
(T_{nom1}) dentro de un rango de frecuencias predeterminado y
siendo realizada la emisión de la señal de datos en serie sincrónica
respecto a la señal de reloj (T_{nom1}) barrida,
caracterizado porque la recuperación de reloj y datos se
lleva a cabo de tal modo que la señal de datos en serie enviada es
explorada con varias segundas señales de reloj (T_{nom21} a
T_{nom2n}) de tal modo que se consiguen varias señales de datos en
serie con el sobremuestreo ciego, siendo emitida la más adecuada de
las señales de datos en serie obtenidas por el sobremuestreo ciego
en virtud de un algoritmo predeterminado sincrónica respecto a una
predeterminada de las segundas señales de reloj (T_{nom21} a
T_{nom2n}), presentando las segundas señales de reloj (T_{nom21}
a T_{nom2n}) la misma frecuencia predeterminada que la primera
señal de reloj (T_{nom1}) y fases diferentes entre sí.
13. Procedimiento según la reivindicación 12, en
el que la fase predeterminada de la primera señal de reloj
(T_{nom1}) no guarda ninguna relación predeterminada respecto a
las fases diferentes entre sí de las segundas señales de reloj
(T_{nom21} a T_{nom2n}) y no es derivada ninguna relación
predeterminada entre éstas a partir de la señal de datos en serie
enviada o de las diversas señales de reloj obtenidas por
sobremuestreo ciego.
14. Procedimiento según la reivindicación 12 ó
13, que presenta además las etapas: recepción de una primera señal
de reloj básica (T_{ref1}), regulación de la fase de la primera
señal de reloj (T_{nom1}) respecto a la fase de la primera señal
de reloj básica (T_{ref1}) y derivación de la frecuencia de la
primera señal de reloj (T_{nom1}) a partir de la frecuencia de la
primera señal de reloj básica (T_{ref1}).
15. Procedimiento según una de las
reivindicaciones 12 a 14, que presenta además las etapas: recepción
de datos codificados en un bus paralelo y de la primera señal de
reloj (T_{nom1}) barrida, transformación de los datos codificados
en un bus paralelo en la señal de datos en serie, y emisión de la
señal de datos en serie sincrónica respecto a la primera señal de
reloj (T_{nom1}) barrida.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP05002506A EP1688819B1 (de) | 2005-02-07 | 2005-02-07 | Vorrichtung und Verfahren zum seriellen Übertragen von Daten unter Verwendung eines Spreizspektrums zum Erhöhen der elektromagnetischen Verträglichkeit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| ES2289608T3 true ES2289608T3 (es) | 2008-02-01 |
Family
ID=34933619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| ES05002506T Active ES2289608T3 (es) | 2005-02-07 | 2005-02-07 | Dispositivo y procedimiento para la transmision de datos en serie utilizando un espectro ensanchado para elevar la compatibilidad electromagnetica. |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP1688819B1 (es) |
| AT (1) | ATE368884T1 (es) |
| DE (1) | DE502005001136D1 (es) |
| ES (1) | ES2289608T3 (es) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894517A (en) * | 1996-06-07 | 1999-04-13 | Cabletron Systems Inc. | High-speed backplane bus with low RF radiation |
| US5889819A (en) * | 1996-08-08 | 1999-03-30 | Hewlett-Packard Company | EMI reduction using double sideband suppressed carrier modulation |
| KR100475316B1 (ko) * | 1997-09-04 | 2005-03-10 | 실리콘 이미지, 인크.(델라웨어주 법인) | 피크 주파수들에서의 감소된 전자기 간섭을 위한 다수의동기화된 신호들의 제어 가능 딜레이들 |
| WO1999038281A2 (en) * | 1998-01-20 | 1999-07-29 | Silicon Image, Inc. | Spread spectrum phase modulation for suppression of electromagnetic interference in parallel data channels |
| DE69937749T2 (de) * | 1998-10-27 | 2008-11-27 | Intel Corporation, Santa Clara | Verfahren zur verringerung von elektromagnetisch störenden strahlungen |
-
2005
- 2005-02-07 EP EP05002506A patent/EP1688819B1/de active Active
- 2005-02-07 DE DE502005001136T patent/DE502005001136D1/de active Active
- 2005-02-07 AT AT05002506T patent/ATE368884T1/de not_active IP Right Cessation
- 2005-02-07 ES ES05002506T patent/ES2289608T3/es active Active
Also Published As
| Publication number | Publication date |
|---|---|
| EP1688819B1 (de) | 2007-08-01 |
| EP1688819A1 (de) | 2006-08-09 |
| DE502005001136D1 (de) | 2007-09-13 |
| ATE368884T1 (de) | 2007-08-15 |
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