ES2261928T3 - Sistema de procesadores multiples con elemento de observacion. - Google Patents

Abstract

Sistema de procesadores múltiples, que comprende elementos de memoria (M1, M2, ... Mn), unidades de entrada 7 salida (I/O) y un sistema de bus central (CB), y en el que las unidades de entrada y salida acceden a través del sistema de bus central a los elementos de memoria, y en el que está previsto un elemento de observación del bus (BS), y en el que el elemento de observación del bus (BS), durante un acceso de escritura / lectura de una unidad de entrada / salida a un elemento de la memoria a través del sistema de bus central supervisa y evalúa las direcciones de la memoria generadas por la unidad de entrada y salida, caracterizado porque con la ayuda de estas direcciones se generan interrupciones (IRQ1, IRQ2, ..., IRQn) en procesadores individuales, y porque las unidades de entrada y salida acceden por medio de Direct Memory Access a los elementos de memoria.

Description

Sistema de procesadores múltiples con elemento de observación.

La invención se refiere a un sistema de procesadores múltiples, que comprende elementos de memoria, unidades de entrada/salida y un sistema de bus central y en el que las unidades de entrada/salida acceden por medio de Direct Memory Access a través del sistema de bus central a los elementos de memoria.

Para el cumplimiento de los requerimientos cada vez crecientes de potencia de cálculo de los sistemas de procesador, que no pueden ser solucionados solamente a través de la capacidad de potencia creciente de los procesadores, se emplean sistemas de procesadores múltiples, en los que los procesos a mecanizar son divididos en tareas parciales, con el fin de posibilitar de esta manera un procesamiento paralelo y, por lo tanto, acelerado.

Es esencial para la eficiencia de la mecanización en este caso, entre otras cosas, la comunicación entre los elementos de procesamiento individuales. Esto debe llevarse a cabo de la manera más eficiente posible, es decir, que debe reducirse al mínimo el gasto para el intercambio de datos.

Una forma habitual de la comunicación es el intercambio de datos a través de elementos de memoria comunes, en el que un elemento de procesamiento deposita los datos a transmitir en una zona de memoria predefinida, desde donde se leen por el elemento receptor. El impulso para el proceso de lectura se puede repetir periódicamente en procesos estructurados de la misma manera, pero también se puede realizar por medio de interrupción. El último método se utiliza sobre todo en la comunicación entre módulos periféricos y uno o varios procesadores, para sincronizar la actividad de los procesadores con la recepción de datos no periódica y, por lo tanto, imprevisible.

En este caso, se interrumpe el programa actualmente en curso y se llama un programa especial de procesamiento de interrupciones (gestor de interrupciones), que verifica si están presentes datos reales y lleva a cabo la transmisión de datos. En los sistemas, en los que un elemento periférico individual como una unidad de entrada/salida transmite datos a varios procesadores y a tal fin genera solamente interrupciones no específicas, en cada interrupción cada uno de los procesadores debe interrumpir su programa actual, para determinar si los datos están destinados para el mismo. Precisamente en aplicaciones en la técnica de comunicación, en las que deben procesarse grandes cantidades de datos, se reduce de esta manera en una medida considerable la potencia de un sistema de procesadores múltiples. Esto tiene, además, por lo tanto, una importancia especial, porque durante la planificación de un sistema debe partirse de un escenario del peor de los casos y, por lo tanto, deben planificarse reservas de seguridad correspondientes para el sistema.

El documento WO 001/10094 publica un sistema de ordenador, en el que unidades de entrada/salida dividen una línea común de interrupciones. Un elemento de observación actualiza un registro de estado, cuando ciertos puntos de memoria "ficticios" son direccionados a través de las unidades de entrada y salida. Con la ayuda de la información en el registro de estado se determina en el procesador la unidad de entrada y salida, que requiere un intercambio de datos.

Por lo tanto, la invención tiene el cometido de indicar una solución, que posibilita el procesamiento de interrupciones de una manera eficiente.

Este cometido se soluciona de acuerdo con la invención con un sistema de procesadores múltiples del tipo mencionado al principio, en el que está previsto un elemento de observación del bus, y en el que el elemento de observación del bus, durante un acceso de escritura / lectura de una unidad de entrada y salida a un elemento de memoria, supervisa a través del sistema de bus central las direcciones de memoria generadas por la unidad de entrada y salida, las evalúa y genera con la ayuda de estas direcciones interrupciones en procesadores individuales.

Los procesadores modernos (RISC) necesitan para el reconocimiento y el procesamiento de interrupciones la mayoría de las veces solamente algunos \mus de tiempo (abandono del programa actual, seguridad de los datos de registro, cambio de pila, ... y almacenamiento de nuevo.

No obstante, puesto que con altas velocidades de datos hacia sistemas de conmutación de paquetes como redes de ordenadores, se produce un número alto de interrupciones, se distribuye a través de la invención la carga de interrupciones, provocada a través de una unidad de entrada/salida, sobre los procesadores, es decir, que cada procesador recibe entonces solamente una interrupción, cuando está preparados datos para el mismo. De esta manera, se impiden también accesos innecesarios al bus de los procesadores y se eleva adicionalmente la capacidad de carga del sistema de procesadores múltiples.

Es ventajoso que el sistema de bus central esté constituido de acuerdo con la Norma PCI. PCI (Peripheral Component Interconnect) es una norma de bus para sistemas locales de bus de datos, es decir, para la conexión directa de microprocesadores. La norma tiene, con una frecuencia de reloj de 33/133 MHz, una producción de 132-1084 Mbyte/s. La anchura del bus es 32/64 bits.

De una manera alternativa a ello, también son concebibles aquellos otros sistemas de bus que la dirección de la memoria pone de una manera definida a la disposición de la unidad de observación del bus. A ellos pertenecen, por ejemplo, sistemas de bus de acuerdo con las normas siguientes: RAPID I/O, sistemas de bus de procesadores locales como Protocolo de bus PPC60x o Protocolo de bus MPX para procesadores Risc Power PC.

Es favorable que el acceso de una unidad de entrada/salida a un elemento de memoria se lleve a cabo a través del sistema de bus central por medio de Direct Memory Access (DMA).

Como DMA se designa un tipo especial del acceso directo a la memoria, en el que el acceso a la memoria no se realiza desde un procesador asociado a la memoria, sino desde un módulo DMA propio. Este procedimiento es más rápido que cuando el procesador debe desarrollar el acceso a la memoria por sí mismo.

Es favorable que el elemento de observación del bus esté realizado como Circuito Integrado Específico de la Aplicación (ASICs). ASICS tienen una necesidad de espacio reducida y un consumo de potencia más reducido que los componentes estándar.

De una manera alternativa a ello, el elemento de observación se puede realizar también como Field Programmable Gate Array, una solución que se ofrece especialmente para números de piezas más reducidos.

Como procesadores, es decir, como elementos de procesamiento de datos se pueden emplear procesadores estándar de acuerdo con el principio RISC, es decir, con un conjunto reducido de instrucciones o procesadores CISC, procesadores de señales o también ASICs programables de una manera correspondiente.

La invención se explica en detalle con la ayuda de la ayuda de la figura, que muestra un diagrama de bloques de un ejemplo de realización del sistema de procesadores múltiples de acuerdo con la invención.

El sistema de procesadores múltiples representado comprende, además de los procesadores CPU1, CPU2, ... CPUn, elementos de memoria M1, M2, ... Mn, unidades de entrada y salida I/O, un sistema de bus central CB, así como un elemento de observación del bus BS de acuerdo con la invención.

No se representan elementos necesarios, pero evidentes para la función como la alimentación de corriente, la alimentación de pulsos de reloj TS, las interfaces de usuario para la representación del estado de funcionamiento y para la programación del cuadro y de la instalación de supervisión Ü.

Para la memorización de datos específicos de los grupos estructurales se puede prever una memoria permanente, que se realiza por medio de EEPROMs. En una memoria permanente adicional, que está constituida por ROM o por elementos de memoria Flash se puede realizar un microcontrolador para el control de la aceleración del procesador.

Como memoria M están previstos 32 Mbytes SDRAM, que están configurados con elementos de memoria DRAM o SRAM con una capacidad de memoria mínima, respectivamente, de 32 Mbyte.

Los módulos de entrada y salida obtenidos propiamente dichos tienen a su disposición la mayoría de las veces solamente una única interrupción, que debe utilizarse, por lo tanto, en común para todos los procesadores a través de un llamado puente PCI. La norma PCI define, además, por cada bus 4 fuentes de interrupción, que son asociadas en cada caso a una unidad de entrada y salida. Si están previstas más unidades de entrada y salida I/O en un bus PCI, éstas deben dividir forzosamente una interrupción PCI.

Todas las unidades de entrada/salida (rápidas) habituales I/O tienen capacidad de DMA, es decir, que poseen la posibilidad de cargar datos de una manera independiente del procesador desde la memoria M1, M2, ... Mn para el procesamiento o bien de memorizarlos allí. Además, con frecuencia se depositan informaciones de estado de la misma manera por medio de DMA en un lugar de memoria definido, puesto que en los sistemas de bus modernos las operaciones de escritura se realizan de una manera mucho más rápida que las operaciones de lectura. De esta manera, el procesador puede leer entonces esta información directamente desde la memoria (rápida).

Estos accesos DMA son observados por medio de elementos de observación del bus BS y son evaluados, y con la ayuda de las direcciones de memoria respectivas se genera una interrupción IRQ1, IRQ2, ..., IRQn correspondiente para un procesador determinado y se transmiten a través de un módulo de interrupción, que puede estar integrado también en el procesador, hasta el procesador.

A través de un diseño adecuado de la memoria, es decir, a través de la asociación correspondiente de las zonas de la memoria a los procesadores individuales se pueden mantener reducidos los requerimientos planteados a la lógica del elemento de observación del bus.

El ejemplo de realización se emplea como puerto de acceso para el intercambio de datos entre las comunicaciones modernas según la norma ATM 25 y los usuarios en una Red de Área Local de acuerdo con la norma de Ethernet. Los cometidos del puerto de acceso comprenden la conversión de datos útiles (carga de pago), de la misma manera que de los datos esenciales para el procesamiento de llamadas, es decir, de las informaciones que son esenciales para el establecimiento, la interrupción y el control de la comunicación y de los datos para asegurar la capacidad funcional de características de prestaciones o de características de servicio (mantenimiento).

Los datos son recibidos a través de una conexión ATM (Modo de Transferencia Asíncrona) por tarjetas Model Pool de una manera independiente a través de ATM25 (transmisión ATM con 25,6 Mbps) y un centro de conmutación ATM, son procesados por varios procesadores y son transmitidos a través de varias interfaces de Ethernet a un conmutador de Ethernet, donde cada procesador procesa sus paquetes de una manera independiente de los otros procesadores. Un procesador trata todos los datos de procesamiento de llamadas y de mantenimiento, los otros procesadores procesan los paquetes de carga de pago.

La unidad de entrada y salida es en este caso un módulo ATM-SAR con interfaz PCI propia y capacidad DMA. A cada procesador está asociada una memoria propia, que puede ser leída y escrita por la unidad de entrada y salida I/O a través del puente PCI que está asociado a cada procesador. La unidad de observación del bus observa en el PCI-BUS de 64 bits de anchura las informaciones de la dirección y genera a partir de estas informaciones unas interrupciones para el procesador respectivo.

Claims (5)

1. Sistema de procesadores múltiples, que comprende elementos de memoria (M1, M2, ... Mn), unidades de entrada 7 salida (I/O) y un sistema de bus central (CB), y en el que las unidades de entrada y salida acceden a través del sistema de bus central a los elementos de memoria, y en el que está previsto un elemento de observación del bus (BS), y en el que el elemento de observación del bus (BS), durante un acceso de escritura/lectura de una unidad de entrada/salida a un elemento de la memoria a través del sistema de bus central supervisa y evalúa las direcciones de la memoria generadas por la unidad de entrada y salida, caracterizado porque con la ayuda de estas direcciones se generan interrupciones (IRQ1, IRQ2, ..., IRQn) en procesadores individuales, y porque las unidades de entrada y salida acceden por medio de Direct Memory Access a los elementos de memoria.

2. Sistema de procesadores múltiples de acuerdo con la reivindicación 1, caracterizado porque como unidad de entrada y salida está previsto un circuito de excitación de interfaces para Ethernet.

3. Sistema de procesadores múltiples de acuerdo con una de las reivindicaciones 1 ó 2, caracterizado porque el sistema de bus central está constituido de acuerdo con la norma PCI.

4. Sistema de procesadores múltiples de acuerdo con una de las reivindicaciones 1 a 3, caracterizado porque el elemento de observación del bus (BS) está realizado como Circuito Integrado Específico de la Aplicación.

5. Sistema de procesadores múltiples de acuerdo con una de las reivindicaciones 1 a 3, caracterizado porque el elemento de observación del bus (BS) está realizado como Field Programmable Gate Array.