EP4670163A1 - Circuit de lecture comprenant un amplificateur de lecture, et dispositif mémoire correspondant - Google Patents

Circuit de lecture comprenant un amplificateur de lecture, et dispositif mémoire correspondant

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Publication number
EP4670163A1
EP4670163A1 EP24707040.2A EP24707040A EP4670163A1 EP 4670163 A1 EP4670163 A1 EP 4670163A1 EP 24707040 A EP24707040 A EP 24707040A EP 4670163 A1 EP4670163 A1 EP 4670163A1
Authority
EP
European Patent Office
Prior art keywords
switch
transistor
branch
bit line
transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP24707040.2A
Other languages
German (de)
English (en)
Inventor
Pascal Nouet
Frédérick MAILLY
Jad Mohdad
Kaan SEVIN
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Centre National de la Recherche Scientifique CNRS
Universite de Montpellier
Original Assignee
Centre National de la Recherche Scientifique CNRS
Universite de Montpellier
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Centre National de la Recherche Scientifique CNRS, Universite de Montpellier filed Critical Centre National de la Recherche Scientifique CNRS
Publication of EP4670163A1 publication Critical patent/EP4670163A1/fr
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0042—Read using differential sensing, e.g. bit line [BL] and bit line bar [BLB]

Definitions

  • the invention relates more particularly to the reading of such resistive memories.
  • It relates to a reading circuit comprising a reading amplifier configured and controlled by a control unit to amplify and latch a data signal read, via a bit line, in a memory cell of a resistive memory.
  • the invention applies in particular, but not exclusively, to the reading of a non-volatile resistive memory. In other words, it also applies to the reading of a volatile resistive memory.
  • Each elementary information, called a bit is stored in a memory cell in the form of a resistance value that can take two values, high or low, representing a data bit (1 or 0).
  • a sense amplifier is sometimes also called a "sense amplifier". It is part of the readout circuits that are used when data is read from a memory. Its task is to bias the resistor connected to a bit line and then amplify the voltage developed across the resistor to a level that allows the data to be used by other circuits outside the memory. There is one sense amplifier for each bit line, so there are dozens or even hundreds of identical sense amplifiers on a modern memory chip.
  • OC-VLSA Offset Cancellation - Voltage Latched Sense Amplifier
  • a compensated comparator is used to lock the sensed voltage. It stores the threshold voltages on coupling capacitors to reduce the impact of the input offset voltage.
  • DSTA-VLSA Double Switches and Transmission gate Access transistors - VLSA
  • SDSC Source Degeneration Sensing Circuit
  • the OCHS-SA solution shown in Figure 10, is an offset-compensated high-speed sense amplifier. Its topology is similar to that of the LOC-SA. It performs the sense operation in three phases: precharge (PI), evaluation (P2), and latch (P3).
  • precharge phase the bit lines are biased by transistors M1 and M2 connected by diodes.
  • evaluation or latch phase P2 uses the positive feedback mechanism of the PCL to amplify the bit line voltage difference. Since the sense margin is large enough, the performance degradation due to the mismatch between PMOS loads can be mitigated.
  • the latch phase P3 latch amplifies the voltage difference developed across P2 to provide digital signals.
  • the difference between the generated voltages, corrected by the mismatch stored in the capacitor, is amplified by the positive feedback of the PCL during the third phase. Finally, the preamplified signal is detected by the latch and produces a digital output. Longer detection times and high power consumptions are reported in this architecture due to the storage of the mismatch in the capacitor.
  • a read circuit comprising a read amplifier and a control unit, the amplifier being configured and controlled by the control unit to amplify and latch a data signal read, via a bit line, in a memory cell of a resistive memory, the memory cell having a variable resistance.
  • the read amplifier comprises:
  • a second reference resistor of the same value as the first reference resistor, and having a first end connected to said given element of the group consisting of the power supply and the ground, and a second end connected to the input electrode of another of the transistors which is located on the other of the first and second branches.
  • the proposed solution proposes a completely new and inventive approach.
  • the proposed read amplifier has a particular structure comprising: two branches with in each two transistors mounted to form a logic inverter (therefore one logic inverter per branch); a capacitor connecting the output of the logic inverter of the first branch with the input of the logic inverter of the second branch; two reference resistors and at least five switches.
  • variable resistor also called “data resistor”
  • Rdata resistor the variable resistor
  • Rrefo and Rrefi the two reference resistors
  • variable resistor (Rdata) and the first reference resistor (R re fi) are connected (via the fourth and fifth switches respectively) to the input electrode of one of the transistors of one of the two branches and the second reference resistor (R re fo) is connected to the input electrode of one of the transistors of the other of the two branches; furthermore the variable resistor (Rdata) and the two reference resistors (R re fi and R re fo) all have one end connected to ground (see the first and second configurations discussed below) or to the power supply (see the third and fourth configurations discussed below).
  • variable resistor (Rdata) and the first reference resistor (R re fi) are connected in series with the two transistors of the logic inverter of one of the two branches, and the second reference resistor (R re fo) is connected in series with the two transistors of the logic inverter of the other of the two branches.
  • variable resistor and a reference resistor if there are two
  • the variable resistor is (are) connected to the output electrode of one of the transistors of one of the two branches and the other reference resistor is connected to the output electrode of one of the transistors of the other of the two branches.
  • output electrode is meant the drain in the case of a field effect transistor or the collector in the case of a bipolar transistor.
  • the variable resistor Rdata is connected to the output electrode of transistors M1 and M5 and the reference resistor Rref is connected to the output electrode of transistors M2 and M6.
  • variable resistor Rdata and the first reference resistor R re fo is connected to the output electrode of transistors M3 and M1 and the second reference resistor R re fi is connected to the output electrode of transistors M4 and M2.
  • a high bias current is then required, and a small signal is obtained, which leads to limitations in terms of detection margins, power consumption and speed.
  • Another essential feature of the proposed structure is that the multi-phase operation, made possible by the switches, allows to obtain a reading with high detection margins and fast detection phases.
  • Yet another essential feature of the invention is that the capacitor makes it possible to cancel the effects of mismatch on the structure and the resulting degradation of reading reliability.
  • the proposed sense amplifier architecture for resistive memory reading has the advantages of compact silicon area, low power consumption, fast detection time, and cancellation of mismatch effects (offset compensation).
  • the second phase is composed of two successive sub-phases:
  • the first sub-phase ensures that the clock does not overlap. It is a sub-phase of equalization of the second logic inverter (right branch in the figures described below), the latter remaining balanced in its metastable state.
  • the time required for the first sub-phase is negligible since it is sufficient to have non-overlapping phases to guarantee the equalization operation
  • ii) the detection speed (in the second sub-phase that follows) is improved by equalizing the input and output voltages of the second inverter.
  • the second phase is composed of two sub-phases
  • this particular implementation is also referred to, in the remainder of the description, as a "four-phase mode of operation", the two sub-phases of the aforementioned second phase and the aforementioned third phase being then renamed second, third and fourth phases respectively.
  • the fourth switch connects the variable resistor, via the bit line, to the input electrode of the second transistor located on the first branch;
  • the fifth switch connects the input electrode of the second transistor to the first end of the first reference resistor, the second end of which is connected to ground;
  • the second reference resistor has its first end connected to ground and its second end connected to the input electrode of the fourth transistor located on the second branch.
  • This first configuration is suitable for reading a resistive memory whose variable resistances of the different memory cells are connected to ground.
  • the fourth switch connects the variable resistor, via the bit line, to the input electrode of the fourth transistor located on the second branch;
  • the fifth switch connects the input electrode of the fourth transistor to the first end of the first reference resistor, the second end of which is connected to ground;
  • the second reference resistor has its first end connected to ground and its second end connected to the input electrode of the second transistor located on the first branch.
  • This second configuration is also suitable for reading a resistive memory whose variable resistances of the different memory cells are connected to ground.
  • the fourth switch connects the variable resistor, via the bit line, to the input electrode of the third transistor located on the second branch;
  • the fifth switch connects the input electrode of the third transistor to the first end of the first reference resistor, the second end of which is connected to the power supply;
  • the second reference resistor has its first end connected to the power supply and its second end connected to the input electrode of the first transistor located on the first branch.
  • This third configuration is suitable for reading a resistive memory whose variable resistances of the different memory cells are connected to the power supply.
  • Said power supply can be a voltage source or a current source without altering the operation.
  • the fourth switch connects the variable resistor, via the bit line, to the input electrode of the first transistor located on the first branch;
  • the fifth switch connects the input electrode of the first transistor to the first end of the first reference resistor, the second end of which is connected to the power supply;
  • the second reference resistor has its first end connected to the power supply and its second end connected to the input electrode of the third transistor located on the second branch.
  • This fourth configuration is also suitable for reading a resistive memory whose variable resistances of the different memory cells are connected to the power supply.
  • the reading circuit further comprises a bit line precharging circuit comprising:
  • a sixth switch connecting the third branch to the bit line and the control unit is configured to control the switch as the fifth switch.
  • each of the first and second branches comprises an additional switch always closed to compensate, in number of switches closed concurrently, a selection switch of said memory cell.
  • this additional switch makes it possible to increase the symmetry of the structure and therefore to reduce the offset to be compensated.
  • that of the first and second branches to which the fourth and fifth switches are not connected comprises another additional switch which is always closed to compensate, in terms of the number of switches closed concurrently, one of the fourth and fifth switches.
  • control unit is formed by, or included in, a resistive memory controller.
  • the resistive memory controller is suitable to control the switches as desired.
  • the first and third transistors are of type P and the second and fourth transistors are of type N.
  • the proposed solution can be implemented with both field effect transistors and bipolar transistors.
  • the input electrode, the output electrode and the control electrode correspond respectively:
  • the resistive memory is of non-volatile type.
  • the performance of the proposed solution is particularly interesting for an application to reading a non-volatile resistive memory. But as already mentioned above, the proposed solution also applies to reading a volatile resistive memory.
  • a memory device comprising a resistive memory having a capacity of (m+l)x(n+l) bits and based on the use of (m+1) bit lines each allowing access to (n+1) memory cells.
  • the memory device comprises (m+1) read circuits (such as the one presented above, in any of its embodiments), sharing a common control unit, each (m+1) read circuits comprising a read amplifier configured and controlled by the common control unit to amplify and latch a data signal read, via a particular bit line among the (m+1) bit lines, into one of the (n+1) memory cells associated with the particular bit line.
  • a memory device comprising a resistive memory having a capacity of (m+l)x(n+l) bits and based on the use of (m+1) bit lines each allowing access to (n+1) memory cells.
  • the memory device comprises a read circuit (such as that presented above, in any of its embodiments) and an (m+1) to 1 multiplexer for selectively connecting one of the (m+1) bit lines to the sense amplifier included in the read circuit, the sense amplifier being controlled by the control unit included in the read circuit to amplify and latch a data signal read, via the connected one of the (m+1) bit lines, in one of the (n+1) memory cells associated with the connected bit line.
  • Figure 1 shows the structure of a read amplifier according to a first embodiment of the invention
  • Figures 2A to 2C illustrate a first mode of operation, in three successive phases, of the reading amplifier of Figure 1;
  • Figure 3A illustrates a first variation of the sense amplifier of Figure 1, including a bit line precharge circuit and additional switches providing symmetry, and illustrating the connection to ground of the variable resistors of the various memory cells associated with the bit line;
  • Figure 3B illustrates a second variant of the sense amplifier of Figure 1, which differs from the first variant of Figure 3A in that multiple bit lines are connected to the sense amplifier using a multiplexer;
  • Figure 4A shows the structure of a read amplifier according to a second embodiment of the invention
  • Figure 4B shows the structure of a read amplifier according to a third embodiment of the invention.
  • Figure 4C shows the structure of a read amplifier according to a fourth embodiment of the invention.
  • Figure 5 illustrates a variation of the sense amplifier of Figure 4C, including a bitline precharge circuit and additional switches providing symmetry, and illustrating the connection to the power supply of the variable resistors of the various memory cells associated with the bitline;
  • Figure 6A illustrates a memory device according to a first embodiment of the invention, comprising m+1 sense amplifiers according to the first variant of Figure 3A and operating in three phases as illustrated in Figures 2A to 2C;
  • Figure 6B illustrates a memory device according to a second embodiment of the invention, comprising a single read amplifier (according to the second variant of Figure 3B, i.e. associated with a multiplexer) and operating in three phases as illustrated in Figures 2A to 2C;
  • Figures 7A to 7D illustrate a second mode of operation, in four successive phases, of the reading amplifier of Figure 1;
  • Figure 8 illustrates a memory device according to a second embodiment of the invention, comprising m+1 sense amplifiers according to the variant of Figure 5 and operating in four phases as illustrated in Figures 7A to 7D;
  • Figure 9 already described in relation to the prior art, shows the structure of a detection amplifier according to the known LOC-SA solution
  • Figure 10 already described in relation to the prior art, shows the structure of a detection amplifier according to the known OCHS-SA solution.
  • Figure 11 already described in relation to the prior art, shows the structure of a detection amplifier according to the known IORC solution.
  • circuits described for illustrative purposes comprise MOS field effect transistors (PMOS and NMOS). It is clear, however, that the present invention is not limited to this type of transistor, and circuits equivalent in terms of operation can be produced with field effect transistors (of P and N types) other than MOS or even with bipolar transistors (of PNP or NPN types).
  • FIG. 1 a reading amplifier according to a first embodiment of the invention.
  • the sense amplifier is configured, and controlled by a control unit (as detailed later), to amplify and latch a data signal read, via a bit line, into a memory cell of a resistive memory, the memory cell having a variable resistor Rdata.
  • the resistive memory is of a non-volatile type. In a variant, the resistive memory is of a volatile type.
  • the sense amplifier comprises a first branch (left branch) comprising a PMOS transistor M3 and an NMOS transistor Mi mounted to form a first logic inverter.
  • the source of the transistor M3 is connected to the power supply Vdd
  • the drains of the two transistors M3 and Mi are connected directly to each other (this is the output of the first logic inverter)
  • the source of the transistor Mi is indirectly connected to ground either via the switch S4 and the resistor Rdata or via the switch S5 and the resistor Rrefi (elements described below)
  • the gates of the two transistors M3 and Mi are connected directly to each other (this is the input of the first logic inverter).
  • the power supply is a voltage source, but in a variant it can be a current source without altering the operation.
  • a second branch (right branch) comprising a PMOS transistor M4 and an NMOS transistor M2 mounted to form a second logic inverter.
  • the source of the transistor M4 is connected to the power supply Vdd
  • the drains of the two transistors M4 and M2 are connected directly to each other (this is the output of the second logic inverter and also the output of the sense amplifier, denoted V or t)
  • the source of the transistor M2 is indirectly connected to ground via the resistor R re fo (element described below)
  • the gates of the two transistors M4 and M2 are connected directly to each other (this is the input of the second logic inverter).
  • a capacitor Co connects the output of the first logic inverter with the input of the second logic inverter.
  • the sense amplifier also comprises: a switch Si connecting the gate and the drain of the transistor M3, i.e. connecting the input and the output of the first logic inverter; a switch S2 connecting the gate and the drain of the transistor M4 , i.e. connecting the input and the output of the second logic inverter; a switch S3 connecting the gate of the transistor M3 and the drain of the transistor M4 , i.e.
  • the read amplifier is controlled by a control unit. More precisely, the control unit is configured to control the switches S 1 to S 5 according to a successive phase operation.
  • control unit is preferably formed by, or included in, the controller 61 of the resistive memory 62. More generally, the control unit comprises a reprogrammable computing machine (for example a computer, a processor, a microcontroller, etc.) executing a program comprising a sequence of instructions, or a dedicated computing machine (for example a set of logic gates such as an FPGA or an ASIC, or any other hardware module).
  • a reprogrammable computing machine for example a computer, a processor, a microcontroller, etc.
  • dedicated computing machine for example a set of logic gates such as an FPGA or an ASIC, or any other hardware module.
  • control unit is configured to control the switches S1 to S5 as follows.
  • each of the two logic inverters has its input connected to its output and the reference resistors Rrefi and Rrefo are connected to the source of transistors Mi and M2 respectively.
  • the offset of the structure is stored across capacitor Co and the two logic inverters are biased in their amplification region.
  • the second phase P2, illustrated in Figure 2B, differs from the first phase in that switches S2 and S5 are open and switch S4 is closed.
  • opening switch S2 allows the second logic inverter to be configured in amplification mode.
  • the variable resistor Rdata resistance to be evaluated
  • the signal obtained by this connection of the variable resistor Rdata is transferred, by the left branch and the coupling capacitor Co, to the input of the second logic inverter (output inverter) in order to be amplified by the gain thereof.
  • the third phase P3, illustrated in Figure 2C differs from the second phase in that the switch Si is open and the switch S3 is closed, allowing to recover an amplified output signal and locked on the output of the second logic inverter (which is also the output Veut of the sense amplifier). Indeed, such a connection of the two logic inverters allows to develop a logic signal in the memory point thus formed.
  • the proposed sense amplifier makes it possible to determine whether the unknown variable resistance Rdata has a value greater than or less than the value of the reference resistance R re fo.
  • Its structure is notably characterized by the fact that the resistors Rdata and R re fo are connected to the sources of the transistors Mi and M2 respectively, in order to amplify the signal represented by the difference between Rdata and R re fo.
  • Its operation is characterized by the control phases of the switches in order to reduce reading errors by compensating the electronic offset of the reading amplifier and to increase the reading margins.
  • Figure 3A illustrates a first variant of the sense amplifier of Figure 1, including a circuit (referenced 30) for precharging the bit line (referenced “Bitline”).
  • the precharging circuit 30 comprises a third branch, of similar structure to the first branch and comprising transistors Mga and Mi a .
  • the gate and drain of the transistors Mga and Mi a are directly connected to each other.
  • the drains of the transistors Mga and Mi a are directly connected to each other.
  • the gates of the transistors Maa and Mi a are directly connected to each other.
  • the precharging circuit 30 also comprises a switch Sg connecting the third branch (and more precisely the source of the transistor Mi a ) to the bit line during the first phase (it is closed during the same phase as the switch S 5 ).
  • the precharge circuit allows to improve (reduce) the reading time by using a structure identical to the left branch of the sense amplifier, so that the potential on the bit line is, from the end of the first PI phase, close to its final value.
  • that of the first and second branches on which the switches S 4 and S 5 are not connected comprises an additional switch always closed S 7 to compensate, in number of switches closed concurrently, one of the switches S 4 and S 5 (only one of the two being closed in each phase).
  • the additional switch S 7 makes it possible to increase the symmetry of the structure and to reduce the offset to be compensated. It can be implemented independently of the precharging circuit.
  • each of the first and second branches may comprise an additional switch (also called a balancing switch) always closed (referenced Sg for the left branch and Sg for the right branch) to reduce mismatching, by making the number of switches closed concurrently in each of the branches of the sense amplifier equal.
  • each bit line of a memory is associated with (n+1) memory cells and each of the memory cells has a variable resistor (one end of which is connected to ground, in this configuration). For a bit line, there are therefore (n+1) variable resistors which are denoted Rdatao to Rdatan in FIG. 3A.
  • Each memory cell (and therefore each variable resistor) can be selected for reading using a selection switch associated with it.
  • a selection switch associated with it.
  • Selo selection switches which are denoted Selo in Sein in Figure 3A. Only one is closed at a time.
  • the switch Sg of the right branch therefore compensates the switch Sg of the left branch when the switch S 5 is closed or one of the switches Selo to Sel n of the left branch when the switch S 4 is closed.
  • the additional switches Sg and Sg also make it possible to increase the symmetry of the structure and to reduce the offset to be compensated. They can be implemented independently of the precharge circuit.
  • Figure 3B illustrates a second variant of the sense amplifier of Figure 1, which differs from the first variant of Figure 3A in that m+1 bit lines (referenced “Bitline_0" to “Bitline_m”) are connected to the sense amplifier using an m+1 to 1 multiplexer (referenced 31).
  • m+1 bit lines referenced “Bitline_0" to "Bitline_m”
  • two additional balancing switches may be added in series with R re fo and R re fi respectively, in order to compensate for the closed internal switch of the multiplexer.
  • the second variant also differs from the first in that the switches Sg, Sg and Selo to Sel n are connected as close as possible to ground for better performance of these.
  • Figure 4A shows the structure of a sense amplifier according to a second embodiment of the invention.
  • This second embodiment differs from the first, that of Figure 1 in that: the variable resistor Rdata and the reference resistor R re fi , as well as the associated switches S 4 and S 5 , are located on the right branch and are connected at one end to the source of the transistor M2 (via their associated switches) and at the other end to ground; and the reference resistor R re fo is located on the left branch and is connected at one end to the source of the transistor Mi and at the other end to ground.
  • Figure 4B shows the structure of a sense amplifier according to a third embodiment of the invention.
  • This third embodiment differs from the first, that of Figure 1 in that: the variable resistor Rdata and the reference resistor R re fi , as well as the associated switches S 4 and S 5 , are located on the right branch and are connected at one end to the source of the transistor M 4 (via their associated switches) and at the other end to the power supply Vdd; and the reference resistor R re fo is located on the left branch and is connected at one end to the source of the transistor Mg and at the other end to the power supply Vdd-
  • Figure 4C shows the structure of a sense amplifier according to a fourth embodiment of the invention.
  • variable resistor Rdata and the reference resistor R re fi are located on the left branch and are connected at one end to the source of the transistor M3 (via their associated switches) and at the other end to the power supply Vdd; and the reference resistor R re fo is located on the right branch and is connected at one end to the source of the transistor M 4 and at the other end to the power supply Vdd-
  • Figure 5 illustrates a variation of the sense amplifier of Figure 4C, including a bit line precharge circuit (50) and additional switches ( S7 , Sg and Sg) providing symmetry, and illustrating the connection to the Vdd supply of the variable resistors (Rdatao to Rdatan) of the various memory cells associated with the bit line.
  • the precharge circuit 50 is distinguished from that referenced 30 in FIG. 3A in that the switch Sg connects the source of the transistor Mga to the bit line during the first phase (it is closed during the same phase as the switch S 5 ) and in that the source of the transistor M îa is connected to ground.
  • the operation of the precharge circuit 50 is easily deduced from that referenced 30 in FIG. 3A. It is therefore not described in detail.
  • each of the memory cells has a variable resistor (Rdatao to Rdatan) one end of which is connected to the bit line (via one of the selection switches Selo to Sein) and the other end is connected to the Vdd- power supply.
  • Figure 6A illustrates a memory device 60 according to a first embodiment of the invention. It comprises a resistive memory 62, a memory controller 61 and a plurality of sense amplifiers.
  • the resistive memory 62 has a capacity of (m+l)x(n+l) bits and is based on the use of (m+1) bit lines (referenced “Bitline_0" to "Bitline_m”) each allowing access to (n+1) memory cells.
  • Each of the (n+1) memory cells associated with a bit line has a variable resistor, one end of which is connected to ground, in this configuration identical to that of FIG. 3A.
  • Rdatao variable resistors which are denoted Rdatao to Rdatan, as in FIG. 3A.
  • Each memory cell (and therefore each variable resistor) can be selected for reading using a selection switch which is assigned to it. associated. For a bit line, it therefore has (n+1) selection switches which are denoted Selo to Sel as in Figure 3A.
  • the memory controller 61 (referred to above as the “control unit” and which is here common to the (n+1) sense amplifiers) generates: the signals (referenced 64i to 64n ) for controlling the selection switches (referenced Selo to Sein) included in the resistive memory 62 (to select one memory cell at a time on each bit line); and the signals (referenced 65i to 654 ) for controlling the switches (referenced Si to Sg; the switches from S7 to Sg not being controlled because they are always closed) included in each sense amplifier, for three-phase operation (as described above with FIGS. 2A to 2C).
  • FIG. 6A Variations of Figure 6A can be readily obtained by replacing the sense amplifier 63 (based on the embodiment of Figure 3A which is a variation of Figure 1) with a sense amplifier according to one of the other embodiments described above with Figures 4A, 4B, 4C and 5.
  • Figure 6B illustrates a memory device 60' according to a second embodiment of the invention. It comprises a resistive memory 62, a memory controller 61, a (single) sense amplifier 63 and a multiplexer 31.
  • the resistive memory 62 and the memory controller 61 are identical to those of Figure 6A.
  • the sense amplifier 63 is identical to that of Figure 3B.
  • the m+1 to 1 multiplexer (referenced 31) makes it possible to selectively connect one of the m+1 bit lines (referenced "Bitline_0" to "Bitline_m”) to the sense amplifier.
  • This second mode of operation differs from the first mode (described above with figures 2A to 2C) in that the second phase P2 of the first mode (described above with figures 2A to 2C) is here broken down into two successive sub-phases P2a and P2b.
  • the first PI phase illustrated in Figure 7A, is identical to that described above with the
  • the second phase P2a (which corresponds to the first sub-phase mentioned above), illustrated in the figure, differs from the first phase PI in that switch S2 is open, allowing the second logic inverter to be configured in amplification mode. It is as short as possible and is intended to guarantee non-clock overlap.
  • the third phase P2b (which corresponds to the second sub-phase mentioned above), illustrated in the is distinguished from the second phase P2a (first sub-phase) in that switch S 5 is open and switch S 4 is closed.
  • the variable resistor Rdata resistance to be evaluated
  • the signal obtained by this connection of the variable resistor Rdata is transferred, by the left branch and the coupling capacitor Co, to the input of the second logic inverter (output inverter) in order to be amplified by the gain thereof.
  • the fourth phase P3, illustrated in Figure 7D, is identical to the third phase of the first embodiment, described above with Figure 2C. It is not described again.
  • Figure 8 illustrates a memory device 80 according to a second embodiment of the invention. It comprises a resistive memory 62 (identical to that of Figure 8), a memory controller 81 and a plurality of sense amplifiers.
  • the memory controller 81 (referred to above as the “control unit” and which is here common to the (n+1) sense amplifiers) generates: the signals (referenced 64i to 64n , as in FIG. 6A) for controlling the selection switches (referenced Selo to Seln ) included in the resistive memory 62 (to select one memory cell at a time); and the signals (referenced 85i to 855 ) for controlling the switches (referenced Si to Sg; the switches from S7 to Sg not being controlled because they are always closed) included in each sense amplifier, for four-phase operation.
  • Variations of Figure 8 can be readily obtained by replacing the sense amplifier 83 (based on the embodiment of Figure 3A which is a variation of Figure 1) with a read amplifier according to one of the other embodiments described above with Figures 4A, 4B, 4C and 5.

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  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

Un circuit de lecture comprend un amplificateur de lecture pour amplifier et verrouiller un signal de donnée lu, via une ligne de bit, dans une cellule de mémoire (possédant une résistance variable) d'une mémoire résistive. L'amplificateur de lecture comporte : deux branches avec dans chacune deux transistors montés pour former un inverseur logique; un condensateur reliant la sortie de l'inverseur logique de la première branche avec l'entrée de l'inverseur logique de la deuxième branche; deux résistances de référence et cinq interrupteurs au moins. La résistance variable et les deux résistances de référence sont connectées sur l'électrode d'entrée d'un des quatre transistors, permettant une réduction de la consommation électrique et une amélioration de la vitesse et des marges de détection. Un fonctionnement multi-phase permet une lecture avec des marges de détection élevées et des phases de détection rapides. Le condensateur permet d'annuler les effets du désappariement sur la structure.

Description

DESCRIPTION
TITRE : Circuit de lecture comprenant un amplificateur de lecture, et dispositif mémoire correspondant.
1. DOMAINE TECHNIQUE
Le domaine de l'invention est celui des mémoires résistives.
L'invention se rapporte plus particulièrement à la lecture de telles mémoires résistives.
Elle concerne un circuit de lecture comprenant un amplificateur de lecture configuré et commandé par une unité de commande pour amplifier et verrouiller un signal de donnée lu, via une ligne de bit, dans une cellule de mémoire d'une mémoire résistive.
Elle concerne également un dispositif mémoire comprenant une mémoire résistive, ayant une capacité de (m+l)x(n+l) bits, et (m+1) amplificateurs de lecture configurés chacun pour amplifier et verrouiller un signal de donnée lu, via une ligne de bit particulière parmi les (m+1) lignes de bit, dans une des (n+1) cellules de mémoire associées à la ligne de bit particulière.
L'invention s'applique notamment, mais non exclusivement, à la lecture d'une mémoire résistive de type non-volatil. En d'autres termes, elle s'applique également à la lecture d'une mémoire résistive de type volatil. Chaque information élémentaire, appelée bit, est stockée dans une cellule de mémoire sous forme d'une valeur de résistance pouvant prendre deux valeurs, haute ou basse, représentant un bit de données (1 ou 0).
Un amplificateur de lecture est parfois aussi appelé « amplificateur de détection » (ou « sense amplifier » en anglais). Il fait partie des circuits de lecture qui sont utilisés lorsque des données sont lues à partir d'une mémoire. Sa tâche est de polariser la résistance connectée à une ligne de bit (ou « bit-line » en anglais) puis d'amplifier la tension développée aux bornes de la résistance à un niveau permettant l'utilisation de la donnée par d'autres circuits hors de la mémoire. Il y a un amplificateur de détection pour chaque ligne de bit, de sorte qu'il y a des dizaines ou même des centaines d'amplificateurs de détection identiques sur une puce de mémoire moderne.
2. ARRIÈRE-PLAN TECHNOLOGIQUE
On s'attache plus particulièrement dans la suite de ce document à décrire la problématique existant dans le cas particulier des mémoires résistives de type non-volatil. Comme déjà mentionné plus haut, l'invention ne se limite bien sûr pas à cette application particulière et elle s'applique également aux mémoires résistives de type volatil. Bien que les technologies de mémoire non volatile (NVM, pour « Non-Volatile Memory » en anglais) résistive telles que la RAM magnétique (MRAM, pour « Magnetic RAM » en anglais), la RAM à changement de phase (PCRAM, pour « Phase Change RAM » en anglais), la RAM résistive à base d'oxyde (OxRAM) et la RAM résistive (RRAM, pour « Resistive RAM » en anglais) soient des candidates prometteuses pour apporter la non-volatilité aux circuits de stockage de données, la faible consommation d'énergie, l'accès à grande vitesse, les densités élevées et l'évolutivité, les NVM résistives souffrent d'une faible fiabilité de lecture en raison de la mise à l'échelle de la technologie et des problèmes qui en résultent tels que les courants de fuite et les variations de processus croissantes.
Bien que les mémoires STT-MRAM (pour « Spin Transfer Torque MRAM » en anglais) soient considérées comme une alternative pour surmonter les problèmes de réduction d'échelle des technologies microélectroniques, elles sont confrontées à un problème de conception de circuit pour maintenir une fiabilité de lecture suffisante en raison de leur faible tension d'alimentation, de leur faible courant de lecture et des variations de processus croissantes. Au cours des dernières années, la conception de circuits de détection capables de surmonter la dégradation du rendement de lecture est devenue critique pour la mise en oeuvre de STT-MRAM dans les noeuds des technologies fortement submicroniques (« deep-submicrometer technologies » en anglais).
Pour résoudre les problèmes de faible fiabilité de lecture induite par le décalage (« offset » en anglais), diverses techniques et topologies de détection ont été proposées. Les circuits de détection conventionnels sont composés d'un circuit de détection et d'un amplificateur de détection à verrouillage.
Dans la solution OC-VLSA (pour « Offset Cancellation - Voltage Latched Sense Amplifier » en anglais), un amplificateur de détection à verrouillage de tension avec annulation de décalage est proposé. Un comparateur compensé est utilisé pour verrouiller la tension détectée. Il stocke les tensions de seuil sur des condensateurs de couplage pour réduire l'impact de la tension de décalage d'entrée. A la suite de cet amplificateur de détection se trouve un DSTA-VLSA (pour « Double Switches and Transmission gate Access transistors - VLSA » en anglais) utilisé avec un SDSC (pour « Source Degeneration Sensing Circuit » en anglais). Le SDSC convertit le courant appliqué à la jonction tunnel magnétique (MTJ pour « Magnetic Tunnel Junction » en anglais) en une différence de tension, puis le signal précédemment généré est amplifié via un PCL (« PMOS Cross-coupled Latch » en anglais) et enfin verrouillé grâce au DSTA-VLSA pour générer un signal numérique. Cet amplificateur de détection conventionnel souffre d'une tension de décalage ramenée en entrée élevée (« high input-referred offset voltage ») causée par des variations de processus pendant la phase de verrouillage dans les noeuds avancés.
On présente ci-après plusieurs amplificateurs de détection à verrouillage (ou « latched-based sense amplifiers » en anglais) récemment proposés pour les STT-MRAMs : la solution LOC-SA (pour « Latch Offset Cancellation - Sense Amplifier » en anglais), décrite dans la publication suivante : « Song, T. Na, J. Kim, J. P. Kim, S. H. Kang, and S. -O. Jung, "Latch Offset Cancellation Sense Amplifier for Deep Submicrometer STT-RAM," IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 62, no. 7, pp. 1776-1784, jul 2015 » ; la solution OCHS-SA (pour « Offset-Compensated High-Speed - Sense Amplifier » en anglais), décrite dans la publication suivante : « D. G. Lee and S. G. Park, "STT-MRAM readcircuit with improved offset cancellation," Journal of Semiconductor Technology and Science, vol. 17, no. 3, pp. 347-353, 2017 » ; et la solution IORC (pour « Improved Offset Read Circuit » en anglais), décrite dans la publication suivante : « L. Bagheriye, S. Toofan, R. Saeidi, and F. Moradi, "Offset- Compensated High-Speed Sense Amplifier for STT-MRAMs," IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 26, no. 6, pp. 1051- 1058, 2018 ».
La solution LOC-SA, illustrée sur la figure 9, est un amplificateur de détection à verrouillage et annulation de décalage. Son mode de lecture est basé sur quatre phases consistant à égaliser (PI), développer (P2), comparer (P3) et verrouiller (P4). Le but de PI est d'égaliser Vdata et Vref en court-circuitant les deux sorties pour améliorer la vitesse de détection puis de comparer Vref à Vdata pendant la phase P2 par les courants de saturation des transistors Ml, M2, M5 et M6. Le signal est amplifié sans décalage ajouté en P3 pour être finalement verrouillé et produire ainsi une sortie numérique. Cette architecture remplit plusieurs fonctions. Elle fusionne le SDSC, le PCL et le DSTA- VLSA mentionnés plus haut.
La solution OCHS-SA, illustrée sur la figure 10, est un amplificateur de détection à haute vitesse compensé en décalage. Sa topologie est similaire à celle du LOC-SA. Il effectue l'opération de détection en trois phases : précharge (PI), évaluation (P2) et verrouillage (P3). Pendant la phase de précharge, les lignes de bit sont polarisées par les transistors Ml et M2 connectés par des diodes. De la même manière que le LOC-SA, la phase d'évaluation ou de développement (P2) utilise le mécanisme de rétroaction positive du PCL pour amplifier la différence de tension de la ligne de bit. La marge de détection étant suffisamment grande, la dégradation des performances due au désappariement (« mismatch ») entre les charges PMOS peut être atténuée. La phase de verrouillage P3 amplifie la différence de tension développée dans P2 pour fournir des signaux numériques.
L'intérêt principal des architectures LOC-SA et OCHS-SA, outre le fait qu'elles offrent une solution compacte, est leur robustesse face au désappariement entre dispositifs pendant la phase d'amplification par le PCL. Cependant, elles souffrent toujours du désappariement pendant l'étape de développement du signal (P2) où, si le désappariement est suffisamment important, le signe de la différence de tension produite peut être inversé, produisant ainsi une erreur.
La solution IORC, illustrée sur la figure 11, est un circuit de lecture à annulation de décalage amélioré. Dans le cadre de l'annulation du décalage, la solution IORC propose une architecture dans laquelle l'information de désappariement (« mismatch ») est stockée dans un condensateur. Cela présente l'avantage d'annuler le décalage (« offset ») dans la phase de développement du signal et dans la phase d'amplification du signal. Basée sur la même topologie de verrouillage que dans les travaux décrits précédemment, l'opération de lecture se compose de quatre phases. Dans un premier temps, des courants identiques, issus de transistors identiques utilisés comme sources de courant, sont fournis aux deux cellules de référence connectées. La différence de tension due au désappariement des dispositifs entre les références identiques est stockée dans un condensateur. Dans la deuxième phase, le condensateur est déconnecté et la cellule de donnée est connectée. Les sources de courant M3 et M4 fournissent des courants comme dans la première phase. La différence entre les tensions générées, corrigée par le désappariemment stocké dans le condensateur, est amplifiée par la rétroaction positive du PCL pendant la troisième phase. Enfin, le signal préamplifié est détecté par le verrouillage et produit une sortie numérique. Des temps de détection plus longs et des consommations d'énergie importantes sont signalés dans cette architecture en raison du stockage du désappariement (« mismatch ») dans le condensateur.
A la lecture de ce qui précède, on comprend qu'il existe aujourd'hui un besoin pour un amplificateur de lecture (« sense amplifier ») pour mémoires résistives, qui offre de meilleurs résultats que les solutions connues.
En d'autres termes, il existe un besoin pour un amplificateur de lecture qui présente les avantages d'une fiabilité de détection, d'une surface de silicium compacte, d'une faible consommation d'énergie (faible puissance), d'un temps de détection rapide (haute vitesse) et d'une compensation efficace du décalage (« offset ») résultant des effets de désappariement (« mismatch »).
3. RÉSUMÉ Dans un mode de réalisation de l'invention, il est proposé un circuit de lecture comprenant un amplificateur de lecture et une unité de commande, l'amplificateur étant configuré et commandé par l'unité de commande pour amplifier et verrouiller un signal de donnée lu, via une ligne de bit, dans une cellule de mémoire d'une mémoire résistive, la cellule de mémoire possédant une résistance variable. L'amplificateur de lecture comprend :
- une première branche comprenant des premier et deuxième transistors montés pour former un premier inverseur logique, et dont les électrodes d'entrée sont raccordées, directement ou non, à une alimentation et à la masse respectivement ;
- une deuxième branche comprenant des troisième et quatrième transistors montés pour former un deuxième inverseur logique, et dont les électrodes d'entrée sont raccordées, directement ou non, à l'alimentation et à la masse respectivement ;
- un condensateur reliant une sortie du premier inverseur logique avec une entrée du deuxième inverseur logique ;
- une première résistance de référence (Rrefi) ;
- un jeu d'interrupteurs comprenant : un premier interrupteur reliant l'électrode de commande et l'électrode de sortie du premier transistor ; un deuxième interrupteur reliant l'électrode de commande et l'électrode de sortie du troisième transistor ; un troisième interrupteur reliant l'électrode de commande du premier transistor et l'électrode de sortie du troisième transistor ; un quatrième interrupteur reliant la résistance variable, via la ligne de bit, à l'électrode d'entrée d'un des transistors qui est situé sur une des première et deuxième branches ; et un cinquième interrupteur reliant ladite électrode d'entrée d'un des transistors à une première extrémité de la première résistance de référence dont une deuxième extrémité est reliée à un élément donné du groupe constitué de l'alimentation et de la masse ;
- une deuxième résistance de référence, de même valeur que la première résistance de référence, et ayant une première extrémité reliée audit élément donné du groupe constitué de l'alimentation et de la masse, et une deuxième extrémité reliée à l'électrode d'entrée d'un autre des transistors qui est situé sur l'autre des première et deuxième branches.
En outre, l'unité de commande est configurée pour commander les interrupteurs selon un fonctionnement en phases successives comprenant : une première phase dans laquelle les premier, deuxième et cinquième interrupteurs sont fermés et les troisième et quatrième interrupteurs sont ouverts ; une deuxième phase se distinguant de la première phase en ce que les deuxième et cinquième interrupteurs sont ouverts et le quatrième interrupteur est fermé ; et une troisième phase se distinguant de la deuxième phase en ce que le premier interrupteur est ouvert et le troisième interrupteur est fermé, permettant de récupérer un signal de sortie amplifié et verrouillé sur une sortie du deuxième inverseur logique.
Ainsi, la solution proposée propose une approche tout à fait nouvelle et inventive. En effet, l'amplificateur de lecture proposé possède une structure particulière comportant : deux branches avec dans chacune deux transistors montés pour former un inverseur logique (donc un inverseur logique par branche) ; un condensateur reliant la sortie de l'inverseur logique de la première branche avec l'entrée de l'inverseur logique de la deuxième branche ; deux résistances de référence et cinq interrupteurs au moins.
Une caractéristique essentielle de cette structure est que la résistance variable (aussi appelée « résistance de donnée ») et les deux résistances de référence (notées respectivement Rdata, Rrefo et Rrefi sur les figures décrites ci-après) sont connectées sur l'électrode d'entrée d'un des quatre transistors précités (c'est-à-dire la source dans le cas d'un transistor à effet de champ ou l'émetteur dans le cas d'un transistor bipolaire). Plus précisément, la résistance variable (Rdata) et la première résistance de référence (Rrefi) sont connectées (via les quatrième et cinquième interrupteurs respectivement) à l'électrode d'entrée d'un des transistors de l'une des deux branches et la deuxième résistance de référence (Rrefo) est connectée à l'électrode d'entrée d'un des transistors de l'autre des deux branches ; en outre la résistance variable (Rdata) et les deux résistances de référence (Rrefi et Rrefo) ont toutes une extrémité reliée à la masse (voir les première et deuxième configurations discutées plus bas) ou à l'alimentation (voir les troisième et quatrième configurations discutées plus bas). En d'autres termes, la résistance variable (Rdata) et la première résistance de référence (Rrefi) sont connectées en série avec les deux transistors de l'inverseur logique de l'une des deux branches, et la deuxième résistance de référence (Rrefo) est connectée en série avec les deux transistors de l'inverseur logique de l'autre des deux branches.
C'est une caractéristique distinctive par rapport aux solutions connues LOC-SA, OCH-SA et IORC, dans lesquelles la résistance variable (et une résistance de référence s'il y en a deux) est (sont) connectée(s) à l'électrode de sortie d'un des transistors de l'une des deux branches et l'autre résistance de référence est connectée à l'électrode de sortie d'un des transistors de l'autre des deux branches. Par électrode de sortie, on entend le drain dans le cas d'un transistor à effet de champ ou le collecteur dans le cas d'un transistor bipolaire. Par exemple, dans les solutions LOC-SA et OCH-SA des figures 9 et 10, la résistance variable Rdata est connectée à l'électrode de sortie des transistors Ml et M5 et la résistance de référence Rref est connectée à l'électrode de sortie des transistors M2 et M6. De même, dans la solution IORC de la figure 11, la résistance variable Rdata et la première résistance de référence Rrefo sont connectée à l'électrode de sortie des transistors M3 et Ml et la deuxième résistance de référence Rrefi est connectée à l'électrode de sortie des transistors M4 et M2. Dans les amplificateurs de lecture de ces solutions connues, un courant de polarisation élevé est alors nécessaire, et un petit signal est obtenu, ce qui conduit à des limitations en termes de marges de détection, de consommation d'énergie et de vitesse.
Au contraire, avec la caractéristique distinctive précitée (résistance variable et résistances de référence connectées sur les électrodes d'entrée des transistors), aucune branche supplémentaire n'est nécessaire pour connecter les résistances, ce qui permet d'obtenir une réduction de la consommation électrique. La consommation d'énergie est également rendue plus faible grâce au recyclage du courant au sein de la structure particulière proposée, puisque le courant de métastabilité de l'inverseur logique (de l'une des branches) est utilisé pour polariser la résistance détectée (et connectée sur l'autre branche). En outre, en connectant des résistances à l'électrode d'entrée d'un transistor (par exemple la source d'un transistor MOS), ce dernier agit comme un amplificateur analogique, ce qui améliore à la fois la vitesse et les marges de détection (pour la lecture).
Une autre caractéristique essentielle de la structure proposée est que le fonctionnement multi-phase, rendu possible grâce aux interrupteurs, permet d'obtenir une lecture avec des marges de détection élevées et des phases de détection rapides.
Encore une autre caractéristique essentielle de l'invention est que le condensateur permet d'annuler les effets de la désadaptation (aussi appelée « désappariement » ou « mismatch » en anglais) sur la structure et la dégradation de la fiabilité de lecture qui en résulte.
En résumé, l'architecture d'amplificateur de lecture qui est proposée pour la lecture de mémoires résistives présente les avantages d'une surface de silicium compacte, d'une faible consommation d'énergie, d'un temps de détection rapide et de l'annulation des effets de désadaptation (compensation de décalage).
Dans une implémentation particulière, la deuxième phase est composée de deux sous- phases successives :
- une première sous-phase se distinguant de la première phase en ce que le deuxième interrupteur est ouvert ; et
- une deuxième sous-phase se distinguant de la première sous-phase en ce que le cinquième interrupteur est ouvert et le quatrième interrupteur est fermé. La première sous-phase permet de garantir le non recouvrement d'horloge. C'est une sous- phase d'égalisation du deuxième inverseur logique (branche de droite sur les figures décrites plus bas, ce dernier restant équilibré à son état métastable.
Il convient de mentionner que i) le temps requis pour la première sous-phase est négligeable étant donné qu'il suffit d'avoir des phases non recouvrantes pour garantir l'opération d'égalisation, ii) la vitesse de détection (lors de la deuxième sous-phase qui suit) est améliorée en égalisant les tensions d'entrée et de sortie du deuxième inverseur.
Du fait que la deuxième phase est composée de deux sous-phases, cette implémentation particulière est aussi appelée, dans la suite de la description, « mode de fonctionnement en quatre phases successives », les deux sous-phases de la deuxième phase précitée et la troisième phase précitée étant alors renommées deuxième, troisième et quatrième phases respectivement.
Dans une première configuration particulière des résistances :
- le quatrième interrupteur relie la résistance variable, via la ligne de bit, à l'électrode d'entrée du deuxième transistor situé sur la première branche ;
- le cinquième interrupteur relie l'électrode d'entrée du deuxième transistor à la première extrémité de la première résistance de référence dont la deuxième extrémité est reliée à la masse ; et
- la deuxième résistance de référence a sa première extrémité reliée à la masse et sa deuxième extrémité reliée à l'électrode d'entrée du quatrième transistor situé sur la deuxième branche.
Cette première configuration est adaptée à la lecture d'une mémoire résistive dont les résistances variables des différentes cellules de mémoire sont connectées à la masse.
Dans une deuxième configuration particulière des résistances :
- le quatrième interrupteur relie la résistance variable, via la ligne de bit, à l'électrode d'entrée du quatrième transistor situé sur la deuxième branche ;
- le cinquième interrupteur relie l'électrode d'entrée du quatrième transistor à la première extrémité de la première résistance de référence dont la deuxième extrémité est reliée à la masse ; et
- la deuxième résistance de référence a sa première extrémité reliée à la masse et sa deuxième extrémité reliée à l'électrode d'entrée du deuxième transistor situé sur la première branche. Cette deuxième configuration est également adaptée à la lecture d'une mémoire résistive dont les résistances variables des différentes cellules de mémoire sont connectées à la masse.
Dans une troisième configuration particulière des résistances : - le quatrième interrupteur relie la résistance variable, via la ligne de bit, à l'électrode d'entrée du troisième transistor situé sur la deuxième branche ;
- le cinquième interrupteur relie l'électrode d'entrée du troisième transistor à la première extrémité de la première résistance de référence dont la deuxième extrémité est reliée à l'alimentation ; et
- la deuxième résistance de référence a sa première extrémité reliée à l'alimentation et sa deuxième extrémité reliée à l'électrode d'entrée du premier transistor situé sur la première branche.
Cette troisième configuration est adaptée à la lecture d'une mémoire résistive dont les résistances variables des différentes cellules de mémoire sont connectées à l'alimentation. La dite alimentation peut être une source de tension ou une source de courant sans altérer le fonctionnement.
Dans une quatrième configuration particulière des résistances :
- le quatrième interrupteur relie la résistance variable, via la ligne de bit, à l'électrode d'entrée du premier transistor situé sur la première branche ;
- le cinquième interrupteur relie l'électrode d'entrée du premier transistor à la première extrémité de la première résistance de référence dont la deuxième extrémité est reliée à l'alimentation ; et
- la deuxième résistance de référence a sa première extrémité reliée à l'alimentation et sa deuxième extrémité reliée à l'électrode d'entrée du troisième transistor situé sur la deuxième branche.
Cette quatrième configuration est également adaptée à la lecture d'une mémoire résistive dont les résistances variables des différentes cellules de mémoire sont connectées à l'alimentation.
Selon une caractéristique particulière, le circuit de lecture comprend en outre un circuit de précharge de la ligne de bit comprenant :
- une troisième branche, de structure similaire à la première branche et comprenant des cinquième et sixième transistors, les électrodes de commande et de sortie des cinquième et sixième transistors étant raccordées directement entre elles; et
- un sixième interrupteur reliant la troisième branche à la ligne de bit et l'unité de commande est configurée pour commander l'interrupteur comme le cinquième interrupteur.
Ceci permet d'améliorer (réduire) le temps de lecture, du fait que dès la fin de la première phase, le potentiel de la ligne de bit est proche de sa valeur finale. Selon une caractéristique particulière, chacune des première et deuxième branches comprend un interrupteur supplémentaire toujours fermé pour compenser, en nombre d'interrupteurs fermés concurremment, un interrupteur de sélection de ladite cellule de mémoire.
Ainsi, cet interrupteur supplémentaire permet d'augmenter la symétrie de la structure et donc de réduire le décalage (« offset ») à compenser.
Selon une caractéristique particulière, celle des première et deuxième branches sur laquelle ne sont pas reliés les quatrième et cinquième interrupteurs comprend un autre interrupteur supplémentaire toujours fermé pour compenser, en nombre d'interrupteurs fermés concurremment, un des quatrième et cinquième interrupteurs.
Ces autres interrupteurs supplémentaires permettent également d'augmenter la symétrie de la structure et donc de réduire le décalage (« offset ») à compenser.
Selon une caractéristique particulière, l'unité de commande est formée par, ou comprise dans, un contrôleur de la mémoire résistive.
Ainsi, le contrôleur de la mémoire résistive est adapté pour commander les interrupteurs comme souhaité.
Selon une caractéristique particulière, les premier et troisième transistors sont de type P et les deuxième et quatrième transistors sont de type N.
Ainsi, la solution proposée peut être mise en oeuvre aussi bien avec des transistors à effet de champ qu'avec des transistors bipolaires.
Selon une caractéristique particulière, l'électrode d'entrée, l'électrode de sortie et l'électrode de commande correspondent respectivement :
- à la source, au drain et à la grille dans le cas d'un transistor à effet de champ ; et
- à l'émetteur, le collecteur et la base dans le cas d'un transistor bipolaire.
Selon une caractéristique particulière, la mémoire résistive est de type non volatil.
Les performances de la solution proposée sont particulièrement intéressantes pour une application à la lecture d'une mémoire résistive de type non-volatil. Mais comme déjà mentionné plus haut, la solution proposée s'applique également à la lecture d'une mémoire résistive de type volatil.
Dans un autre mode de réalisation de l'invention, il est proposé un dispositif mémoire comprenant une mémoire résistive ayant une capacité de (m+l)x(n+l) bits et basée sur l'utilisation de (m+1) lignes de bit permettant chacune d'accéder à (n+1) cellules de mémoire. Le dispositif mémoire comprend (m+1) circuits de lecture (tels que celui présenté plus haut, dans l'un quelconque de ses modes de réalisation), partageant une unité de commande commune, chacun des (m+1) circuits de lecture comprenant un amplificateur de lecture configuré et commandé par l'unité de commande commune pour amplifier et verrouiller un signal de donnée lu, via une ligne de bit particulière parmi les (m+1) lignes de bit, dans une des (n+1) cellules de mémoire associées à la ligne de bit particulière.
Du fait qu'il comprend (m+1) circuits de lecture tels que celui discuté plus haut (dans l'un quelconque de ses différents modes de réalisation), les avantages d'un tel dispositif mémoire sont ceux déjà discutés plus haut pour le circuit de lecture (et l'amplificateur de lecture qu'il contient).
Dans un autre mode de réalisation de l'invention, il est proposé un dispositif mémoire comprenant une mémoire résistive ayant une capacité de (m+l)x(n+l) bits et basée sur l'utilisation de (m+1) lignes de bit permettant chacune d'accéder à (n+1) cellules de mémoire. Le dispositif mémoire comprend un circuit de lecture (tel que celui présenté plus haut, dans l'un quelconque de ses modes de réalisation) et un multiplexeur (m+1) vers 1 permettant de connecter sélectivement une des (m+1) lignes de bit vers l'amplificateur de lecture compris dans le circuit de lecture, l'amplificateur de lecture étant commandé par l'unité de commande comprise dans le circuit de lecture pour amplifier et verrouiller un signal de donnée lu, via la ligne de bit connectée parmi les (m+1) lignes de bit, dans une des (n+1) cellules de mémoire associées à la ligne de bit connectée.
Dans cette variante, du fait qu'il comprend un (seul) circuit de lecture tel que celui discuté plus haut (dans l'un quelconque de ses différents modes de réalisation), les avantages d'un tel dispositif mémoire sont ceux déjà discutés plus haut pour le circuit de lecture (et l'amplificateur de lecture qu'il contient).
4. LISTE DES FIGURES
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description suivante, donnée à titre d'exemple illustratif et non limitatif, en relation avec les dessins annexés, dans lesquels :
La figure 1 présente la structure d'un amplificateur de lecture selon un premier mode de réalisation de l'invention ;
Les figures 2A à 2C illustrent un premier mode de fonctionnement, en trois phases successives, de l'amplificateur de lecture de la figure 1 ;
La figure 3A illustre une première variante de l'amplificateur de lecture de la figure 1, incluant un circuit de précharge de la ligne de bit et des interrupteurs supplémentaires conférant de la symétrie, et illustrant la connexion à la masse des résistances variables des différentes cellules de mémoire associées à la ligne de bit ; La figure 3B illustre une deuxième variante de l'amplificateur de lecture de la figure 1, qui se distingue de la première variante de la figure 3A en ce que plusieurs lignes de bit sont connectées à l'amplificateur de lecture en utilisant un multiplexeur ;
La figure 4A présente la structure d'un amplificateur de lecture selon un deuxième mode de réalisation de l'invention ;
La figure 4B présente la structure d'un amplificateur de lecture selon un troisième mode de réalisation de l'invention ;
La figure 4C présente la structure d'un amplificateur de lecture selon un quatrième mode de réalisation de l'invention ;
La figure 5 illustre une variante de l'amplificateur de lecture de la figure 4C, incluant un circuit de précharge de la ligne de bit et des interrupteurs supplémentaires conférant de la symétrie, et illustrant la connexion à l'alimentation des résistances variables des différentes cellules de mémoire associées à la ligne de bit ;
La figure 6A illustre un dispositif mémoire selon un premier mode de réalisation de l'invention, comprenant m+1 amplificateurs de lecture selon la première variante de la figure 3A et fonctionnant en trois phases comme illustré sur les figures 2A à 2C ;
La figure 6B illustre un dispositif mémoire selon un deuxième mode de réalisation de l'invention, comprenant un unique amplificateur de lecture (selon la deuxième variante de la figure 3B, c'est-à-dire associé à un multiplexeur) et fonctionnant en trois phases comme illustré sur les figures 2A à 2C ;
Les figures 7A à 7D illustrent un deuxième mode de fonctionnement, en quatre phases successives, de l'amplificateur de lecture de la figure 1 ;
La figure 8 illustre un dispositif mémoire selon un deuxième mode de réalisation de l'invention, comprenant m+1 amplificateurs de lecture selon la variante de la figure 5 et fonctionnant en quatre phases comme illustré sur les figures 7A à 7D ;
La figure 9, déjà décrite en relation avec l'art antérieur, présente la structure d'un amplificateur de détection selon la solution connue LOC-SA ;
La figure 10, déjà décrite en relation avec l'art antérieur, présente la structure d'un amplificateur de détection selon la solution connue OCHS-SA ; et
La figure 11, déjà décrite en relation avec l'art antérieur, présente la structure d'un amplificateur de détection selon la solution connue IORC.
5. DESCRIPTION DÉTAILLÉE Sur toutes les figures du présent document, les éléments et étapes identiques sont désignés par une même référence numérique.
Dans la suite de la description, les circuits décrits à titre illustratif comprennent des transistors à effet de champ MOS (PMOS et NMOS). Il est clair cependant que la présente invention n'est pas limitée à ce type de transistors, et des circuits équivalents en termes de fonctionnement peuvent être réalisés avec des transistors à effet de champ (de types P et N) autres que MOS ou encore avec des transistors bipolaires (de types PNP ou NPN).
Le passage d'une implémentation avec des transistors à effet de champ à une implémentation avec des transistors bipolaires pourra être réalisé simplement en considérant que l'électrode d'entrée, l'électrode de sortie et l'électrode de commande d'un transistor correspondent respectivement :
- à la source, au drain et à la grille dans le cas d'un transistor à effet de champ ; et
- à l'émetteur, le collecteur et la base dans le cas d'un transistor bipolaire.
On rappelle que, classiquement, quand deux transistors complémentaires, de types P et N respectivement, sont montés pour former un inverseur logique : l'électrode d'entrée du premier transistor est raccordée à l'alimentation, les électrodes de sortie des deux transistors sont raccordées directement entre elles, l'électrode d'entrée du deuxième transistor est raccordée à la masse, et les électrodes de commande des deux transistors sont raccordées directement entre elles.
On présente désormais, en relation avec la figure 1, un amplificateur de lecture selon un premier mode de réalisation de l'invention.
L'amplificateur de lecture est configuré, et commandé par une unité de commande (comme détaillé par la suite), pour amplifier et verrouiller un signal de donnée lu, via une ligne de bit, dans une cellule de mémoire d'une mémoire résistive, la cellule de mémoire possédant une résistance variable Rdata. Dans une implémentation particulière, la mémoire résistive est de type non-volatil. Dans une variante, la mémoire résistive est de type volatil.
L'amplificateur de lecture comprend une première branche (branche de gauche) comprenant un transistor M3 de type PMOS et un transistor Mi de type NMOS montés pour former un premier inverseur logique. Ainsi, la source du transistor M3 est raccordée à l'alimentation Vdd, les drains des deux transistors M3 et Mi sont raccordés directement entre eux (c'est la sortie du premier inverseur logique), la source du transistor Mi est raccordée indirectement à la masse soit via l'interrupteur S4 et la résistance Rdata soit via l'interrupteur S5 et la résistance Rrefi (éléments décrits plus bas), et les grilles des deux transistors M3 et Mi sont raccordées directement entre elles (c'est l'entrée du premier inverseur logique). Dans cette implémentation, l'alimentation est une source de tension, mais dans une variante ce peut être une source de courant sans altérer le fonctionnement.
Il comprend une deuxième branche (branche de droite) comprenant un transistor M4 de type PMOS et un transistor M2 de type NMOS montés pour former un deuxième inverseur logique. Ainsi, la source du transistor M4 est raccordée à l'alimentation Vdd, les drains des deux transistors M4 et M2 sont raccordés directement entre eux (c'est la sortie du deuxième inverseur logique et également la sortie de l'amplificateur de lecture, notée Vout), la source du transistor M2 est raccordée indirectement à la masse via la résistance Rrefo (élément décrit plus bas), et les grilles des deux transistors M4 et M2 sont raccordées directement entre elles (c'est l'entrée du deuxième inverseur logique).
Un condensateur Co relie la sortie du premier inverseur logique avec l'entrée du deuxième inverseur logique.
L'amplificateur de lecture comprend également : un interrupteur Si reliant la grille et le drain du transistor M3, c'est-à-dire reliant l'entrée et la sortie du premier inverseur logique ; un interrupteur S2 reliant la grille et le drain du transistor M4, c'est-à-dire reliant l'entrée et la sortie du deuxième inverseur logique ; un interrupteur S3 reliant la grille du transistor M3 et le drain du transistor M4, c'est-à-dire reliant l'entrée du premier inverseur logique et la sortie du deuxième inverseur logique ; un interrupteur S4 reliant une extrémité de la résistance variable Rdata, via la ligne de bit, à la source du transistor Mi (dans cette configuration, l'autre extrémité de la résistance variable Rdata est raccordée à la masse) ; un interrupteur S5 reliant la source du transistor Mi à une première extrémité d'une première résistance de référence Rrefi dont une deuxième extrémité est reliée à la masse ; et une deuxième résistance de référence Rrefo, de même valeur que la première résistance de référence, et ayant une première extrémité reliée à la masse et une deuxième extrémité reliée à la source du transistor M2.
L'amplificateur de lecture est commandé par une unité de commande. Plus précisément, l'unité de commande est configurée pour commander les interrupteurs Si à S5 selon un fonctionnement en phases successives.
Sur la figure 1, une annotation au format « <px » est présente à proximité de chaque interrupteur pour préciser la ou les phases de rang(s) « x » pendant laquelle ou lesquelles cet interrupteur est fermé. Par exemple, l'annotation « » à proximité de l'interrupteur Si précise que celui-ci est fermé pendant les phases 1 et 2.
Comme détaillé par la suite en relation avec la figure 6A, l'unité de commande est préférentiellement formée par, ou comprise dans, le contrôleur 61 de la mémoire résistive 62. Plus généralement, l'unité de commande comprend une machine de calcul reprogrammable (par exemple un ordinateur, un processeur, un microcontrôleur...) exécutant un programme comprenant une séquence d'instructions, ou bien une machine de calcul dédiée (par exemple un ensemble de portes logiques comme un FPGA ou un ASIC, ou tout autre module matériel).
On présente maintenant, en relation avec les figures 2A à 2C, un premier mode de fonctionnement, en trois phases successives (Pl, P2 et P3), de l'amplificateur de lecture de la figure 1. Dans ce cas, l'unité de commande est configurée pour commander les interrupteurs Si à S5 comme suit.
Dans la première phase PI, illustrée sur la figure 2A, les interrupteurs Si, S2 et S5 sont fermés et les interrupteurs S3 et S4 sont ouverts. Ainsi, chacun des deux inverseurs logiques a son entrée connectée à sa sortie et les résistances de référence Rrefi et Rrefo sont connectées sur la source des transistors Mi et M2 respectivement. L'offset de la structure est stocké aux bornes du condensateur Co et les deux inverseurs logiques sont polarisés dans leur zone d'amplification.
La deuxième phase P2, illustrée sur la figure 2B, se distingue de la première phase en ce que les interrupteurs S2 et S5 sont ouverts et l'interrupteur S4 est fermé. Ainsi, l'ouverture de l'interrupteur S2 permet de configurer le deuxième inverseur logique en régime d'amplification. La résistance variable Rdata (résistance à évaluer) est connectée à la place de la résistance de référence Rrefi- Le signal obtenu par cette connexion de la résistance variable Rdata est transféré, par la branche de gauche et le condensateur de couplage Co, sur l'entrée du deuxième inverseur logique (inverseur de sortie) afin d'être amplifié par le gain de celui-ci.
La troisième phase P3, illustrée sur la figure 2C, se distingue de la deuxième phase en ce que l'interrupteur Si est ouvert et l'interrupteur S3 est fermé, permettant de récupérer un signal de sortie amplifié et verrouillé sur la sortie du deuxième inverseur logique (qui est également la sortie Veut de l'amplificateur de lecture). En effet, une telle connexion des deux inverseurs logiques permet de développer un signal logique dans le point mémoire ainsi formé.
Ainsi, l'amplificateur de lecture proposé permet de déterminer si la résistance variable inconnue Rdata a une valeur supérieure ou inférieure à la valeur de la résistance de référence Rrefo. Sa structure est notamment caractérisée par le fait que les résistances Rdata et Rrefo sont connectées sur les sources des transistors Mi et M2 respectivement, afin d'amplifier le signal représenté par la différence entre Rdata et Rrefo. Son fonctionnement est caractérisé par les phases de contrôle des interrupteurs afin de réduire les erreurs de lecture en compensant l'offset électronique de l'amplificateur de lecture et d'augmenter les marges de lectures.
La figure 3A illustre une première variante de l'amplificateur de lecture de la figure 1, incluant un circuit (référencé 30) de précharge de la ligne de bit (référencée « Bitline »). Le circuit de précharge 30 comprend une troisième branche, de structure similaire à la première branche et comprenant des transistors Mga et Mia. La grille et le drain des transistors Mga et Mia sont raccordés directement entre eux. Les drains des transistors Mga et Mia sont raccordés directement entre eux. Les grilles des transistors Maaet Mia sont raccordées directement entre elles. La source du transistor Msa est raccordée à l'alimentation Vdd- Le circuit de précharge 30 comprend également un interrupteur Sg reliant la troisième branche (et plus précisément la source du transistor Mia) à la ligne de bit pendant la première phase (il est fermé pendant la même phase que l'interrupteur S5). Le circuit de précharge permet d'améliorer (réduire) le temps de lecture en utilisant une structure identique à la branche de gauche de l'amplificateur de lecture, afin que le potentiel sur la ligne de bit soit, dès la fin de la première phase PI, proche de sa valeur finale.
Selon une caractéristique particulière, également illustrée sur la figure 3A, celle des première et deuxième branches sur laquelle ne sont pas reliés les interrupteurs S4 et S5 (c'est-à-dire la branche de droite dans la configuration de la figure 3A) comprend un interrupteur supplémentaire toujours fermé S7 pour compenser, en nombre d'interrupteurs fermés concurremment, un des interrupteurs S4 et S5 (un seul des deux étant fermé à chaque phase). L'interrupteur supplémentaire S7 permet d'augmenter la symétrie de la structure et de réduire l'offset à compenser. Il peut être mis en oeuvre indépendamment du circuit de précharge.
Selon une autre caractéristique particulière, également illustrée sur la figure 3A, chacune des première et deuxième branches peut comprendre un interrupteur supplémentaire (aussi appelé interrupteur d'équilibrage) toujours fermé (référencés Sg pour la branche de gauche et Sg pour la branche de droite) pour réduire le désappariement, en rendant égal le nombre d'interrupteurs fermés concurremment dans chacune des branches de l'amplificateur de lecture. En effet, comme illustré sur la figure 3A, chaque ligne de bit d'une mémoire est associée à (n+1) cellules de mémoire et chacune des cellules de mémoire possède une résistance variable (dont une extrémité est raccordée à la masse, dans cette configuration). Pour une ligne de bit, il y a donc (n+1) résistances variables qui sont notées Rdatao à Rdatan sur la figure 3A. Chaque cellule de mémoire (et donc chaque résistance variable) peut être sélectionnée pour la lecture grâce à un interrupteur de sélection qui lui est associé. Pour une ligne de bit, il y a donc (n+1) interrupteurs de sélection qui sont notés Selo à Sein sur la figure 3A. Un seul est fermé à la fois. En nombre d'interrupteurs fermés concurremment sur une branche, l'interrupteur Sg de la branche de droite compense donc l'interrupteur Sg de la branche de gauche quand l'interrupteur S5 est fermé ou bien l'un des interrupteur Selo à Seln de la branche de gauche quand l'interrupteur S4 est fermé. Les interrupteurs supplémentaires Sg et Sg permettent eux aussi d'augmenter la symétrie de la structure et de réduire l'offset à compenser. Ils peuvent être mis en oeuvre indépendamment du circuit de précharge.
La figure 3B illustre une deuxième variante de l'amplificateur de lecture de la figure 1, qui se distingue de la première variante de la figure 3A en ce que m+1 lignes de bit (référencées « Bitline_0 » à « Bitline_m ») sont connectées à l'amplificateur de lecture en utilisant un multiplexeur m+1 vers 1 (référencé 31). Dans cette variante, optionnellement, deux interrupteurs d'équilibrage supplémentaires peuvent être ajoutés en série avec Rrefo et Rrefi respectivement, afin de compenser l'interrupteur interne fermé du multiplexeur.
La deuxième variante se distingue également de la première en en ce que les interrupteurs Sg, Sg et Selo à Seln sont connectés au plus près de la masse pour une meilleure performance de ceux-ci.
La figure 4A présente la structure d'un amplificateur de lecture selon un deuxième mode de réalisation de l'invention. Ce deuxième mode de réalisation se distingue du premier, celui de la figure 1 en ce que : la résistance variable Rdata et la résistance de référence Rrefi, ainsi que les interrupteurs associés S4 et S5, sont situés sur la branche de droite et sont connectés à une extrémité à la source du transistor M2 (via leurs interrupteurs associés) et à l'autre extrémité à la masse ; et la résistance de référence Rrefo est située sur la branche de gauche et est connectée à une extrémité à la source du transistor Mi et à l'autre extrémité à la masse.
La figure 4B présente la structure d'un amplificateur de lecture selon un troisième mode de réalisation de l'invention. Ce troisième mode de réalisation se distingue du premier, celui de la figure 1 en ce que : la résistance variable Rdata et la résistance de référence Rrefi, ainsi que les interrupteurs associés S4 et S5, sont situés sur la branche de droite et sont connectés à une extrémité à la source du transistor M4 (via leurs interrupteurs associés) et à l'autre extrémité à l'alimentation Vdd ; et la résistance de référence Rrefo est située sur la branche de gauche et est connectée à une extrémité à la source du transistor Mg et à l'autre extrémité à l'alimentation Vdd- La figure 4C présente la structure d'un amplificateur de lecture selon un quatrième mode de réalisation de l'invention. Ce quatrième mode de réalisation se distingue du premier, celui de la figure 1 en ce que : la résistance variable Rdata et la résistance de référence Rrefi, ainsi que les interrupteurs associés S4 et S5, sont situés sur la branche de gauche et sont connectés à une extrémité à la source du transistor M3 (via leurs interrupteurs associés) et à l'autre extrémité à l'alimentation Vdd ; et la résistance de référence Rrefo est située sur la branche de droite et est connectée à une extrémité à la source du transistor M4 et à l'autre extrémité à l'alimentation Vdd-
La figure 5 illustre une variante de l'amplificateur de lecture de la figure 4C, incluant un circuit (50) de précharge de la ligne de bit et des interrupteurs supplémentaires (S7, Sg et Sg) conférant de la symétrie, et illustrant la connexion à l'alimentation Vdd des résistances variables ( Rdatao à Rdatan) des différentes cellules de mémoire associées à la ligne de bit.
Le circuit de précharge 50 se distingue de celui référencé 30 sur la figure 3A en ce que l'interrupteur Sg relie la source du transistor Mga à la ligne de bit pendant la première phase (il est fermé pendant la même phase que l'interrupteur S5) et en ce que la source du transistor Mîa est raccordée à la masse. Le fonctionnement du circuit de précharge 50 se déduit aisément de celui référencé 30 sur la figure 3A. Il n'est donc pas décrit en détail.
Le rôle des interrupteurs supplémentaires S7, Sg et Sg est le même que dans le cas de la figure 3A. Il n'est donc pas décrit à nouveau.
On notera que chacune des cellules de mémoire possède une résistance variable ( Rdatao à Rdatan) dont une extrémité est raccordée à la ligne de bit (via un des interrupteurs de sélection Selo à Sein) et l'autre extrémité est raccordée à l'alimentation Vdd-
La figure 6A illustre un dispositif mémoire 60 selon un premier mode de réalisation de l'invention. Il comprend une mémoire résistive 62, un contrôleur de mémoire 61 et une pluralité d'amplificateurs de lecture.
La mémoire résistive 62 a une capacité de (m+l)x(n+l) bits et est basée sur l'utilisation de (m+1) lignes de bit (référencées « Bitl ine_0 » à « Bitline_m ») permettant chacune d'accéder à (n+1) cellules de mémoire. Chacune des (n+1) cellules de mémoire associées à une ligne de bit possède une résistance variable, dont une extrémité est raccordée à la masse, dans cette configuration identique à celle de la figure 3A. Pour une ligne de bit, il a donc (n+1) résistances variables qui sont notées Rdatao à Rdatan, comme sur la figure 3A. Chaque cellule de mémoire (et donc chaque résistance variable) peut être sélectionnée pour la lecture grâce à un interrupteur de sélection qui lui est associé. Pour une ligne de bit, il a donc (n+1) interrupteurs de sélection qui sont notés Selo à Sel comme sur la figure 3A.
Par souci de simplification, un seul amplificateur de lecture est représenté sur la figure 6A. Il est référencé 63, ainsi que « Amplificateur de lecture_0 » pour montrer que c'est celui associé à la ligne de bit référencée « Bitline_0 ». Dans cet exemple, il est identique à celui de la figure 3A.
De manière commune à toutes les lignes de bit, le contrôleur de mémoire 61 (appelé plus haut « unité de commande » et qui est ici commun aux (n+1) amplificateurs de lecture) génère : les signaux (référencés 64i à 64n) de commande des interrupteurs de sélection (référencés Selo à Sein) compris dans la mémoire résistive 62 (pour sélectionner une cellule de mémoire à la fois sur chaque ligne de bit) ; et les signaux (référencés 65i à 654) de commande des interrupteurs (référencés Si à Sg; les interrupteurs de S7 à Sg n'étant pas commandés car toujours fermés) compris dans chaque amplificateur de lecture, pour un fonctionnement en trois phases (comme décrit plus haut avec les figures 2A à 2C).
Des variantes de la figure 6A peuvent être aisément obtenues en remplaçant l'amplificateur de lecture 63 (basé sur le mode de réalisation de la figure 3A qui est une variante de la figure 1) par un amplificateur de lecture selon l'un des autres modes de réalisation décrits plus haut avec les figures 4A, 4B, 4C et 5.
La figure 6B illustre un dispositif mémoire 60' selon un deuxième mode de réalisation de l'invention. Il comprend une mémoire résistive 62, un contrôleur de mémoire 61, un (unique) amplificateur de lecture 63 et un multiplexeur 31. La mémoire résistive 62 et le contrôleur de mémoire 61 sont identiques à ceux de la figure 6A. Dans cet exemple, l'amplificateur de lecture 63 est identique à celui de la figure 3B. Le multiplexeur m+1 vers 1 (référencé 31) permet de connecter sélectivement une des m+1 lignes de bit (référencées « Bitline_0 » à « Bitline_m ») à l'amplificateur de lecture.
On présente maintenant, en relation avec les figures 7A à 7D, un deuxième mode de fonctionnement, en quatre phases successives (PI, P2a, P2b et P3), de l'amplificateur de lecture de la figure 1.
Ce deuxième mode de fonctionnement se distingue du premier mode (décrit plus haut avec les figures 2A à 2C) en ce que la deuxième phase P2 du premier mode (décrite plus haut avec la est ici décomposée en deux sous-phases successives P2a et P2b.
La première phase PI, illustrée sur la figure 7A, est identique à celle décrite plus haut avec la
Elle n'est pas décrite à nouveau. La deuxième phase P2a (qui correspond à la première sous-phase précitée), illustrée sur la se distingue de la première phase PI en ce que interrupteur S2 est ouvert, permettant de configurer le deuxième inverseur logique en régime d'amplification. Elle est aussi courte que possible et est destinée à garantir le non recouvrement d'horloge.
La troisième phase P2b (qui correspond à la deuxième sous-phase précitée), illustrée sur la se distingue de la deuxième phase P2a (première sous phase) en ce que interrupteur S5 est ouvert et l'interrupteur S4 est fermé. Ainsi, la résistance variable Rdata (résistance à évaluer) est connectée à la place de la résistance de référence Rrefi. Le signal obtenu par cette connexion de la résistance variable Rdata est transféré, par la branche de gauche et le condensateur de couplage Co, sur l'entrée du deuxième inverseur logique (inverseur de sortie) afin d'être amplifié par le gain de celui-ci.
La quatrième phase P3, illustrée sur la figure 7D, est identique à la troisième phase du premier mode de réalisation, décrite plus haut avec la figure 2C. Elle n'est pas décrite à nouveau.
La figure 8 illustre un dispositif mémoire 80 selon un deuxième mode de réalisation de l'invention. Il comprend une mémoire résistive 62 (identique à celle de la figure 8), un contrôleur de mémoire 81 et une pluralité d'amplificateurs de lecture.
Par souci de simplification, un seul amplificateur de lecture est représenté sur la figure 8. Il est référencé 83, ainsi que « Amplificateur de lecture_0 » pour montrer que c'est celui associé à la ligne de bit référencée « Bitline_0 ». Structurellement, il est identique à celui référencé de la figure 6A. En revanche son fonctionnement s'en distingue du fait qu'il reçoit des signaux de commande des interrupteurs pour un fonctionnement en quatre phases (comme décrit plus haut avec les figures 7A à 7D).
Ainsi, de manière commune à toutes les lignes de bit, le contrôleur de mémoire 81 (appelé plus haut « unité de commande » et qui est ici commun aux (n+1) amplificateurs de lecture) génère : les signaux (référencés 64i à 64n, comme sur la figure 6A) de commande des interrupteurs de sélection (référencés Selo à Seln) compris dans la mémoire résistive 62 (pour sélectionner une cellule de mémoire à la fois) ; et les signaux (référencés 85i à 855) de commande des interrupteurs (référencés Si à Sg ; les interrupteurs de S7 à Sg n'étant pas commandés car toujours fermés) compris dans chaque amplificateur de lecture, pour un fonctionnement en quatre phases.
Des variantes de la figure 8 peuvent être aisément obtenues en remplaçant l'amplificateur de lecture 83 (basé sur le mode de réalisation de la figure 3A qui est une variante de la figure 1) par un amplificateur de lecture selon l'un des autres modes de réalisation décrits plus haut avec les figures 4A, 4B, 4C et 5.

Claims

REVENDICATIONS
1. Circuit de lecture comprenant un amplificateur de lecture et une unité de commande, l'amplificateur étant configuré et commandé par l'unité de commande pour amplifier et verrouiller un signal de donnée lu, via une ligne de bit, dans une cellule de mémoire d'une mémoire résistive, la cellule de mémoire possédant une résistance variable (Rdata), caractérisé en ce que l'amplificateur de lecture comprend :
- une première branche comprenant des premier et deuxième transistors (M3, Mi) montés pour former un premier inverseur logique, et dont les électrodes d'entrée sont raccordées, directement ou non, à une alimentation (Vdd) et à la masse respectivement ;
- une deuxième branche comprenant des troisième et quatrième transistors (M4, M2) montés pour former un deuxième inverseur logique, et dont les électrodes d'entrée sont raccordées, directement ou non, à l'alimentation et à la masse respectivement ;
- un condensateur (Co) reliant une sortie du premier inverseur logique avec une entrée du deuxième inverseur logique ;
- une première résistance de référence (Rrefi) ;
- un jeu d'interrupteurs comprenant : un premier interrupteur (Si) reliant l'électrode de commande et l'électrode de sortie du premier transistor (M3) ; un deuxième interrupteur (S2) reliant l'électrode de commande et l'électrode de sortie du troisième transistor (M4) ; un troisième interrupteur (S3) reliant l'électrode de commande du premier transistor (M3) et l'électrode de sortie du troisième transistor (M4) ; un quatrième interrupteur (S4) reliant la résistance variable (Rdata), via la ligne de bit, à l'électrode d'entrée d'un des transistors (Mi à M4) qui est situé sur une des première et deuxième branches ; et un cinquième interrupteur (S5) reliant ladite électrode d'entrée d'un des transistors à une première extrémité de la première résistance de référence (Rrefi) dont une deuxième extrémité est reliée à un élément donné du groupe constitué de l'alimentation et de la masse ;
- une deuxième résistance de référence (Rrefo), de même valeur que la première résistance de référence, et ayant une première extrémité reliée audit élément donné du groupe constitué de l'alimentation et de la masse, et une deuxième extrémité reliée à l'électrode d'entrée d'un autre des transistors (Mi à M4) qui est situé sur l'autre des première et deuxième branches ; l'unité de commande est configurée pour commander les interrupteurs (Si à S5) selon un fonctionnement en phases successives comprenant : une première phase dans laquelle les premier, deuxième et cinquième interrupteurs (Si, S2, S5) sont fermés et les troisième et quatrième interrupteurs (S3 et S4) sont ouverts ; une deuxième phase se distinguant de la première phase en ce que les deuxième et cinquième interrupteurs (S2, S5) sont ouverts et le quatrième interrupteur (S4) est fermé ; et une troisième phase se distinguant de la deuxième phase en ce que le premier interrupteur (Si) est ouvert et le troisième interrupteur (S3) est fermé, permettant de récupérer un signal de sortie amplifié et verrouillé sur une sortie du deuxième inverseur logique.
2. Circuit de lecture selon la revendication 1, dans lequel la deuxième phase est composée de deux sous-phases successives :
- une première sous-phase se distinguant de la première phase en ce que le deuxième interrupteur (S2) est ouvert ; et
- une deuxième sous-phase se distinguant de la première sous-phase en ce que le cinquième interrupteur (S5) est ouvert et le quatrième interrupteur (S4) est fermé.
3. Circuit de lecture selon la revendication 1 ou 2, dans lequel :
- le quatrième interrupteur (S4) relie la résistance variable (Rdata), via la ligne de bit, à l'électrode d'entrée du deuxième transistor (Mi) situé sur la première branche ;
- le cinquième interrupteur (S5) relie l'électrode d'entrée du deuxième transistor (Mi) à la première extrémité de la première résistance de référence (Rrefi) dont la deuxième extrémité est reliée à la masse ; et
- la deuxième résistance de référence (Rrefo) a sa première extrémité reliée à la masse et sa deuxième extrémité reliée à l'électrode d'entrée du quatrième transistor (M2) situé sur la deuxième branche.
4. Circuit de lecture selon la revendication 1 ou 2, dans lequel :
- le quatrième interrupteur (S4) relie la résistance variable via la ligne de bit, à l'électrode d'entrée du quatrième transistor (M2) situé sur la deuxième branche ;
- le cinquième interrupteur (S5) relie l'électrode d'entrée du quatrième transistor (M2) à la première extrémité de la première résistance de référence (Rrefi) dont la deuxième extrémité est reliée à la masse ; et
- la deuxième résistance de référence (Rrefo) a sa première extrémité reliée à la masse et sa deuxième extrémité reliée à l'électrode d'entrée du deuxième transistor (Mi) situé sur la première branche.
5. Circuit de lecture selon la revendication 1 ou 2, dans lequel :
- le quatrième interrupteur (S4) relie la résistance variable (Rdata), via la ligne de bit, à l'électrode d'entrée du troisième transistor (M4) situé sur la deuxième branche ;
- le cinquième interrupteur (S5) relie l'électrode d'entrée du troisième transistor (M4) à la première extrémité de la première résistance de référence (Rrefi) dont la deuxième extrémité est reliée à l'alimentation (Vdd) ; et
- la deuxième résistance de référence (Rrefo) a sa première extrémité reliée à l'alimentation (Vdd) et sa deuxième extrémité reliée à l'électrode d'entrée du premier transistor (M3) situé sur la première branche.
6. Circuit de lecture selon la revendication 1 ou 2, dans lequel :
- le quatrième interrupteur (S4) relie la résistance variable (Rdata), via la ligne de bit, à l'électrode d'entrée du premier transistor (M3) situé sur la première branche ;
- le cinquième interrupteur (S5) relie l'électrode d'entrée du premier transistor (M3) à la première extrémité de la première résistance de référence (Rrefi) dont la deuxième extrémité est reliée à l'alimentation (Vdd) ; et
- la deuxième résistance de référence (Rrefo) a sa première extrémité reliée à l'alimentation (Vdd) et sa deuxième extrémité reliée à l'électrode d'entrée du troisième transistor (M4) situé sur la deuxième branche.
7. Circuit de lecture selon l'une quelconque des revendications 1 à 6, comprenant en outre un circuit de précharge de la ligne de bit comprenant :
- une troisième branche, de structure similaire à la première branche et comprenant des cinquième et sixième transistors (Msa, Mia), les électrodes de commande et de sortie des cinquième et sixième transistors (Msa, Mia) étant raccordées directement entre elles; et
- un sixième interrupteur (Sg) reliant la troisième branche à la ligne de bit et en ce que l'unité de commande est configurée pour commander l'interrupteur (Sg) comme le cinquième interrupteur (S5).
8. Circuit de lecture selon l'une quelconque des revendications 1 à 7, dans lequel chacune des première et deuxième branches comprend un interrupteur supplémentaire toujours fermé (Sg, Sg) pour compenser, en nombre d'interrupteurs fermés concurremment, un interrupteur de sélection de ladite cellule de mémoire (Seh).
9. Circuit de lecture selon l'une quelconque des revendications 1 à 8, dans lequel celle des première et deuxième branches sur laquelle ne sont pas reliés les quatrième et cinquième interrupteurs (S4, S5) comprend un autre interrupteur supplémentaire toujours fermé (S7) pour compenser, en nombre d'interrupteurs fermés concurremment, un des quatrième et cinquième interrupteurs (S4, S5).
10. Circuit de lecture selon l'une quelconque des revendications 1 à 9, dans lequel l'unité de commande est formée par, ou comprise dans, un contrôleur de la mémoire résistive.
11. Circuit de lecture selon l'une quelconque des revendications 1 à 10, dans lequel les premier et troisième transistors (M3, M4) sont de type P et les deuxième et quatrième transistors (Mi, M2) sont de type N.
12. Circuit de lecture selon l'une quelconque des revendications 1 à 11, dans lequel l'électrode d'entrée, l'électrode de sortie et l'électrode de commande correspondent respectivement :
- à la source, au drain et à la grille dans le cas d'un transistor à effet de champ ; et
- à l'émetteur, le collecteur et la base dans le cas d'un transistor bipolaire.
13. Circuit de lecture selon l'une quelconque des revendications 1 à 12, dans lequel la mémoire résistive est de type non volatil.
14. Dispositif mémoire comprenant une mémoire résistive ayant une capacité de (m+l)x(n+l) bits et basée sur l'utilisation de (m+1) lignes de bit permettant chacune d'accéder à (n+1) cellules de mémoire, caractérisé en ce qu'il comprend (m+1) circuits de lecture selon l'une quelconque des revendications 1 à 13, partageant une unité de commande commune, chacun des (m+1) circuits de lecture comprenant un amplificateur de lecture configuré et commandé par l'unité de commande commune pour amplifier et verrouiller un signal de donnée lu, via une ligne de bit particulière parmi les (m+1) lignes de bit, dans une des (n+1) cellules de mémoire associées à la ligne de bit particulière.
15. Dispositif mémoire comprenant une mémoire résistive ayant une capacité de (m+l)x(n+l) bits et basée sur l'utilisation de (m+1) lignes de bit permettant chacune d'accéder à (n+1) cellules de mémoire, caractérisé en ce qu'il comprend un circuit de lecture selon l'une quelconque des revendications 1 à 13 et un multiplexeur (m+1) vers 1 permettant de connecter sélectivement une des (m+1) lignes de bit vers l'amplificateur de lecture compris dans le circuit de lecture, l'amplificateur de lecture étant commandé par l'unité de commande comprise dans le circuit de lecture pour amplifier et verrouiller un signal de donnée lu, via la ligne de bit connectée parmi les (m+1) lignes de bit, dans une des (n+1) cellules de mémoire associées à la ligne de bit connectée.
EP24707040.2A 2023-02-24 2024-02-23 Circuit de lecture comprenant un amplificateur de lecture, et dispositif mémoire correspondant Pending EP4670163A1 (fr)

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