EP4639635A1 - Dispositif microelectronique fet comprenant d'importantes surfaces de contact entre le canal de conduction et les regions de source et drain - Google Patents

Dispositif microelectronique fet comprenant d'importantes surfaces de contact entre le canal de conduction et les regions de source et drain

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Publication number
EP4639635A1
EP4639635A1 EP23844109.1A EP23844109A EP4639635A1 EP 4639635 A1 EP4639635 A1 EP 4639635A1 EP 23844109 A EP23844109 A EP 23844109A EP 4639635 A1 EP4639635 A1 EP 4639635A1
Authority
EP
European Patent Office
Prior art keywords
semiconductor layer
dielectric
layer
source
zone
Prior art date
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Pending
Application number
EP23844109.1A
Other languages
German (de)
English (en)
Inventor
Sylvain Barraud
Rémi COQUAND
Shay Reboh
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
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Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique CEA
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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile

Definitions

  • TITLE FET MICROELECTRONIC DEVICE INCLUDING LARGE CONTACT SURFACES BETWEEN THE CONDUCTION CHANNEL AND THE SOURCE AND DRAIN REGIONS
  • the invention relates to the field of microelectronic devices applied to advanced CMOS technologies.
  • the invention relates in particular to microelectronic devices of the FET type ("Field-Effect Transistor" in English, or field effect transistor), in particular of the RFET type ("Reconfigurable Field-Effect Transistor” in English, or field effect transistor). reconfigurable field), in particular based on two-dimensional materials, or 2D materials, or semiconductor oxides, as well as the production of such microelectronic devices.
  • K. P. O'Brien et al. "Advancing 2D Monolayer CMOS Through Contact, Channel and Interface Engineering," 2021 IEEE International Electron Devices Meeting (IEDM), 2021, pp. 7.1.1-7.1.4, proposes to produce a MOSFET transistor by integrating a layer of M0S2 to form the conduction channel. This layer is connected to two metallic source and drain regions based on gold, palladium, TiN, tungsten or even nickel.
  • the rear gate is formed by a layer of doped silicon positioned on the rear face under a layer of dielectric based on SiO?, HfO? or A ⁇ Os.
  • An aim of the present invention is to propose a microelectronic device of the FET type, in particular RFET, whose structure is compatible with any type of semiconductor material including 2D materials or other materials of the semiconductor oxide type, and not presenting not the disadvantages of a “side contact” configuration.
  • an FET microelectronic device comprising at least:
  • a semiconductor layer comprising at least a first zone forming an electrical conduction channel of the FET microelectronic device
  • a semiconductor layer comprising at least a first zone forming an electrical conduction channel of the FET microelectronic device
  • the source/drain regions electrically coupled to the first zone of the semiconductor layer, the source/drain regions comprising or being formed of the second zones of the semiconductor layer, the second zones of the semiconductor layer -conductor extending between source/drain contacts and dielectric spacers.
  • the second zones of the semiconductor layer are not arranged directly against the electrostatic control gate.
  • the second zones form, with the first zone, a continuous layer.
  • the proposed microelectronic device is based on an FET type architecture not including a “side contact” type interface between the channel and the source/drain regions thanks to the second zones of the semiconductor layer carrying out the coupling. electrical between the channel formed by the first zone of the semiconductor layer and the source / drain regions.
  • These second zones of the semiconductor layer which extend against at least part of the side walls, or flanks, of the source / drain contacts, form a large contact surface with the source / drain contacts, which allows you to reduce source/drain contact resistances.
  • the electric current flowing in the channel is not reduced because of these contact resistances, which does not reduce the performance of the device.
  • the semiconductor layer can be produced just before the production of the source/drain contacts or just before the metal deposition of the source/drain contacts.
  • the semiconductor layer whose first zone is intended to form the conduction channel is not damaged by the steps linked to the production of the source/drain contacts. This is particularly advantageous when the semiconductor layer comprises a 2D material.
  • the semiconductor layer may comprise a two-dimensional material or any other semiconductor material deposited by MOCVD (“Metal Organic Chemical Vapor Deposition” in English, or chemical vapor deposition with organometallics), CVD (“Chemical Vapor Deposition” in English, or chemical deposition in value phase) or ALD (“Atomic Layer Deposition” in English, or atomic layer deposition).
  • MOCVD Metal Organic Chemical Vapor Deposition
  • CVD Chemical Vapor Deposition” in English, or chemical deposition in value phase
  • ALD Atomic Layer Deposition” in English, or atomic layer deposition
  • the FET microelectronic device can be such that:
  • each of the source/drain contacts is arranged in a cavity comprising side walls formed at least by the dielectric spacers and by a dielectric insulation material or by one of said dielectric spacers and an insulating spacer of a neighboring microelectronic device;
  • the second zones of the semiconductor layer cover at least part of the walls of the cavities in which the source/drain contacts are arranged.
  • the source/drain contact surfaces with the semiconductor layer are maximized through the use of the surface area of the cavity walls, and advantageously the entire surface area of the cavity walls.
  • the microelectronic device comprises several distinct electrostatic control gates, spaced from each other and arranged on the first zone of the active layer.
  • the microelectronic device comprises a “Reconfigurable FET” type architecture.
  • the FET microelectronic device may further comprise at least one dielectric portion surrounded by the first zone of the semiconductor layer.
  • the first zone of the semiconductor layer may not surround a dielectric portion.
  • the invention can be applied to the production of CMOS components for 5 nm and sub-5nm technological nodes.
  • the invention also relates to a method for producing an FET microelectronic device, comprising at least: a) producing at least one portion of temporary material on a substrate, then b) producing, at least on the portion of temporary material, several distinct electrostatic control grids spaced from each other, and dielectric spacers arranged against the sides of each of the electrostatic control grids, then c) etching the portion of temporary material, then d) producing a layer of semiconductor comprising at least a first zone configured to serve as an electrical conduction channel of the FET microelectronic device, arranged under the electrostatic control gates and the dielectric spacers in at least one location formed by the etching of the portion of temporary material, and such that the semiconductor layer extends, without discontinuity with the first zone, by forming second zones covering at least part of the sides of the dielectric spacers and which are not arranged directly against the electrostatic control gates, then e) producing, on the substrate, coupled source/drain contacts electrically to the first region of the semiconductor layer through the second
  • the method may further comprise, before the implementation of step c), a deposition of a dielectric insulation material around the dielectric spacers, then an etching of cavities in the dielectric insulation material such as the cavities comprise at least one side wall formed by one of the dielectric spacers, and in which:
  • step d) is implemented such that the second zones of the semiconductor layer cover at least part of the side walls of the cavities;
  • step e) is implemented such that each of the source/drain contacts is arranged in one of the cavities.
  • the method may also include a step of depositing a layer of gate dielectric implemented:
  • steps c) and d) under the electrostatic control gates and the dielectric spacers, in at least one location formed by etching the portion of temporary material, the semiconductor layer then being produced by covering the layer of gate dielectric.
  • the invention also relates to a method for producing an FET microelectronic device, comprising at least: a) producing at least one portion of temporary material on a substrate, then b) producing, at least on the portion of temporary material, several distinct temporary grids spaced from each other and dielectric spacers arranged against the sides of each of the temporary grids, then c) a deposit of a dielectric insulation material around the dielectric spacers, then d) etching the temporary grids, and producing several electrostatic control grids in place of the temporary grids, the electrostatic control grids being distinct and spaced from each other, then e) etching cavities in the dielectric insulation material such that the cavities comprise at least one side wall formed by one of the dielectric spacers, then f) etching the portion of temporary material, then g) producing a semiconductor layer comprising at least a first zone configured to serve as an electrical conduction channel of the FET microelectronic device, arranged under the electrostatic control gates and the dielectric spacers in at least
  • the method may also include a step of depositing a layer of gate dielectric implemented:
  • step e on the first zone of the semiconductor layer, the electrostatic control gates then being produced on the gate dielectric layer, and/or
  • steps c) and d) under the temporary gates and the dielectric spacers, in at least one location formed by etching the portion of temporary material, the semiconductor layer then being produced by covering the dielectric layer grid.
  • the terms “over” and “under” are used without distinction of the orientation in space of the element to which this term relates.
  • this face of the first substrate is not necessarily oriented upwards but can correspond to a face oriented in any direction.
  • first element on a second element must be understood as being able to correspond to the arrangement of the first element directly against the second element, without any intermediate element between the first and second elements, or as being able to correspond to the arrangement of the first element on the second element with one or more intermediate elements arranged between the first and second elements.
  • layer can refer to a single layer or a stack of several layers.
  • electrically coupled is used to designate an electrical connection which may be direct or which may be indirect (that is to say carried out through one or more intermediate electrical elements).
  • FIG. 1 schematically represent the steps of a method of producing the microelectronic device, object of the present invention, according to a particular embodiment
  • FIG. 6 schematically represents a microelectronic device, object of the present invention, according to an alternative embodiment.
  • a method of producing a device 100 of the “Reconfigurable FET” type according to a particular embodiment is described below in connection with Figures 1 to 5.
  • An etching of a semiconductor layer corresponding for example to the surface layer of a SOI type substrate 102, is carried out so as to form, on the substrate 102 (on the buried dielectric layer 130 in the example described), a portion of temporary material 160.
  • the substrate 102 can be of bulk type.
  • a layer 112 of dielectric and several electrostatic control grids 110 are produced on the temporary portion 160 and spaced from each other (see Figure 1).
  • the device 100 comprises two grids: a control grid and a polarity grid.
  • the grids 110 produced are distinct and spaced from each other.
  • Layer 112 comprises, for example, a high-K dielectric material (with high dielectric permittivity) such as HfOz.
  • this layer 112 may comprise SiO2 or AUOs or any other suitable material or combination of materials.
  • the control grids 110 are for example produced by deposition of one or more conductive materials on the layer 112, for example a first deposition of a thin layer of TiN (thickness for example equal to 3 nm) on which is stacked a layer of tungsten with a thickness for example equal to 200 nm.
  • the grids 110 may comprise one or more materials other than TiN and W, such as for example doped polysilicon or any other metal (Mo, etc.).
  • Dielectric spacers 114 are produced against the sides of the gates 110.
  • a material suitable for producing dielectric spacers 114 corresponds for example to SiN, SiCO or SiBCN.
  • the thickness of the layer deposited to produce the dielectric spacers 114 is for example between 5 nm and 15 nm.
  • the dielectric insulation material 128 is deposited with a high thickness, then planarization is implemented until reaching the hard mask.
  • the hard mask is then removed for example by wet etching, for example using a diluted H3PO4 solution and used at a temperature of 110°C.
  • Cavities 150 are then etched into the dielectric insulation material 128 (see Figure 3). These cavities 150 include side walls formed by the dielectric spacers 114 and remaining portions of the dielectric insulation material 128. These cavities 150 form locations for producing the source and drain regions of the device 100. The parts of the portion temporary 160 not covered by the gates 110, the gate dielectric layer 112 and the dielectric spacers 114 and located at the bottom of the cavities are etched.
  • a semiconductor layer 120 is deposited such that a first zone 122 of the layer of semiconductor 120 forms a portion of semiconductor material disposed on the substrate 102 and that the gates 110 and the layer 112 of gate dielectric are disposed on this first zone 122 of the semiconductor layer 120. Furthermore, in the example visible in Figure 4, a dielectric layer 152 is deposited before the semiconductor layer 120.
  • Second zones 124 of the semiconductor layer 120 cover the walls of the cavities 150. These second zones 124 form, with the first zone 122, a continuous layer 120. These second zones 124 belong to the source and drain regions or form the source and drain regions.
  • the semiconductor layer 120 comprises at least one 2D semiconductor material, for example a transition metal dichalcogenide such as M0S2, or WSez, or WS2, or MoTe2. It is also possible that the material of the semiconductor layer 120 corresponds to IGZO, I ⁇ Os, IWO, ITO, or an amorphous semiconductor oxide, or any other suitable semiconductor material.
  • a transition metal dichalcogenide such as M0S2, or WSez, or WS2, or MoTe2.
  • the material of the semiconductor layer 120 corresponds to IGZO, I ⁇ Os, IWO, ITO, or an amorphous semiconductor oxide, or any other suitable semiconductor material.
  • Source contact 116, 118 respectively of source region and drain region also called source contact 116 and drain contact 118 are then produced in the cavities 150 by depositing, in the example described, one or more metallic materials in the cavities 150. Before this or these metal deposits, it is possible to deposit a layer of graphene in the cavities 150, this or these metals then being deposited on the graphene layer.
  • These source 116 and drain 118 contacts in Figure 5, are found electrically coupled to the first zone 122 of the semiconductor layer 120 via the second zones 124 of the semiconductor layer 120 which are extend between the source/drain contacts 116, 118 and the dielectric spacers 114 as well as against the other walls of the source 116/drain contacts 118 located in the cavities 150. The material of these regions deposited outside the cavities 150 is removed by implementing a planarization with stopping on the dielectric insulation material 128.
  • the source and drain contacts 116, 118 respectively comprise at least one metallic material such as gold, palladium, TiN, W, Ni, etc.
  • each of the source 116/drain 118 contacts comprises a layer of TiN on which a portion of tungsten is formed.
  • Different metals can be used to form the contacts 116, 118 to promote low contact resistances, such as: S, Bi, Sn, Pd, Ru, Cu, Ni, Ti, TiN, W, Au, etc. These materials can also be modified subsequently (to improve their properties), by a doping step for example.
  • the semiconductor layer 120 is such that the space previously occupied by the temporary portion 160 is completely filled by the material of the semiconductor layer 120. Alternatively, it is possible that the semiconductor layer 120 does not completely fill the space previously occupied by the temporary portion 160. In this case, after the deposition of the semiconductor layer 120, the remaining space(s) are filled with dielectric material so as to form a dielectric portion surrounded by the first zone 122 of the semiconductor layer 120. To form this dielectric portion, one or more dielectric layers, comprising for example KAI2O3 (or HfC) and/or SiC (or a low-k dielectric, or low dielectric permittivity), are deposited then etched isotropically in order to retain only the portion located in the remaining space.
  • KAI2O3 or HfC
  • SiC or a low-k dielectric, or low dielectric permittivity
  • the device 100 may include a different number of grids.
  • the device 100 comprises three grids: two control grids and a polarity grid.
  • the second zones 124 of the semiconductor layer 120 cover all the sides and the bottom walls of the source 116 and drain 118 contacts so as to completely cover these contacts, except on a portion of upper end opposite the bottom walls. This end portion is preferably flush with a mouth of the cavities 150.
  • the second zones 124 of the semiconductor layer 120 it is possible for the second zones 124 of the semiconductor layer 120 to extend between the contacts 116, 118 of source and drain and the dielectric spacers 114 and/or against walls of the source and drain contacts different from those arranged against the dielectric spacers 114.
  • the walls of the source and drain contacts 116, 118 may not be only partially covered by the second zones 124 of the semiconductor layer 120.
  • the layer 112 of gate dielectric and the electrostatic control gates 110 are produced on the portion of temporary material 160 before the deposition of the dielectric insulation material 128 and its planarization (so-called “gate first” approach).
  • gate last it is possible to produce, instead of the gate dielectric layer 112 and the electrostatic control gates 110 and before the deposition of the insulation dielectric material 128 and its planarization , several temporary grids arranged on temporary dielectric portions themselves arranged on the portion of temporary material 160.
  • the temporary dielectric portions comprise for example SiC
  • the temporary grids comprise for example example of poly-silicon.
  • These temporary elements are made by depositing the desired layers of materials, planarizing the poly-silicon layer and etching these layers according to the desired geometry for these temporary grids (geometry similar to that of the definitive grids produced subsequently).
  • the dielectric spacers 114 are then made on the sides of the temporary grids.
  • the temporary gates and the temporary dielectric portions are removed by etching, then the layer 112 of gate dielectric and the electrostatic control gates 110 are produced in the locations formed by the etching of temporary gates and temporary dielectric portions.
  • the device 100 is then completed in a manner similar to the method previously described, by implementing the steps described in connection with Figures 3 to 5.
  • the layer 112 of gate dielectric is produced just before the production of the electrostatic control gates 110, whether temporary gates have been used or not.
  • the electrostatic control gates 110 it is possible for the electrostatic control gates 110 to be produced without having first produced the layer 112 of gate dielectric.
  • the layer 112 of gate dielectric can be deposited just before the deposition of the semiconductor layer 120, at least against the walls of the location obtained by etching the portion of temporary material 160.
  • the layer 112 covers the different walls on which the material of the semiconductor layer 120 is intended to be deposited, thus homogenizing the surfaces, and therefore the interfaces, against which the semiconductor layer 120 is then deposited.
  • the layer 112 is deposited during two different stages: firstly just before the production of the grids 110 as previously described in connection with Figure 1, then in the spaces formed by the etching of the portions 160 and in the cavities 150, just before the deposition of the semiconductor layer 120.
  • the parts of the layer 112 located directly above the grid 110 are thicker than the other parts of the layer 112 because these parts combine the thicknesses of material deposited during the two deposition stages.

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Dispositif microélectronique FET (100) comprenant : - une couche de semi-conducteur (120) dont une première zone (122) forme un canal; - plusieurs grilles (110) et une couche (112) de diélectrique de grille disposés sur la première zone, les grilles étant distinctes et espacées les unes des autres; - des espaceurs diélectriques (114) disposés contre des flancs des grilles; - des régions de source (116) / drain (118) couplées électriquement à la première zone par des deuxièmes zones (124) de la couche active s'étendant entre les régions de source / drain et les espaceurs diélectriques; dans lequel les deuxièmes zones forment, avec la première zone, une couche continue.

Description

DESCRIPTION
TITRE : DISPOSITIF MICROELECTRONIQUE FET COMPRENANT D'IMPORTANTES SURFACES DE CONTACT ENTRE LE CANAL DE CONDUCTION ET LES REGIONS DE SOURCE ET DRAIN
DOMAINE TECHNIQUE
L'invention concerne le domaine des dispositifs microélectroniques appliqués aux technologies CMOS avancées. L'invention porte notamment sur des dispositifs microélectroniques de type FET (« Field-Effect Transistor » en anglais, ou transistor à effet de champ), notamment de type RFET (« Reconfigurable Field-Effect Transistor » en anglais, ou transistor à effet de champ reconfigurable), en particulier à base de matériaux bidimensionnels, ou matériaux 2D, ou oxydes semi-conducteurs, ainsi que la réalisation de tels dispositifs microélectroniques.
État de la technique antérieure
La miniaturisation de l'électronique est en constante augmentation, mais l'industrie approche désormais de la limite d'échelle pour les matériaux classiques tels que le silicium. Dernièrement, les matériaux 2D sont apparus comme des candidats prometteurs pour une utilisation dans les dispositifs électroniques et optoélectroniques miniaturisés en raison de leurs propriétés uniques et de la très faible épaisseur des couches de ces matériaux qui peuvent être constitués d'une seule couche d'atomes ou de molécules.
Le document de K. P. O'Brien et al., "Advancing 2D Monolayer CMOS Through Contact, Channel and Interface Engineering," 2021 IEEE International Electron Devices Meeting (IEDM), 2021, pp. 7.1.1-7.1.4, propose de réaliser un transistor MOSFET en intégrant une couche de M0S2 pour former le canal de conduction. Cette couche est connectée à deux régions de source et drain métalliques à base d'or, de palladium, de TiN, de tungstène ou encore de nickel. La grille arrière est formée par une couche de silicium dopé positionnée en face arrière sous une couche de diélectrique à base de SiO?, HfO? ou d'A^Os.
Afin de s'affranchir des contraintes liées au dépôt des matériaux métalliques des régions de source et de drain sur le matériau 2D, il est possible de former ces régions non pas sur la face supérieure de la couche de matériau 2D, mais contre les flancs de la couche de matériau 2D. Cette configuration, appelée « side contact », est toutefois problématique car la surface de contact entre la couche de matériau 2D et les régions de source et de drain est faible, ce qui engendre d'importantes résistances de contact aux interfaces entre la couche de matériau 2D et les régions de source et de drain.
Le document US 2022/045176 Al décrit plusieurs procédés de réalisation de transistors FET de type « gate-last », dans lesquels des portions de silicium servent de support pour le dépôt d'une couche de matériau 2D. Outre les inconvénients liés au fait que les transistors réalisés ont des interfaces canal / source-drain de type « side contact », les portions de silicium utilisées pour déposer le matériau 2D forment une barrière de potentiel à l'interface avec le matériau 2D, ce qui n'est pas favorable car une partie du transport des charges peut s'effectuer dans ces portions de silicium et non dans le matériau 2D.
EXPOSÉ DE L'INVENTION
Un but de la présente invention est de proposer un dispositif microélectronique de type FET, en particulier RFET, dont la structure soit compatible avec tout type de matériau semi-conducteur dont les matériaux 2D ou d'autres matériaux de type oxydes semiconducteurs, et ne présentant pas les inconvénients d'une configuration « side contact ».
Pour cela, la présente invention propose un dispositif microélectronique FET comprenant au moins :
- un substrat ;
- une couche de semi-conducteur comprenant au moins une première zone formant un canal de conduction électrique du dispositif microélectronique FET ;
- plusieurs grilles de commande électrostatique distinctes, espacées les unes des autres et disposées sur la première zone de la couche de semi-conducteur ;
- une couche de diélectrique de grille disposée entre chacune des grilles de commande électrostatique et la première zone de la couche de semi-conducteur ;
- des espaceurs diélectriques disposés contre des flancs de chacune des grilles de commande électrostatique ;
- des régions de source / drain couplées électriquement à la première zone de la couche de semi-conducteur par des deuxièmes zones de la couche de semi-conducteur, les deuxièmes zones de la couche de semi-conducteur s'étendant entre régions de source / drain et les espaceurs diélectriques ; et dans lequel les deuxièmes zones de la couche de semi-conducteur ne sont pas disposées directement contre la grille de commande électrostatique et forment, avec la première zone, une couche continue.
Un mode de réalisation prévoit un dispositif microélectronique FET comprenant au moins :
- un substrat ;
- une couche de semi-conducteur comprenant au moins une première zone formant un canal de conduction électrique du dispositif microélectronique FET ;
- plusieurs grilles de commande électrostatique distinctes, espacées les unes des autres et disposées sur la première zone de la couche de semi-conducteur ;
- une couche de diélectrique de grille disposée entre chacune des grilles de commande électrostatique et la première zone de la couche de semi-conducteur ;
- des espaceurs diélectriques disposés contre des flancs de chacune des grilles de commande électrostatique ;
- des régions de source / drain couplées électriquement à la première zone de la couche de semi-conducteur, les régions de source / drain comportant ou étant formées des deuxièmes zones de la couche de semi-conducteur, les deuxièmes zones de la couche de semi-conducteur s'étendant entre des contacts de source / drain et les espaceurs diélectriques.
Typiquement, les deuxièmes zones de la couche de semi-conducteur ne sont pas disposées directement contre la grille de commande électrostatique. Avantageusement les deuxièmes zones forment, avec la première zone, une couche continue.
Le dispositif microélectronique proposé se base sur une architecture de type FET ne comportant pas d'interface de type « side contact » entre le canal et les régions de source / drain grâce aux deuxièmes zones de la couche de semi-conducteur réalisant le couplage électrique entre le canal formé par la première zone de la couche de semi-conducteur et les régions de source / drain. Ces deuxièmes zones de la couche de semi-conducteur, qui s'étendent contre au moins une partie des parois latérales, ou flancs, des contacts de source / drain, forment une grande surface de contact avec les contacts de source / drain, ce qui permet de réduire les résistances de contact source / drain. Ainsi, le courant électrique circulant dans le canal n'est pas réduit à cause de ces résistances de contact, ce qui ne réduit pas les performances du dispositif.
De plus, avec l'architecture proposée, la couche de semi-conducteur peut être réalisée juste avant la réalisation des contacts de source / drain ou juste avant le dépôt métallique des contacts de source / drain. Ainsi, la couche de semi-conducteur dont la première zone est destinée à former le canal de conduction n'est pas détériorée par les étapes liées à la réalisation des contacts de source / drain. Cela est particulièrement avantageux lorsque la couche de semi-conducteur comporte un matériau 2D.
En outre, la réalisation d'un tel dispositif ne nécessite pas de conserver des portions de silicium pour déposer la couche de semi-conducteur destinée à former le canal, supprimant ainsi le problème de barrière de potentiel à l'interface avec le matériau de la couche de semi-conducteur.
La couche de semi-conducteur peut comporter un matériau bidimensionnel ou tout autre matériau semi-conducteur déposé par MOCVD (« Metal Organic Chemical Vapor Deposition » en anglais, ou dépôt chimique en phase vapeur aux organométalliques), CVD (« Chemical Vapor Deposition » en anglais, ou dépôt chimique en phase valeur) ou ALD (« Atomic Layer Deposition » en anglais, ou dépôt en couche atomique). Dans ce cas, le dispositif microélectronique peut être réalisé avec de très faibles dimensions.
De manière avantageuse, le dispositif microélectronique FET peut être tel que :
- chacun des contacts de source / drain soit disposée dans une cavité comprenant des parois latérales formées au moins par les espaceurs diélectriques et par un matériau diélectrique d'isolation ou par un desdits espaceurs diélectrique et un espaceur isolant d'un dispositif microélectronique voisin ;
- les deuxièmes zones de la couche de semi-conducteur recouvrent au moins une partie des parois des cavités dans lesquelles sont disposées les contacts de source / drain. Dans la configuration ci-dessus, les surfaces de contact de source / drain avec la couche de semi-conducteur sont maximisées grâce à l'utilisation de la surface des parois des cavités, et avantageusement l'ensemble de la surface des parois de la cavité, pour former le contact entre les deuxièmes zones de la couche de semi-conducteur et les contacts de source / drain, ce qui permet d'avoir de très faibles résistances de contact des régions de source / drain, et donc un plus fort courant parcourant le canal de conduction du dispositif.
Le dispositif microélectronique comporte plusieurs grilles de commande électrostatique distinctes, espacées les unes des autres et disposées sur la première zone de la couche active. Dans cette configuration, le dispositif microélectronique comporte une architecture de type « Reconfigurable FET ».
Le dispositif microélectronique FET peut comporter en outre au moins une portion diélectrique entourée par la première zone de la couche de semi-conducteur.
En variante, la première zone de la couche de semi-conducteur peut ne pas entourer de portion diélectrique.
De manière avantageuse, l'invention peut s'appliquer pour la réalisation de composants CMOS pour les nœuds technologiques 5 nm et sub-5nm.
L'invention concerne également un procédé de réalisation d'un dispositif microélectronique FET, comprenant au moins : a) réalisation d'au moins une portion de matériau temporaire sur un substrat, puis b) réalisation, au moins sur la portion de matériau temporaire, de plusieurs grilles de commande électrostatique distinctes et espacées les unes des autres, et d'espaceurs diélectriques disposés contre des flancs de chacune des grilles de commande électrostatique, puis c) gravure de la portion de matériau temporaire, puis d) réalisation d'une couche de semi-conducteur comprenant au moins une première zone configurée pour servir de canal de conduction électrique du dispositif microélectronique FET, disposée sous les grilles de commande électrostatique et les espaceurs diélectriques dans au moins un emplacement formé par la gravure de la portion de matériau temporaire, et telle que la couche de semi-conducteur se prolonge, sans discontinuité avec la première zone, en formant des deuxièmes zones couvrant au moins une partie des flancs des espaceurs diélectriques et qui ne sont pas disposées directement contre les grilles de commande électrostatique, puis e) réalisation, sur le substrat, de contacts de source / drain couplées électriquement à la première zone de la couche de semi-conducteur par les deuxièmes zones de la couche de semi-conducteur, et telles que les deuxièmes zones de la couche de semi-conducteur s'étendent entre les contacts de source / drain et les espaceurs diélectriques.
Le procédé peut comporter en outre, avant la mise en œuvre de l'étape c), un dépôt d'un matériau diélectrique d'isolation autour des espaceurs diélectriques, puis une gravure de cavités dans le matériau diélectrique d'isolation telle que les cavités comprennent au moins une paroi latérale formée par l'un des espaceurs diélectriques, et dans lequel :
- l'étape d) est mise en œuvre telle que les deuxièmes zones de la couche de semi- conducteur recouvrent au moins une partie des parois latérales des cavités ;
- l'étape e) est mise en œuvre telle que chacune des contacts de source / drain soit disposée dans une des cavités.
Le procédé peut comporter en outre une étape de dépôt d'une couche de diélectrique de grille mise en œuvre :
- entre les étapes a) et b), sur la portion de matériau temporaire, les grilles de commande électrostatique étant réalisées ensuite sur la couche de diélectrique de grille, et/ou
- entre les étapes c) et d), sous les grilles de commande électrostatique et les espaceurs diélectriques, dans au moins un emplacement formé par la gravure de la portion de matériau temporaire, la couche de semi-conducteur étant réalisée ensuite en recouvrant la couche de diélectrique de grille.
L'invention concerne également un procédé de réalisation d'un dispositif microélectronique FET, comprenant au moins : a) réalisation d'au moins une portion de matériau temporaire sur un substrat, puis b) réalisation, au moins sur la portion de matériau temporaire, de plusieurs grilles temporaires distinctes et espacées les unes des autres et d'espaceurs diélectriques disposés contre des flancs de chacune des grilles temporaires, puis c) un dépôt d'un matériau diélectrique d'isolation autour des espaceurs diélectriques, puis d) gravure des grilles temporaires, et réalisation de plusieurs grilles de commande électrostatique à la place des grilles temporaires, les grilles de commande électrostatique étant distinctes et espacées les unes des autres, puis e) gravure de cavités dans le matériau diélectrique d'isolation telle que les cavités comprennent au moins une paroi latérale formée par l'un des espaceurs diélectriques, puis f) gravure de la portion de matériau temporaire, puis g) réalisation d'une couche de semi-conducteur comprenant au moins une première zone configurée pour servir de un canal de conduction électrique du dispositif microélectronique FET, disposée sous les grilles de commande électrostatique et les espaceurs diélectriques dans au moins un emplacement formé par la gravure de la portion de matériau temporaire, et telle que la couche de semi-conducteur se prolonge, sans discontinuité avec la première zone, en formant des deuxièmes zones couvrant au moins une partie des flancs des espaceurs diélectriques et qui ne sont pas disposées directement contre les grilles temporaires, puis h) réalisation, sur le substrat, de contacts de source / drain chacune disposée dans une des cavités et couplées électriquement à la première zone de la couche de semi- conducteur par les deuxièmes zones de la couche de semi-conducteur, et telles que des deuxièmes zones de la couche de semi-conducteur s'étendent entre les contacts de source / drain et les espaceurs diélectriques.
Le procédé peut comporter en outre une étape de dépôt d'une couche de diélectrique de grille mise en œuvre :
- lors de l'étape e), sur la première zone de la couche de semi-conducteur, les grilles de commande électrostatique étant réalisées ensuite sur la couche de diélectrique de grille, et/ou
- entre les étapes c) et d), sous les grilles temporaires et les espaceurs diélectriques, dans au moins un emplacement formé par la gravure de la portion de matériau temporaire, la couche de semi-conducteur étant réalisée ensuite en recouvrant la couche de diélectrique de grille. Dans l'ensemble du document, les termes « sur » et « sous » sont utilisés sans distinction de l'orientation dans l'espace de l'élément auquel se rapporte ce terme. Par exemple, dans la caractéristique « sur une face du premier substrat », cette face du premier substrat n'est pas nécessairement orientée vers le haut mais peut correspondre à une face orientée selon n'importe quelle direction. En outre, la disposition d'un premier élément sur un deuxième élément doit être comprise comme pouvant correspondre à la disposition du premier élément directement contre le deuxième élément, sans aucun élément intermédiaire entre les premier et deuxième éléments, ou bien comme pouvant correspondre à la disposition du premier élément sur le deuxième élément avec un ou plusieurs éléments intermédiaires disposés entre les premier et deuxième éléments. Dans tout le document, le terme « couche » peut désigner une seule couche ou un empilement de plusieurs couches.
Dans l'ensemble du document, l'expression « coupler électriquement » est utilisée pour désigner une liaison électrique pouvant être directe ou pouvant être indirecte (c'est-à- dire réaliser à travers un ou plusieurs éléments électriques intermédiaires).
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels :
- les [Fig. 1] à [Fig. 5] représentent schématiquement les étapes d'un procédé de réalisation du dispositif microélectronique, objet de la présente invention, selon un mode de réalisation particulier ;
- la [Fig. 6] représente schématiquement un dispositif microélectronique, objet de la présente invention, selon une variante de réalisation.
Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles.
Exposé détaillé de modes de réalisation particuliers
Un procédé de réalisation d'un dispositif 100 de type « Reconfigurable FET » selon un mode de réalisation particulier est décrit ci-dessous en lien avec les figures 1 à 5.
Une gravure d'une couche semi-conductrice, correspondant par exemple à la couche superficielle d'un substrat 102 de type SOI, est mise en oeuvre de manière à former, sur le substrat 102 (sur la couche diélectrique enterrée 130 dans l'exemple décrit), une portion de matériau temporaire 160. En variante, le substrat 102 peut être de type bulk.
Une couche 112 de diélectrique et plusieurs grilles de commande électrostatique 110 sont réalisées sur la portion temporaire 160 et espacées les unes des autres (voir figure 1). Dans l'exemple décrit ici, le dispositif 100 comporte deux grilles : une grille de contrôle et une grille de polarité.
Les grilles 110 réalisées sont distinctes et espacées les unes des autres.
La couche 112 comporte par exemple un matériau diélectrique high-K (à forte permittivité diélectrique) tel que du HfOz. En variante, cette couche 112 peut comporter du SiO2 ou de l'AUOs ou tout autre matériau ou combinaison de matériaux adaptés.
Les grilles de commande 110 sont par exemple réalisées par dépôt d'un ou plusieurs matériaux conducteurs sur la couche 112, par exemple un premier dépôt d'une fine couche de TiN (épaisseur par exemple égale à 3 nm) sur laquelle est empilée une couche de tungstène d'épaisseur par exemple égale à 200 nm. En variante, les grilles 110 peuvent comporter un ou plusieurs matériaux différents du TiN et du W, comme par exemple du polysilicium dopé ou tout autre métal (Mo, etc.).
Des espaceurs diélectriques 114 sont réalisés contre les flancs des grilles 110. Un matériau adapté à la réalisation des espaceurs diélectriques 114 correspond par exemple à du SiN, du SiCO ou du SiBCN. L'épaisseur de la couche déposée pour réaliser les espaceurs diélectriques 114 est par exemple comprise entre 5 nm et 15 nm.
Après la formation des espaceurs 114, un matériau diélectrique d'isolation 128, par exemple du SiO?, est ensuite déposé puis planarisé avec arrêt sur le masque dur présent sur les grilles 110 (non visible sur les figures). Le matériau diélectrique d'isolation 128 est déposé avec une forte épaisseur, puis une planarisation est mise en œuvre jusqu'à atteindre le masque dur. Le masque dur est ensuite retiré par exemple par gravure humide, par exemple à l'aide d'une solution de H3PO4 diluée et utilisée à une température de 110°C.
La structure obtenue à ce stade du procédé est représentée sur la figure 2.
Des cavités 150 sont ensuite gravées dans le matériau diélectrique d'isolation 128 (voir figure 3). Ces cavités 150 comprennent des parois latérales formées par les espaceurs diélectriques 114 et des portions restantes du matériau diélectrique d'isolation 128. Ces cavités 150 forment des emplacements pour la réalisation des régions de source et de drain du dispositif 100. Les parties de la portion temporaire 160 non recouvertes par les grilles 110, la couche de diélectrique de grille 112 et les espaceurs diélectriques 114 et se trouvant au fond des cavités sont gravées.
La partie restante de la portion temporaire 160 recouverte par les grilles 110, la couche de diélectrique de grille 112 et les espaceurs diélectriques 114 est gravée, puis une couche de semi-conducteur 120 est déposée telle qu'une première zone 122 de la couche de semi-conducteur 120 forme une portion de matériau semi-conducteur disposée sur le substrat 102 et que les grilles 110 et la couche 112 de diélectrique de grille soient disposées sur cette première zone 122 de la couche de semi-conducteur 120. En outre, dans l'exemple visible sur la figure 4, une couche diélectrique 152 est déposée préalablement à la couche de semi-conducteur 120.
Des deuxièmes zones 124 de la couche de semi-conducteur 120 recouvrent les parois des cavités 150. Ces deuxièmes zones 124 forment, avec la première zone 122, une couche 120 continue. Ces deuxièmes zones 124 appartiennent aux régions de source et de drain ou forment les régions de source et de drain.
De manière avantageuse, la couche de semi-conducteur 120 comporte au moins un matériau semi-conducteur 2D, par exemple un dichalcogénure de métaux de transition tel que du M0S2, ou du WSez, ou du WS2, ou du MoTe2. Il est également possible que le matériau de la couche de semi-conducteur 120 corresponde à de l'IGZO, de l'I^Os, de l'IWO, de l'ITO, ou un oxyde de semi-conducteur amorphe, ou tout autre matériau semi- conducteur adapté.
Des contacts 116, 118 respectivement de région de source et de région de drain, également appelés contact 116 de source et contact 118 de drain sont ensuite réalisées dans les cavités 150 en déposant, dans l'exemple décrit, un ou plusieurs matériaux métalliques dans les cavités 150. Avant ce ou ces dépôts métalliques, il est possible de déposer une couche de graphène dans les cavités 150, ce ou ces métaux étant ensuite déposés sur la couche de graphène. Ces contacts de source 116 et de drain 118, sur la figure 5, se retrouvent couplées électriquement à la première zone 122 de la couche de semi-conducteur 120 par l'intermédiaire des deuxièmes zones 124 de la couche de semi- conducteur 120 qui s'étendent entre les contacts 116, 118 de source / drain et les espaceurs diélectriques 114 ainsi que contre les autres parois des contact de source 116 / drain 118 localisées dans les cavités 150. Le matériau de ces régions déposé en dehors des cavités 150 est supprimé par la mise en œuvre d'une planarisation avec arrêt sur le matériau diélectrique d'isolation 128.
De manière avantageuse, les contacts 116, 118 respectivement de source et de de drain comportent au moins un matériau métallique tel que de l'or, du palladium, du TiN, du W, du Ni, etc. Selon un exemple de réalisation, chacun des contacts de source 116 / drain 118 comporte une couche de TiN sur laquelle est formée une portion de tungstène. Différents métaux peuvent être utilisés pour former les contacts 116, 118 afin de favoriser de faibles résistances de contact, comme par exemple : S, Bi, Sn, Pd, Ru, Cu, Ni, Ti, TiN, W, Au, etc. Ces matériaux peuvent aussi être modifiés ultérieurement (pour améliorer leur propriétés), par une étape de dopage par exemple.
Dans l'exemple de réalisation précédemment décrit, la couche de semi-conducteur 120 est telle que l'espace précédemment occupé par la portion temporaire 160 est totalement rempli par le matériau de la couche de semi-conducteur 120. En variante, il est possible que la couche de semi-conducteur 120 ne remplisse pas complètement l'espace précédemment occupé par la portion temporaire 160. Dans ce cas, après le dépôt de la couche de semi-conducteur 120, le ou les espaces restants sont remplis par du matériau diélectrique de manière à former une portion diélectrique entourées par la première zone 122 de la couche de semi-conducteur 120. Pour former cette portion diélectrique, une ou plusieurs couches diélectriques, comprenant par exemple de KAI2O3 (ou du HfC ) et/ou du SiC (ou un diélectrique low-k, ou à faible permittivité diélectrique), sont déposées puis gravées de manière isotrope afin de ne conserver que la portion localisée dans l'espace restant.
En variante, le dispositif 100 peut comporter un nombre différent de grille. Ainsi, sur l'exemple de la figure 6, le dispositif 100 comporte trois grilles : deux grilles de contrôle et une grille de polarité.
Dans les différents exemples précédemment décrits, les deuxièmes zones 124 de la couche de semi-conducteur 120 recouvrent tous les flancs et les parois de fond des contacts de source 116 et de drain 118 de sorte à recouvrir entièrement ces contacts, hormis sur une portion d'extrémité supérieure opposée aux parois de fonds. Cette portion d'extrémité de préférence affleure au niveau d'une embouchure des cavités 150. D'une manière générale, il est possible que les deuxièmes zones 124 de la couche de semi-conducteur 120 s'étendent entre les contacts 116, 118 de source et de drain et les espaceurs diélectriques 114 et/ou contre des parois des contacts de source et de drain différentes de celles disposées contre les espaceurs diélectriques 114. En outre, les parois des contacts 116, 118 de source et de drain peuvent n'être recouvertes que partiellement par les deuxièmes zones 124 de la couche de semi-conducteur 120.
Dans les exemples de réalisation précédemment décrits pour les premier et deuxième modes de réalisation, la couche 112 de diélectrique de grille et les grilles de commande électrostatique 110 sont réalisés sur la portion de matériau temporaire 160 avant le dépôt du matériau diélectrique d'isolation 128 et sa planarisation (approche dite « gate first »).
En variante, selon une approche dite « gate last », il est possible de réaliser, à la place de la couche 112 de diélectrique de grille et des grilles de commande électrostatique 110 et avant le dépôt du matériau diélectrique d'isolation 128 et sa planarisation, plusieurs grilles temporaires disposées sur des portions diélectriques temporaires elles-mêmes disposées sur la portion de matériau temporaire 160. Les portions diélectriques temporaires comprennent par exemple du SiC , et les grilles temporaires comportent par exemple du poly-silicium. Ces éléments temporaires sont réalisés en déposant les couches de matériaux souhaitées, en planarisant la couche de poly-silicium et en gravant ces couches selon la géométrie souhaitée pour ces grilles temporaires (géométrie similaire à celle des grilles définitives réalisées ultérieurement). Les espaceurs diélectriques 114 sont ensuite réalisés sont les flancs des grilles temporaires. Après le dépôt du matériau diélectrique d'isolation 128 et sa planarisation, les grilles temporaires et les portions diélectriques temporaires sont supprimées par gravure, puis la couche 112 de diélectrique de grille et les grilles de commande électrostatique 110 sont réalisées dans les emplacements formés par la gravure des grilles temporaires et des portions diélectriques temporaires. Le dispositif 100 est ensuite achevé de manière similaire au procédé précédemment décrit, par la mise en oeuvre des étapes décrites en lien avec les figures 3 à 5.
Dans les exemples de réalisation précédemment décrits, la couche 112 de diélectrique de grille est réalisée juste avant la réalisation des grilles de commande électrostatique 110, que des grilles temporaires aient été utilisées ou non. En variante, il est possible que les grilles de commande électrostatique 110 soient réalisées sans avoir réalisé au préalable la couche 112 de diélectrique de grille. Dans ce cas, la couche 112 de diélectrique de grille peut être déposée juste avant le dépôt de la couche de semi-conducteur 120, au moins contre les parois de l'emplacement obtenu en gravant la portion de matériau temporaire 160. Dans ce cas, la couche 112 vient recouvrir les différentes parois sur lesquelles le matériau de la couche de semi-conducteur 120 est destiné à être déposé, homogénéisant ainsi les surfaces, et donc les interfaces, contre lesquelles la couche de semi-conducteur 120 est ensuite déposée.
Selon une autre variante, il est possible que la couche 112 soit déposée lors de deux étapes différentes : tout d'abord juste avant la réalisation des grilles 110 comme précédemment décrit en lien avec la figure 1, puis dans les espaces formés par la gravure des portions 160 et dans les cavités 150, juste avant le dépôt de la couche de semi- conducteur 120. Dans ce cas, les parties de la couche 112 localisées à l'aplomb de la grille 110 sont plus épaisses que les autres parties de la couche 112 car ces parties cumulent les épaisseurs de matériau déposées au cours des deux étapes de dépôt.

Claims

REVENDICATIONS
1. Dispositif microélectronique FET (100) comprenant au moins :
- un substrat (102) ;
- une couche de semi-conducteur (120) comprenant au moins une première zone (122) formant un canal de conduction électrique du dispositif microélectronique FET (100) ;
- plusieurs grilles de commande électrostatique (110) distinctes, espacées les unes des autres et disposées sur la première zone de la couche de semi-conducteur ;
- une couche (112) de diélectrique de grille disposée entre chacune des grilles de commande électrostatique (110) et la première zone (122) de la couche de semi- conducteur (120) ;
- des espaceurs diélectriques (114) disposés contre des flancs de chacune des grilles de commande électrostatique (110) ;
- des régions de source / drain couplées électriquement à la première zone (122) de la couche de semi-conducteur (120), les régions de source / drain comportant ou étant formées des deuxièmes zones (124) de la couche de semi-conducteur (120), les deuxièmes zones (124) de la couche de semi-conducteur (120) s'étendant entre des contacts (116, 118) de source / drain et les espaceurs diélectriques (114) ; et dans lequel les deuxièmes zones (124) de la couche de semi-conducteur (120) ne sont pas disposées directement contre la grille de commande électrostatique (110) et forment, avec la première zone (122), une couche continue.
2. Dispositif microélectronique FET (100) selon la revendication 1, dans lequel la couche de semi-conducteur (120) comporte un matériau bidimensionnel.
3. Dispositif microélectronique FET (100) selon l'une des revendications précédentes, dans lequel :
- chacun des contacts de source (116) / drain (118) est disposé dans une cavité (150) comprenant des parois latérales formées au moins par les espaceurs diélectriques (114) et par un matériau diélectrique d'isolation (128) ou par un desdits espaceurs diélectrique (114) et un espaceur isolant d'un dispositif microélectronique voisin ;
- les deuxièmes zones (124) de la couche de semi-conducteur (120) recouvrent au moins une partie des parois des cavités (150) dans lesquelles sont disposées les contacts de régions de source (116) / drain (118).
4. Dispositif microélectronique FET (100) selon l'une des revendications précédentes, comportant en outre au moins une portion diélectrique entourée par la première zone (122) de la couche de semi-conducteur (120).
5. Dispositif microélectronique FET (100) selon l'une des revendications 1 à 4, dans lequel les deuxièmes zones (124) de la couche de semi-conducteur (120) recouvrent entièrement des flancs et entièrement une paroi de fond de chacun des contacts de source (116) et de drain (118).
6. Procédé de réalisation d'un dispositif microélectronique FET (100), comprenant au moins : a) réalisation d'au moins une portion de matériau temporaire (160) sur un substrat (102), puis b) réalisation, au moins sur la portion de matériau temporaire (160), de plusieurs grilles de commande électrostatique (110) distinctes et espacées les unes des autres, et d'espaceurs diélectriques (114) disposés contre des flancs de chacune des grilles de commande électrostatique (110), puis c) gravure de la portion de matériau temporaire (160), puis d) réalisation d'une couche de semi-conducteur (120) comprenant au moins une première zone (122) configurée pour servir de canal de conduction électrique du dispositif microélectronique FET (100), disposée sous les grilles de commande électrostatique (110) et les espaceurs diélectriques (114) dans au moins un emplacement formé par la gravure de la portion de matériau temporaire (160), et telle que la couche de semi-conducteur (120) se prolonge, sans discontinuité avec la première zone (122), en formant des deuxièmes zones (124) couvrant au moins une partie des flancs des espaceurs diélectriques (114) et qui ne sont pas disposées directement contre les grilles de commande électrostatique (110), les deuxièmes zones (124) formant des régions de source (116) / drain (118), puis e) réalisation, sur le substrat (102), de contacts (116, 118) de source (116) et de drain (118) couplés électriquement à la première zone (122) de la couche de semi-conducteur (120) par les deuxièmes zones (124) de la couche de semi-conducteur (120), et telles que des deuxièmes zones (124) de la couche de semi-conducteur (120) s'étendent entre les contacts de source (116) / drain (118) et les espaceurs diélectriques (114), et dans lequel le procédé comporte en outre la réalisation d'une couche de diélectrique de grille disposée entre chacune des grilles de commande électrostatique et la première zone de la couche de semi-conducteur.
7. Procédé selon la revendication 6, comportant en outre, avant la mise en œuvre de l'étape c), un dépôt d'un matériau diélectrique d'isolation (128) autour des espaceurs diélectriques (114), puis une gravure de cavités (150) dans le matériau diélectrique d'isolation (128) telle que les cavités (150) comprennent au moins une paroi latérale formée par l'un des espaceurs diélectriques (114), et dans lequel :
- l'étape d) est mise en œuvre telle que les deuxièmes zones (124) de la couche de semi- conducteur (120) recouvrent au moins une partie des parois latérales des cavités (150) ;
- l'étape e) est mise en œuvre telle que chacun ces contacts de source (116) / drain (118) soit disposé dans une des cavités (150).
8. Procédé selon l'une des revendications 6 et 7, comportant en outre une étape de dépôt de la couche (112) de diélectrique de grille mise en œuvre :
- entre les étapes a) et b), sur la portion de matériau temporaire (160), les grilles de commande électrostatique (110) étant réalisées ensuite sur la couche (112) de diélectrique de grille, et/ou
- entre les étapes c) et d), sous les grilles de commande électrostatique (110) et les espaceurs diélectriques (114), dans au moins un emplacement formé par la gravure de la portion de matériau temporaire (160), la couche de semi-conducteur (120) étant réalisée ensuite en recouvrant la couche (112) de diélectrique de grille.
9. Procédé de réalisation d'un dispositif microélectronique FET (100), comprenant au moins : a) réalisation d'au moins une portion de matériau temporaire (160) sur un substrat (102), puis b) réalisation, au moins sur la portion de matériau temporaire (160), de plusieurs grilles temporaires distinctes et espacées les unes des autres et d'espaceurs diélectriques (114) disposés contre des flancs de chacune des grilles temporaires, puis c) un dépôt d'un matériau diélectrique d'isolation (128) autour des espaceurs diélectriques (114), puis d) gravure des grilles temporaires, et réalisation de plusieurs grilles de commande électrostatique (110) à la place des grilles temporaires, les grilles de commande électrostatique (110) étant distinctes et espacées les unes des autres, puis e) gravure de cavités (150) dans le matériau diélectrique d'isolation (128) telle que les cavités (150) comprennent au moins une paroi latérale formée par l'un des espaceurs diélectriques (114), puis f) gravure de la portion de matériau temporaire (160), puis g) réalisation d'une couche de semi-conducteur (120) comprenant au moins une première zone (122) configurée pour servir de canal de conduction électrique du dispositif microélectronique FET (100), disposée sous les grilles de commande électrostatique (110) et les espaceurs diélectriques (114) dans au moins un emplacement formé par la gravure de la portion de matériau temporaire (160), et telle que la couche de semi-conducteur (120) se prolonge, sans discontinuité avec la première zone (122), en formant des deuxièmes zones (124) couvrant au moins une partie des flancs des espaceurs diélectriques (114) et qui ne sont pas disposées directement contre les grilles temporaires, les deuxièmes zones (124) formant des régions de source (116) / drain (118) puis h) réalisation, sur le substrat (102), de contacts (116/118) de source et de drain chacun disposé dans une des cavités (150) et couplées électriquement à la première zone (122) de la couche de semi-conducteur (120) par les deuxièmes zones (124) de la couche de semi-conducteur (120), et telles que des deuxièmes zones (124) de la couche de semi- conducteur (120) s'étendent entre les contacts de source (116) / drain (118) et les espaceurs diélectriques (114), et dans lequel le procédé comporte en outre la réalisation d'une couche de diélectrique de grille disposée entre chacune des grilles de commande électrostatique et la première zone de la couche de semi-conducteur.
10. Procédé selon la revendication 9, comportant en outre une étape de dépôt de la couche (112) de diélectrique de grille mise en oeuvre : - lors de l'étape d), dans les emplacements formés par la gravure des grilles temporaires, les grilles de commande électrostatique (110) étant réalisées ensuite sur la couche (112) de diélectrique de grille, et/ou
- entre les étapes c) et d), sous les grilles temporaires et les espaceurs diélectriques (114), dans au moins un emplacement formé par la gravure de la portion de matériau temporaire (160), la couche de semi-conducteur (120) étant réalisée ensuite en recouvrant la couche (112) de diélectrique de grille.
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* Cited by examiner, † Cited by third party
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DE102019009096B4 (de) * 2019-12-30 2025-03-27 Namlab Ggmbh Halbleiterbauelementstruktur mit mehreren Gate-Anschlüssen und Verfahren zu deren Bildung
US11728391B2 (en) 2020-08-07 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. 2d-channel transistor structure with source-drain engineering

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