EP3877872A2 - Dispositif de calcul d'une transformee de fourier analogique - Google Patents

Dispositif de calcul d'une transformee de fourier analogique

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Publication number
EP3877872A2
EP3877872A2 EP19804669.0A EP19804669A EP3877872A2 EP 3877872 A2 EP3877872 A2 EP 3877872A2 EP 19804669 A EP19804669 A EP 19804669A EP 3877872 A2 EP3877872 A2 EP 3877872A2
Authority
EP
European Patent Office
Prior art keywords
output
delivering
result
saturation
addition
Prior art date
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Withdrawn
Application number
EP19804669.0A
Other languages
German (de)
English (en)
Inventor
Patrick Garrec
Jean-Michel Hode
Victor VAILLANT
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thales SA
Original Assignee
Thales SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thales SA filed Critical Thales SA
Publication of EP3877872A2 publication Critical patent/EP3877872A2/fr
Withdrawn legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
    • G06F17/141—Discrete Fourier transforms
    • G06F17/142—Fast Fourier transforms, e.g. using a Cooley-Tukey type algorithm
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06J—HYBRID COMPUTING ARRANGEMENTS
    • G06J1/00—Hybrid computing arrangements
    • G06J1/005—Hybrid computing arrangements for correlation; for convolution; for Z or Fourier Transform

Definitions

  • the present invention relates to a device for calculating an analog Fourier transform.
  • the invention is particularly applicable in the fields of radars, countermeasures and active decoys, more particularly in signal processing to improve the dynamics of the signals received, and in particular for the response to interference in very short times while remaining compatible with signal dynamics to be processed.
  • analog processing retains an advantage over digital processing.
  • the performance of signal processing in analog is however dependent on the processing dynamics which is limited, unlike digital processing.
  • the use of Fourier transforms in analog poses the problem of the achievable dynamics, including the gain linked to the filters of the Fourier transformation. It is indeed necessary to be able to process signals whose level is below the noise and to extract these signals in order to process them.
  • DRFM Digital Radio Frequency Memories
  • the current methods of analog processing of the Fourier transforms are based on a principle of non-overflow of the dynamics.
  • An object of the invention is to overcome the drawbacks of the prior art, in particular by making it possible to increase the detection performance of the signals embedded in the noise, while keeping the assurance that the saturation does not affect the processing of the signal.
  • the subject of the invention is a device for calculating an analog Fourier transform, transforming an analog input signal with N components 0), 4 1 ) N 1 ) into an output signal with N components X (0), X (1) ... X (N-1) functions of said components 0), 4 1 ) 4 N ⁇ 1 ).
  • said device comprising elementary addition and / or subtraction cells of analog type chained according to a butterfly type architecture to perform said functions, each elementary cell being able to perform a division by two conditional of the result of the addition operation or subtraction performed, the condition being the saturation of an addition and / or subtraction operation.
  • each elementary cell receiving as input two signals (A, B) comprises at least:
  • Said elementary cells being grouped by lines and by stages, said modules of the same stage are for example controlled by the same signal, said signal controlling the division by two as soon as at least one cell delivers saturation information.
  • each elementary cell receiving as input two signals A, B comprises at least:
  • saturation information of the operators of the preceding stages said module delivering control information function of said saturation information
  • said multiplexer selecting one of said inputs as output as a function of said control information, the selected output constituting the first output of said cell
  • a second multiplexer having as inputs said outputs of said subtractor, said multiplexer selecting as output one of said inputs according to said control information, the selected output constituting the second output of said cell
  • Said memory includes, for example, a state machine delivering said control information.
  • FIG. 8 an illustration of an example of programming a state machine controlling the stages of a device according to the invention in a serial architecture.
  • the present invention advantageously makes it possible to improve the dynamics of an electronic system carrying out a discrete fast Fourier transform (FFT).
  • FFT discrete fast Fourier transform
  • the principle of the invention can be extended to other types of FFT implementation.
  • the minimum input power P in, min is the input power from which the system provides an output signal S called exploitable, i.e. a signal to noise ratio at output SNR 0Ut, min sufficient to exceed the background noise F:
  • the background noise is defined as the sum of the thermal noise P th and the noise factor NF of the system, that is:
  • the maximum input power can be defined as the power at which distortions appear at the output of the system. In practice, we can consider intermodulation products of the third order.
  • the discrete fast Fourier transform is a projection of the studied signal on a base made up of sinusoidal functions.
  • the transform is a filter bank where each filter is tuned on one of the vectors of the projection base, that is to say one of the sinusoids. It is therefore a set of suitable filters for which we can calculate a coherent gain.
  • the presence of such a gain means that the FFT discriminates between periodic signal and non-periodic signal (here, noise). It performs a coherent integration of the useful signal.
  • a noisy signal processed by an FFT can potentially be extracted from the noise in which it is embedded.
  • the FFT as a bank of adapted filters, can process periodic signals over a dynamic range which is not limited to the noise floor, also called SCV (“Sub Clutter Visibility”), mentioned in the introduction.
  • the FFT therefore offers an interesting property in this DMC. Indeed, the signal remains "visible” even under a certain noise threshold since the coherent gain of FFT is added to the coherent signals (frequencies correlated by the FFT) without amplifying the noise.
  • the dynamics of a signal is limited by the power source in particular. If the latter offers a VDD voltage of 1 volt, for example, no signal may exceed 1 volt. This means in the case of propagated additions that saturation is possible, altering the veracity of the information transmitted.
  • a classic solution consists in systematically dividing the operands by 2 during an addition. The ownership of SCV is then lost in the noise accumulated over the divisions.
  • the invention incorporates a division conditional on the architecture of the FFT as will be described later.
  • the division takes place on the set of N samples if and only if saturation appears.
  • the saturation of an operator performing an addition or subtraction operation corresponds to the overflow of the dynamics of this operator.
  • Figure 1 illustrates a known calculation algorithm, used to optimize the calculation of an 8-point FFT, in this example.
  • This algorithm is commonly called a butterfly.
  • the transition from one computing stage (“Radix 2") to another is done by additions or subtractions. Multiplications are performed on the intermediate data, throughout the FFT calculation algorithm.
  • the formula for the applied multiplier coefficients is known. These coefficients W, WN, W £, W are trigonometric constants less than 1. They are known as "twiddle" factors.
  • FIG. 2 illustrates the implementation of the invention for a parallel type architecture. More particularly, FIG. 2 shows the architecture of FIG. 1 in a configuration according to the invention, the "twiddle" factors not being represented.
  • the elementary cells which carry out the operations of addition and / or subtraction are chained according to a butterfly-type structure.
  • the strings of elementary cells are arranged in parallel (by lines 1 ’, 2’) and the cells of the same rank among these strings are grouped by stages. Two stages 1, 2 are shown in FIG. 2.
  • the invention proposes to perform a conditional division by two.
  • Saturation can come from addition as well as subtraction.
  • Each operator is provided internally with a comparator capable of detecting this saturation.
  • An operator then has a third Sat-i, Sat 2 , Sat'-i, Sat ' 2 output indicating the saturation state, in the form of binary information.
  • Each stage is fitted with one of a door 21, 22.
  • this door performs the logic OR function between all of its inputs, the latter being the saturation states provided by all of the elementary operators 1 1, 12 upstairs.
  • the OR gate selects, via a multiplexer 23, 24 the appropriate output for all basic operators:
  • FIG. 3 illustrates the implementation for the case of a serial architecture, by illustrating more precisely the implementation at the level of an elementary operator.
  • the processing of saturations is carried out in a different way. Indeed the samples of the FFT being serialized, one can be confronted for example in the case of saturation at a stage N (N ' th stage) with the k' th operation (k> 1). If it is possible to output the operations divided by two from this k ' th operation, this also means that the previous k-1 operations have passed through the stage N without being divided by two. It is then necessary to envisage a propagation of the division to the stages according to N + n in order to preserve the same ratio of scale on the set of the treated samples. To this end, the invention provides four outputs for elementary operators.
  • FIG. 3 shows an example of implementation.
  • the operator 31 represented is an adder which in fact performs the following operations:
  • a multiplexer 34 selects one or other of these outputs as a function of a Dec command.
  • the adder is also provided with an internal comparator for detecting saturation.
  • the first output delivers the present addition A + B, it is selected by the multiplexer if no saturation is detected.
  • the second output delivers the present addition divided by two, (A + B) / 2. It is selected if the present addition saturates.
  • the third output delivers A / 2 k + B. It is selected when saturation has taken place in the previous stage after non-saturating additions have been transmitted to this stage. We must therefore compensate for these unsaturated additions to keep the same scale with future additions which will be halved.
  • the fourth output delivers (A / 2 k + B) / 2. It is selected if the previous case takes place at the same time as saturation also occurs on this stage, hence the division by 2.
  • an output 33 delivering “Sat” information reporting the operator's saturation state.
  • This output 33 addresses a memory 32 which, from the saturation state of each operator for each stage, issues an output decision.
  • This output decision is the Dec command described above which selects via the multiplexer 34 one of the outputs described above.
  • the memory 32 therefore includes a program (state machine) which makes it possible to deliver the appropriate control information as a function of the saturation information of the current operator and of the saturation information of the operators of the preceding stages.
  • the command information Dec can be coded on 2 bits to select one of the four inputs of the multiplexer.
  • the memory 32 constitutes a control module in the form of a state machine.
  • FIG. 3 presents an adder, one can provide on the same principle a subtractor which realizes:
  • FIG. 4 illustrates the general case with Q stages of FFT 4 (4-point FFT), and Q - 1 series of twidle factors, for q ranging from Q - 1 to 1.
  • an FFT 4 block can be broken down simply into two FFT 2 blocks as illustrated in FIG. 5.
  • FIG. 5 illustrates this breakdown into showing the elementary blocks 51 (FFT 2 ) which are no longer of the radix 4 type but of the radix 2 type, with the elementary operations ei + e 2 and ei - e 2 .
  • An FFT2 block thus performs the most basic operations of the algorithm, addition (ei + e 2 ) and subtraction (ei - e 2 ).
  • This elementary block of the architecture is explained in FIG. 6 which follows.
  • FIG. 6 therefore illustrates an elementary block 51, radix 2 block (FFT 2 ).
  • the operators 61, 62 are of the type of that of FIG. 3.
  • the addition operator 61 performs the operations described in relation to FIG. 3.
  • the second operator 62 is a subtraction operator operating on the same principle as the addition operator 61 as described above.
  • a first multiplexer 61 selects the output of the adder 61 or the output of a second multiplexer 62’ via a delay line 63 specific to the technology used and function of the stage.
  • the second multiplexer 62 ’selects the output of the subtractor 62 or the input e of the elementary block.
  • the adder 61 adds this input e and the output of the delay line.
  • Subtractor 62 subtracts the input e from the output of the delay line.
  • the multiplexers select one or the other of their inputs according to a logic state provided by a counter whose timing diagram is presented in FIG. 7 for each of the stages, opposite successive time periods t (1), t (2) ... t (16).
  • An architecture with two serialized blocks is obtained, that is to say 4 FFT 2 blocks of the type of FIG. 6 which are called stage 1, stage 2, stage 3 and stage 4.
  • stage 1, stage 2, stage 3 and stage 4 The results of the elementary operations are thus produced in series at the rates of counters specific to each floor.
  • the memory 32 includes a state machine.
  • Figure 8 explains the operations performed on each stage as well as their serialized outputs in the previous example with 4 stages of FFT 2 for a 16-point FFT.
  • S represents the storage state during which the delay line 63 of an FFT 2 elementary block is filled.
  • N 16
  • its depth is, from floor to floor, of 8, 4, 2 and 1.
  • Sat k represents a saturation which appeared in stage k.
  • the selected states are (for the outputs of the adder or subtractor described above):
  • State F alternate output 4 with output 2 (see timing diagrams below).
  • stage 1 the adder and the subtractor do not need outputs 3 and 4.
  • State F If ((Sat 3. (Sati + Sat 2 )) - (t (12) ⁇ t (14-i) ⁇ t (14)): observe the same timing diagram as above with output 4 and output 2 to exit 3 and exit 1.
  • Stage 4 state machine
  • memory 32 is for example a programmable memory PROM.

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Abstract

Le dispositif transformant un signal d'entrée analogique à N composantes x(0), x(1)... x(N-1) en un signal de sortie à N composantes X(0), X(1)... X(N-1) fonctions desdites composantes x(0), x(1)... x(N-1), ledit dispositif comportant des cellules élémentaires d'addition et/ou de soustraction chaînées selon une architecture de type papillon pour réaliser lesdites fonctions, chaque cellule élémentaire comporte un opérateur réalisant une division par deux conditionnelle du résultat de l'opération d'addition (31) ou de soustraction effectué, la condition étant la saturation (33) dudit opérateur.

Description

DISPOSITIF DE CALCUL D’UNE TRANSFORMEE DE FOURIER
ANALOGIQUE
La présente invention concerne un dispositif de calcul d’une transformée de Fourier analogique.
L’invention s’applique notamment dans les domaines des radars, des contremesures et des leurres actifs, plus particulièrement dans le traitement du signal pour améliorer la dynamique des signaux reçus, et notamment pour la réponse aux brouillages dans des temps très courts tout en restant compatible des dynamiques de signaux à traiter.
Lorsque le temps d’analyse des signaux devient critique en regard du temps de réaction, le traitement analogique conserve un avantage sur le traitement numérique. Les performances du traitement du signal en analogique sont toutefois tributaires de la dynamique de traitement qui est limitée, contrairement au traitement numérique. En particulier, l’utilisation de transformées de Fourier en analogique pose le problème de la dynamique atteignable, incluant le gain lié aux filtres de la transformation de Fourier. Il faut en effet pouvoir traiter des signaux dont le niveau est en dessous du bruit et extraire ces signaux afin de les traiter.
Dans le contexte de l’invention, l’état de l’art concerne les DRFM (« Digital Radio Frequency Memories ») qui permettent de créer des réponses à la menace. Les méthodes de dilution, de séduction, de confusion et déception demandent des analyses rapides qui sont faites avec des dynamiques restreintes. Il n’est pas rare d’avoir des mémoires de 1 bit de profondeur, ce qui est insuffisant, notamment en présence de brouillage multiple, intentionnel ou non.
Pour traiter les multiples menaces, ou pour pouvoir répondre en présence de signaux de communication, il faut pouvoir exploiter une dynamique plus importante.
Les méthodes actuelles de traitement analogique des transformées de Fourier sont basées sur un principe de non débordement de la dynamique.
De ce fait, à chaque fois que le traitement du signal peut engendrer du gain de traitement, une normalisation est effectuée. Ces méthodes ont l’avantage de maîtriser la dynamique des signaux de sortie dans la mesure où il n’y a pas de possibilité de saturation si l’entrée ne sature pas. Un inconvénient réside cependant dans le SCV (« Sub Clutter Visibility »). En effet, en divisant les signaux par le gain maximum possible on dégrade le facteur de bruit et on n’est plus capable d’extraire des signaux noyés dans le bruit. De très nombreuses architectures implémentant la méthode connue du papillon Doppler utilisent cette pratique. Les documents suivants en sont une illustration :
- F. Rivet, « Contribution à l’étude et à la réalisation d’un frontal radiofréquence analogique en temps discret pour la radio-logicielle intégrale », 2009 ;
- B. Sadhu R. Harjani, « Cognitive Radio Receiver Front-Ends », Chapter 5 CRAFT : Charge Re-use Analog Fourier T ransform, 2014 ;
- A. A. Balakrishnan V. Suresh Babu M. R. Baiju, « Implémentation of Radix-2 and Split-Radix Fast Fourier Transform Algorithm Using Current Mirrors », 2013.
Un but de l’invention est de surmonter les inconvénients de l’art antérieur, notamment en permettant d’augmenter la performance de détection des signaux noyés dans le bruit, tout en gardant l’assurance que la saturation n’affecte pas le traitement du signal.
A cet effet, l’invention a pour objet un dispositif de calcul d’une transformée de Fourier analogique, transformant un signal d’entrée analogique à N composantes 0), 41 ) N 1 ) en u n signal de sortie à N composantes X(0), X(1 ) ... X(N-1 ) fonctions desdites composantes 0), 41 ) 4N·1 ). ledit dispositif comportant des cellules élémentaires d’addition et/ou de soustraction de type analogique chaînées selon une architecture de type papillon pour réaliser lesdites fonctions, chaque cellule élémentaire étant apte à réaliser une division par deux conditionnelles du résultat de l’opération d’addition ou de soustraction effectué, la condition étant la saturation d’une opération d’addition et/ou de soustraction.
Dans un mode de réalisation possible l’architecture papillon étant de type parallèle, chaque cellule élémentaire recevant en entrée deux signaux (A, B) comporte au moins :
- un additionneur de type analogique : o effectuant l’addition desdits signaux (A + B) et délivrant le résultat sur une première sortie ;
o effectuant ladite addition divisée par deux ((A + B)/2) et délivrant le résultat sur une deuxième sortie ;
o étant équipé d’un comparateur apte à détecter une saturation dudit opérateur, et délivrant sur une troisième sortie l’information de saturation ;
- un premier module sélectionnant l’une ou l’autre desdites sorties dudit additionneur en fonction de ladite information de saturation, la sortie sélectionnée constituant la première sortie de ladite cellule
élémentaire ;
- un soustracteur de type analogique :
o effectuant la soustraction entre lesdits signaux (A - B) et
délivrant le résultat sur une première sortie ;
o effectuant ladite soustraction divisée par deux ((A - B)/2) et délivrant le résultat sur une deuxième sortie ;
- un deuxième module sélectionnant l’une ou l’autre desdites sorties dudit du soustracteur en fonction de ladite information de saturation, la sortie sélectionnée constituant la deuxième sortie de ladite cellule élémentaire.
Lesdites cellules élémentaires étant regroupées par lignes et par étages, lesdits modules d’un même étage sont par exemple commandés par un même signal, ledit signal commandant la division par deux dès qu’au moins une cellule délivre une information de saturation.
Dans un autre mode de réalisation possible l’architecture papillon étant de type série, chaque cellule élémentaire recevant en entrée deux signaux A, B comporte au moins :
- un additionneur de type analogique :
o effectuant une première addition A+B et délivrant le résultat sur une première sortie ;
o effectuant ladite première addition divisée par deux ((A + B)/2) et délivrant le résultat sur une deuxième sortie ; o effectuant une deuxième addition A/2k + B et délivrant le résultat sur une troisième sortie, k étant le rang de l’étage auquel appartient ladite cellule dans ladite architecture série ; o effectuant ladite deuxième addition divisée par deux
((A/2k + B)/2) et délivrant le résultat sur une quatrième sortie ; o étant équipé d’un comparateur apte à détecter une saturation dudit additionneur ;
- une mémoire recevant ladite information de saturation et les
informations de saturation des opérateurs des étages précédents, ledit module délivrant une information de commande fonction desdites informations de saturation ;
- un premier multiplexeur ayant pour entrées lesdites sorties dudit
additionneur, ledit multiplexeur sélectionnant en sortie l’une desdites entrées en fonction de ladite information de commande, la sortie sélectionnée constituant la première sortie de ladite cellule
élémentaire ;
- un soustracteur de type analogique :
o effectuant une première soustraction A - B et délivrant le
résultat sur une première sortie ;
o effectuant ladite première soustraction divisée par deux ((A- B)/2) et délivrant le résultat sur une deuxième sortie ;
o effectuant une deuxième soustraction A/2k - B et délivrant le résultat sur une troisième sortie ;
o effectuant ladite deuxième soustraction divisée par deux
((A/2k - B)/2) et délivrant le résultat sur une quatrième sortie ;
- un deuxième multiplexeur ayant pour entrées lesdites sorties dudit soustracteur, ledit multiplexeur sélectionnant en sortie l’une desdites entrées en fonction de ladite information de commande, la sortie sélectionnée constituant la deuxième sortie de ladite cellule
élémentaire.
Ladite mémoire comporte par exemple une machine d’état délivrant lesdites informations de commande.
D’autres caractéristiques et avantages de l’invention apparaîtront en regard de dessins annexés qui représentent : - La figure 1 , un exemple d’algorithme de calcul d’une FFT de type papillon ;
- La figure 2, un premier exemple de réalisation d’un dispositif selon l’invention dans une architecture de type parallèle ;
- La figure 3, un exemple de réalisation de réalisation d’un additionneur conditionnel utilisé dans un dispositif selon l’invention, dans une architecture de type série ;
- La figure 4, une architecture de calcul d’une FFT Radix 4 ;
- La figure 5, une décomposition d’une FFT à 4 points en deux FFT à deux points ;
- La figure 6, une cellule élémentaire de calcul d’une FFT à deux points utilisant un additionneur conditionnel du type de la figure 3 ;
- La figure 7, un chronogramme de compteurs utilisés dans un dispositif selon l’invention, dans une architecture de type série ;
- La figure 8, une illustration d’un exemple de programmation d’une machine d’état commandant les étages d’un dispositif selon l’invention dans une architecture série.
La présente invention permet avantageusement d’améliorer la dynamique d’un système électronique réalisant une transformée de Fourier rapide discrète (FFT). Pour la clarté de la description, on présente des exemples d’architectures à transfert de charge fondées sur les algorithmes connus à base de Radix 2, notamment les algorithmes Radix 2 et Radix 4, appelés algorithmes de Cooley-Tukey. Le principe de l’invention est extensible à d’autres types d’implémentation de la FFT.
Avant de décrire l’invention, on rappelle la définition de la dynamique en radiofréquences et les spécificités de la FFT.
En analyse radiofréquence, on peut communément définir la dynamique D d’un système comme la différence entre la puissance d’entrée maximale Pin, max et la puissance d’entrée minimales Pin, min supportable par le système, soit :
D = Pin, max— Pin, min (1 )
La puissance d’entrée minimale Pin, min est la puissance d’entrée à partir de laquelle le système assure un signal de sortie S dit exploitable, c’est-à-dire un rapport signal à bruit en sortie SNR0Ut,min suffisant pour dépasser le bruit de fond F :
S = F + SN Rout, min (2)
Le bruit de fond est défini comme la somme du bruit thermique Pth et le facteur de bruit NF du système, soit :
S = Pth + NF + SNR0Ut ,min (3)
La puissance d’entrée maximale peut être définie comme la puissance à partir de laquelle des distorsions apparaissent en sortie du système. En pratique on peut considérer les produits d’intermodulation d’ordre trois.
La transformée de Fourier rapide discrète (FFT) est une projection du signal étudié sur une base constituée de fonctions sinusoïdales. On peut aussi voir la transformée comme une banque de filtres où chaque filtre est accordé sur un des vecteurs de la base de projection, c’est-à-dire l’une des sinusoïdes. C’est donc un ensemble de filtres adaptés pour lesquels on peut calculer un gain cohérent. La présence d’un tel gain signifie que la FFT opère une discrimination entre signal périodique et signal non périodique (ici, le bruit). Elle effectue une intégration cohérente du signal utile.
On peut montrer qu’un signal bruité traité par une FFT peut potentiellement être extrait du bruit dans lequel il est noyé. La FFT, en tant que banc de filtres adaptés, peut traiter des signaux périodique sur une plage dynamique qui ne se limite pas au plancher de bruit, également appelé SCV (« Sub Clutter Visibility »), évoqué en introduction.
La FFT offre donc une propriété intéressante dans cette SCV. En effet, le signal reste « visible » même sous un certain seuil de bruit puisque le gain cohérent de FFT s’ajoute aux signaux cohérents (fréquences corrélées par la FFT) sans en amplifier le bruit.
Cependant, dans une architecture d’électronique analogique, la dynamique d’un signal est limitée par la source d’alimentation notamment. Si cette dernière propose une tension VDD de 1 volt par exemple, aucun signal ne pourra excéder 1 volt. Cela signifie dans le cas d’additions propagées qu’une saturation est possible, altérant la véracité de l’information transmise.
Une solution classique consiste à diviser systématiquement par 2 les opérandes lors d’une addition. La propriété de SCV est alors perdue dans le bruit accumulé au fil des divisions.
Afin de profiter au maximum de la propriété de SCV, l’invention intègre une division conditionnelle à l’architecture de la FFT comme cela sera décrit par la suite. La division s’opère sur l’ensemble des N échantillons si et seulement si une saturation apparaît. La saturation d’un opérateur effectuant une opération d’addition ou de soustraction correspond au débordement de la dynamique de cet opérateur.
La figure 1 illustre un algorithme de calcul connu, utilisé pour optimiser le calcul d’une FFT à 8 points, dans cet exemple. Cet algorithme est communément appelé papillon. Le passage d’un étage de calcul (« Radix 2 ») à un autre se fait par des additions ou des soustractions. Des multiplications sont effectuées sur les données intermédiaires, tout au long de l’algorithme de calcul de FFT. La formule des coefficients multiplicateurs appliqués est connue. Ces coefficients W , WN, W£, W sont des constantes trigonométriques inférieures à 1. Ils sont connus sous l’appellation de facteurs « twiddle ».
Dans cet algorithme « papillon », les additions comme les soustractions engendrent des augmentations de dynamique. Dans l’exemple de la figure 1 , dans le cas d’une FFT à 8 points, le gain total est de 6 dB pour les trois opérations successives, correspondant aux trois étages 1 , 2, 3 de l’algorithme. Les additions et soustractions sont réalisées respectivement par des opérateurs élémentaires d’addition 1 1 et des opérateurs élémentaires de soustraction 12 de type analogique, c’est-à-dire réalisés selon une structure analogique connue. Par la suite de la description, tous les opérateurs d’addition et tous les opérateurs de soustraction seront de type analogique. Traditionnellement dans les FFT analogiques, pour éviter tout risque de saturation, à chaque opération il y a une division par deux. Cette méthode est très efficace pour éviter les saturations mais c’est au détriment du facteur de bruit qui est dégradé par cette division. On se réfère à la figure 2 qui illustre la mise en œuvre de l’invention pour une architecture de type parallèle. Plus particulièrement, la figure 2 reprend l’architecture de la figure 1 dans une configuration selon l’invention, les facteurs « twiddle » n’étant pas représentés.
Pour la mise en œuvre de la FFT, les cellules élémentaires qui réalisent les opérations d’addition et/ou de soustractions sont chaînées selon une structure de type papillon. Dans la configuration parallèle de la figure 2, les chaînes de cellules élémentaires sont disposées en parallèles (par lignes 1’, 2’) et les cellules de même rang parmi ces chaînes sont regroupées par étages. Deux étages 1 , 2 sont représentés sur la figure 2.
Selon l’invention, on divise par deux s’il y a un débordement, ainsi la possibilité d’extraire le signal sous bruit est préservée. En d’autres termes, pour rompre le compromis entre facteur de bruit et saturation, l’invention propose de réaliser une division par deux conditionnelle.
Chaque opérateur élémentaire (additionneur ou soustracteur) doit alors adresser deux sorties possibles :
- l’opération (addition ou soustraction) ;
- l’opération divisée par deux.
Ecrit autrement, si A et B sont les signaux d’entrées analogiques, chaque opérateur réalise :
A ± B et (A ± B)/2
En fonction de la saturation, on sélectionne A ± B ou (A ± B)/2.
La saturation peut provenir de l’addition comme de la soustraction. Chaque opérateur est muni en interne d’un comparateur apte à détecter cette saturation.
Un opérateur comporte alors une troisième sortie Sat-i, Sat2, Sat’-i, Sat’2 indiquant l’état de saturation, sous forme d’information binaire.
Chaque étage est équipé d’un d’une porte 21 , 22. Pour chaque étage, cette porte réalise la fonction logique OU entre toutes ses entrées, ces dernières étant les états de saturation fournis par l’ensemble des opérateurs élémentaires 1 1 , 12 de l’étage. La porte OU sélectionne, via un multiplexeur 23, 24 la sortie adéquate pour tous les opérateurs élémentaires :
- l’opération d’addition ou de soustraction, A ± B ;
- ou la division par deux, (A ± B)/2.
La figure 3 illustre la mise en oeuvre pour le cas d’une architecture série, en illustrant plus précisément la réalisation au niveau d’un opérateur élémentaire.
Dans le cas d’une architecture série, le traitement des saturations s’effectue d’une manière différente. En effet les échantillons de la FFT étant sérialisés, on peut être confrontéspar exemple au cas d’une saturation à un étage N (N'eme étage) à la k'eme opération (k > 1 ). S’il est possible de sortir les opérations divisées par deux à partir de cette k'eme opération, cela signifie aussi que les k-1 opérations précédentes sont passées par l’étage N sans être divisées par deux. Il faut alors envisager une propagation de la division aux étages suivant N+n afin de conserver le même rapport d’échelle sur l’ensemble des échantillons traités. A cet effet, l’invention prévoit quatre sorties pour les opérateurs élémentaires.
La figure 3 présente un exemple de mise en oeuvre. L’opérateur 31 représenté est un additionneur qui effectue en fait les opérations suivantes :
- A + B (sortie 1 ) ;
- (A + B)/2 (sortie 2) ;
- A/2k + B (sortie 3) ;
- (A/2k + B)/2 (sortie 4).
Les résultats de ces quatre opérations sont fournis par les quatre sorties de l’opérateur. Un multiplexeur 34 sélectionne l’une ou l’autre de ces sorties en fonction d’une commande Dec. L’additionneur est également muni d’un comparateur interne pour détecter les saturations.
La première sortie délivre la présente addition A + B, elle est sélectionnée par le multiplexeur si aucune saturation n’est détectée.
La deuxième sortie délivre la présente addition divisée par deux, (A + B)/2. Elle est sélectionnée si la présente addition sature.
La troisième sortie délivre A/2k + B. Elle est sélectionnée lorsqu’une saturation a eu lieu dans l’étage précédent après que des additions non saturantes ont été transmises à cet étage. Il faut donc compenser ces additions non saturantes pour conserver la même échelle avec les futures additions qui seront divisées par deux.
La quatrième sortie délivre (A/2k + B)/2. Elle est sélectionnée si le cas précédent a lieu en même temps qu’une saturation se présente également à cet étage, d’où la division par 2.
A ces sorties, s’ajoute une sortie 33 délivrant une information « Sat » rendant compte de l’état de saturation de l’opérateur. Cette sortie 33 adresse une mémoire 32 qui, à partir de l’état de saturation de chaque opérateur pour chaque étage, émet une décision de sortie. Cette décision de sortie est la commande Dec décrite précédemment qui sélectionne via le multiplexeur 34 l’une des sorties décrites précédemment. La mémoire 32 comporte donc un programme (machine d’état) qui permet de délivrer l’information de commande adéquat en fonction de l’information de saturation de l’opérateur courant et de l’information de saturation des opérateurs des étages précédents. L’information de commande Dec peut être codée sur 2 bits pour sélectionner l’une des quatre entrées du multiplexeur. La mémoire 32 constitue un module de commande sous forme de machine d’état.
La figure 3 présente un additionneur, on peut prévoir sur le même principe un soustracteur qui réalise :
- A - B (sortie 1 ) ;
- (A - B)/2 (sortie 2) ;
- A/2k - B (sortie 3) ;
- (A/2k - B)/2 (sortie 4).
On explicite maintenant cette mémoire 32 dans l’exemple d’une FFT 16 points, à partir de l’architecture série illustrée par la figure 4, architecture série mettant en oeuvre l’invention. Par rapport à une implémentation série classique, le multiplexage diminue d’étage en étage. La figure 4 illustre le cas général avec Q étages de FFT4 (FFT à 4 points), et Q - 1 séries de facteurs twidle, pour q allant de Q - 1 à 1.
On peut noter qu’un bloc FFT4 peut être décomposé simplement en deux blocs FFT2 comme illustré par la figure 5.
On peut donc effectuer une décomposition des étages de radix 4 en radix 2. Pour 16 points, cela signifie qu’il y a 4 étages de radix 2, donc huit opérateurs pouvant saturer. La figure 5 illustre cette décomposition en montrant les blocs élémentaires 51 (FFT2) qui ne sont plus du type radix 4 mais du type radix 2, avec les opérations élémentaires ei + e2 et ei - e2. Un bloc FFT2 réalise ainsi les opérations les plus élémentaires de l’algorithme, l’addition (ei + e2) et la soustraction (ei - e2). Ce bloc élémentaire de l’architecture est explicité dans la figure 6 qui suit.
La figure 6 illustre donc un bloc élémentaire 51 , bloc radix 2 (FFT2). Dans le cadre de l’invention, les opérateurs 61 , 62 sont du type de celui de la figure 3. L’opérateur d’addition 61 effectue les opérations décrites relativement à la figure 3.
Le deuxième opérateur 62 est un opérateur de soustraction fonctionnant sur le même principe que l’opérateur d’addition 61 comme décrit précédemment. Un premier multiplexeur 61’ sélectionne la sortie de l’additionneur 61 ou la sortie d’un deuxième multiplexeur 62’ via une ligne à retard 63 propre à la technologie employée et fonction de l’étage. Le deuxième multiplexeur 62’ sélectionne la sortie du soustracteur 62 ou l’entrée e du bloc élémentaire. L’additionneur 61 additionne cette entrée e et la sortie de la ligne à retard. Le soustracteur 62 soustrait l’entrée e à la sortie de la ligne à retard.
Les multiplexeurs sélectionnent l’une ou l’autre de leurs entrées en fonction d’un état logique fourni par un compteur dont le chronogramme est présenté en figure 7 pour chacun des étages, en regard de périodes de temps successives t(1 ), t(2) ... t(16). Pour la clarté de la description, on considère donc une transformée de Fourrier à N = 42 = 16 points. On obtient une architecture à deux blocs sérialisés, soit 4 bloc FFT2 du type de la figure 6 que l’on nomme étage 1 , étage 2, étage 3 et étage 4. Les résultats des opérations élémentaires sont ainsi produits en série aux cadences des compteurs propres à chaque étage.
On revient maintenant à la figure 3, illustrant un additionneur élémentaire 61 tel que présenté à la figure 6. Le principe de fonctionnement est le même pour un soustracteur. La sélection des voies :
- A + B ;
- (A + B)/2 ;
- A/2k + B ;
- (A/2k + B)/2. est fonction de l’information de décodage Dec (codée sur deux bits). Cette dernière est fournie par la mémoire 32 et commande le multiplexeur 34 ou tout autre moyen de sélection utilisé. Pour fournir ces commandes en fonction de l’état de saturation Sat, la mémoire 32 comporte une machine d’état.
La figure 8 explicite les opérations effectuées à chaque étage ainsi que leurs sorties sérialisées dans l’exemple précédents avec 4 étages de FFT2 pour une FFT à 16 points.
A l’aide de ce tableau-chronogramme, on explicite un exemple de programmation d’une machine d’état dans la mémoire 32 afin de gérer les sorties de chaque additionneur. Cet exemple est donné pour le cas particulier d’une transformée à 16 points pour la clarté de l’explication, la généralisation par récurrence à une transformée d’ordre supérieur est aisée. La description de la machine d’état décrite ci-après peut être lue à la lumière de la figure 8. Pour chaque étage, on représente en fonction du temps l’état de calcul et la sortie. Chaque colonne décrit l’état pour une période de temps t, cette période de temps correspondant à une période de temps du chronogramme de la figure 7 (périodes de temps successives t(1 ), t(2) ...). Le tableau présente une suite de 30 périodes de temps.
« S » représente l’état de stockage durant lequel la ligne à retard 63 d’un bloc élémentaire FFT2 se remplit. Dans le cas N=16, sa profondeur est, d’étage en étage, de 8, 4, 2 et 1.
Par la suite, Satk représente une saturation apparue dans l’étage k.
Les états sélectionnés sont (pour les sorties de l’additionneur ou du soustracteur décrites précédemment) :
- Etat A : sortie 1 ;
- Etat B : sortie 2 ;
- Etat C : sortie 3 ;
- Etat D : sortie 3 alternée avec sortie 1 (cf. chronogrammes plus bas) ;
Etat E : sortie 4 ;
Etat F : sortie 4 alternée avec sortie 2 (cf. chronogrammes plus bas).
En ce qui concerne la mémoire 32 :
- Elle est divisée ici en 4 : une machine d’état par étage ; - Elle verrouille les signaux Satk : c’est-à-dire qu’elle maintient l’information jusqu’à ce que l’opération de FFT entière soit terminée ;
Machine d’état de l’étage 1 :
Etat A : Si non Sati.
Etat B : Si Sati , jusqu'à t = 16.
Il est à noter que dans l’étage 1 , l’additionneur et le soustracteur n’ont pas besoin des sorties 3 et 4.
Machine d’état de l’étage 2 :
Etat A : Si non (Sati + Sat2).
Etat B : Si Sat2, jusqu'à t = 24.
Etat C : Si (Sati .(t >= 12)), jusqu'à t = 24.
Etat D : Si (Sati .(t(8) < t(12-i) < t(12))). Le tableau ci-dessous représente le chronogramme des sorties de l’étage 2 sous l’état D :
Etat E : Si ((Sat2.Sati ).(t >= 12)), jusqu'à t = 24.
Etat F : Si ( (Sat2. Sati ) . (t(8) < t(12-i) < t(12))) : observe le même chronogramme que précédemment avec sortie 4 et sortie 2 à la place de sortie 3 et sortie 1 .
Machine d’état de l’étage 3 :
Etat A : Si non (Sati + Sat2 + Sat3).
Etat B : Si Sat3, jusqu'à t = 28.
Etat C : Si ((Sati + Sat2) .(t >= 14)), jusqu'à t = 28.
Etat D : Si ((Sati + Sat2) .(t(12) < t(14-i) < t(14))) :
Etat E : Si ((Sat3.(Sati + Sat2)).(t >= 12)), jusqu'à t = 28. Etat F : Si ((Sat3.(Sati + Sat2))-(t(12) < t(14-i) < t(14))) : observe le même chronogramme que précédemment avec sortie 4 et sortie 2 à la place de sortie 3 et sortie 1. Machine d’état de l’étage 4 :
Etat A : Si non (Sati + Sat2 + Sat3 + Sat4).
Etat B : Si Sat4, jusqu'à t = 30.
Etat C : Si ((Sati + Sat2 + Sat3) .(t >= 15)), jusqu'à t = 30.
Etat D : Cet étage étant multiplexé par 1 , cet état n’existe pas.
Etat E : Si ((Sat4.(Sati + Sat2 + Sat3)).(t >= 15)), jusqu'à t = 30.
Etat F : Cet étage étant multiplexé par 1 , cet état n’existe pas.
Il est à noter que l’on divise par deux en sortie si Sat4 pour (t > 15)).
D’autres programmations de machine d’état sont possibles pour la mémoire 32. Cette dernière est par exemple une mémoire programmable PROM.

Claims

REVENDICATIONS
1. Dispositif de calcul d’une transformée de Fourier analogique, transformant un signal d’entrée analogique à N composantes J (0), JC(1 ) ... JC(N-1 ) en un signal de sortie à N composantes X(0), X(1 ) ... X(N-1 ) fonctions desdites composantes J (0), J (1 ) ... JC(N-1 ), ledit dispositif comportant des cellules élémentaires d’addition et/ou de soustraction de type analogique chaînées selon une architecture de type papillon pour réaliser lesdites fonctions, caractérisé en ce que chaque cellule élémentaire (51 ) est apte à réaliser une division par deux conditionnelle du résultat de l’opération d’addition (31 ) ou de soustraction effectué, la condition étant la saturation (33) d’une opération d’addition et/ou de soustraction.
2. Dispositif selon la revendication 1 , caractérisé en ce que l’architecture papillon étant de type parallèle, chaque cellule élémentaire recevant en entrée deux signaux (A, B) comporte au moins :
- un additionneur de type analogique (1 1 ) :
o effectuant l’addition desdits signaux (A + B) et délivrant le
résultat sur une première sortie ;
o effectuant ladite addition divisée par deux ((A + B)/2) et délivrant le résultat sur une deuxième sortie ;
o étant équipé d’un comparateur apte à détecter une saturation dudit opérateur, et délivrant sur une troisième sortie l’information de saturation ;
- un premier module (23) sélectionnant l’une ou l’autre desdites sorties dudit additionneur (11 ) en fonction de ladite information de saturation, la sortie sélectionnée constituant la première sortie de ladite cellule élémentaire ;
- un soustracteur de type analogique (12) :
o effectuant la soustraction entre lesdits signaux (A - B) et
délivrant le résultat sur une première sortie ;
o effectuant ladite soustraction divisée par deux ((A - B)/2) et délivrant le résultat sur une deuxième sortie ; un deuxième module (24) sélectionnant l’une ou l’autre desdites sorties dudit du soustracteur (12) en fonction de ladite information de saturation, la sortie sélectionnée constituant la deuxième sortie de ladite cellule élémentaire.
3. Dispositif selon la revendication 2, caractérisé en ce que lesdites cellules élémentaires étant regroupées par lignes (1’, 2’) et par étages (1 , 2), lesdits modules (23, 24) d’un même étage (1 , 2) sont commandés par un même signal, ledit signal commandant la division par deux dès qu’au moins une cellule délivre une information de saturation.
4. Dispositif selon la revendication 1 , caractérisé en ce que l’architecture papillon étant de type série, chaque cellule élémentaire recevant en entrée deux signaux A, B comporte au moins :
- un additionneur de type analogique (31 ) :
o effectuant une première addition A+B et délivrant le résultat sur une première sortie ;
o effectuant ladite première addition divisée par deux ((A + B)/2) et délivrant le résultat sur une deuxième sortie ;
o effectuant une deuxième addition A/2k + B et délivrant le résultat sur une troisième sortie, k étant le rang de l’étage auquel appartient ladite cellule dans ladite architecture série ; o effectuant ladite deuxième addition divisée par deux
((A/2k + B)/2) et délivrant le résultat sur une quatrième sortie ; o étant équipé d’un comparateur apte à détecter une saturation dudit additionneur ;
- une mémoire (32) recevant ladite information de saturation et les
informations de saturation des opérateurs des étages précédents, ledit module délivrant une information de commande fonction desdites informations de saturation ;
- un premier multiplexeur (34) ayant pour entrées lesdites sorties dudit additionneur, ledit multiplexeur sélectionnant en sortie l’une desdites entrées en fonction de ladite information de commande, la sortie sélectionnée constituant la première sortie de ladite cellule
élémentaire ;
- un soustracteur de type analogique : o effectuant une première soustraction A - B et délivrant le résultat sur une première sortie ;
o effectuant ladite première soustraction divisée par deux ((A- B)/2) et délivrant le résultat sur une deuxième sortie ;
o effectuant une deuxième soustraction A/2k - B et délivrant le résultat sur une troisième sortie ;
o effectuant ladite deuxième soustraction divisée par deux
((A/2k - B)/2) et délivrant le résultat sur une quatrième sortie ; un deuxième multiplexeur ayant pour entrées lesdites sorties dudit soustracteur, ledit multiplexeur sélectionnant en sortie l’une desdites entrées en fonction de ladite information de commande, la sortie sélectionnée constituant la deuxième sortie de ladite cellule
élémentaire.
5. Dispositif selon la revendication 4, caractérisé en ce que ladite mémoire (32) comporte une machine d’état délivrant lesdites informations de commande.
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