EP1803085A1 - Procede de protection d'une puce elecrtonique - Google Patents

Procede de protection d'une puce elecrtonique

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Publication number
EP1803085A1
EP1803085A1 EP05805782A EP05805782A EP1803085A1 EP 1803085 A1 EP1803085 A1 EP 1803085A1 EP 05805782 A EP05805782 A EP 05805782A EP 05805782 A EP05805782 A EP 05805782A EP 1803085 A1 EP1803085 A1 EP 1803085A1
Authority
EP
European Patent Office
Prior art keywords
membrane
cavities
chip
cavity
pressure
Prior art date
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Withdrawn
Application number
EP05805782A
Other languages
German (de)
English (en)
Inventor
Gilles Delapierre
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
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Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Publication of EP1803085A1 publication Critical patent/EP1803085A1/fr
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H10W42/40—Arrangements for protection of devices protecting against tampering, e.g. unauthorised inspection or reverse engineering
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/073—Special arrangements for circuits, e.g. for protecting identification code in memory
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/073—Special arrangements for circuits, e.g. for protecting identification code in memory
    • G06K19/07309—Means for preventing undesired reading or writing from or onto record carriers
    • G06K19/07372—Means for preventing undesired reading or writing from or onto record carriers by detecting tampering with the circuit

Definitions

  • the invention relates to a method of " protection urre electronic chip - an autoprotected electronic chip, and a method of manufacturing the chip.
  • fraudsters can use the observation of the electrical behavior of the chip, including variations in its power supply, disassembly and / or direct observation of the circuit.
  • the protection against attacks related to a purely electrical observation is generally provided by software, for example by providing instructions that scramble messages (adding decoy switches, for example).
  • scramble messages adding decoy switches, for example.
  • it is generally arranged in a sealed housing.
  • the chip comprises on-chip destruction means
  • the on-board destruction means are not disconnectable
  • the destruction means do not trigger inadvertently.
  • the destruction of the circuit is in particular carried out either by means of an electrical pulse, for example by use of a fuse, or by activation of explosive micro-charges.
  • an energy source must be embedded on the chip and an intrusion sensor must be included in the housing.
  • Such protective devices are complex and, consequently, expensive, and there may remain a risk of deactivation, especially insofar as the source of electrical energy can be discharged.
  • the object of the invention is to overcome these drawbacks and, more particularly, to provide an inexpensive method of protecting an electronic chip.
  • this object is achieved by the fact that at least a part of an electronic circuit of the chip is formed on a thin, rigid membrane disposed between first and second cavities, normally at a substantially identical pressure, much higher than the atmospheric pressure, an intrusion attempt causing a pressure reduction in one of the cavities, creating a pressure difference that breaks the membrane.
  • at least a portion of an electronic circuit of the chip is formed on a thin rigid membrane disposed between first and second cavities in which the pressure is normally much higher than the atmospheric pressure. .
  • a “method” for manufacturing " a chip” according to the invention comprisesimproving at least one communication orifice passing through the membrane, pressurizing the first and second cavities, connected by said communication orifice, and the plugging said communication port.
  • FIG. 1 illustrates the principle of protection of an electronic chip according to the invention.
  • Figures 2 to 5 illustrate the successive steps of a particular embodiment of a method of manufacturing a self-protected chip according to the invention.
  • Figures 6 and 7 show, respectively in section and in plan view, a particular embodiment of partial closure of a communication passage of a chip according to the invention.
  • Figures 8 to 11 illustrate the successive steps of another particular embodiment of a method of manufacturing a self-protected chip according to the invention.
  • FIGS 12 and 13 illustrate alternative embodiments of the method according to Figures 8 to 11.
  • FIG. 14 is a top view of an alternative embodiment of the membrane-support elements of an electronic chip according to the invention.
  • the protection of the electronic chip is ensured by destroying at least a part of the electronic circuit that it comprises, without the need for an intrusion sensor, onboard electrical energy source, or electrical circuit. command of destruction.
  • the electronic circuit 1 of the chip is formed on a membrane 2, disposed between two cavities 3 and 4.
  • the cavities 3 and 4 are, in normal operation, at a high pressure, substantially identical, much higher at atmospheric pressure.
  • the membrane 2, thin and rigid, is thus subjected to this high pressure on its two opposite faces.
  • the first cavity 3 is preferably disposed under the membrane, while the second cavity 4 is disposed between the membrane 2 and a protective cover 5.
  • the initial elevated pressure is on the order of ten bars, "this qurconduitrparlanguage, during an intrusion to a pressure difference of around 9 bar.
  • the membrane 2 is, preferably constituted by a thin layer of silicon.
  • T 3Pr78h 2
  • P the pressure difference applied to the membrane
  • r the radius of the membrane and its thickness
  • the membrane For example, for a diameter of 1 mm, an initial internal pressure of 10 bars in the cavities, that is to say a pressure difference of 9 bars in case of intrusion, and a breaking strength of 1 Gpa, the membrane must have a thickness less than 12 ⁇ m to break.
  • FIGS. 2 to 5 The successive steps of a particular embodiment of a method for manufacturing an autoprotected chip are illustrated in FIGS. 2 to 5.
  • the electronic circuit 1 " of the chip ⁇ uv optionally, only certain sensitive parts of the circuit, is formed, conventionally in silicon-on-insulator (SOI) technology, on a substrate 7 comprising an oxide layer 8 ( SiO 2 ) buried between two layers of silicon, respectively before 9 and rear 10.
  • a communication port 11 is formed, next to the circuit 1, through the substrate 7, for example by etching.
  • the first cavity 3 is then formed in two stages. Firstly, as shown in FIG. 3, the substrate 7 is selectively etched by its rear face, for example through a not shown mask, with etching stopped on the buried oxide layer 8, so as not to leave behind the back layer 10 of the substrate 7 a peripheral zone 12 intended to delimit laterally the first cavity 3. Then, as shown in FIG. 4, a rear substrate 13 is sealed on the peripheral zone 12. The first cavity 3, or rear cavity, is thus delimited at the front by the buried oxide layer 8, at the rear by the rear substrate 13 and laterally by the peripheral zone 12 of the rear layer 10 of the substrate 7.
  • the technique of sealing used may be of any known type, provided that the sealing temperature does not exceed the maximum acceptable temperature by the circuit 1.
  • the method described above makes it easy to make cavities whose depth is of the order of 500 .mu.m, more than 10 times greater than the deflection of the membrane, which makes it possible to avoid this problem.
  • Numerous other known manufacturing techniques can be used to form the first cavity 3. This is notably the case of the techniques of thinning and transfer of circuits.
  • the circuit may, for example, be bonded to a substrate and thinned before being transferred to another substrate comprising the cavity.
  • the” chip is then "completed by sealing the protective cover 5 at elevated pressure, the second cavity 4 being disposed between the membrane 2 and the cover 5.
  • the communication port 11 allows the equalization of the pressures in the two cavities 3 and 4 before and / or during the sealing.
  • This orifice may, as shown in FIG 5, be plugged by the sealing bead 14, for example fusible glass, which is disposed between the membrane 2 and the protective cover 5 so as to cover the communication orifice 11.
  • communication orifices 11 can be provided and other solutions can be used to plug the communication orifices 11.
  • the communication orifices can be plugged after sealing of the protective cover 5.
  • This solution allows to leave more freedom in the choice of the location of the communication ports 11. It is possible in particular to deposit, for example by a chemical vapor deposition (CVD), a silicate glass film (PSG), on the membrane, around the communication orifice 11 and after sealing the protective cap 5, a high-temperature heating step causing the film to creep and the communication port to be capped by the fluted glass.
  • CVD chemical vapor deposition
  • PSG silicate glass film
  • a passage with low hydraulic conductance can be maintained between the cavities 3 and 4.
  • This passage must be sufficient to allow a balance of the pressures in the two cavities in case of slow variation of the pressures, but not in case of sudden variation of the pressure in one of the cavities, so as to maintain the formation of a pressure difference sufficient to - break-the-membrane in case of intrusion;
  • the communication port H can then be plugged before sealing the cover.
  • the communication orifices 11 are completely plugged and an additional or capillary orifice having a very small diameter, preferably less than one micron, is formed, for example by etching, in the membrane 2 , next to the circuit 1.
  • the communication orifices 11 are plugged with a plugging material that is sufficiently porous to allow the pressures in the first and second cavities 3 and 4 to be balanced in the event of slow variation of the pressures, for example when sealing the protective cap, but not sufficiently porous to allow a balance of pressures in case of sudden change in pressure in one of the cavities.
  • the plugging material may be made of polysilicate glass (PSG), which thus fills the communication ports 11 by reducing their section without closing them completely.
  • the passage with low hydraulic conductance is formed on the membrane 2 by a small channel 15 constituting a capillary.
  • the channel 15 is perpendicular to the orifice 1 1, with which it communicates. It is preferably formed in a thin metal layer 16 covering the communication port 11, for example by known techniques using a polymer-based sacrificial layer.
  • the two ends of the channel, respectively top and bottom in Figure 7, remain open and thus communicate with the interior of the corresponding cavity.
  • FIGS. 8 to 11 illustrate the successive steps of another particular embodiment of a method for manufacturing an autoprotected chip, using the sacrificial layer technique.
  • the chip is formed in silicon-on-insulator (SOI) technology, from a substrate 17 comprising a layer 18 of oxide (SiO 2 ) buried between two layers of silicon, respectively before 19 and back 20.
  • a bead 21 is etched around the zone intended to carry the electronic circuit 1, in the front silicon layer 19 and in the buried oxide layer 18, through which it passes.
  • the membrane 2 is constituted by the portion of the front silicon layer 19 which is delimited laterally by the bead 21.
  • This is filled with silicon nitride (Si 3 N 4 ), for example by chemical vapor deposition (CVD ).
  • the nitride deposited on the surface of the substrate 17 is removed by any appropriate means, for example by chemical mechanical polishing (CMP or chemical mechanical polishing) or by etching.
  • the electronic circuit 1 is then conventionally formed on the front face of the substrate 17, in the zone delimited by the bead 21. At least one communication orifice 11 is formed in this region. zone, next to the electronic circuit 1, for example by etching in the silicon front layer 19.
  • the first cavity 3, placed under the membrane 2 and delimited laterally by the bead 21, is then formed in the buried oxide layer 18, by etching the buried oxide layer 18 through the communication orifice (s) 11.
  • the buried oxide layer 18 thus serves, in this case, a sacrificial layer for the formation of the first cavity 3.
  • the chip is then completed by sealing the protective cover 5 under high pressure, the second cavity 4 being disposed between the membrane 2 and the cover 5.
  • the / the communication ports 1 1 allow the equalization of the pressures in the two cavities 3 and 4 before and / or during sealing.
  • These orifices may, as shown in FIG. 11, be plugged by the sealing bead 14, for example made of fusible glass, which is disposed between the membrane 2 and the protective cover 5 so as to cover the communication orifices 11.
  • the thickness of the buried oxide layer 18 defines the depth of the first cavity 3.
  • the sizing of the various elements of the chip must take into account this depth and the possible deflection.
  • the substrates 17 used in silicon on insulator technology currently have a buried oxide layer 18 of 3 .mu.m thick.
  • the membrane 2 must then have a sufficiently small diameter to enable it to reach its limit at break before coming into contact with the bottom of the first cavity 3. With the same pressure of 10bar as in the previous example, the The diameter of the membrane must then be less than or equal to 0.1 mm. It is then possible to train on the membrane 2 that a strategic part of the electronic circuit 2, that is to say a part whose destruction causes the impossibility of using the chip.
  • a membrane having a thickness of the order of 1, 5 .mu.m can then be used. Such a thickness, although conceivable, can be somewhat low for implanting the electronic circuit is 1.
  • An alternative is to use a m ⁇ mbràr ⁇ è thick Plus "with areas previously weakened; by exempt by forming grooves in the embrittlement membrane.
  • the front silicon layer 19 may, for example, be epitaxially thickened, so as to form a silicon layer epitaxially grown on the front silicon layer 19, so as to form a thicker membrane 2.
  • This epitaxy is preferably carried out before the formation of the bead 21.
  • the bead 21 and the communication orifices 11 then pass through this epitaxial layer. Fragile grooves can then be formed in the membrane.
  • an epitaxial silicon layer 22 of a few microns thick is formed, after etching and filling of the bead 21 with silicon nitride, on the front silicon layer 19, which can initially have a thickness of the order of 0.2 .mu.m.
  • a weakening groove 23 may then be etched in the epitaxial silicon layer 22, preferably facing and above the bead 21. An area is thus automatically formed in the layer 22, at the periphery of the embrittlement groove 23.
  • the formation, as in FIG. 10, of the first cavity 3 by driving the buried oxide layer 18 through the communication orifice (s) 11, causes, as shown on an enlarged scale, on the FIG. 12, a supergraft 25 of the base of the bead 21, disposed in the layer 18.
  • the etching rate of the nitride of silicon (Si 3 N 4 ) filling the cord 21 is not zero.
  • the bead 21, which serves as an abutment pillar for the membrane 2, is thus weakened at its base.
  • ter teruration phenomenon is furthermore used to weaken the membrane in predetermined locations in its central part, for this purpose, orifices or trenches of embrittlement. end (e) s are etched, together with the bead 21, in the layer of silicon before 19 and in the layer 18, which they pass through 6. The orifices or trenches of embrittlement 26 are filled (e) The epitaxial silicon layer 22 may then be formed on the front layer 19.
  • the diameter or width of the embrittlement orifices 26, preferably less than one micron, is sufficiently small (e) that the attack of the buried oxide layer 18 to form the first cavity 3 causes a total etching of the silicon nitride they contain in the layer 18 and at least a partial etching or surgravure 27 in the membr ane, which is thus weakened.
  • the weakening orifices / trenches 26 are preferably arranged close enough to the communication orifices 11, which are used for the etching of the first cavity 3 in the buried oxide layer 18. In FIG. etching of the bead 21 and the weakening orifices / trenches 26 and filling them with nitride.
  • the electronic circuit 1 is distributed over a plurality of elementary membranes, each of which carries a sensitive part of the electronic circuit.
  • FIG. 14 schematically represents an example of arrangement of the support elements of the elementary membranes. (not shown) Each elementary membrane is associated with a first corresponding elementary cavity 28, rectangular in FIG. 14, and all the first elementary cavities 28 communicate with each other. The second cavity 4, not shown in Figure 14, is common to all the elementary membranes.
  • the "elecommunicationmentafres 28" cavities are “delineated within an peripheral support bead 29, by anchor cables 30.
  • the peripheral bead 29 is substantially square and the anchoring cords 30 form non-contiguous inner walls, so as to allow communication between two adjacent first elementary cavities 28.
  • the peripheral support cord 29 and the anchor cords 30, filled with silicon nitride, may be formed in the same way as the
  • the first elementary cavities 28 may, like the first cavity 3 described above, be formed in a sacrificial silicon oxide layer through communication orifices 11 in FIG. 14.
  • Four communication orifices 11 are provided in FIG. in four recesses 31 projecting outwardly from walls of the peripheral bead 29.
  • blocking pillars 32 also made of silicon nitride, may be provided to block the membrane above certain elementary cavities 28 (in the central part in FIG. 14), so as to keep a part of the volume constant. of the first cavity. It is thus possible to limit the pressure variation as a function of the deformation of the unblocked elementary membranes.
  • the invention is not limited to the particular embodiments described above.
  • the latter may, for example, be formed above the peripheral bead 29 or the anchoring cords 30.

Landscapes

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Abstract

Une puce électronique est autoprotégée par la formation d'au moins une partie d'un circuit électronique (1) de la puce sur une membrane (2) rigide, mince, disposée entre des première et seconde cavités (3, 4), qui sont normalement à une pression sensiblement identique, très supérieure à la pression atmosphérique. Une tentative d'intrusion, provoquant une réduction de la pression dans l'une des cavités (3, 4), crée une différence de pression qui brise la membrane (2) et rend la puce inutilisable.

Description

PROCEDE DE PROTECTION D'UNE PUCE ELECTRONIQUE
Domaine technique de l'invention
L'invention concerne un procède de" protection d'urre puce électronique;- une puce électronique autoprotégée, ainsi qu'un procédé de fabrication de la puce.
État de la technique
Les puces électroniques sont de plus en plus utilisées, notamment dans les cartes à puces, comme moyens de contrôle d'opérations financières, d'accès ou d'identité. Des tentatives de fraudes de plus en plus fréquentes et sophistiquées amènent les fournisseurs de cartes à puce à renforcer la sécurité de ces cartes.
Différents types de protection ont été développés, tenant compte de divers types de fraudes. À titre d'exemple, les fraudeurs peuvent utiliser l'observation du comportement électrique de la puce, notamment les variations de son courant d'alimentation, le démontage et/ou l'observation directe du circuit. La protection contre des attaques liées à une observation purement électrique est généralement assurée par logiciel, par exemple en prévoyant des instructions qui brouillent les messages (ajout de commutations leurre, par exemple). Pour empêcher ou, du moins, limiter les possibilités d'observation directe du circuit, celui-ci est généralement disposé dans un boîtier scellé.
Il reste néanmoins possible d'ouvrir le boîtier de protection du circuit pour observer en détail son fonctionnement et comprendre et contourner ses moyens de protection. Pour renforcer la sécurité, il a déjà été proposé de détruire le circuit dès qu'une tentative d'intrusion physique est détectée. Ceci implique cependant simultanément que :
- l'intrusion soit détectée, - la puce comporte des moyens de destruction embarqués sur Ia puce,
- les moyens de destruction embarqués ne soient pas déconnectables,
- " "les mOyêns de 'destrLrctron soientpeu coûteux, - —
- les moyens de destruction ne se déclenchent pas de manière intempestive.
Dans les procédés de protection connus, la destruction du circuit est notamment réalisée soit au moyen d'une impulsion électrique, par exemple par utilisation d'un fusible, soit par activation de micro-charges explosives. Dans tous les cas, une source d'énergie doit être embarquée sur la puce et un capteur d'intrusion doit être inclus dans le boîtier. De tels dispositifs de protection sont complexes et, en conséquence, coûteux, et il peut subsister un risque de désactivation, notamment dans la mesure où la source d'énergie électrique peut se décharger.
Objet de l'invention
L'invention a pour but de remédier à ces inconvénients et, plus particulièrement, de fournir un procédé peu coûteux de protection d'une puce électronique.
Selon l'invention, ce but est atteint par le fait qu'au moins une partie d'un circuit électronique de la puce est formée sur une membrane rigide, mince, disposée entre des première et seconde cavités, normalement à une pression sensiblement identique, très supérieure à la pression atmosphérique, une tentative d'intrusion provoquant une réduction de la pression dans l'une des cavités, créant une différence de pression qui brise la membrane. Dans une puce électronique autoprotégée selon l'invention, au moins une partie d'un circuit électronique de la puce est formée sur une membrane rigide, mince, disposée entre des première et seconde cavités dans lesquelles la pression est normalement très supérieure à la pression atmosphérique.
Un" procédé" de fabrication "d'une puce" selon l'invention" comporte laiormation d'au moins un orifice de communication traversant la membrane, la mise sous pression des première et seconde cavités, reliées par ledit orifice de communication, et le bouchage dudit orifice de communication.
Description sommaire des dessins
D'autres avantages et caractéristiques ressortiront plus clairement de la description qui va suivre de modes particuliers de réalisation de l'invention donnés à titre d'exemples non limitatifs et représentés aux dessins annexés, dans lesquels :
La figure 1 illustre le principe de protection d'une puce électronique selon l'invention.
Les figures 2 à 5 illustrent les étapes successives d'un mode particulier de réalisation d'un procédé de fabrication d'une puce autoprotégée selon l'invention. Les figures 6 et 7 représentent, respectivement en coupe et en vue de dessus, un mode de réalisation particulier de bouchage partiel d'un passage de communication d'une puce selon l'invention. Les figures 8 à 11 illustrent les étapes successives d'un autre mode particulier de réalisation d'un procédé de fabrication d'une puce autoprotégée selon l'invention.
Les figures 12 et 13 illustrent des variantes de réalisation du procédé selon les figures 8 à 11.
La figure 14 représente, en vue de dessus une variante de réalisation d'éléments- de -support -de -la membrane d'une puce -électronique- selon l'invention.
Description de modes particuliers de réalisation
Selon l'invention, la protection de la puce électronique est assurée par destruction d'au moins une partie du circuit électronique qu'elle comporte, sans nécessiter de capteur d'intrusion, ni de source d'énergie électrique embarquée, ni de circuit électrique de commande de la destruction.
Comme représenté à la figure 1 , le circuit électronique 1 de la puce est formé sur une membrane 2, disposée entre deux cavités 3 et 4. Les cavités 3 et 4 sont, en fonctionnement normal, à une pression élevée, sensiblement identique, très supérieure à Ia pression atmosphérique. La membrane 2, mince et rigide, est ainsi soumise à cette pression élevée sur ses deux faces opposées. La première cavité 3 est de préférence disposée sous la membrane, tandis que Ia seconde cavité 4 est disposée entre la membrane 2 et un capot de protection 5.
Une tentative d'intrusion, à partir de la face avant de la puce électronique, à travers le capot 5, ou à partir de sa face arrière, à travers un substrat 6, provoque automatiquement une fuite et, en conséquence, une réduction brutale de la pression dans l'une des cavités 3 et 4. La membrane est alors soumise à une différence de pression importante, qui doit être suffisante pour qu'elle se brise, provoquant ainsi la destruction du circuit électronique qu'elle supporte.
Lors de l'intrusion, l'une des cavités passe ainsi rapidement à la pression atmosphérique, tandis que l'autre reste à la pression initiale, très supérieure à la pression atmosphérique. Dans un mode de réalisation préférentiel, la pression élevée initiale est de l'ordre d'une dizaine de bars," ce qurconduitrparexemple, lors d'une intrusion à une différence de pression de l'ordre de 9 bars. La membrane 2 est, de préférence, constituée par une couche mince de silicium.
Un ordre de grandeur de l'épaisseur de la membrane 2 peut être obtenu à partir de Ia formule suivante, qui s'applique dans le cas d'une membrane circulaire :
T = 3Pr78h2 dans laquelle T est Ia contrainte ou limite de rupture de la membrane, P la différence de pression appliquée sur la membrane, r le rayon de la membrane et h son épaisseur.
À titre d'exemple, pour un diamètre de 1 mm, une pression interne initiale de 10bars dans les cavités, c'est-à-dire une différence de pression de 9 bars en cas d'intrusion, et une limite de rupture de 1 Gpa, la membrane doit avoir une épaisseur inférieure à 12μm pour se briser.
De nombreuses autres combinaisons de pression, surface et épaisseur de membrane sont, bien entendu, possibles. De plus, certaines zones de la membrane peuvent préalablement être fragilisées, par exemple par gravure de sillons de fragilisation lors de Ia fabrication de la puce. Par ailleurs, il est possible de limiter à certaines parties sensibles seulement, le circuit électronique disposés sur la membrane 2 disposée entre les deux cavités 3 et 4. La destruction de la membrane en cas d'intrusion provoque alors la destruction de ces parties sensibles, ce qui est suffisant pour empêcher toute observation et utilisation ultérieure de la puce.
Les étapes successives d'un mode particulier de réalisation d'un procédé de fabrication d'une puce autoprotégée sont illustrées aux figures 2 à 5.
Sur la figure 2, le circuit électronique 1" de la puce σuv éventuellement, seulement certaines parties sensibles du circuit, est formé, de manière classique en technologie silicium sur isolant (SOI), sur un substrat 7 comportant une couche 8 d'oxyde (SiO2) enterrée entre deux couches de silicium, respectivement avant 9 et arrière 10. Un orifice de communication 11 est formé, à côté du circuit 1 , à travers le substrat 7, par exemple par gravure.
La première cavité 3 est ensuite formée en deux étapes. Tout d'abord, comme représenté à la figure 3, le substrat 7 est attaqué sélectivement par sa face arrière, par exemple à travers un masque non représenté, avec arrêt de la gravure sur Ia couche d'oxyde enterrée 8, de manière à ne laisser subsister de la couche arrière 10 du substrat 7 qu'une zone périphérique 12, destinée à délimiter latéralement la première cavité 3. Ensuite, comme représenté à la figure 4, un substrat arrière 13 est scellé sur la zone périphérique 12. La première cavité 3, ou cavité arrière, est ainsi délimitée à l'avant par la couche d'oxyde enterrée 8, à l'arrière par le substrat arrière 13 et latéralement par la zone périphérique 12 de la couche arrière 10 du substrat 7. La technique de scellement utilisée peut être de tout type connu, à condition que la température de scellement ne dépasse pas la température maximum acceptable par le circuit 1. À titre d'exemple, il est possible d'utiliser un scellement anodique verre- silicium, un cordon de verre fusible ou des techniques de scellement direct par adhésion moléculaire basse température. II est ainsi possible de réaliser facilement une première cavité 3 suffisamment profonde pour que la membrane 2 ne vienne pas en butée avec le fond de la cavité 3 avant de se briser, lors d'une intrusion par la face arrière de la puce (la pression dans la seconde cavité 4 reste élevée, tandis que la pression dans la première cavité 3 se réduit jusqu'à la pression atmosphérique et la membrane se déforme vers l'arrière). Dans l'exemple précédemment décrit (diamètre de
"1 mm", limité de rupture de îGpa; épaisseur de~la~membraneïnférieure à IIBμnn),- pour une différence de pression de 9bars, la déflexion de la membrane est de l'ordre de 30μm avant rupture. La profondeur de la cavité 3, correspondant à l'épaisseur de la couche arrière 10 de silicium, doit donc être supérieure à cette valeur.
Il est également souhaitable, lors du dimensionnement de la cavité 3, de tenir compte de la variation de la pression dans cette cavité due à la déformation de la membrane 2 lors d'une intrusion par la face avant (la pression dans la seconde cavité 4 se réduit jusqu'à la pression atmosphérique, tandis que la première cavité 3 reste à une pression très supérieure à la pression atmosphérique et la membrane se déforme vers l'avant). En effet, le produit PV de la pression P dans la cavité par le volume V de cette cavité reste constant dans la cavité 3, qui ne présente pas de fuite. Si cette cavité est trop mince, l'augmentation de son volume V est, proportionnellement, rapidement très importante lors de la déformation de la membrane et la pression dans la cavité 3 diminue dans les mêmes proportions, réduisant rapidement la différence de pression exercée sur la membrane. Or, le procédé décrit ci-dessus permet de réaliser facilement des cavités dont la profondeur est de l'ordre de 500μm, soit plus de 10 fois supérieure à la déflexion de Ia membrane, ce qui permet d'écarter ce problème. De nombreux autres techniques de fabrication connues peuvent être utilisées pour former la première cavité 3. C'est notamment le cas des techniques d'amincissement et de report de circuits. Le circuit peut, par exemple, être collé sur un substrat et aminci avant d'être reporté sur un autre substrat comportant Ia cavité.
Comme" rëprésente~à"la"figurë ι 5, la" puce est alors "complétée par scellement du capot de protection 5 sous pression élevée, la seconde cavité 4 étant disposée entre la membrane 2 et le capot 5. L'orifice de communication 11 permet l'égalisation des pressions dans les deux cavités 3 et 4 avant et/ou pendant le scellement. Cet orifice peut, comme représenté à la figure 5, être bouché par le cordon de scellement 14, par exemple en verre fusible, qui est disposé entre la membrane 2 et le capot de protection 5 de manière à recouvrir l'orifice de communication 11.
Plusieurs orifices de communication 11 peuvent être prévus et d'autres solutions peuvent être utilisées pour boucher les orifices de communication 11. Dans une variante de réalisation, les orifices de communication peuvent être bouchés après scellement du capot de protection 5. Cette solution permet de laisser plus de liberté sur le choix de l'emplacement des orifices de communication 11. 11 est notamment possible de déposer, par exemple par un dépôt chimique en phase vapeur (CVD), un film en verre de silicate (PSG), sur la membrane, autour de l'orifice de communication 11 et de réaliser, après scellement du capot de protection 5, une étape de chauffage à haute température provoquant le fluage du film et le bouchage de l'orifice de communication par le verre flué. Cependant, il est nécessaire d'utiliser un matériau qui flue à une température comprise entre la température de scellement du capot de protection 5 et la température maximale que peut supporter le circuit 1 , ce qui peut être difficile à mettre au point. Un passage à faible conductance hydraulique peut être maintenu entre les cavités 3 et 4. Ce passage doit être suffisant pour permettre un équilibre des pressions dans les deux cavités en cas de variation lente des pressions, mais pas en cas de variation brutale de la pression dans l'une des cavités, de manière à maintenir la formation d'une différence de pression suffisante pour — briser-la-membrane en cas d'intrusion; L'orifice de-communication H peut-alors- être bouché avant scellement du capot.
Dans une première variante de réalisation (non représentée), les orifices de communication 11 sont totalement bouchés et un orifice additionnel ou capillaire ayant un très petit diamètre, de préférence inférieur à un micron, est formé, par exemple par gravure, dans la membrane 2, à côté du circuit 1. Une telle variante de réalisation présente l'avantage d'être tolérante aux dispersions de la technologie.
Dans une seconde variante de réalisation (non représentée), les orifices de communication 11 sont bouchés par un matériau de bouchage suffisamment poreux pour permettre un équilibre des pressions dans les première et seconde cavités 3 et 4 en cas de variation lente des pressions, par exemple lors du scellement du capot de protection, mais pas suffisamment poreux pour permettre un équilibre des pressions en cas de variation brutale de la pression dans l'une des cavités. À titre d'exemple, le matériau de bouchage peut être constitué par du verre de polysilicate (PSG), qui remplit ainsi les orifices de communication 11 en réduisant leur section sans les fermer complètement.
Dans une troisième variante de réalisation, illustrée sur les figures 6 et 7, qui ne reproduisent qu'une extrémité de la membrane, le passage à faible conductance hydraulique est formé, sur la membrane 2, par un petit canal 15, constituant un capillaire. Le canal 15 est perpendiculaire à l'orifice 1 1 , avec lequel il communique. Il est, de préférence, formé dans une couche mince en métal16, recouvrant l'orifice de communication 11 , par exemple par les techniques connues utilisant une couche sacrificielle à base de polymère. Les deux extrémités du canal, respectivement en haut et en bas sur la figure 7, restent ouvertes et communiquent ainsi avec l'intérieur de la cavité correspondante. Les pressions" peuvent donc s'équilibrer, à travers le canal" 15" et l'OTifice— de- communication 11 , en cas de variation lente des pressions.
Les figures 8 à 11 illustrent les étapes successives d'un autre mode particulier de réalisation d'un procédé de fabrication d'une puce autoprotégée, faisant appel à la technique des couches sacrificielles.
Sur la figure 8, la puce est formée en technologie silicium sur isolant (SOI), à partir d'un substrat 17 comportant une couche 18 d'oxyde (SiO2) enterrée entre deux couches de silicium, respectivement avant 19 et arrière 20. Un cordon 21 est gravé, autour de la zone destinée à porter le circuit électronique 1 , dans la couche de silicium avant 19 et dans la couche d'oxyde enterrée 18, qu'il traverse. La membrane 2 est constituée par la partie de la couche de silicium avant 19 qui est délimitée latéralement par le cordon 21. Celui-ci est rempli de nitrure de silicium (Si3N4), par exemple par dépôt chimique en phase vapeur (CVD). Le nitrure déposé à la surface du substrat 17 est éliminé par tout moyen approprié, par exemple par polissage mécano-chimique (CMP ou "Chemical Mechanical Polishing") ou par attaque chimique.
Comme représenté à la figure 9, le circuit électronique 1 est ensuite formé, de manière classique, sur la face avant du substrat 17, dans la zone délimitée par le cordon 21. Au moins un orifice de communication 11 est formé dans cette zone, à côté du circuit électronique 1 , par exemple par gravure dans la couche avant de silicium 19.
La première cavité 3, disposée sous la membrane 2 et délimitée latéralement par le cordon 21 , est ensuite formée dans la couche d'oxyde enterrée 18, par attaque de la couche d'oxyde enterrée 18 à travers le/les orifices de communication 11. -La couche d'oxyde enterrée 18 sert ainsi,- dans ce cas7 de- couche sacrificielle pour la formation de la première cavité 3.
Sur la figure 11 , comme dans le mode de réalisation représenté à la figure 5, la puce est alors complétée par scellement du capot de protection 5 sous pression élevée, la seconde cavité 4 étant disposée entre la membrane 2 et le capot 5. Comme précédemment, le/les orifices de communication 1 1 permettent l'égalisation des pressions dans les deux cavités 3 et 4 avant et/ou pendant le scellement. Ces orifices peuvent, comme représenté à la figure 11 , être bouchés par le cordon de scellement 14, par exemple en verre fusible, qui est disposé entre la membrane 2 et le capot de protection 5 de manière à recouvrir les orifices de communication 11.
Dans les modes de réalisation illustrés aux figures 8 à 13, l'épaisseur de la couche d'oxyde enterrée 18 définit la profondeur de la première cavité 3. Le dimensionnement des différents éléments de la puce doit tenir compte de cette profondeur et du débattement possible de la membrane 2. Or, les substrats 17 utilisés en technologie silicium sur isolant ont couramment une couche d'oxyde enterrée 18 de 3μm d'épaisseur. La membrane 2 doit alors avoir un diamètre suffisamment petit pour lui permettre d'atteindre sa limite à la rupture avant d'entrer en contact avec le fond de la première cavité 3. Avec la même pression de 10bars que dans l'exemple précédent, le diamètre de la membrane doit alors être inférieur ou égal à 0,1 mm. Il est alors possible de ne former sur la membrane 2 qu'une partie stratégique du circuit électronique 2, c'est-à-dire une partie dont la destruction provoque l'impossibilité d'utiliser la puce.
Une membrane ayant une épaisseur de l'ordre de 1 ,5μm peut alors être utilisée. Une telle épaisseur, bien qu'envisageable, peut être un peu faible pour y implanter le circuit électronique 1. Une alternative consiste à utiliser une mëmbràrïè'plùs épaisse "avec dés zones préalablement fragilisées; par exempter par la formation de sillons de fragilisation dans la membrane.
La couche de silicium avant 19 peut, par exemple, être épaissie par épitaxie, de manière à former une couche de silicium épitaxiée sur la couche de silicium avant 19, de manière à former une membrane 2 plus épaisse. Cette épitaxie est, de préférence, réalisée avant la formation du cordon 21. Le cordon 21 et les orifices de communication 11 traversent alors cette couche épitaxiée. Des sillons de fragilisation peuvent alors être formés dans la membrane.
Dans une variante de réalisation illustrée à la figure 12, une couche de silicium épitaxiée 22 de quelques microns d'épaisseur est formée, après gravure et remplissage du cordon 21 par le nitrure de silicium, sur la couche de silicium avant 19, qui peut initialement avoir une épaisseur de l'ordre de 0,2μm. Un sillon de fragilisation 23 peut alors être gravé dans la couche de silicium épitaxiée 22, de préférence en regard et au-dessus du cordon 21. Il se forme ainsi automatiquement dans la couche 22, à la périphérie du sillon de fragilisation 23, une zone fragile 24, en silicium polycristallin, à forte concentration de contrainte, fragilisant la membrane à sa périphérie.
Simultanément, la formation, comme sur la figure 10, de la première cavité 3 par attaque de la couche d'oxyde enterrée 18 à travers le/les orifices de communication 11 , provoque, comme représenté à échelle agrandie sur la figure 12, une surgravure 25 de la base du cordon 21 , disposée dans la couche 18. En effet, bien que plus faible que celle de l'oxyde de silicium (SiO2) de la couche 18, la vitesse de gravure du nitrure de silicium (Si3N4) remplissant le cordon 21 n'est pas nulle. Le cordon 21 , qui sert de pilier d'encastrement pour la membrane 2, est ainsi fragilisé à sa base.
Dans" la" variante de réalisation illustrée à la : figure 13," "ter phénomène" de surgravure est, de plus, utilisé pour fragiliser la membrane dans des emplacements prédéterminés de sa partie centrale. Pour cela, des orifices ou tranchées de fragilisation 26 fin(e)s sont gravé(e)s, en même temps que le cordon 21 , dans la couche de silicium avant 19 et dans la couche 18, qu'ils traversent. Les orifices ou tranchées de fragilisation 26 sont rempli(e)s de nitrure de silicium en même temps que le cordon 21. Une couche de silicium épitaxiée 22 peut ensuite être formée sur la couche avant 19. Le diamètre ou la largeur des orifices/tranchées de fragilisation 26, de préférence inférieur(e) à un micron, est suffisamment petit(e) pour que l'attaque de la couche d'oxyde enterrée 18 pour former la première cavité 3 provoque une gravure totale du nitrure de silicium qu'ils contiennent dans la couche 18 et au moins une gravure partielle ou surgravure 27 dans la membrane, qui est ainsi fragilisée. Les orifices/tranchées de fragilisation 26 sont, de préférence disposé(e)s assez près des orifices de communication 11 , qui sont utilisés pour la gravure de la première cavité 3 dans la couche d'oxyde enterrée 18. Sur la figure 13, après gravure du cordon 21 et des orifices/tranchées de fragilisation 26 et leur remplissage par du nitrure.
Dans une autre variante de réalisation, le circuit électronique 1 est réparti sur une pluralité de membranes élémentaires, qui portent chacune une partie sensible du circuit électronique. La figure 14 représente schématiquement un exemple de disposition des éléments de support des membranes élémentaires (non représentées). Chaque membrane élémentaire est associée à une première cavité élémentaire 28 correspondante, rectangulaire sur la figure 14, et toutes les premières cavités élémentaires 28 communiquent entre elles. La seconde cavité 4, non représentée sur la figure 14, est commune à toutes les membranes élémentaires.
Sur la figure 14, les cavités" élémentafres 28" sont" délimitées, à l'intérieur d'an cordon de support périphérique 29, par des cordons d'ancrage 30. Le cordon périphérique 29 est sensiblement carré et les cordons d'ancrage 30 forment des parois internes non jointives, de manière à permettre la communication entre deux premières cavités élémentaires 28 adjacentes. Le cordon de support périphérique 29 et les cordons d'ancrage 30, remplis de nitrure de silicium, peuvent être formés de la même façon que le cordon 21 décrit précédemment. Les premières cavités élémentaires 28 peuvent, comme la première cavité 3 décrite précédemment, être formées dans une couche sacrificielle en oxyde de silicium à travers des orifices de communication 11. Sur la figure 14, quatre orifices de communication 11 sont prévus dans quatre renfoncements 31 , en saillie vers l'extérieur, des parois du cordon périphérique 29.
En option, des piliers de blocage 32, également en nitrure de silicium, peuvent être prévus pour bloquer Ia membrane au-dessus de certaines cavités élémentaires 28 (dans la partie centrale sur la figure 14), de manière à maintenir constante une partie du volume de la première cavité. Il est ainsi possible de limiter la variation de pression en fonction de la déformation des membranes élémentaires non bloquées.
L'invention n'est pas limitée aux modes de réalisation particuliers décrits ci- dessus. En particulier, il est possible de combiner la répartition du circuit électronique sur des membranes élémentaires et la formation de sillons de fragilisation. Ces derniers peuvent, par exemple, être formés au-dessus du cordon périphérique 29 ou des cordons d'ancrage 30.

Claims

Revendications
1. Procédé de protection d'une puce électronique, caractérisé en ce qu'au moins une partie d'un circuit électronique (1 ) de la puce est formée sur une membrane (2) rigide, mince, disposée entre des première et seconde cavités (3,
~ 4), iWmâîerήënt a ~un"é "pression sensiblement îdentiqϋevtrès" supérieure à la" pression atmosphérique, une tentative d'intrusion provoquant une réduction de la pression dans l'une des cavités (3, 4), créant une différence de pression qui brise la membrane (2).
2. Puce électronique autoprotégée pour la mise en œuvre du procédé selon la revendication 1 , caractérisée en ce qu'au moins une partie d'un circuit électronique (1 ) de la puce est formée sur une membrane rigide, mince, disposée entre des première et seconde cavités (3, 4) dans lesquelles la pression est normalement très supérieure à Ia pression atmosphérique.
3. Puce selon la revendication 2, caractérisée en ce que la pression dans les première et seconde cavités (3, 4) est de l'ordre de l'ordre d'une dizaine de bars.
4. Puce selon l'une des revendications 2 et 3, caractérisée en ce que la première cavité (3) étant disposée sous la membrane (2), Ia seconde cavité (4) est disposée entre la membrane (2) et un capot de protection (5).
5. Puce selon l'une quelconque des revendications 2 à 4, caractérisée en ce que la membrane (2) est constituée par une couche mince de silicium (9, 19).
6. Puce selon l'une quelconque des revendications 2 à 4, caractérisée en ce que Ia membrane (2) comporte des zones préalablement fragilisées.
7. Puce selon l'une quelconque des revendications 2 à 6, caractérisé en ce que le circuit électronique (1 ) comporte une pluralité de parties sensibles réparties sur une pluralité de membranes élémentaires, associées à des premières cavités élémentaires (28) correspondantes, lesdites premières cavités élémentaires (28) communiquant entre elles et avec une seconde cavité (4)~ commune à toutes Tes membranes "élémentaires.
8. Procédé de fabrication d'une puce selon l'une selon l'une quelconque des revendications 2 à 7, caractérisé en ce qu'il comporte la formation d'au moins un orifice de communication (11) traversant la membrane (2), la mise sous pression des première et seconde cavités (3, 4), reliées par ledit orifice de communication (11), et le bouchage dudit orifice de communication (11 ).
9. Procédé selon la revendication 8, caractérisé en ce que ledit circuit électronique (1) étant formé, en technologie silicium sur isolant, sur une face avant d'un substrat (7) comportant une couche d'oxyde enterrée (8), la première cavité (3), disposée sous la membrane (2), est formée par attaque de la face arrière du substrat (7), avec arrêt sur l'oxyde enterré.
10. Procédé selon la revendication 8, caractérisé en ce que
- ledit circuit électronique (1) est formé, en technologie silicium sur isolant, sur une face avant d'un substrat (17) comportant une couche d'oxyde (18) enterrée entre une couche de silicium arrière (20) et une couche de silicium avant (19), - un cordon (21 ), traversant la couche de silicium avant (19) et la couche d'oxyde enterrée (18), est gravé autour de ladite partie du circuit et délimite latéralement la membrane (2) dans ladite couche de silicium avant (19),
- le cordon (21 ) est rempli par du nitrure de silicium, - l'orifice de communication (11) est formé dans la couche de silicium avant
(19),
- la première cavité (3), disposée sous la membrane (2) et délimitée latéralement par ledit cordon (21), est formée dans la couche d'oxyde enterrée (18) par attaque de la couche d'oxyde enterrée, à travers l'orifice de communication (11).
11. Procédé selon la revendication 10, caractérisé en ce que des tranchées de fragilisation (26), de moins d'un micron de largeur et traversant la couche de silicium avant (19), sont gravées et remplies de nitrure de silicium en même temps que le cordon (21 ), l'attaque de la couche d'oxyde enterrée (18) pour former la première cavité (3) provoquant une gravure au moins partielle du nitrure de silicium du cordon (21) et des tranchées de fragilisation (26).
12. Procédé selon l'une des revendications 10 et 11 , caractérisé en ce que la couche de silicium avant (19) est épaissie par épitaxie avant formation de ladite partie de la puce sur la face avant du substrat (17).
13. Procédé selon l'une quelconque des revendications 8 à 12, caractérisé en ce que la seconde cavité (4) est disposée entre la membrane (2) et un capot de protection (5), ledit capot de protection (5) étant scellé sous ladite pression, très supérieure à la pression atmosphérique, au moyen d'un cordon de scellement (14) recouvrant ledit orifice de communication (11).
14. Procédé selon l'une quelconque des revendications 8 à 12, caractérisé en ce que la seconde cavité (4) étant disposée entre la membrane (2) et un capot de protection (5), le bouchage dudit orifice de communication (11) est réalisé après scellement du capot de protection (5).
15. Procédé selon la revendication 14, caractérisé en ce qu'il comporte le dépôt d'un film en verre de polysilicate, sur la membrane (2), autour de l'orifice de communication (11) et, après scellement du capot de protection (5), une étape de chauffage à haute température provoquant le fluage dudit film et le bouchage de l'orifice de communication (11) par le verre flué.
16.- Procédé selon l'une quelconque "des" revendications 8~ à" t2","C"arac"téτise"ën ce qu'il comporte le maintien, entre les première et seconde cavités (3, 4), d'un passage à faible conductance hydraulique.
17. Procédé selon la revendication 16, caractérisé en ce que ledit passage est formé par bouchage de l'orifice de communication (11 ) par un matériau de bouchage suffisamment poreux pour permettre un équilibre des pressions dans les première et seconde cavités (3, 4) en cas de variation lente des pressions, mais pas assez poreux pour permettre un équilibre des pressions en cas de variation brutale de la pression dans l'une des cavités.
18. Procédé selon Ia revendication 17, caractérisé en ce que le matériau de bouchage est du verre de polysilicate.
19. Procédé selon la revendication 16, caractérisé en ce que ledit passage est formé par gravure, dans la membrane, d'un orifice additionnel ayant un diamètre inférieur à un micron.
20. Procédé selon la revendication 16, caractérisé en ce que ledit passage est formé, sur la membrane, par un capillaire (15), perpendiculaire à l'orifice de communication (11) avec lequel il communique et formé dans une couche mince (16) recouvrant l'orifice de communication (11).
21. Procédé selon la revendication 20, caractérisé en ce que ladite couche mince (16) recouvrant l'orifice de communication (11) et dans laquelle est formé le capillaire (15) est en métal.
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