EP1723523A1 - Method and integrated switching circuit for increasing the immunity to interference - Google Patents
Method and integrated switching circuit for increasing the immunity to interferenceInfo
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- EP1723523A1 EP1723523A1 EP05716727A EP05716727A EP1723523A1 EP 1723523 A1 EP1723523 A1 EP 1723523A1 EP 05716727 A EP05716727 A EP 05716727A EP 05716727 A EP05716727 A EP 05716727A EP 1723523 A1 EP1723523 A1 EP 1723523A1
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- G06F11/1645—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components and the comparison itself uses redundant hardware
Definitions
- the invention relates to integrated circuits, in particular in electronic control units, which are preferably components of motor vehicle control units.
- the control units are control units for motor vehicle brake systems.
- Such control devices are suitable, among other things, for carrying out safety-critical regulations.
- the motor vehicle control units preferably contain control programs such as ABS, ASR, ESP and the like. Due to the high safety requirements, the control systems which are formed by the integrated circuits include safety circuits which help to identify a failure or an error and initiate suitable measures, such as switching off the entire system or emergency operation, by measures which partially maintain the operation of the controlled system.
- Control systems with integrated circuits that contain microprocessors are common for the tasks outlined above. In order to prevent malfunctions or to recognize them, it makes sense to provide at least two processor cores. Although three or more processor cores would further increase security, this is not always desirable for reasons of cost in connection with the very high number of pieces common in the field of automotive technology. There is therefore a need for inexpensive circuits with a high level of security.
- error-relevant communication is preferably carried out via two error lines ERR and ERR_N.
- the invention is based on and improves on the above system in order to further improve the immunity to interference.
- the control system can also have one or more monitoring circuits, which are accommodated in particular on one or more further separate chips (watchdog).
- the processor chip and power chip are preferably connected via the lines ERR and ERR_N ⁇ .
- the inventive method w: j.rd ensures that there is no restriction on the error monitoring of the processor chip by the power chip compared to the previous, unfiltered solution. This means that no error pulses are lost.
- the integrated circuit comprises at least one microprocessor chip or multiprocessor microcontroller and at least one further module, in particular one is an integrated module.
- the integrated component preferably comprises power components and is therefore, in particular, a mixed-signal component.
- the invention can also be carried out in particular in the following way:
- microcontroller processing chip
- mixed signal chip power chip
- FIG. 1 shows a system overview of the interconnected chips
- Fig. 2 is an illustration of the filter characteristic in connection with the error lines and
- Fig. 3 is a diagram showing the time behavior of the signals (timing diagram).
- FIG. 1 A system overview is given in FIG. 1:
- the microcontroller 1 (processor chip) is connected to the mixed signal IC 2 (power chip) via the error lines 3 and 4 and via the SPI interface 5.
- the microcontroller 1 consists of two independent processor cores (Core A and Core B), the operations of which are continuously checked in terms of hardware by the comparison blocks Compare A and Compare B. If an error is detected during this comparison operation, then this error information must be reliably transmitted to power chip 2 via lines 3 ERR and 4 ERR_N.
- an error is preferably signaled by changing the level on an error line (e.g. from logic "high” to “low”).
- each of the lines 3 ERR and 4 ERR_N changes the signal level once for each error.
- the levels at ERR and ERR_N are preferably opposite or complementary.
- the mixed signal IC 2 generally works and preferably considerably slower than the microcontroller. For this reason, it must be ensured that the minimum pulse width T min on the signal lines ERR and ERR_N is not is exceeded. Otherwise it is possible that module 2 "overlooks" an error.
- the mixed signal IC filters the ERR / ERR_N signals each with a filter device 7, 7 '. This filtering is done digitally in particular.
- a filter time constant Tpii te r is preferably provided.
- the minimum pulse width T min is preferably much larger than the internal system clock of the power chip 2.
- the filtering of the signals ERR / ERR_N advantageously suppresses external interference (electrostatic, magnetic or electromagnetic interference), thereby increasing the reliability and availability of the system.
- Level Compare In the "Level Compare ,, 8, 8 'blocks, a redundant check is carried out to determine whether both error signals have opposite levels. Equal levels on ERR and ERR_N lead to an error and are output outside of a test routine on the signals "Error Detected ,, 9, 9 '.
- the "Pulse Detect ,, 10, 10 'block searches for edges on the filtered ERR / ERR_N signals.
- the signal outputs of block "Level Compare” 8 and “Pulse Detect” 10 are logically linked by an OR block and form the output "ERR Detected A" 9. The same applies to the redundant path 11 '.
- a watchdog test routine with artificial error transmission is signaled at regular intervals T oop via the SPI interface 5 from processor chip 1 to power chip 2.
- this test routine the error detection in the microcontroller and the connections via the error lines between the power chip and the processor chip are tested.
- An error is generated in the microcontroller via software-controlled test structures, which leads to a single level change on the ERR / ERRN lines at the output of the "Toggle and Delay" blocks.
- test routine (“watchdog transmission") is active
- power chip 1 defines a time window in block 50 via bus 5.
- a valid error signal for testing is considered in particular a signal which consists of exactly one edge change on the filtered ERR and ERR_N- Management exists.
- An error is detected by the block "Pulse Detect" 10 (or 10 'in redundant branch B) if no or more than one edge occurs on the filtered signals ERR filter or ERR_N filter within the time window (see timing diagram in Fig. 2).
- the level monitor 8 is switched off during the watchdog transmission by means of line 18 (18 'in the redundant branch B), since the level change to ERR and ERR_N cannot take place absolutely synchronously due to different signal propagation times.
- block 50 At the end of the time window defined by block 50, the signals ERR / ERR_N must again have opposite levels, since level monitoring of the filtered signals now starts again. If there is a level change on the filtered signals ERR or ERR_N outside the watchdog time window, this is recognized directly as an error by the block "Pulse Detect" 10 and output on line "Err Detected" 9. To achieve this functionality, block 50 is connected to block 10 via a control line.
- Block "Level Compare” 8 is also provided redundantly (see block 8 '). Block 8 checks whether the error signals of the complementary error lines are both present. If this is not the case, for example if one of the error lines is defective, an error is output.
- the fault detection for lines 3 ERR and 4 ERR_N in power chip 2 is basically designed redundantly.
- a separate error detection circuit 11 and 11 ', each with its own error line 9 "ERR-Detected A" and 9'"Err-DetectedB", is therefore preferably provided for each computer core.
- filter 7 is preferably only available for one of the existing fault lines 3 and 4.
- circuit 11 ' there is also only one filter circuit 7'.
- the output of the filter 7 or 7' with the connection points 12 and 12 'via cross lines 13 and 13' becomes the inputs of the "level compare" circuits 8 and 8 'in addition to the error signals 3 and 4 fed on the input side.
- ERR filter 7 is preferably designed as a digital up / down counter, which changes its counter reading depending on the input signal. If there is a signal with the digital low level at the input of the filter, the counter reading is reduced by one. If there is a high level, the counter reading is increased by one.
- the possible meter readings are limited to the range from 0 to Z Ma ⁇ count. A possible signal curve is shown in FIG. The same applies to the filter 7 '.
- FIG. 3 shows a timing diagram which shows the logic levels of the existing control lines as a function of time.
- a possible definition of a watchdog time window in block 50 will now be explained with reference to this figure.
- the watchdog time window in block "watchdog window” 50 is determined by processor chip 1 through SPI interface 5.
- the watchdog time window 17 begins after the first rising edge 14 on the clock signal of the SPI carry SPICLK.
- the delay TSync includes signal runtimes and the synchronization time between the external clock of the SPI interface and the internal power chip system clock.
- the watchdog time window 17 ends after the rising edge 15 of CSWD_N. However, it must be ensured that the edges of the filtered signals ERR or ERR_N are still recognized within the active watchdog time window. For this reason, the time of edge 15 is followed by a delay time TinoDeia, in which the expected edge is still processed.
- processor chip 1 only has to guarantee that the minimum pulse length T MI T on the signals ERR or ERR_N is not undercut.
- processor chip 1 During an error check routine (watchdog transfer) in which a time window is defined via bus 5, it must be guaranteed that, in addition to the error caused by the test procedure, any additional error is reliably detected by power chip 2.
- processor chip 1 must change the levels on the error lines ERR / ERR_N once for the first error that occurs. If another error occurs in processor chip 1 during the time T M , then this error must be delayed until the time T M m has elapsed. Then processor chip 1 must change the signal level again to ERR / ERR_N. This is done by means 6 or 6 '("toggle and delay"). In this case, power chip 2 either detects the double level change during the watchdog time window 17, or a level change is outside the time window 17. In both cases, power chip 2 recognizes the additional error.
- a two level change at a distance of T Min is therefore sufficient in all cases to detect an error in the power chip.
- the block "Toggle & Delay ,, 6 or 6 'therefore only has to transmit another error delayed by T Mln to the power chip in addition to the first error that occurs.
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Abstract
The invention relates to a method for increasing the immunity to interference of an integrated switching circuit (16). According to said method, error signals are transmitted between at least one microprocessor chip or multiple microcontroller (1) and at least one additional component (2) in the form of one or more such error signals. A minimum pulse length, which is independent of the clock pulse frequency of the microprocessor or microprocessors, is defined for said transmission. A signal on an error line with a specific pulse length that is in excess of said minimum length is interpreted as an error. The invention also relates to an integrated switching circuit, which is configured in particular to carry out the aforementioned method and comprises at least one microprocessor chip or multiple microcontroller (1) and at least one additional component (2), which contains in particular separate power components and one or more pulse spreading units and/or signal delay units for the sequential emission of error pulses (6, 6') via at least one error line (3, 4)
Description
Verfahren und integrierter Schaltkreis zur Erhöhung der StörfestigkeitMethod and integrated circuit to increase immunity to interference
Die Erfindung bezieht sich auf integrierte Schaltkreise, insbesondere in elektronischen Steuergeräten, die bevorzugt Bestandteile von Kraftfahrzeugsteuergeräten sind. Insbesondere handelt es sich bei den Steuergeräten um Steuergeräte für Kraftfahrzeugbremssysteme. Solche Steuergeräte sind unter anderem zur Durchführung von sicherheitskritischen Regelungen geeignet. Die Kraftfahrzeugsteuergeräte beinhalten bevorzugt Regelungsprogramme, wie ABS, ASR, ESP und dergleichen. Auf Grund des hohen Sicherheitsbedarfs umfassen die Regelungssysteme, welche durch die integrierten Schaltkreise gebildet sind, Sicherheitsschaltkreise, welche einen Ausfall oder einen Fehler erkennen helfen und geeignete Maßnahmen, wie Abschaltung des gesamten Systems oder einen Notbetrieb durch teilweise den Betrieb des gesteuerten Systems erhaltende Maßnahmen einleiten.The invention relates to integrated circuits, in particular in electronic control units, which are preferably components of motor vehicle control units. In particular, the control units are control units for motor vehicle brake systems. Such control devices are suitable, among other things, for carrying out safety-critical regulations. The motor vehicle control units preferably contain control programs such as ABS, ASR, ESP and the like. Due to the high safety requirements, the control systems which are formed by the integrated circuits include safety circuits which help to identify a failure or an error and initiate suitable measures, such as switching off the entire system or emergency operation, by measures which partially maintain the operation of the controlled system.
ReglungsSysteme mit integrierten Schaltkreisen, die Mikroprozessoren enthalten, sind für die vorstehend geschilderten Aufgaben allgemein üblich. Um Fehlfunktionen vorzubeugen bzw. diese zu erkennen ist es sinnvoll, mindestens zwei Prozessorkerne vorzusehen. Drei oder mehrere Prozessorkerne würden zwar die Sicherheit weiter erhöhen, jedoch ist dies aus Kostengründen in Verbindung mit den sehr hohen im Bereich der Kfz-Technik üblichen Stückzahlen nicht immer erwünscht. Es besteht daher der Bedarf an kostengünstigen Schaltkreisen mit hohem Sicherheitsniveau.Control systems with integrated circuits that contain microprocessors are common for the tasks outlined above. In order to prevent malfunctions or to recognize them, it makes sense to provide at least two processor cores. Although three or more processor cores would further increase security, this is not always desirable for reasons of cost in connection with the very high number of pieces common in the field of automotive technology. There is therefore a need for inexpensive circuits with a high level of security.
Außerordentlich bewährt hat sich zum Beispiel ein Konzept eines Regelungssystems, welches aus zwei integrierten Schaltkreisen besteht, die in separaten Chipgehäusen untergebracht sind. Hierdurch ergibt sich der Vorteil einer räumlichen Trennung von Leistungsbauelementen (PowerFETs etc.)
und hochintegrierten Mikroprozessorbauelementen (μC, Speicher usw. ) .For example, a concept of a control system consisting of two integrated circuits, which are accommodated in separate chip housings, has proven extremely successful. This has the advantage of a spatial separation of power components (PowerFETs etc.) and highly integrated microprocessor components (μC, memory, etc.).
Die fehlerrelevante Kommunikation erfolgt im obigen Beispiel bevorzugt über zwei Fehlerleitungen ERR und ERR_N.In the above example, error-relevant communication is preferably carried out via two error lines ERR and ERR_N.
Die Erfindung geht von einem obigen System aus und verbessert dieses, um die Störfestigkeit weiter zu verbessern.The invention is based on and improves on the above system in order to further improve the immunity to interference.
Diese Aufgabe wird erfindungsgemäß gelöst durch ein Verfahren gemäß den Ansprüchen 1 und 2 sowie einen integrierten Schaltkreis gemäß Anspruch 15.This object is achieved according to the invention by a method according to claims 1 and 2 and an integrated circuit according to claim 15.
Das Regelungssystem kann außerdem einen oder mehrere Überwa- chungsschaltkreise besitzen, die insbesondere auf einem oder mehreren weiteren separaten Chips untergebracht sind (Watch- dog) .The control system can also have one or more monitoring circuits, which are accommodated in particular on one or more further separate chips (watchdog).
Im bekannten elektronischen Regler sind Prozessorchip und Leistungschip bevorzugt über die Leitungen ERR und ERR_N~ verbunden. Dabei muss der Leistungschip in der Lage sein, Pulse vom Prozessorchip, die auf ERR bzw. ERR_N übertragen werden, mit einer minimalen Pulsbreite von beispielsweise Tmin = 30 ns zu erkennen. Es ist möglich, dass externe elektrostatische, magnetische oder elektromagnetische Störungen (z. B. statische Aufladungen, ESD) in das System eingreifen und unerwünschte Auswirkungen haben.In the known electronic controller, the processor chip and power chip are preferably connected via the lines ERR and ERR_N ~ . The power chip must be able to recognize pulses from the processor chip that are transmitted to ERR or ERR_N with a minimum pulse width of, for example, Tmi n = 30 ns. It is possible that external electrostatic, magnetic or electromagnetic interference (e.g. static charges, ESD) can interfere with the system and have undesirable effects.
Erfindungsgemäß werden Verfahren sowie integrierte Schaltkreise gemäß den unabhängigen Patentansprüchen beschrieben, um die Störfestigkeit, insbesondere die Störfestigkeit der Signale ERR und ERR_N, zu erhöhen. Dies führt zur einer erhöhten Systemverfügbarkeit.
Nach einem Grundgedanken der Erfindung werden insbesondere folgende Maßnahmen, einzeln oder in beliebiger Kombination, durchgeführt :According to the invention, methods and integrated circuits are described in accordance with the independent patent claims in order to increase the interference immunity, in particular the interference immunity of the signals ERR and ERR_N. This leads to increased system availability. According to a basic idea of the invention, the following measures, in particular or in any combination, are carried out:
• Deutliche Verlängerung der minimalen Pulsbreite TMin • Filterung der Signale ERR und ERR_N in dem Leistungschip • Neudefinition des atchdog Zeitfensters in dem Leistungschip mit der Einführung der Verzögerungszeit TWindow- Delay • • Einführung des Blocks „Toggle und Delay,, in der Prozessorchip um die minimale Pulsbreite TMin zu garantieren.• Significant extension of the minimum pulse width T min • filtering the signals ERR and ERR_N in the power chip • redefinition of atchdog time window in the power chip with the introduction of delay time T W i ndow - Delay • • introduction of the block "Toggle and Delay ,, in the Processor chip to guarantee the minimum pulse width T M in.
Hierdurch ergeben sich folgende Vorteile:This has the following advantages:
• Durch die Filterung der Leistungschip-Eingangssignale ERR und ERR_N wird die Störfestigkeit des Systems deutlich verbessert. Besonders der Einfluss von elekrotsta- tischen, magnetischen oder elektromagnetischen Störungen wird erheblich verringert, da diese in der Regel von kurzer Dauer sind und wegen der neuen, größeren Mindestimpulslänge daher nicht irrtümlich als Fehlersignale interpretiert werden können.• The filtering of the power chip input signals ERR and ERR_N significantly improves the immunity to interference of the system. In particular, the influence of electrostatic, magnetic or electromagnetic interference is considerably reduced, since these are generally of short duration and can therefore not be mistakenly interpreted as error signals due to the new, larger minimum pulse length.
• Durch das erfindungsgemäße Verfahren w:j.rd erreicht, dass es zu keiner Einschränkung der Fehlerüberwachung des Prozessorchips durch den Leistungschip gegenüber der bisherigen, ungefilterten Lösung, kommt. Das heißt, es gehen keine Fehlerimpulse verloren.• The inventive method w: j.rd ensures that there is no restriction on the error monitoring of the processor chip by the power chip compared to the previous, unfiltered solution. This means that no error pulses are lost.
Der integrierte Schaltkreis umfasst mindestens einen Mikroprozessorchip oder Mehrfachprozessor-Microcontroller und mindestens einen weiteren Baustein, der insbesondere ein
integrierter Baustein ist. Der integrierte Baustein um- fasst vorzugsweise Leistungsbauelemente und ist daher insbesondere ein mixed-signal-Baustein.The integrated circuit comprises at least one microprocessor chip or multiprocessor microcontroller and at least one further module, in particular one is an integrated module. The integrated component preferably comprises power components and is therefore, in particular, a mixed-signal component.
Probleme ergeben sich auf Grund der im allgemeinen erheblich höheren Taktfrequenz der Mikroprozessorbausteine gegenüber den mixed-signal-Bausteinen. Hierdurch können aufeinanderfolgende Fehlerereignisse so dicht aufeinanderfolgend sein, dass diese nicht mehr ohne weiteres von sonstigen Störungen unterschieden werden können.Problems arise due to the generally significantly higher clock frequency of the microprocessor components compared to the mixed-signal components. As a result, successive error events can be so close to one another that they can no longer be easily distinguished from other faults.
Alternativ kann die Erfindung auch insbesondere auf folgende Weise durchgeführt werden:Alternatively, the invention can also be carried out in particular in the following way:
• Die digitale Filterung kann durch eine analoge Filterung ersetzt werden.• Digital filtering can be replaced by analog filtering.
• Arbeitet der Microcontroller (Prozessorchip) viel langsamer als der Mixed Signal Chip (Leistungschip) , dann kann ohne den „Toggle & Delay„-Block im MikroController eine digitale Filterung durchgeführt werden.• If the microcontroller (processor chip) works much slower than the mixed signal chip (power chip), digital filtering can be carried out without the "toggle & delay" block in the microcontroller.
Weitere bevorzugte Ausführungsformen ergeben sich aus den Unteransprüchen und der nachfolgenden Beschreibung der Figuren.Further preferred embodiments result from the subclaims and the following description of the figures.
Nachfolgend wird die Erfindung an Hand von Beispielen näher erläutert.The invention is explained in more detail below with the aid of examples.
Es zeigenShow it
Fig. 1 einen Systemüberblick der zusammengeschalteten Chips,
Fig. 2 eine Darstellung der Filtercharakteristik im Zusammenhang mit den Fehlerleitungen und1 shows a system overview of the interconnected chips, Fig. 2 is an illustration of the filter characteristic in connection with the error lines and
Fig. 3 ein Diagramm zur Darstellung des Zeitverhaltens der Signale (Timingdiagramm) .Fig. 3 is a diagram showing the time behavior of the signals (timing diagram).
In Fig. 1 ist ein Systemüberblick gegeben:A system overview is given in FIG. 1:
Im elektronischen Regler eines Kraftfahrzeugbremssystems ist der MikroController 1 (Prozessorchip) mit dem Mixed-Signal- IC 2 (Leistungschip) über die Fehlerleitungen 3 und 4 sowie über das SPI-Interface 5 verbunden.In the electronic controller of a motor vehicle brake system, the microcontroller 1 (processor chip) is connected to the mixed signal IC 2 (power chip) via the error lines 3 and 4 and via the SPI interface 5.
Der Mikrocontroller 1 besteht aus zwei unabhängigen Prozessorkernen (Core A und Core B) , deren Operationen kontinuierlich durch die Vergleichsblöcke Compare A und Compare B hardwaremäßig überprüft werden. Wird bei dieser Vergleichsoperation ein Fehler erkannt, so muss diese Fehlerinformation über die Leitungen 3 ERR und 4 ERR_N an Leistungschip 2 sicher übertragen werden.The microcontroller 1 consists of two independent processor cores (Core A and Core B), the operations of which are continuously checked in terms of hardware by the comparison blocks Compare A and Compare B. If an error is detected during this comparison operation, then this error information must be reliably transmitted to power chip 2 via lines 3 ERR and 4 ERR_N.
Nach dem Verfahren wird ein Fehler bevorzugt dadurch signalisiert, dass der Pegel auf einer Fehlerleitung wechselt (z.B. von logisch "High" auf "Low") .According to the method, an error is preferably signaled by changing the level on an error line (e.g. from logic "high" to "low").
Insbesondere ist vorgesehen, dass bei jedem Fehler jede der Leitungen 3 ERR und 4 ERR_N einmal den Signalpegel wechselt. Die Pegel auf ERR und ERR_N sind vorzugsweise gegenläufig oder komplementär.In particular, it is provided that each of the lines 3 ERR and 4 ERR_N changes the signal level once for each error. The levels at ERR and ERR_N are preferably opposite or complementary.
Das Mixed Signal IC 2 arbeitet in der Regel und bevorzugt erheblich langsamer als der Mikrocontroller. Aus diesem Grund muss sichergestellt werden, dass die minimale Pulsbreite Tmin auf den Signalleitungen ERR und ERR_N nicht un-
terschritten wird. Sonst ist es möglich, dass Baustein 2 einen Fehler "übersieht".The mixed signal IC 2 generally works and preferably considerably slower than the microcontroller. For this reason, it must be ensured that the minimum pulse width T min on the signal lines ERR and ERR_N is not is exceeded. Otherwise it is possible that module 2 "overlooks" an error.
Diese beiden Aufgaben werden von den Blöcken „Toggle & Delay,, 6 und 6' erfüllt. Liegen in dem Prozessorchip mehrere Fehler vor, so werden die Pegelwechsel auf ERR und ERR_N verzögert ("Delay"), um die minimale Pulsbreite Tmin zu garantieren.These two tasks are performed by the blocks "Toggle & Delay ,, 6 and 6 '. If there are several errors in the processor chip, the level changes to ERR and ERR_N are delayed ("delay") in order to guarantee the minimum pulse width T min .
Das Mixed Signal IC filtert jeweils die ERR/ERR_N Signale mit jeweils einer Filtereinrichtung 7, 7'. Diese Filterung erfolgt insbesondere digital. Dabei ist bevorzugt eine Filterzeitkonstante Tpiiter vorgesehen. Die minimale Pulsbreite Tmin ist bevorzugt viel größer, als der interne Systemtakt des Leistungschips 2.The mixed signal IC filters the ERR / ERR_N signals each with a filter device 7, 7 '. This filtering is done digitally in particular. A filter time constant Tpii te r is preferably provided. The minimum pulse width T min is preferably much larger than the internal system clock of the power chip 2.
Durch die Filterung der Signale ERR/ERR_N werden vorteilhafterweise äußere Störungen (elektrostatische, magnetische oder elektromagnetische Störungen) , unterdrückt und dadurch die Zuverlässigkeit und Verfügbarkeit des Systems erhöht.The filtering of the signals ERR / ERR_N advantageously suppresses external interference (electrostatic, magnetic or electromagnetic interference), thereby increasing the reliability and availability of the system.
In den Blöcken „Level Compare,, 8, 8' wird redundant überprüft, ob beide Fehlersignale gegenläufige Pegel haben. Gleiche Pegel auf ERR und ERR_N führen zu einem Fehler und werden außerhalb einer Prüfroutine auf den Signalen „Error Detected,, 9, 9' ausgegeben. Zusätzlich sucht der Block „Pulse Detect,, 10, 10' nach Flanken auf den gefilterten ERR/ERR_N Signalen. Die Signalausgänge von Block "Level- Compare" 8 und "Puls-Detect" 10 sind durch einen ODER- Baustein logisch verknüpft und bilden den Ausgang "ERR Detected A" 9. Entsprechendes gilt für den redundanten Pfad 11'.
Im beispielgemäßen elektronischen Regler wird in regelmäßigen Abständen Toop eine Watchdog-Prüfroutine mit künstlicher Fehlerübertragung über die SPI-Schnittstelle 5 von Prozessorchip 1 zu Leistungschip 2 signalisiert. Während dieser Prüfroutine wird die Fehlererkennung im Mikrocontroller und die Verbindungen über die Error-Leitungen zwischen Leistungschip und Prozessorchip getestet. Im Mikrocontroller wird über per Software angesteuerte Teststrukturen ein Fehler erzeugt, was am Ausgang der Blöcke „Toggle und Delay,, zu einem einmaligen Pegelwechsel auf den ERR/ERRN- Leitungen führt .In the "Level Compare ,, 8, 8 'blocks, a redundant check is carried out to determine whether both error signals have opposite levels. Equal levels on ERR and ERR_N lead to an error and are output outside of a test routine on the signals "Error Detected ,, 9, 9 '. In addition, the "Pulse Detect ,, 10, 10 'block searches for edges on the filtered ERR / ERR_N signals. The signal outputs of block "Level Compare" 8 and "Pulse Detect" 10 are logically linked by an OR block and form the output "ERR Detected A" 9. The same applies to the redundant path 11 '. In the electronic controller according to the example, a watchdog test routine with artificial error transmission is signaled at regular intervals T oop via the SPI interface 5 from processor chip 1 to power chip 2. During this test routine, the error detection in the microcontroller and the connections via the error lines between the power chip and the processor chip are tested. An error is generated in the microcontroller via software-controlled test structures, which leads to a single level change on the ERR / ERRN lines at the output of the "Toggle and Delay" blocks.
Während die Prüfroutine ("Watchdogübertragung") aktiv ist, definiert Leistungschip 1 über Bus 5 ein Zeitfenster in Block 50. Innerhalb des Zeitfensters wird als gültiges Fehlersignal zum Testen insbesondere ein Signal angesehen, welches aus genau einem Flankenwechsel auf der gefilterten ERR und der ERR_N-Leitung besteht. Ein Fehler wird durch den Block "Puls Detect" 10 (bzw. 10' im redundanten Zweig B) erkannt, wenn innerhalb des Zeitfensters keine oder mehr als eine Flanke auf den gefilterten Signalen ERR-Filter oder ERR_N-Filter auftreten (siehe Timing Diagramm in Fig. 2) . Die Pegelüberwachung 8 ist während der Watchdogübertragung mittels Leitung 18 (18' im redundanten Zweig B) ausgeschaltet, da der Pegelwechsel auf ERR und ERR_N durch unterschiedliche Signallaufzeiten nicht absolut synchron erfolgen kann.While the test routine ("watchdog transmission") is active, power chip 1 defines a time window in block 50 via bus 5. Within the time window, a valid error signal for testing is considered in particular a signal which consists of exactly one edge change on the filtered ERR and ERR_N- Management exists. An error is detected by the block "Pulse Detect" 10 (or 10 'in redundant branch B) if no or more than one edge occurs on the filtered signals ERR filter or ERR_N filter within the time window (see timing diagram in Fig. 2). The level monitor 8 is switched off during the watchdog transmission by means of line 18 (18 'in the redundant branch B), since the level change to ERR and ERR_N cannot take place absolutely synchronously due to different signal propagation times.
Am Ende des durch Block 50 definierten Zeitfensters müssen die Signale ERR/ERR_N wieder gegenläufige Pegel besitzen, da nun die Pegelüberwachung der gefilterten Signale wieder einsetzt.
Kommt es außerhalb des Watchdog-Zeitfensters zu einem Pegelwechsel auf den gefilterten Signalen ERR oder ERR_N, so wird dies durch den Block "Puls Detect" 10 direkt als Fehler erkannt und auf Leitung „Err Detected,, 9 ausgegeben. Um diese Funktionalität herbeizuführen, ist Block 50 mit Block 10 über eine Steuerleitung verbunden.At the end of the time window defined by block 50, the signals ERR / ERR_N must again have opposite levels, since level monitoring of the filtered signals now starts again. If there is a level change on the filtered signals ERR or ERR_N outside the watchdog time window, this is recognized directly as an error by the block "Pulse Detect" 10 and output on line "Err Detected" 9. To achieve this functionality, block 50 is connected to block 10 via a control line.
Block "Level-Compare" 8 ist ebenfalls redundant vorgesehen (siehe Block 8'). Durch Block 8 wird geprüft, ob die Fehlersignale der komplementären Fehlerleitungen beide vorhanden sind. Ist dies nicht der Fall, zum Beispiel wenn eine der Fehlerleitungen defekt ist, wird ein Fehler ausgegeben.Block "Level Compare" 8 is also provided redundantly (see block 8 '). Block 8 checks whether the error signals of the complementary error lines are both present. If this is not the case, for example if one of the error lines is defective, an error is output.
In Fig. 2 ist gezeigt, wie eine Implementierung der ERR- Filter 7 bzw. 7' erfolgen kann:2 shows how the ERR filters 7 and 7 'can be implemented:
Wie in Fig. 1 zu erkennen, ist in Leistungschip 2 die Fehlererkennung für die Leitungen 3 ERR und 4 ERR_N grundsätzlich redundant ausgelegt. Daher ist bevorzugt für jeden Rechnerkern eine eigene Fehlererkennungsschaltung 11 und 11' mit jeweils eigener Fehlerleitung 9 "ERR-Detected A" und 9' "Err-Detected B" vorgesehen. Bevorzugt ist zur Senkung der Herstellungskosten in Schaltung 11 der Filter 7 nur für eine der vorhandenen Fehlerleitungen 3 und 4 vorhanden. In Schaltung 11' ist ebenfalls lediglich eine Filterschaltung 7' vorhanden. In beiden Schaltungen 11 und 11' wird der Ausgang des Filters 7 bzw. 7' mit den Verbindungspunkten 12 und 12' über Kreuzleitungen 13 und 13' den Eingängen der "Level- Compare"-Schaltungen 8 und 8' neben den Fehlersignalen 3 und 4 eingangsseitig zugeführt. Hierzu wird also jeweils das Ergebnis der Filteroperation in den Block ERR-Check B 11' zurückgekoppelt. Umgekehrt gilt das gleiche für das ERR_N Filter, dessen Ergebnis in den Block ERR-Check A 11 zurückgekoppelt wird. Die Rückkopplung wird jeweils für den Test auf invertierte Pegel verwendet .
ERR-Filter 7 ist bevorzugt als digitaler Vorwärts/Rückwärtszähler ausgeführt, der in Abhängigkeit vom Eingangssignals seinen Zählerstand ändert. Liegt am Eingang des Filters ein Signal mit dem digitalen Low-Pegel an, dann wird der Zählerstand um Eins vermindert. Liegt ein High-Pegel an, dann wird der Zählerstand um Eins erhöht. Die möglichen Zählerstände sind auf den Bereich von 0 bis ZMaχcount begrenzt. In Fig. 2 ist ein möglicher Signalverlauf dargestellt. Entsprechendes gilt auch für den Filter 7'.As can be seen in FIG. 1, the fault detection for lines 3 ERR and 4 ERR_N in power chip 2 is basically designed redundantly. A separate error detection circuit 11 and 11 ', each with its own error line 9 "ERR-Detected A" and 9'"Err-DetectedB", is therefore preferably provided for each computer core. In order to reduce the manufacturing costs in circuit 11, filter 7 is preferably only available for one of the existing fault lines 3 and 4. In circuit 11 'there is also only one filter circuit 7'. In both circuits 11 and 11 'the output of the filter 7 or 7' with the connection points 12 and 12 'via cross lines 13 and 13' becomes the inputs of the "level compare" circuits 8 and 8 'in addition to the error signals 3 and 4 fed on the input side. For this purpose, the result of the filter operation is therefore fed back into the block ERR-Check B 11 '. Conversely, the same applies to the ERR_N filter, the result of which is fed back into the ERR-Check A 11 block. The feedback is used for the test on inverted levels. ERR filter 7 is preferably designed as a digital up / down counter, which changes its counter reading depending on the input signal. If there is a signal with the digital low level at the input of the filter, the counter reading is reduced by one. If there is a high level, the counter reading is increased by one. The possible meter readings are limited to the range from 0 to Z Ma χcount. A possible signal curve is shown in FIG. The same applies to the filter 7 '.
Erreicht der Zählerstand von Filter 7 den Wert Null, dann geht der Ausgang des Filters an Punkt 12 auf Low. Erreicht der Zählerstand den Wert ZMaxcount/ dann geht der Ausgang des Filters auf High. Zusammen mit der verwendeten Taktfrequenz feistungschip ergibt sich eine Filterzeit von '
If the counter reading of filter 7 reaches zero, the output of the filter at point 12 goes low. If the counter reaches the value ZMaxcount / then the output of the filter goes high. Together with the clock frequency used, the filter time is'
wobei FCPU die Taktfrequenz des Mikrorechners ist. Mit dieser Implementierung werden alle Störungen, die kürzer sind als TFlιter und die durch die Abtastung erfasst werden, unterdrückt. Der Zählerstand des Filters ist in Fig. 2 in Abhängigkeit vom Eingang des Filters dargestellt.where F CPU is the clock frequency of the microcomputer. With this implementation, all disturbances which are shorter than T fl ιter and which are detected by the scanning are suppressed. The counter reading of the filter is shown in Fig. 2 depending on the input of the filter.
Fig. 3 stellt ein Timing-Diagramm dar, welches die logischen Pegel der vorhandenen Steuerleitungen zeitabhängig darstellt. An Hand dieser Figur wird nun eine mögliche Definition eines Watchdog-Zeitfensters in Block 50 erläutert. Das Watchdog Zeitfenster in Block "Watchdog Window" 50 wird vom Prozessorchip 1 durch das SPI-Interface 5 bestimmt. Prozessorchip 1 wählt den Watchdogtransfer durch die Chipselect- signale CSVO_N = low und CSWD_N = high aus .
Das Watchdog-Zeitfenster 17 beginnt nach der ersten steigenden Flanke 14 auf dem Taktsignal der SPI-Übertrag SPICLK. Die Verzögerung TSync beinhaltet Signallaufzeiten sowie die Synchronisationszeit zwischen dem externen Takt des SPI- Interface und dem internen Leistungschip Systemtakt.3 shows a timing diagram which shows the logic levels of the existing control lines as a function of time. A possible definition of a watchdog time window in block 50 will now be explained with reference to this figure. The watchdog time window in block "watchdog window" 50 is determined by processor chip 1 through SPI interface 5. Processor chip 1 selects the watchdog transfer using the chip select signals CSVO_N = low and CSWD_N = high. The watchdog time window 17 begins after the first rising edge 14 on the clock signal of the SPI carry SPICLK. The delay TSync includes signal runtimes and the synchronization time between the external clock of the SPI interface and the internal power chip system clock.
Das Watchdog-Zeitfenster 17 endet an sich nach der steigenden Flanke 15 von CSWD_N. Es muss jedoch sichergestellt werden, dass die Flanken der gefilterten Signale ERR bzw. ERR_N noch innerhalb des aktiven Watchdog-Zeitfensters erkannt werden. Aus diesem Grund schließt sich an den Zeitpunkt von Flanke 15 eine Verzögerungszeit TinoDeia an, in der noch die erwartete Flanke verarbeitet wird. Es gilt dabei die folgende Bedingung: WindowDelay ^ TpilterThe watchdog time window 17 ends after the rising edge 15 of CSWD_N. However, it must be ensured that the edges of the filtered signals ERR or ERR_N are still recognized within the active watchdog time window. For this reason, the time of edge 15 is followed by a delay time TinoDeia, in which the expected edge is still processed. The following condition applies: WindowDelay ^ Tpilter
Diese Bedingung erfüllt die Anforderungen jedoch nur in einem störungsfreien System. Berücksichtigt man jedoch den Effekt, dass Störungen auf dem Eingangssignal eine zusätzliche Verzögerung hervorrufen, dann erhält man das robusteste und aufwandsgünstigste System wennHowever, this condition only meets the requirements in a trouble-free system. However, if one takes into account the effect that interference on the input signal causes an additional delay, then the most robust and cost-effective system is obtained if
TwindowDeiay ~ ^ * Filter;TwindowDeiay ~ ^ * filter;
da im gestörten System die vorgestellte Filterverzögerung nie größer werden kann, als die zweifache Filterzeit.since the filter delay presented in the faulty system can never be greater than twice the filter time.
Dabei sind folgende Anforderung an die Signalverzögerung innerhalb des Prozessorchips 1 zu stellen:The following requirements must be placed on the signal delay within the processor chip 1:
Außerhalb der Zeit, während die Fehlerprüfroutine läuft (Watchdogtransfer) , führt ein einmaliges Fehlerereignis in-
nerhalb des Prozessorchips 1 immer zu einer Fehlererkennung innerhalb des Leistungschips 2. In diesem Fall muss Prozessorchip 1 lediglich garantieren, dass die minimale Pulslänge TMIΠ auf den Signalen ERR bzw. ERR_N nicht unterschritten wird.Outside of the time while the error check routine is running (watchdog transfer), a one-time error event within the processor chip 1 always for an error detection within the power chip 2. In this case, processor chip 1 only has to guarantee that the minimum pulse length T MI T on the signals ERR or ERR_N is not undercut.
Während einer Fehlerprüfroutine (Watchdogtransfer) , in der über Bus 5 ein Zeifenster definiert wird, muss garantiert werden, dass neben dem Fehler, der durch die Testprozedur hervorgerufen wird, auch jeder zusätzliche Fehler sicher von Leistungschip 2 erkannt wird. In diesem Fall muss Prozessorchip 1 die Pegel auf den Fehlerleitungen ERR/ERR_N für den ersten auftretenden Fehler einmal ändern. Tritt während der Zeit TMin ein weiterer Fehler in Prozessorchip 1 auf, dann muss dieser Fehler bis zum Ablauf der Zeit TMm verzögert werden. Dann muss Prozessorchip 1 erneut die Signalpegel auf ERR/ERR_N ändern. Dies erfolgt duch die Einrichtung 6 bzw. 6' ("Toggle und Delay") . In diesem Fall wird in Leistungschip 2 entweder der zweifache Pegelwechsel während des Watchdogzeitfensters 17 erkannt, oder ein Pegelwechsel befindet sich außerhalb des Zeitfensters 17. In beiden Fällen erkennt Leistungschip 2 den zusätzlichen Fehler.During an error check routine (watchdog transfer) in which a time window is defined via bus 5, it must be guaranteed that, in addition to the error caused by the test procedure, any additional error is reliably detected by power chip 2. In this case, processor chip 1 must change the levels on the error lines ERR / ERR_N once for the first error that occurs. If another error occurs in processor chip 1 during the time T M , then this error must be delayed until the time T M m has elapsed. Then processor chip 1 must change the signal level again to ERR / ERR_N. This is done by means 6 or 6 '("toggle and delay"). In this case, power chip 2 either detects the double level change during the watchdog time window 17, or a level change is outside the time window 17. In both cases, power chip 2 recognizes the additional error.
Ein zweimaliger Pegelwechsel im Abstand von TMin reicht damit in allen Fällen aus, um einen Fehler in der Leistungschip zu erkennen. Der Block „Toggle & Delay,, 6 bzw. 6' muss damit neben dem ersten auftretenden Fehler nur einen weiteren Fehler um TMln verzögert an die Leistungschip übertragen.
A two level change at a distance of T Min is therefore sufficient in all cases to detect an error in the power chip. The block "Toggle & Delay ,, 6 or 6 'therefore only has to transmit another error delayed by T Mln to the power chip in addition to the first error that occurs.
Claims
1. Verfahren zur Verbesserung der Störfestigkeit eines integrierten Schaltkreises (16) , bei dem Fehlersignale zwischen mindestens einem Mikroprozessorchip oder Mehr- fachprozessor-μC (1) und mindestens einem weiteren Baustein (2) in Form von einem oder mehreren Fehlersignalen übertragen werden, dadurch gekennzeichnet, dass für die Übertragung eine von der Taktfreguenz des Mikroprozessors oder der Mikroprozessoren unabhängige Mindestimpulslänge definiert wird, ab der ein Signal auf einer Fehlerleitung mit einer bestimmten Impulslänge als ein Fehler interpretiert wird.1. A method for improving the immunity to interference of an integrated circuit (16) in which error signals are transmitted between at least one microprocessor chip or multiple processor μC (1) and at least one further module (2) in the form of one or more error signals, characterized that a minimum pulse length, independent of the clock frequency of the microprocessor or microprocessors, is defined for the transmission, from which a signal on an error line with a certain pulse length is interpreted as an error.
2. Verfahren zur Verbesserung der Störfestigkeit eines integrierten Schaltkreises (16) , bei dem Fehlersignale zwischen mindestens einem Mikroprozessormodul oder Mehrfachprozessor-Modul und mindestens einem weiteren Gemischtsignal-Modul in Form von einem oder mehreren Fehlersignalen übertragen werden, wobei die besagten Module auf einem Chip oder in einem Chip-Gehäuse integriert sind, dadurch gekennzeichnet, dass für die Übertragung eine von der Taktfrequenz des Mikroprozessors oder der Mikroprozessoren unabhängige Mindestimpulslänge definiert wird, ab der ein Signal auf einer Fehlerleitung mit einer bestimmten Impulslänge als ein Fehler interpretiert wird.2. Method for improving the immunity to interference of an integrated circuit (16), in which error signals are transmitted between at least one microprocessor module or multiple processor module and at least one further mixed signal module in the form of one or more error signals, said modules being on a chip or are integrated in a chip housing, characterized in that a minimum pulse length, which is independent of the clock frequency of the microprocessor or the microprocessors, is defined for the transmission, from which a signal on an error line with a certain pulse length is interpreted as an error.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass im Falle einer Fehlerfolge mit einem Fehlerabstand, der kleiner als die Mindestimpulslänge ist, die Zeit der über die mindestens eine Fehlerleitung ausgegebenen Fehlerfolge gegenüber der tatsächlichen Fehlerfolgezeit zeitlich gedehnt wird. 3. The method according to claim 1 or 2, characterized in that in the event of an error sequence with an error distance that is smaller than the minimum pulse length, the time of the error sequence output via the at least one error line is temporally extended compared to the actual error sequence time.
4. Verfahren nach mindestens einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das/die Fehlersignal/e in einem Chip, welcher das/die Fehlersignal/e eines anderen Chips oder Bausteins empfängt, genau dann nicht verarbeitet werden, wenn die Signale eine Mindestdauer unterschreiten und genau dann verarbeitet werden, wenn die Mindestdauer erreicht, oder überschritten wird, wobei hierzu die Signale insbesondere durch zumindest ein Filter, insbesondere ein Tiefpaßfilter (7, 7'), geleitet werden.4. The method according to at least one of claims 1 to 3, characterized in that the / the error signal (s) in a chip that receives the / the error signal (s) of another chip or chip are not processed exactly when the signals Fall below the minimum duration and be processed precisely when the minimum duration is reached or exceeded, for this purpose the signals are passed in particular through at least one filter, in particular a low-pass filter (7, 7 ').
5. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mindestens ein Watchdog-Zeitfenster (17) im integrierten Schaltkreis oder im weiteren Baustein (2) vorgegeben wird, innerhalb dem mindestens ein künstlich erzeugtes Fehlersignal oder Fehlersignalmuster erzeugt und überprüft wird, so dass die Fehlererkennungsschaltkreise selbst überprüfbar werden.5. The method according to at least one of the preceding claims, characterized in that at least one watchdog time window (17) is specified in the integrated circuit or in the further module (2) within which at least one artificially generated error signal or error signal pattern is generated and checked, so that the fault detection circuits themselves can be checked.
6. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Watchdog- Zeitfenster (17) eine Verzögerungszeit Twin<jowDelay hat, wobei bis zum Ablauf der Verzögerungszeit TwindowDeιay das Zeitfenster, in dem mindestens ein Fehlersignal oder Fehlersignalmuster erwartet wird, weiter geöffnet bleibt .6. The method according to at least one of the preceding claims, characterized in that the watchdog time window (17) has a delay time T win < j owDelay , wherein until the delay time T windowDe ι ay the time window in which at least one error signal or error signal pattern is expected to remain open.
7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Verzögerungszeit TWj.ndowDeiay größer ist als die Filterzeit Fiiter des oder der Filter (7, 7'), welche/s das o- der die Fehlersignale der mindestens einen Fehlerleitung (3, 3') verarbeitet. 7. The method according to claim 5, characterized in that the delay time T W j. n dowDeiay is greater than the filter time F ii ter of the filter or filters (7, 7 ') which processes the error signals of the at least one error line (3, 3').
8. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass innerhalb des feh- lersignalsendenden Chips (1) die Fehlersignale verbreitert werden und/oder verzögert nacheinander über die Fehlerleitung/-en ausgegeben werden.8. The method according to at least one of the preceding claims, characterized in that the error signals are broadened within the error signal-sending chip (1) and / or are output in succession via the error line (s).
9. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mit Hilfe der Schnittstelle (5) ein Test der mindestens einen Fehlerleitung (3,4) durchgeführt wird.9. The method according to at least one of the preceding claims, characterized in that a test of the at least one error line (3, 4) is carried out with the aid of the interface (5).
10. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Fehlersignale durch Filter (7,7') mit einer bestimmten Filterzeit TFii_ ter gefiltert werden.10. The method according to at least one of the preceding claims, characterized in that the error signals are filtered by filters (7,7 ') with a certain filter time T F ii_ ter .
11. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Zeifenster TwindowDeiay im weiteren Baustein (2) über die mit Chip (1) verbundenen Schnittstelle (5) festgelegt wird.11. The method according to at least one of the preceding claims, characterized in that the Zeifenster Twin dow D e i a m yi another building block is set (2) connected to the chip (1) interface (5).
12. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Bedingung T in dowDeiay größer als Filterzeit TFiiter erfüllt ist.12. The method according to at least one of the preceding claims, characterized in that the condition T i n dowDe i a y greater than the filter time T F ii te r is fulfilled.
13. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Verzögerung TwindowDeiay in etwa der zweifachen Zeit TFiiter entspricht.13. The method according to at least one of the preceding claims, characterized in that the delay TwindowDeiay corresponds approximately to twice the time T F ii te r.
14. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Pulsbreite TMin auf einen Wert von mindestens etwa 30 ns festgelegt wird.14. The method according to at least one of the preceding claims, characterized in that the pulse width T Min is set to a value of at least about 30 ns becomes.
15. Integrierter Schaltkreis, insbesondere derart, dass das obige Verfahren ausgeführt wird, umfassend - mindestens einen Mikroprozessorchip oder Mehrfachprozessor-Microcontroller (1) oder Mikroprozessormodul und mindestens einen weiteren separaten Baustein (2) oder ein im gleichen Baustein integriertes Gemischtsignalmodul, der/welches insbesondere separat angeordnete Leistungsbauelemente umfasst, und - einen oder mehrere Impulsverbreiterungseinrichtungen und/oder Signalverzögerungseinrichtungen zum Nacheinan- derausgeben von Fehlerimpulsen (6, 6') über mindestens eine Fehlerleitung (3,4)15. Integrated circuit, in particular in such a way that the above method is carried out, comprising - at least one microprocessor chip or multiple processor microcontroller (1) or microprocessor module and at least one further separate module (2) or a mixed signal module integrated in the same module, which / in particular comprises separately arranged power components, and - one or more pulse broadening devices and / or signal delay devices for the subsequent output of error pulses (6, 6 ') via at least one error line (3, 4)
16. Integrierter Schaltkreis nach Anspruch 15, gekennzeichnet durch einen oder mehrere Filter (7,7') zur Filterung der durch die Fehlerleitungen (3,4) übertragenenen Fehlersignale.16. Integrated circuit according to claim 15, characterized by one or more filters (7,7 ') for filtering the error signals transmitted by the error lines (3,4).
17. Integrierter Schaltkreis, insbesondere derart, dass das Verfahren gemäß einem Ansprüche 1 bis 14 ausgeführt wird, umfassend - mindestens einen Mikroprozessorchip oder Mehrfachprozessor-Microcontroller (1) und mindestens einen weiteren Baustein (2), der insbesondere separat angeordnete Leistungsbauelemente umfasst und - einen oder mehrere Filter (7,7') zur Filterung von Fehlerimpulsen (6, 6') über mindestens eine Fehlerleitung (3, 4) .17. Integrated circuit, in particular such that the method is carried out according to claims 1 to 14, comprising - at least one microprocessor chip or multiple processor microcontroller (1) and at least one further module (2), which in particular comprises separately arranged power components and - one or several filters (7,7 ') for filtering error pulses (6, 6') via at least one error line (3, 4).
18. Integrierter Schaltkreis nach mindestens einem der vorherigen Schaltkreisansprüche, dadurch gekennzeichnet, dass das Filter (7,7') als digitaler Vorwärts/Rück- wärtszähler ausgeführt ist.18. Integrated circuit according to at least one of the preceding circuit claims, characterized in that the filter (7,7 ') as a digital forward / reverse up counter is executed.
19. Integrierter Schaltkreis nach mindestens einem der vorherigen Schaltkreisansprüche, dadurch gekennzeichnet, dass die Chips oder Bausteine mittels mindestens einem Bus (5) und mindestens einer Fehlerleitung (3,4) verbunden sind.19. Integrated circuit according to at least one of the preceding circuit claims, characterized in that the chips or modules are connected by means of at least one bus (5) and at least one error line (3, 4).
20. Integrierter Schaltkreis nach mindestens einem der vorherigen Schaltkreisansprüche, dadurch gekennzeichnet, dass dieser hardwaremäßige Teststrukturen umfasst, mit deren Hilfe über eine Schnittstelle (5) ein Test der mindestens einen Fehlerleitung (3,4) durchgeführt werden kann.20. Integrated circuit according to at least one of the preceding circuit claims, characterized in that it comprises hardware-based test structures, with the aid of which a test of the at least one error line (3, 4) can be carried out via an interface (5).
21. Integrierter Schaltkreis nach mindestens einem der vorherigen Schaltkreisansprüche, dadurch gekennzeichnet, dass der Mikroprozessorchip (1) oder der weitere Baustein zumindest einen Watchdog-Window-Schaltkreis (50) umfasst.21. Integrated circuit according to at least one of the preceding circuit claims, characterized in that the microprocessor chip (1) or the further component comprises at least one watchdog window circuit (50).
22. Integrierter Schaltkreis nach Anspruch 21, dadurch gekennzeichnet, dass der Watchdog-Window-Schaltkreis (50) ein Watchdog-Zeitfenster (17) vorgibt und das Watchdog- Zeitfenster (17) eine Verzögerungszeit WindowDeιay hat, wobei bis zum Ablauf der Verzögerungszeit TwinowDeiay das Zeitfenster, in dem mindestens ein Fehlersignal oder Fehlersignalmuster erwartet wird, weiter geöffnet bleibt .22. Integrated circuit according to claim 21, characterized in that the watchdog window circuit (50) specifies a watchdog time window (17) and the watchdog time window (17) has a delay time W i ndowDe ι a y, whereby up to Expiry of the TwinowDeiay delay time, the time window in which at least one error signal or error signal pattern is expected remains open.
23. Integrierter Schaltkreis, insbesondere derart, dass das Verfahren gemäß einem Ansprüche 1 bis 14 ausgeführt wird, umfassend - mindestens einen Mikroprozessorchip oder Mehrfachpro- zessor-Microcontroller (1) und mindestens einen weiteren Baustein (2) , der insbesondere separat angeordnete Leistungsbauelemente umfasst und - zumindest einen Watchdog-Window-Schaltkreis (50) , der ein Watchdog-Zeitfenster (17) vorgibt und das Watchdog- Zeitfenster (17) eine Verzögerungszeit TwindowDeiay hat, wobei bis zum Ablauf der Verzögerungszeit TWindoDeiay das Zeitfenster, in dem mindestens ein Fehlersignal oder Fehlersignalmuster erwartet wird, weiter geöffnet bleibt .23. Integrated circuit, in particular such that the method is carried out according to claims 1 to 14, comprising - at least one microprocessor chip or multiple processor processor microcontroller (1) and at least one further component (2), which in particular comprises separately arranged power components and - at least one watchdog window circuit (50) which specifies a watchdog time window (17) and the watchdog time window (17 ) has a delay time TwindowDeiay, with the time window in which at least one error signal or error signal pattern is expected remaining open until the delay time T Win doDei a y expires.
24. Integrierter Schaltkreis nach mindestens einem der vorherigen Schaltkreisansprüche, dadurch gekennzeichnet, dass die Verzögerungszeit TwinoDeiay größer ist als die Filterzeit TFiite des oder der Filter (7, 7'), welche/s das oder die Fehlersignale der mindestens einen Fehlerleitung (3, 3') verarbeitet. 24. Integrated circuit according to at least one of the preceding circuit claims, characterized in that the delay time T wi noDeiay is greater than the filter time T F ii te of the filter or filters (7, 7 '), which the error signal or errors of the at least one Error line (3, 3 ') processed.
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