EP1665381A2 - Electrostatic discharge-protected integrated circuit - Google Patents

Electrostatic discharge-protected integrated circuit

Info

Publication number
EP1665381A2
EP1665381A2 EP04786835A EP04786835A EP1665381A2 EP 1665381 A2 EP1665381 A2 EP 1665381A2 EP 04786835 A EP04786835 A EP 04786835A EP 04786835 A EP04786835 A EP 04786835A EP 1665381 A2 EP1665381 A2 EP 1665381A2
Authority
EP
European Patent Office
Prior art keywords
connection
capacitance
transistor
applying
supply potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP04786835A
Other languages
German (de)
French (fr)
Inventor
Michael Bernhard Sommer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1665381A2 publication Critical patent/EP1665381A2/en
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Definitions

  • the invention relates to an integrated circuit with protection against electrostatic discharge.
  • the electrostatic charge that a person can hold is of the order of about 0.6 ⁇ C.
  • the person can be simulated by a capacitor with a capacitance of 150 pF. If the charge of 0.6 ⁇ C is stored on a capacitor with a capacitance of 150 pF, this corresponds to a charging voltage of approx. 4 kV. When a person charged to such a voltage touches a grounded object, an electrostatic discharge occurs. This runs in approx. 0.1 ⁇ s with currents of up to several amperes.
  • ESD electrostatic discharge
  • protective diodes are used.
  • the cathode connection of the diode is connected to a connection of the supply voltage and the anode connection is connected to a connection for the reference potential. If positive voltages that are outside the specification occur at the connection of the reference potential, the diode is polarized in the direction of flow and dissipates the positive electrostatic charge to the connection of the positive supply voltage.
  • Zener diodes are connected with their anode connection to the connection of the reference potential and with their cathode connection to the connection of the positive supply potential. With a certain negative voltage at the anode connection, the known zener breakdown of the diode occurs, so that a high negative voltage can be dissipated to connect the positive supply potential.
  • a disadvantage of using Zener diodes is the high production costs.
  • ESD circuit Another known variant of an ESD circuit is the use of a capacitor, for example between the connection of the supply potential and the connection of the reference potential is switched. If a high electrostatic voltage occurs between the connection of the supply potential and the connection of the reference potential, then only a small voltage drops across the capacitor. The prerequisite for this is that the capacitor has a large capacitance. The realization of large capacities has the disadvantage that this requires a large amount of chip area, which contradicts the demand for increasing miniaturization of components.
  • the document US Pat. No. 6,172,861 describes a circuit arrangement for protection against electrostatic discharge, in which a MISFET (metal-insulator-semiconductor field effect transistor) has its source connection to a connection pad for applying control signals and its drain connection to a connection is switched to apply a reference potential.
  • the substrate connection of the MISFET is connected to its source connection.
  • the gate connection of the MISFET is connected via a gate resistor to a connection for applying a negative supply voltage.
  • connection pad If a positive electrostatic charge occurs on the connection pad, the controllable drain-source path of the MISFET is operated in the forward direction, whereas if a negative electrostatic charge occurs on the connection pad, the controllable path of the MISFET becomes conductive if the negative voltage exceeds the breakdown voltage of the MISFET , A circuit component of an integrated circuit can thus be protected from positive and negative electrostatic charge by connecting a single MISFET transistor.
  • the object of the invention is to provide an inexpensive and space-saving integrated circuit with protection against electrostatic discharge.
  • an integrated circuit with protection against electrostatic discharge which has a connection for applying a first supply potential, a connection for applying a second supply potential, a connection for a digital signal to be processed, a transistor with a source connection, a drain connection and a control input for applying a control voltage, a first capacitance, a second capacitance , a resistor and a functional unit, which contains logic gates and memory cells.
  • the transistor is connected to one of the drain and source connections to the connection for applying the first supply potential and to another of the drain and source connections to the connection for applying the second supply potential.
  • the first capacitance is connected between the connection for applying the first supply potential and the control input of the transistor.
  • the second capacitance is connected between the control input of the transistor and the connection for applying the second supply potential.
  • the resistor is connected between the control input of the transistor and the connection for applying the second supply potential.
  • the functional unit is connected to the connection for applying the first supply potential, the connection for applying the second supply potential and a connection for reading in and reading out data. When a supply voltage is supplied, the functional circuit carries out digital signal processing via the connection for applying a first supply potential and via the connection for applying a second supply potential in the intended operation.
  • the first capacitance is formed by an overlap capacitance formed between the drain or source connection and the control input of the transistor. This has the advantage that no separate component has to be provided for the first capacitance and chip area is not unnecessarily consumed as a result.
  • the transistor is switched into the conductive state in the discharge case. on. It is not conductive when the functional unit is operated as intended. This prevents a discharge through the transistor from occurring when the supply voltage, which is required for the intended operation of the functional unit, is applied.
  • the resistance and a total capacitance are dimensioned such that the product of the resistance and the total capacitance is greater than 150 ns.
  • the total capacitance is formed from the series connection of the first capacitance with the parallel connection from the second capacitance with a capacitance assigned to the control input of the transistor.
  • the capacitance assigned to the control input of the transistor comprises a gate-source capacitance, a gate-drain capacitance, a gate-substrate capacitance, and also a gate-source overlap capacitance and a gate-drain overlap capacitance.
  • the gate-source capacitance is formed by the different doping between the source region and the region below the gate connection.
  • the gate-drain capacitance is formed by the different doping between the drain region and the region below the gate connection.
  • the gate-substrate capacitance is formed between the gate connection and the substrate.
  • the gate-source overlap capacity is formed in an area in which the source region lies under the gate contact.
  • the gate-drain overlap capacitance is formed in a region in which the drain region lies under the gate contact.
  • the functional unit comprises a random access memory, in which memory cells are connected to a word line and a bit line, for example a DRAM memory.
  • a memory cell of the functional unit is selected via
  • the transistor is an n-channel field effect transistor.
  • Connection for applying the first supply potential connected to a positive supply potential of a supply voltage.
  • Connection for applying the second supply potential connected to a reference potential of the supply voltage.
  • FIG. 1 shows an integrated circuit of a semiconductor memory with an ESD protection circuit
  • FIG. 2 shows a cross section through a transistor of the ESD protection circuit
  • FIG. 3 shows a circuit arrangement for testing an electronic component for ESD compatibility according to the human body model
  • FIG. 4 shows a circuit arrangement with which the function of a circuit for protection against electrostatic discharge is tested
  • FIG. 5 is a simulation of a current / voltage diagram of the circuit for ESD protection according to the invention when a short voltage pulse is applied
  • FIG. 6 shows a simulation of a current / voltage diagram of the circuit for ESD protection according to the Invention when applying a long voltage surge
  • FIG. 7 shows a simulation of a current / voltage diagram of the circuit for ESD protection according to the invention when the supply voltage is applied.
  • FIG. 1 shows a semiconductor memory HS which contains an integrated circuit component for protection against electrostatic discharge ES and a memory cell array SZ.
  • the integrated viewing component for protection against electrostatic discharge ES is connected via an input connection Kl to a connection 1 for applying a supply potential V DD and via an input connection K2 to a connection 2 for applying a supply potential V S s.
  • On the output side it is connected to the memory cell array SZ via a connection K6 and a connection K7.
  • the integrated circuit component for protection against electrostatic discharge ES connects the input terminal K1 to the output terminal K6 and the input terminal K2 to the output terminal K7.
  • a transistor T is connected with one of its drain and source connections T1 to the connection K1 and with the other of the drain and source connections T2 to the connection K2.
  • a control input T3 of the transistor is connected to a node K3.
  • a first capacitance C1 connects the node K1 to the node K3.
  • a second capacitance C2 connects the node K3 to the node K2.
  • the node K3 is additionally connected to the node K2 via a resistor R.
  • a capacitance C ⁇ is drawn in dashed lines, which connects the control input of transistor T to node K2.
  • the capacitance C ⁇ comprises the capacitances effective at the gate.
  • the circuit is dimensioned such that the transistor is switched into the conductive state during this discharge and establishes a low-resistance connection between terminals 1 and 2 via transistor line TL.
  • the memory cell array SZ has a connection K6 for applying a first supply potential V DD , a connection K7 for applying a second supply potential V ss , a connection DIO for reading in and reading out data and with connections AI, A2, ..., An connected to create addresses.
  • the memory cell array contains DRAM memory cells, each of which is connected to a word line WL and a bit line BL.
  • the memory cell array shown in FIG. 1 contains only one DRAM memory cell. This comprises a selection transistor AT and a storage capacitor SC. The selection transistor AT is connected between the bit line BL and the storage capacitor SC.
  • the selection transistor If the selection transistor is switched to the conductive state by a control signal on the word line, it acts like a closed switch and connects the storage capacitor SC to the bit line BL.
  • the storage capacitor can then be read or written. If logic state 1 is stored in the memory cell, for example, the capacitor discharges when the memory cell is read out, so that a discharge current flows on the bit line. In the opposite case, when logic state 1 is written into the memory cell, the capacitor is charged by a charging current flowing on the bit line.
  • FIG. 2 shows the cross section through the transistor T described in FIG. 1.
  • a first n-doped region NW1 and a second n-doped region NW2 are arranged in a p-doped substrate PS.
  • the first area NW1 is connected to a source connection S.
  • the second region NW2 is connected to a drain terminal D.
  • a contact MK is connected to the gate connection G and is insulated from the p-doped substrate PS by a gate oxide layer O.
  • the first n-doped region NW1 is partially below the metallized gate contact MK.
  • the length of the source-side overlap area is marked with L s .
  • the second n-doped region NW2 is also partially below the metallized gate contact MK.
  • the length of the overlap area on the drain is marked with L D.
  • the capacitances which form between the metallized gate contact MK and the above-described n- and p-doped regions of the transistor are shown in FIG. In detail, this is a gate-substrate capacitance C GB ; which forms between the metallized gate contact and the p-doped substrate PS.
  • a gate-source capacitance C G s / which is formed between the metallized gate contact MK and the source region NW1
  • a gate-drain capacitance C GD which is between the metallized gate contact MK and the Forms drain area NW2.
  • the overlap capacitance Cos- occurs in the area L D
  • the circuit arrangement comprises a subcircuit L which has a voltage generator G G and a resistor R G. contains, and a sub-circuit H, a capacitor C H and a wi- the status contains R H.
  • the generator G G is connected to a switch S G via the resistor R G. Via the switch S G , the resistor can be connected to the first terminal K4 of a capacitor C H.
  • the capacitor C H is connected via a second connection M to a reference potential V ss .
  • the capacitor C H simulates a person carrying an electrostatic charge and has a value of 150 pF.
  • the terminal K4 of the capacitor C H is connected to a switch S H via a resistor R H.
  • the resistance R H in the human body model represents a discharge resistance, for example the skin resistance, and has a size of 1.5 k ⁇ .
  • the electronic component DUT to be checked for ESD strength is connected to the switch S H via a connection 1 for applying a first supply potential V DD and to the connection M via a connection 2 for applying a second supply potential V SS .
  • Body Model is tested to determine whether an integrated circuit withstands a discharge of at least 2kV without damage with regard to the supply connections.
  • the components are tested in two cycles. During the first cycle, switch S G is closed and switch S H is open. The generator G G then charges the capacitor C H to a voltage of 2 kV via the resistor R G. In the second cycle,
  • test cycle switch S G is opened again, switch S H is closed.
  • the supply connections of the component DUT are then connected via the resistor R H to the capacitor charged to 2 kV.
  • the capacitor is discharged after approx. L ⁇ s.
  • FIG. 4 shows a circuit arrangement with which the function of the circuit ES described in FIG. 1 can be tested.
  • the circuit ES for protection against electrostatic discharge comprises a first connection Kl for applying a first th supply potential V DD and a second connection K2 for applying a second supply potential V ss .
  • a transistor T is connected with one of its drain and source connections Tl to the connection K1 and with the other of the drain and source connections T2 to the connection K2.
  • a control input T3 of the transistor is connected to a node K3.
  • a first capacitance C1 connects the node K1 to the node K3.
  • a second capacitance C2 connects the node K3 to the node K2.
  • the node K3 is additionally connected to the node K2 via a resistor R.
  • the control input of the transistor T is shown with a broken line capacitance C ⁇ , which connects the control input of the transistor T to the node K2.
  • the capacitance C ⁇ summarizes the gate capacitances described in the explanations for FIG. 2.
  • the node Kl can be connected via a switch S H to a resistor R H of the subcircuit from FIG. 3.
  • the subcircuit H comprises a capacitor C H , which is connected to the resistor R H with a first connection K4 and to a reference potential V ss with a second connection M.
  • Controlled discharges are carried out on the Human Body Model to check the ESD resistance of an electronic component.
  • the capacitor C H is charged to a charge of 2 kV. If the switch S H is closed, the capacitor discharges through the electronic component that contains the circuit ES.
  • the protective circuit ES prevents the discharge current from destroying the circuit components integrated in the electronic component.
  • FIGS. 6, 7 and 8 are used to examine the mode of operation of the protective circuit ES in more detail. The nodes and lines designated in the diagrams can be seen in FIG. 5.
  • FIG. 5 shows three diagrams which explain the behavior of the circuit ES when a short voltage surge is applied.
  • the short surge is characterized in that the switch S H for a period of time is closed by 5ns and then opened again.
  • Diagram 1 describes the potential curve at node K4 and at node K5.
  • Diagram 2 shows the course of the current in the transistor branch TL.
  • Diagram 3 shows the potential curve at nodes Kl and K3.
  • the simulation period in the three diagrams ranges from 0 to 55 ns. After a delay time of 3 ns, the capacitor C H is charged to a voltage of 2 kV. The switch S H is open until 5 ns. Therefore, a potential of 2 kV is established at node K4 and node K5. After 5 ns the switch S H is closed.
  • Diagram 3 shows that a voltage of approximately 0.5 V is established at the control input K3 of the transistor via the voltage divider formed by the capacitance C1 and C2. This control voltage is sufficient to switch the transistor T into the conductive state.
  • Diagram 2 shows that a partial current of approx. 0.12 A flows in the transistor line TL. Another partial flow, which is not shown in diagram 2, flows off via the substrate. Due to the large scale of the voltage axis from 0 to 40,000 V, the potential shown in diagram 1 at node K5 coincides with the time axis for the period in which switch S H is closed. However, since the potential at node K5 when switch S H is closed is identical to the potential at node Kl, the exact value can be seen in diagram 3.
  • the voltage at node Kl drops to a value of approximately 11 V due to the current flow through the conductive transistor. There is therefore only a reduced stress voltage of approximately 11 V between the terminals K 1 and K 2 of the protective circuit ES.
  • the switch S H is opened again at the time 10 ns.
  • Diagram 1 shows a jump of the potential at node K5 to the potential which is caused by the charging of the capacitance C H at node K4.
  • Diagram 3 shows that the potential at node Kl decreases from 11 V to approx. 5V.
  • the capacitance C1 can be discharged briefly via the transistor branch TL until the transistor switches to the blocking state by reducing the potential at the node K3. goes and no current flows in the transistor branch except for low leakage currents.
  • the charge remaining on the capacitor C1, which causes a remaining potential of approximately 5V at the node C1 is then discharged via the resistor R and via leakage currents of the transistor.
  • FIG. 6 shows three diagrams which are used to explain the behavior of the circuit ES when a long voltage surge is applied.
  • the long surge is characterized in that the switch S H for one. Period of more than 4.5 ⁇ s is closed.
  • Diagram 1 describes the potential curve at node K5.
  • Diagram 2 shows the course of the current in the transistor branch TL.
  • Diagram 3 shows the potential curve at nodes Kl and K3. The simulation period in the three diagrams extends from 0 to 4.5 ⁇ s.
  • a potential of 2 kV is present at the node K5, which is caused by the charge stored on the capacitance C H.
  • the potential at node K5 corresponds to the potential at node Kl.
  • the transistor Leakage currents of the transistor. If the requirement that the product of the resistance R and a total capacitance C is total , which is composed of the series connection of the first capacitance C1 with the parallel connection of the second capacitance C2 with the gate capacitances of the transistor, should be less than 150 ns, the transistor remains in the conductive state until the entire circuit is on Capacity C H stored charge has drained.
  • the function of the circuit component ES from FIG. 1 is corresponding and the dimensioning requirement for the resistor R and the total capacitance Cg also applies to the corresponding elements from FIG. 1.
  • the closing of the switch S H corresponds to the touching of the connection 1 by a person, which carries an electrostatic charge.
  • FIG. 7 shows two diagrams which illustrate the behavior of the circuit ES when the supply voltage is applied between the terminals K1 and K2 from FIG.
  • the supply voltage of a semiconductor memory is generally 2.5 V.
  • a simulation period of 0 to 55 ns is plotted.
  • Diagram 1 shows the current profile in the transistor branch TL.
  • Diagram 2 shows the voltage curve at node K1 and at node K3.
  • the switch S H is closed after 5 ns.
  • a needle-shaped current pulse can be seen. This current pulse comes about because the capacitances represent a short circuit when the switch S H is closed for the first time.
  • the transistor becomes conductive for a short time.
  • the capacitors C1 and C2 have been charged by the current flow, they represent an infinite resistance.
  • the supply potential of 2.5 V is then present at node 1 and a voltage of approximately 0.3 V is present at node K3.
  • This voltage at the control input of the transistor is not sufficient to switch the transistor into the conductive state.
  • the supply voltage is thus not short-circuited via the transistor branch, but is available for operating a functional unit connected between the output connections K6 and K7, for example a DRAM memory cell array.

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Abstract

An electrostatic discharge-protected integrated circuit comprises a transistor (T) which is connected by way of one of the drain and source terminals (T1, T2) to a connection (1) for applying a first supply voltage (VDD) and by way of one of the respective other drain and source terminals (T1, T2) to a connection for applying a second supply voltage (VSS). A first capacitor (C1) and a second capacitor (C2) are inserted as capacitive voltage dividers between the connection for applying the first supply voltage and the connection for applying the second supply voltage. The common dual node (K3) of the first and second capacitor is connected to the gate terminal (T3) of the transistor. If there is a discharge, the transistor is conducting and short-circuits a voltage that is not suitable for duly operating the functional unit between the connection (1) for applying the first supply voltage and the connection (2) for applying the second supply voltage.

Description

Beschreibungdescription
Integrierte Schaltung mit Schutz vor elektrostatischer EntladungIntegrated circuit with protection against electrostatic discharge
Die Erfindung betrifft eine integrierte Schaltung mit Schutz vor elektrostatischer Entladung.The invention relates to an integrated circuit with protection against electrostatic discharge.
Die elektrostatische Ladung, die eine Person aufnehmen kann, liegt in der Größenordnung von ca. 0,6 μC. Die Person kann durch einen Kondensator der Kapazität 150 pF nachgebildet werden. Wird die Ladung von 0 , 6 μC auf einem Kondensator der Kapazität 150 pF gespeichert, so entspricht dies einer Ladespannung von ca. 4kV. Wenn eine Person, die auf eine solche Spannung aufgeladen ist, ein geerdetes Objekt berührt, kommt es zu einer elektrostatischen Entladung. Diese läuft in ca. 0,1 μs mit Strömen von bis zu mehreren Ampere ab.The electrostatic charge that a person can hold is of the order of about 0.6 μC. The person can be simulated by a capacitor with a capacitance of 150 pF. If the charge of 0.6 μC is stored on a capacitor with a capacitance of 150 pF, this corresponds to a charging voltage of approx. 4 kV. When a person charged to such a voltage touches a grounded object, an electrostatic discharge occurs. This runs in approx. 0.1 μs with currents of up to several amperes.
Wegen der geringen Oxiddicke und Abmessungen der Leiterbahnen und pn-Übergänge führen elektrostatische Entladungsvorgänge, die über MOS(= Metal Oxid Semiconductor) Bausteine verlaufen im Allgemeinen zur Zerstörung des Bauteils. Die Entladungsvorgänge führen vor allem zum Durchbruch des Gateoxids oder auch zur Überhitzung von pn-Übergängen oder Leiterbahnen. Die bei einer elektrostatischen Entladung umgesetzte Energie liegt im Allgemeinen in der Größenordnung von 0,1 mJ und ist damit nicht sehr groß. Wird diese Energie jedoch pulsförmig in ein Volumen der Größenordnung von wenigen Kübikmikrometern eingespeist, so kann dadurch lokal eine solch hohe Temperatur entstehen, daß das Silizium aufschmilzt. Zwischen die Anschlüsse der VersorgungsSpannung sollten daher ESD- (= e- lectrostatic discharge) -Schutzschaltungen geschaltet sein. Die ESD-Schutzsch.altungen sollten für EingangsSpannungen, die innerhalb der Spezifikation liegen, hochohmig sein. Für Span- nungen, die außerhalb der Spezifikation und insbesondere im ESD Bereich liegen, sollten sie niederohmig sein. Bei einer bekannten Schaltungsanordnung zum Schütze integrierter Schaltungen vor elektrostatischer Entladung werden Schutzdioden verwendet. Der Kathodenanschluß der Diode wird mit einem Anschluß der VersorgungsSpannung verbunden und der Anodenanschluß wird mit einem Anschluß für das Bezugspotential verbunden. Treten am Anschluß des Bezugspotentials positive Spannungen, die außerhalb der Spezifikation liegen, auf, so ist die Diode in Flußrichtung gepolt und führt die positive elektrostatische Ladung zu dem Anschluß der positiven Ver- sorgungsSpannung ab.Because of the small oxide thickness and dimensions of the conductor tracks and pn junctions, electrostatic discharge processes, which run via MOS (= metal oxide semiconductor) components, generally lead to the destruction of the component. The discharge processes lead above all to the breakdown of the gate oxide or to overheating of pn junctions or conductor tracks. The energy converted during an electrostatic discharge is generally of the order of 0.1 mJ and is therefore not very large. However, if this energy is fed in pulses in a volume of the order of a few Kübikmicrometer, locally such a high temperature can arise that the silicon melts. Therefore, ESD (= electrostatic discharge) protection circuits should be connected between the supply voltage connections. The ESD protection circuits should be high-resistance for input voltages that are within the specification. For voltages that are outside the specification and especially in the ESD area, they should be low-resistance. In a known circuit arrangement for protecting integrated circuits against electrostatic discharge, protective diodes are used. The cathode connection of the diode is connected to a connection of the supply voltage and the anode connection is connected to a connection for the reference potential. If positive voltages that are outside the specification occur at the connection of the reference potential, the diode is polarized in the direction of flow and dissipates the positive electrostatic charge to the connection of the positive supply voltage.
Die Verwendung einer so geschalteten Schutzdiode hat den Nachteil, daß die Diode beim Auftreten hoher negativer Spannungen am Anschluß für das Bezugspotential nicht im Durchlaß- bereich betrieben werden kann. Die Entladung würde stattdessen im Sperrbereich zu einem Durchbruch und somit im Allgemeinen zur Zerstörung der Diode führen. Eine hohe negative Ladung kann somit nicht vom Anschluß für das Bezugspotential zum Anschluß der Versorgungsspannung abgeführt werden. Eine Umpolung der Diode kommt nicht in Frage, da eine so geschaltete Diode zu einem Kurzschluß zwischen dem Anschluß des Versorgungspotentials und dem Anschluß des Bezugspotentials führen würde.The use of a protective diode connected in this way has the disadvantage that the diode cannot be operated in the pass band when high negative voltages occur at the connection for the reference potential. The discharge would instead lead to a breakdown in the blocking region and thus generally to the destruction of the diode. A high negative charge can therefore not be dissipated from the connection for the reference potential to the connection of the supply voltage. A polarity reversal of the diode is out of the question since a diode connected in this way would lead to a short circuit between the connection of the supply potential and the connection of the reference potential.
Eine denkbare Lösung dieses Problems ist der Einsatz von Ze- ner-Dioden. Diese werden mit ihrem Anodenanschluß mit dem Anschluß des Bezugspotentials und mit ihrem Kathodenanschluß mit dem Anschluß des positiven Versorgungspotentials verbunden. Bei einer bestimmten negativen Spannung am Anode- nanschluß kommt es zu dem bekannten Zenerdurchbruch der Diode, so daß eine hohe negative Spannung zum Anschluß des positiven Versorgungspotentials abgeführt werden kann. Ein Nachteil der Verwendung von Zener-Dioden sind die hohen Produktionskosten.A conceivable solution to this problem is the use of Zener diodes. These are connected with their anode connection to the connection of the reference potential and with their cathode connection to the connection of the positive supply potential. With a certain negative voltage at the anode connection, the known zener breakdown of the diode occurs, so that a high negative voltage can be dissipated to connect the positive supply potential. A disadvantage of using Zener diodes is the high production costs.
Eine weitere bekannte Variante einer ESD-Schaltung ist die Verwendung eines Kondensators, der beispielsweise zwischen den Anschluß des Versorgungspotentials und den Anschluß des Bezugspotentials geschaltet ist. Beim Auftreten einer hohen elektrostatischen Spannung zwischen dem Anschluß des Versorgungspotentials und dem Anschluß des Bezugspotentials fällt dann über dem Kondensator nur eine geringe Spannung ab. Voraussetzung dafür ist, daß der Kondensator eine große Kapazität besitzt. Die Realisierung großer Kapazitäten hat den Nachteil, daß dazu ein großer Platzbedarf an Chipfläche notwendig ist, was der Forderung nach zunehmender Miniaturisie- rung von Bauteilen widerspricht.Another known variant of an ESD circuit is the use of a capacitor, for example between the connection of the supply potential and the connection of the reference potential is switched. If a high electrostatic voltage occurs between the connection of the supply potential and the connection of the reference potential, then only a small voltage drops across the capacitor. The prerequisite for this is that the capacitor has a large capacitance. The realization of large capacities has the disadvantage that this requires a large amount of chip area, which contradicts the demand for increasing miniaturization of components.
Die Druckschrift US 6,172,861 beschreibt eine Schaltungsanordnung zum Schutz vor elektrostatischer Entladung, bei der ein MISFET (metal-insulator-semiconductor field effect tran- sistor) mit seinem Source-Anschluss an ein Anschlusspad zum Anlegen von Steuersignalen und mit seinem Drain-Anschluss an einen Anschluss zum Anlegen eines Bezugspotentials geschaltet ist. Der Substratanschluss des MISFETs ist mit seinem Source- Anschluss verbunden. Der Gate-Anschluss des MISFETs ist über einen Gate-Widerstand mit einem Anschluss zum Anlegen einer negativen VersorgungsSpannung verbunden. Beim Auftreten einer positiven elektrostatischen Ladung an dem Anschlusspad wird die steuerbare Drain-Source-Strecke des MISFETs in Durchlassrichtung betrieben, wohingegen beim Auftreten einer negativen elektrostatischen Ladung an dem Anschlusspad die steuerbare Strecke des MISFETs leitend wird, wenn die negative Spannung die Durchbruchspannung des MISFETs überschreitet. Eine Schaltungskomponente einer integrierten Schaltung kann somit durch das Vorschalten eines einzigen MISFET-Transistors vor positi- ver und negativer elektrostatischer Ladung geschützt werden.The document US Pat. No. 6,172,861 describes a circuit arrangement for protection against electrostatic discharge, in which a MISFET (metal-insulator-semiconductor field effect transistor) has its source connection to a connection pad for applying control signals and its drain connection to a connection is switched to apply a reference potential. The substrate connection of the MISFET is connected to its source connection. The gate connection of the MISFET is connected via a gate resistor to a connection for applying a negative supply voltage. If a positive electrostatic charge occurs on the connection pad, the controllable drain-source path of the MISFET is operated in the forward direction, whereas if a negative electrostatic charge occurs on the connection pad, the controllable path of the MISFET becomes conductive if the negative voltage exceeds the breakdown voltage of the MISFET , A circuit component of an integrated circuit can thus be protected from positive and negative electrostatic charge by connecting a single MISFET transistor.
Die Aufgabe der Erfindung ist es, eine kostengünstige und platzsparende integrierte Schaltung mit Schutz vor elektrostatischer Entladung anzugeben.The object of the invention is to provide an inexpensive and space-saving integrated circuit with protection against electrostatic discharge.
Die Aufgabe wird gelöst durch eine integrierte Schaltung mit Schutz vor elektrostatischer Entladung, die einen Anschluß zum Anlegen eines ersten Versorgungspotentials, einen Anschluß zum Anlegen eines zweiten Versorgungspotentials, einen Anschluß für ein zu verarbeitendes digitales Signal, einen Transistor mit einem Source-Anschluß, einem Drain-Anschluß und einem Steuereingang zum Anlegen einer Steuerspannung, eine erste Kapazität, eine zweite Kapazität, einen Widerstand und eine Funktionseinheit, die logische Gatter und Speicherzellen enthält, umfaßt. Der Transistor ist mit einem der Drain- und Source-Anschlusse mit dem Anschluß zum Anlegen des ersten Versorgungspotentials und mit einem anderen der Drain- und Source-Anschlusse mit dem Anschluß zum Anlegen des zweiten Versorgungspotentials verbunden. Die erste Kapazität ist zwischen den Anschluß zum Anlegen des ersten Versorgungspotentials und den Steuereingang des Transistors geschaltet. Die zweite Kapazität ist zwischen den Steuereingang des Transistors und den Anschluß zum Anlegen des zweiten Versorgungspotentials geschaltet. Der Widerstand ist zwischen den Steuereingang des Transistors und den Anschluß zum Anlegen des zweiten Versorgungspotentials geschaltet. Die Funktionsein- heit ist mit dem Anschluß zum Anlegen des ersten Versorgungspotentials, dem Anschluß zum Anlegen des zweiten Versorgungspotentials und einem Anschluß zum Ein- und Auslesen von Daten verbunden. Die Funktionsschaltung führt unter Zuführung einer VersorgungsSpannung über den Anschluß zum Anlegen eines ers- ten Versorgungspotentials und über den Anschluß zum Anlegen eines zweiten Versorgungspotentials im bestimmungsgemäßen Betrieb eine digitale Signalverarbeitung durch.The problem is solved by an integrated circuit with protection against electrostatic discharge, which has a connection for applying a first supply potential, a connection for applying a second supply potential, a connection for a digital signal to be processed, a transistor with a source connection, a drain connection and a control input for applying a control voltage, a first capacitance, a second capacitance , a resistor and a functional unit, which contains logic gates and memory cells. The transistor is connected to one of the drain and source connections to the connection for applying the first supply potential and to another of the drain and source connections to the connection for applying the second supply potential. The first capacitance is connected between the connection for applying the first supply potential and the control input of the transistor. The second capacitance is connected between the control input of the transistor and the connection for applying the second supply potential. The resistor is connected between the control input of the transistor and the connection for applying the second supply potential. The functional unit is connected to the connection for applying the first supply potential, the connection for applying the second supply potential and a connection for reading in and reading out data. When a supply voltage is supplied, the functional circuit carries out digital signal processing via the connection for applying a first supply potential and via the connection for applying a second supply potential in the intended operation.
In einer Weiterbildung der Erfindung wird die erste Kapazität durch eine zwischen dem Drain- oder Source-Anschluß und dem Steuereingang des Transistors gebildeten Überlappungskapazität gebildet. Dies hat den Vorteil, daß für die erste Kapazität kein separates Bauelement vorgesehen werden muß und dadurch nicht unnötigerweise Chipfläche verbraucht wird.In a development of the invention, the first capacitance is formed by an overlap capacitance formed between the drain or source connection and the control input of the transistor. This has the advantage that no separate component has to be provided for the first capacitance and chip area is not unnecessarily consumed as a result.
In einer weiteren Ausgestaltungsform der Erfindung wird der Transistor im Entladungsf all in den leitfähigen Zustand ge- schaltet. Im bestimmungsgemäßen Betrieb der Funktionseinheit ist er nicht leitfähig. Dadurch wird verhindert, daß es beim Anlegen der Versorgungsspannung, die zum bestimmungsgemäßen Betrieb der Funktionseinheit erforderlich ist, nicht zu einer Entladung über den Transistor kommt.In a further embodiment of the invention, the transistor is switched into the conductive state in the discharge case. on. It is not conductive when the functional unit is operated as intended. This prevents a discharge through the transistor from occurring when the supply voltage, which is required for the intended operation of the functional unit, is applied.
In einer weiteren Ausbildungsform der Erfindung sind der Widerstand und eine Gesamtkapazität so dimensioniert, daß das Produkt aus dem Widerstand und der Gesamtkapazitat größer ist als 150 ns . Die Gesamtkapazität wird aus der Serienschaltung der ersten Kapazität mit der Parallelschaltung aus der zweiten Kapazität mit einer dem Steuereingang des Transistors zugeordneten Kapazität gebildet.In a further embodiment of the invention, the resistance and a total capacitance are dimensioned such that the product of the resistance and the total capacitance is greater than 150 ns. The total capacitance is formed from the series connection of the first capacitance with the parallel connection from the second capacitance with a capacitance assigned to the control input of the transistor.
Die dem Steuereingang des Transistors zugeordnete Kapazität umfaßt eine Gate-Source Kapazität, eine Gate-Drain Kapazität, eine Gate-Substrat Kapazität, sowie eine Gate-Source Überlappungskapazität und eine Gate-Drain Überlappungskapazität . Die Gate-Source Kapazität bildet sich durch die unterschiedliche Dotierung zwischen dem Source-Gebiet und dem Gebiet unterhalb des Gate-Anschlusses aus. Die Gate-Drain Kapazität bildet sich durch die unterschiedliche Dotierung zwischen dem Drain- Gebiet und dem Gebiet unterhalb des Gate-Anschlusses aus. Die Gate-Substrat Kapazität bildet sich zwischen dem Gate- Anschluß und dem Substrat aus. Die Gate-Source Überlappungskapazität bildet sich in einem Bereich, in dem das Source- Gebiet unter dem Gate-Kontakt liegt, aus. Die Gate-Drain Ü- berlappungskapazität bildet sich in einem Bereich, in dem das Drain-Gebiet unter dem Gate-Kontakt liegt, aus.The capacitance assigned to the control input of the transistor comprises a gate-source capacitance, a gate-drain capacitance, a gate-substrate capacitance, and also a gate-source overlap capacitance and a gate-drain overlap capacitance. The gate-source capacitance is formed by the different doping between the source region and the region below the gate connection. The gate-drain capacitance is formed by the different doping between the drain region and the region below the gate connection. The gate-substrate capacitance is formed between the gate connection and the substrate. The gate-source overlap capacity is formed in an area in which the source region lies under the gate contact. The gate-drain overlap capacitance is formed in a region in which the drain region lies under the gate contact.
In einer weiteren Ausgestaltungsform der Erfindung umfaßt die Funktionseinheit einen Direktzugriffsspeicher, bei dem an jeweils einer Wortleitung und einer Bitleitung Speicherzellen angeschlossen sind, beispielsweise einen DRAM-Speicher . Die Auswahl einer Speicherzelle der Funktionseinheit erfolgt überIn a further embodiment of the invention, the functional unit comprises a random access memory, in which memory cells are connected to a word line and a bit line, for example a DRAM memory. A memory cell of the functional unit is selected via
Adressen, die an einen Anschluß der Funktionseinheit angelegt werden. In einer Weiterbildung der Erfindung ist der Transistor ein n-Kanal Feldeffekttransistor.Addresses that are created on a connection of the functional unit. In a development of the invention, the transistor is an n-channel field effect transistor.
In einer weiteren Ausführungsform der Erfindung ist derIn a further embodiment of the invention, the
Anschluß zum Anlegen des ersten Versorgungspotentials mit einem positiven Versorgungspotential einer Versorgungsspannung verbunden .Connection for applying the first supply potential connected to a positive supply potential of a supply voltage.
In einer anderen Ausführungsform der Erfindung ist derIn another embodiment of the invention, the
Anschluß zum Anlegen des zweiten Versorgungspotentials mit einem Bezugspotential der Versorgungsspannung verbunden.Connection for applying the second supply potential connected to a reference potential of the supply voltage.
Die Erfindung wird nachfolgend anhand von Figuren näher er- läutert. Es zeigen:The invention is explained in more detail below with reference to figures. Show it:
Figur 1 eine integrierte Schaltung eines Halbleiterspeichers mit ESD-Schutzschaltung,FIG. 1 shows an integrated circuit of a semiconductor memory with an ESD protection circuit,
Figur 2 ein Querschnitt durch einen Transistor der ESD- Schutzschaltung,FIG. 2 shows a cross section through a transistor of the ESD protection circuit,
Figur 3 eine Schaltungsanordnung zum Testen eines e- lektronischen Bauteils auf ESD-Verträglichkeit nach dem Human Body Model,FIG. 3 shows a circuit arrangement for testing an electronic component for ESD compatibility according to the human body model,
Figur 4 eine Schaltungsanordnung, mit der die Funktion einer Schaltung zum Schutz vor elektrostatischer Entladung getestet wird,FIG. 4 shows a circuit arrangement with which the function of a circuit for protection against electrostatic discharge is tested,
Figur 5 eine Simulation eines Strom- /Spannungsdia- grammes der Schaltung zum ESD-Schutz gemäß der Erfindung beim Anlegen eines kurzen Spannungs- impulses,FIG. 5 is a simulation of a current / voltage diagram of the circuit for ESD protection according to the invention when a short voltage pulse is applied,
Figur 6 eine Simulation eines Strom- /Spannungsdia- grammes der Schaltung zum ESD-Schutz gemäß der Erfindung beim Anlegen eines langen Spannungs- stoß,6 shows a simulation of a current / voltage diagram of the circuit for ESD protection according to the Invention when applying a long voltage surge,
Figur 7 eine Simulation eines Strom-/Spannungsdia- grammes der Schaltung zum ESD Schutz gemäß der Erfindung beim Anlegen der VersorgungsSpannung.FIG. 7 shows a simulation of a current / voltage diagram of the circuit for ESD protection according to the invention when the supply voltage is applied.
Figur 1 zeigt einen Halbleiterspeicher HS, der eine integrierte Schaltungskomponente zum Schutz vor elektrostatischer Entladung ES und ein Speicherzellenfeld SZ enthält. Die integrierte Sehaltungskomponente zum Schutz vor elektrostatischer Entladung ES ist über einen Eingangsanschluß Kl mit einem Anschluß 1 zum Anlegen eines Versorgungspotentials VDD und über einen Eingangsanschluß K2 mit einem Anschluß 2 zum Anlegen eines Versorgungspotentials VSs verbunden. Ausgangs- seitig ist sie über einen Anschluß K6 und einen Anschluß K7 mit dem Speicherzellenfeld SZ verbunden. Die integrierte Schaltungskomponente zum Schutz vor elektrostatischer Entladung ES verbindet den Eingangsanschluß Kl mit dem Ausgang- sanschluß K6 und den Eingangsanschluß K2 mit dem Ausgangsanschluß K7. Ein Transistor T ist mit einem seiner Drain- und Source-Anschlusse Tl mit dem Anschluß Kl und mit dem anderen der Drain- und Source-Anschlusse T2 mit dem Anschluß K2 verbunden. Ein Steuereingang T3 des Transistors ist an einen Knoten K3 angeschlossen. Eine erste Kapazität Cl verbindet den Knoten Kl mit dem Knoten K3. Eine zweite Kapazität C2 verbindet den Knoten K3 mit dem Knoten K2. Der Knoten K3 ist zusätzlich über einen Widerstand R mit dem Knoten K2 verbunden. An den Steuereingang des Transistors T ist strichliert eine Kapazität Cτ gezeichnet, die den Steuereingang des Transistors T mit dem Knoten K2 verbindet. Die Kapazität Cτ umfaßt die am Gate wirksamen Kapazitäten. Diese sind in der Beschreibung zu Figur 2 erläutert .FIG. 1 shows a semiconductor memory HS which contains an integrated circuit component for protection against electrostatic discharge ES and a memory cell array SZ. The integrated viewing component for protection against electrostatic discharge ES is connected via an input connection Kl to a connection 1 for applying a supply potential V DD and via an input connection K2 to a connection 2 for applying a supply potential V S s. On the output side, it is connected to the memory cell array SZ via a connection K6 and a connection K7. The integrated circuit component for protection against electrostatic discharge ES connects the input terminal K1 to the output terminal K6 and the input terminal K2 to the output terminal K7. A transistor T is connected with one of its drain and source connections T1 to the connection K1 and with the other of the drain and source connections T2 to the connection K2. A control input T3 of the transistor is connected to a node K3. A first capacitance C1 connects the node K1 to the node K3. A second capacitance C2 connects the node K3 to the node K2. The node K3 is additionally connected to the node K2 via a resistor R. At the control input of transistor T, a capacitance C τ is drawn in dashed lines, which connects the control input of transistor T to node K2. The capacitance C τ comprises the capacitances effective at the gate. These are explained in the description of FIG. 2.
Tritt eine zwischen den Anschlüssen 1 und 2 angelegte Spannung, die außerhalb der zum bestimmungsgemäßen Betrieb des Speicherzellenfeldes spezifizierten Spannungen liegt, auf, so kommt es zu einer elektrostatischen Entladung. Die Schaltung ist so dimensioniert, daß bei dieser Entladung der Transistor in den leitfähigen Zustand geschaltet wird und stellt über die Transistorleitung TL eine niederohmige Verbindung zwi- sehen dem Anschluß 1 und 2 her.If a voltage applied between the connections 1 and 2, which lies outside the voltages specified for the intended operation of the memory cell array, occurs there is an electrostatic discharge. The circuit is dimensioned such that the transistor is switched into the conductive state during this discharge and establishes a low-resistance connection between terminals 1 and 2 via transistor line TL.
Das Speicherzellenfeld SZ ist mit einem Anschluß K6 zum Anlegen eines, ersten Versorgungspotentials VDD, einem Anschluß K7 zum Anlegen eines zweiten Versorgungspotentials Vss, einem Anschluß DIO zum Ein- und Auslesen von Daten und mit Anschlüssen AI, A2, ... , An zum Anlegen von Adressen verbunden. Das Speicherzellenfeld enthält DRAM Speicherzellen, von denen jede an eine Wortleitung WL und eine Bitleitung BL angeschlossen sind. Aus Gründen der besseren Übersichtlichkeit enthält das in Figur 1 dargestellte Speicherzellenfeld nur eine DRAM Speicherzelle. Diese umfaßt einen Auswahltransistor AT und einen Speicherkondensator SC. Der Auswahltransistor AT ist zwischen die Bitleitung BL und den Speicherkondensator SC geschaltet. Wird der Auswahltransistor durch ein Steuersignal auf der Wortleitung in den leitfähigen Zustand geschaltet, so wirkt er wie ein geschlossener Schalter und verbindet den Speicherkondensator SC mit der Bitleitung BL. Auf den Speicherkondensator kann dann lesend oder schreibend zugegriffen werden. Ist in der Speicherzelle beispielsweise der logische Zustand 1 gespeichert, so entlädt sich der Kondensator beim Auslesen der Speicherzelle, so daß auf der Bitleitung ein Entladestrom fließt. Im umgekehrten Fall, beim Schreiben des logischen Zustandes 1 in die Speicherzelle, wird der Kondensator durch einen auf der Bitleitung fließenden Ladestrom aufgeladen. Um das Speicherzellenfeld bestimmungsgemäß zu betreiben, beispielsweise um lesend und schreibend zugreifen zu können, muß sich der Transistor T im nichtleitfähigen Zustand befinden und am Anschluß K6 des Speicherzellenfeldes die erste VersorgungsSpannung VDD und am Anschluß K7 des Speicherzellenfeldes die zweite VersorgungsSpannung Vss anliegen. Figur 2 zeigt den Querschnitt durch den in Figur 1 beschriebenen Transistor T. In einem p-dotierten Substrat PS sind ein erstes n-dotiertes Gebiet NW1 und ein zweites n-dotiertes Gebiet NW2 angeordnet. Das erste Gebiet NW1 ist mit einem Sour- ce-Anschluß S verbunden. Das zweite Gebiet NW2 ist mit einem Drain-Anschluß D verbunden. Ein Kontakt MK ist mit dem Gate- Anschluß G verbunden und durch eine Gate-Oxidschicht O vom p- dotierten Substrat PS isoliert. Das erste n-dotierte Gebiet NW1 liegt teilweise unterhalb des metallisierten Gate- Kontaktes MK. Die Länge des sourceseitigen Überlappungsbereiches ist mit Ls gekennzeichnet. Das zweite n-dotierte Gebiet NW2 liegt ebenfalls teilweise unterhalb des metallisierten Gate-Kontaktes MK. Die Länge des drainseitigen Überlappungsbereiches ist mit LD gekennzeichnet. In Figur 2 sind die Ka- pazitaten eingezeichnet, die sich zwischen dem metallisierten Gate-Kontakt MK und den oben beschriebenen n- und p-dotierten Bereichen des Transistors ausbilden. Es handelt sich dabei im einzelnen um eine Gate-Substrat-Kapazität CGB; die sich zwischen dem metallisierten Gate-Kontakt und dem p-dotierten Substrat PS ausbildet. Weiter hinzu kommmen eine Gate-Source- Kapazität CGs/ die sich zwischen dem metallisierten Gate- Kontakt MK und dem Source-Gebiet NW1 ausbildet, eine Gate- Drain-Kapazität CGD, die sich zwischen dem metallisierten Gate-Kontakt MK und dem Drain-Gebiet NW2 ausbildet. In dem Be- reich Ls, in dem sich das erste n-dotierte Gebiet NW1 mit dem metallisierten Gate-Kontakt MK überlappt, entsteht die Überlappungskapazität Cos- In dem Bereich LD, in dem sich das zweite n-dotierte Gebiet NW2 mit dem metallisierten Gate- Kontakt MK überlappt, entsteht die Überlappungskapazität C0D-The memory cell array SZ has a connection K6 for applying a first supply potential V DD , a connection K7 for applying a second supply potential V ss , a connection DIO for reading in and reading out data and with connections AI, A2, ..., An connected to create addresses. The memory cell array contains DRAM memory cells, each of which is connected to a word line WL and a bit line BL. For the sake of clarity, the memory cell array shown in FIG. 1 contains only one DRAM memory cell. This comprises a selection transistor AT and a storage capacitor SC. The selection transistor AT is connected between the bit line BL and the storage capacitor SC. If the selection transistor is switched to the conductive state by a control signal on the word line, it acts like a closed switch and connects the storage capacitor SC to the bit line BL. The storage capacitor can then be read or written. If logic state 1 is stored in the memory cell, for example, the capacitor discharges when the memory cell is read out, so that a discharge current flows on the bit line. In the opposite case, when logic state 1 is written into the memory cell, the capacitor is charged by a charging current flowing on the bit line. In order to operate the memory cell array as intended, for example in order to have read and write access, the transistor T must be in the non-conductive state and the first supply voltage V DD must be present at the connection K6 of the memory cell array and the second supply voltage V SS at the connection K7 of the memory cell array. FIG. 2 shows the cross section through the transistor T described in FIG. 1. A first n-doped region NW1 and a second n-doped region NW2 are arranged in a p-doped substrate PS. The first area NW1 is connected to a source connection S. The second region NW2 is connected to a drain terminal D. A contact MK is connected to the gate connection G and is insulated from the p-doped substrate PS by a gate oxide layer O. The first n-doped region NW1 is partially below the metallized gate contact MK. The length of the source-side overlap area is marked with L s . The second n-doped region NW2 is also partially below the metallized gate contact MK. The length of the overlap area on the drain is marked with L D. The capacitances which form between the metallized gate contact MK and the above-described n- and p-doped regions of the transistor are shown in FIG. In detail, this is a gate-substrate capacitance C GB ; which forms between the metallized gate contact and the p-doped substrate PS. In addition, there is a gate-source capacitance C G s / which is formed between the metallized gate contact MK and the source region NW1, a gate-drain capacitance C GD which is between the metallized gate contact MK and the Forms drain area NW2. In the area L s , in which the first n-doped area NW1 overlaps with the metallized gate contact MK, the overlap capacitance Cos- occurs in the area L D , in which the second n-doped area NW2 with the metallized gate contact MK overlaps, the overlap capacitance C 0D -
Figur 3 zeigt eine Schaltungsanordnung zur Überprüfung der ESD-Festigkeit eines elektronischen Bauteils DUT(= device un- der test) , beispielsweise der Halbleiterspeicherschaltung HS aus Figur 1 , nach dem sogenannten Human Body Model . Die Schaltungsanordnung umfaßt eine Teilschaltung L, die einen Spannungsgenerator GG und einen Widerstand RG. enthält, und eine Teilschaltung H, die einen Kondensator CH und einen Wi- derstand RH enthält. Der Generator GG ist über den Widerstand RG mit einem Schalter SG verbunden. Über den Schalter SG ist der Widerstand mit dem ersten Anschluß K4 eines Kondensators CH verbindbar. Der Kondensator CH ist über einen zweiten Anschluß M mit einem Bezugspotential Vss verbunden. Der Kondensator CH bildet beim Human Body Model eine Person, die eine elektrostatische Ladung trägt, nach und hat einen Wert von 150 pF. Der Anschluß K4 des Kondensators CH ist über einen Widerstand RH mit einem Schalter SH verbunden. Der Widerstand RH repräsentiert beim Human Body Model einen Entladewiderstand, beispielsweise den Hautwiderstand, und hat eine Größe von 1,5 kΩ. Das auf ESD-Festigkeit zu überprüfende elektronische Bauteil DUT ist über einem Anschluß 1 zum Anlegen eines ersten Versorgungspotentials VDD mit dem Schalter SH und über einem Anschluß 2 zum Anlegen eines zweiten Versorgungs- Potentials Vss mit dem Anschluß M verbunden.FIG. 3 shows a circuit arrangement for checking the ESD strength of an electronic component DUT (= device and test), for example the semiconductor memory circuit HS from FIG. 1, according to the so-called human body model. The circuit arrangement comprises a subcircuit L which has a voltage generator G G and a resistor R G. contains, and a sub-circuit H, a capacitor C H and a wi- the status contains R H. The generator G G is connected to a switch S G via the resistor R G. Via the switch S G , the resistor can be connected to the first terminal K4 of a capacitor C H. The capacitor C H is connected via a second connection M to a reference potential V ss . In the human body model, the capacitor C H simulates a person carrying an electrostatic charge and has a value of 150 pF. The terminal K4 of the capacitor C H is connected to a switch S H via a resistor R H. The resistance R H in the human body model represents a discharge resistance, for example the skin resistance, and has a size of 1.5 kΩ. The electronic component DUT to be checked for ESD strength is connected to the switch S H via a connection 1 for applying a first supply potential V DD and to the connection M via a connection 2 for applying a second supply potential V SS .
Mit der oben beschriebenen Schaltungsanordnung nach dem Human. Body Model wird getestet, ob eine integrierte Schaltung be- züglich der Versorgungsanschlüsse eine Entladung von mindestens 2kV unbeschadet übersteht . Das Testen der Bauteile erfolgt in zwei Zyklen. Während des ersten Zyklus wird der Schalter SG geschlossen, der Schalter SH ist geöffnet. Der Generator GG lädt anschließend über den Widerstand RG den Kondensator CH auf eine Spannung von 2kV auf. Im zweitenWith the human circuitry described above. Body Model is tested to determine whether an integrated circuit withstands a discharge of at least 2kV without damage with regard to the supply connections. The components are tested in two cycles. During the first cycle, switch S G is closed and switch S H is open. The generator G G then charges the capacitor C H to a voltage of 2 kV via the resistor R G. In the second
Testzyklus wird der Schalter SG wieder geöffnet, der Schalter SH wird geschlossen. Die Versorgungsanschlüsse des Bauteils DUT sind dann über den Widerstand RH mit dem auf 2kV aufgeladenen Kondensator verbunden. Der Kondensator ist nach ca. lμs entladen. Bei einem anschließend durchzuführenden Funktionstest wird untersucht, ob das Bauteil den Entladevorgang unbeschadet überstanden hat .Test cycle, switch S G is opened again, switch S H is closed. The supply connections of the component DUT are then connected via the resistor R H to the capacitor charged to 2 kV. The capacitor is discharged after approx. Lμs. In a subsequent function test, it is examined whether the component has survived the unloading process without damage.
Figur 4 zeigt eine Schaltungsanordnung, mit der die Funktion der in Figur 1 beschriebenen Schaltung ES getestet werden kann. Die Schaltung ES zum Schutz vor elektrostatischer Entladung umfaßt einen ersten Anschluß Kl zum Anlegen eines ers- ten Versorgungspotentials VDD und einen zweiten Anschluß K2 zum Anlegen eines zweiten Versorgungspotentials Vss. Ein Transistor T ist mit einem seiner Drain- und Source- Anschlusse Tl mit dem Anschluß Kl und mit dem anderen der Drain-und Source-Anschlusse T2 mit dem Anschluß K2 verbunden. Ein Steuereingang T3 des Transistors ist an einen Knoten K3 angeschlossen. Eine erste Kapazität Cl verbindet den Knoten Kl mit dem Knoten K3. Eine zweite Kapazität C2 verbindet den Knoten K3 mit dem Knoten K2. Der Knoten K3 ist zusätzlich ü- ber einen Widerstand R mit dem Knoten K2 verbunden. An denFIG. 4 shows a circuit arrangement with which the function of the circuit ES described in FIG. 1 can be tested. The circuit ES for protection against electrostatic discharge comprises a first connection Kl for applying a first th supply potential V DD and a second connection K2 for applying a second supply potential V ss . A transistor T is connected with one of its drain and source connections Tl to the connection K1 and with the other of the drain and source connections T2 to the connection K2. A control input T3 of the transistor is connected to a node K3. A first capacitance C1 connects the node K1 to the node K3. A second capacitance C2 connects the node K3 to the node K2. The node K3 is additionally connected to the node K2 via a resistor R. To the
Steuereingang des Transistors T ist strichliert eine Kapazität Cτ gezeichnet, die den Steuereingang des Transistors T mit dem Knoten K2 verbindet. Die Kapazität Cτ faßt die in den Ausführungen zu Figur 2 beschriebenen Gate-Kapazitäten zusammen. Der Knoten Kl ist über einen Schalter SH mit einem Widerstand RH der Teilschaltung aus Figur 3 verbindbar. Die Teilschaltung H umfaßt einen Kondensator CH, der mit einem ersten Anschluß K4 mit dem Widerstand RH und mit einem zweiten Anschluß M mit einem Bezugspotential Vss verbunden ist.The control input of the transistor T is shown with a broken line capacitance C τ , which connects the control input of the transistor T to the node K2. The capacitance C τ summarizes the gate capacitances described in the explanations for FIG. 2. The node Kl can be connected via a switch S H to a resistor R H of the subcircuit from FIG. 3. The subcircuit H comprises a capacitor C H , which is connected to the resistor R H with a first connection K4 and to a reference potential V ss with a second connection M.
Zur Überprüfung der ESD-Festigkeit eines elektronischen Bauteils werden beim Human Body Model kontrollierte Entladungen durchgeführt. Dazu ist der Kondensator CH auf eine Ladung von 2kV aufgeladen. Wird der Schalter SH geschlossen, so entlädt sich der Kondensator über das elektronische Bauteil, das die Schaltung ES enthält. Die Schutzschaltung ES verhindert, daß der Entladungsstrom die im elektronischen Bauteil integrierten Schaltungskomponenten zerstört. Zur genaueren Betrachtung der Funktionsweise der Schutzschaltung ES werden die Diagram- me der Figuren 6, 7 und 8 herangezogen. Die in den Diagrammen bezeichneten Knoten und Leitungen sind der Figur 5 zu entnehmen.Controlled discharges are carried out on the Human Body Model to check the ESD resistance of an electronic component. For this purpose, the capacitor C H is charged to a charge of 2 kV. If the switch S H is closed, the capacitor discharges through the electronic component that contains the circuit ES. The protective circuit ES prevents the discharge current from destroying the circuit components integrated in the electronic component. The diagrams in FIGS. 6, 7 and 8 are used to examine the mode of operation of the protective circuit ES in more detail. The nodes and lines designated in the diagrams can be seen in FIG. 5.
In Figur 5 sind drei Diagramme dargestellt, mit denen das Verhalten der Schaltung ES beim Anlegen eines kurzen Spannungstoßes erläutert wird. Der kurze Spannungsstoß ist dadurch gekennzeichnet, daß der Schalter SH für einen Zeitraum von 5ns geschlossen wird und anschließend wieder geöffnet wird. Diagramm 1 beschreibt den Potentialverlauf am Knoten K4 und am Knoten K5. Diagramm 2 zeigt den Verlauf des Stromes im Transistorzweig TL. Diagramm 3 stellt den Potentialverlauf am Knoten Kl und K3 dar. Der Simulationszeitraum in den drei Diagrammen reicht von 0 bis 55 ns . Nach einer Verzδgerungs- zeit von 3 ns ist der Kondensator CH auf eine Spannung von 2kV aufgeladen. Der Schalter SH ist bis zum Zeitpunkt 5 ns geöffnet. Daher stellt sich am Knoten K4 und am Knoten K5 ein Potential von 2kV ein. Nach Ablauf von 5 ns wird der Schalter SH geschlossen. Diagramm 3 zeigt, daß sich über den aus der Kapazität Cl und C2 gebildeten Spannungsteiler am Steuereingang K3 des Transistors eine Spannung von ca. 0,5 V einstellt. Diese Steuerspannung ist ausreichend, um den Transis- tor T in den leitfähigen Zustand zu schalten. Diagramm 2 zeigt, daß in der Transistorleitung TL ein Teilstrom von ca. 0,12 A fließt. Ein weiterer Teilstrom, der im Diagramm 2 nicht eingezeichnet ist, fließt über das Substrat ab. Aufgrund des großen Maßstabes der Spannungsachse von 0 bis 4O00 V fällt das im Diagramm 1 dargestellte Potential am Knoten K5 für den Zeitraum, in dem der Schalter SH geschlossen ist, mit der Zeitachse zusammen. Da das Potential am Knoten K5 bei geschlossenem Schalter SH jedoch identisch mit dem am Knoten Kl anliegenden Potential ist, ist der genaue Wert dem Diagramm 3 entnehmbar. Wie aus Diagramm 3 ersichtlich ist, fällt die Spannung am Knoten Kl wegen des Stromflusses durch den leitenden Transistor auf einen Wert von ca. 11V ab. Zwischen dem Anschluß Kl und K2 der Schutzschaltung ES liegt damit nur noch eine reduzierte Stressspannung von ca. 11 V an. Zum Zeitpunkt 10 ns wird der Schalter SH wieder geöffnet. Diagramm 1 zeigt einen Sprung des Potentials am Knoten K5 auf das Potential, das durch die Ladung der Kapazität CH am Knoten K4 hervorgerufen wird. Diagramm 3 zeigt, daß das am Knoten Kl anliegende Potential von 11 V auf ca. 5V abnimmt. Die Kapazität Cl kann sich noch kurzzeitig über den Transistorzweig TL entladen, bis der Transistor durch die Reduzierung des Potentials am Knoten K3 in den sperrenden Zustand über- geht und im Transistorzweig bis auf geringe Leckströme kein Strom mehr fließt. Die auf der Kapazität Cl verbleibende Ladung, die am Knoten Kl ein verbleibendes Potential von ca. 5V hervorruft, entlädt sich dann über den Widerstand R und über Leckstrδme des Transistors .FIG. 5 shows three diagrams which explain the behavior of the circuit ES when a short voltage surge is applied. The short surge is characterized in that the switch S H for a period of time is closed by 5ns and then opened again. Diagram 1 describes the potential curve at node K4 and at node K5. Diagram 2 shows the course of the current in the transistor branch TL. Diagram 3 shows the potential curve at nodes Kl and K3. The simulation period in the three diagrams ranges from 0 to 55 ns. After a delay time of 3 ns, the capacitor C H is charged to a voltage of 2 kV. The switch S H is open until 5 ns. Therefore, a potential of 2 kV is established at node K4 and node K5. After 5 ns the switch S H is closed. Diagram 3 shows that a voltage of approximately 0.5 V is established at the control input K3 of the transistor via the voltage divider formed by the capacitance C1 and C2. This control voltage is sufficient to switch the transistor T into the conductive state. Diagram 2 shows that a partial current of approx. 0.12 A flows in the transistor line TL. Another partial flow, which is not shown in diagram 2, flows off via the substrate. Due to the large scale of the voltage axis from 0 to 40,000 V, the potential shown in diagram 1 at node K5 coincides with the time axis for the period in which switch S H is closed. However, since the potential at node K5 when switch S H is closed is identical to the potential at node Kl, the exact value can be seen in diagram 3. As can be seen from diagram 3, the voltage at node Kl drops to a value of approximately 11 V due to the current flow through the conductive transistor. There is therefore only a reduced stress voltage of approximately 11 V between the terminals K 1 and K 2 of the protective circuit ES. The switch S H is opened again at the time 10 ns. Diagram 1 shows a jump of the potential at node K5 to the potential which is caused by the charging of the capacitance C H at node K4. Diagram 3 shows that the potential at node Kl decreases from 11 V to approx. 5V. The capacitance C1 can be discharged briefly via the transistor branch TL until the transistor switches to the blocking state by reducing the potential at the node K3. goes and no current flows in the transistor branch except for low leakage currents. The charge remaining on the capacitor C1, which causes a remaining potential of approximately 5V at the node C1, is then discharged via the resistor R and via leakage currents of the transistor.
In Figur 6 sind drei Diagramme dargestellt, mit Hilfe derer das Verhalten der Schaltung ES beim Anlegen eines langen SpannungStoßes erläutert wird. Der lange Spannungsstoß ist dadurch gekennzeichnet, daß der Schalter SH für einen. Zeitraum von mehr als 4,5 μs geschlossen wird. Diagramm 1 beschreibt den Potentialverlauf am Knoten K5. Diagramm 2 zeigt den Verlauf des Stromes im Transistorzweig TL. Diagramm 3 stellt den Potentialverlauf am Knoten Kl und K3 dar. Der Si- mulationszeitraum in den drei Diagrammen erstreckt sich von 0 bis 4,5 μs. Wie Diagramm 1 zeigt, liegt vor dem Schließen des Schalters SH am Knoten K5 ein Potential von 2kV an, das durch die auf der Kapazität CH gespeicherte Ladung hervorgerufen wird. Nach dem Schließen des Schalters SH entspricht das Po- tential am Knoten K5 dem Potential am Knoten Kl. Aufgrund des besser geeigneten Maßstabes wird der Verlauf dieses Potentials am Diagramm 3 erläutert. Nach dem Schließen des Schalters SH entsteht am Knotenpunkt K3 des aus den Kapazitäten Cl und C2 gebildeten kapazitiven Spannungsteilers ein Potential von ca. 0,5 V. Dieses Potential wirkt auf den Steuereingang T3 des Transistors und schaltet den Transistor in den leitfähigen Zustand. Der Transistorzweig TL ist niederohmig geworden, so daß sich die Kapazität CH entladen kann. Nach ca. 1 μs ist die gesamte Ladung abgeflossen. Im Diagramm 2 ist die expo- nentielle Abnahme des Stromes im Zweig TL von 0,12 A zumFIG. 6 shows three diagrams which are used to explain the behavior of the circuit ES when a long voltage surge is applied. The long surge is characterized in that the switch S H for one. Period of more than 4.5 μs is closed. Diagram 1 describes the potential curve at node K5. Diagram 2 shows the course of the current in the transistor branch TL. Diagram 3 shows the potential curve at nodes Kl and K3. The simulation period in the three diagrams extends from 0 to 4.5 μs. As diagram 1 shows, before the switch S H is closed, a potential of 2 kV is present at the node K5, which is caused by the charge stored on the capacitance C H. After the switch S H is closed, the potential at node K5 corresponds to the potential at node Kl. The course of this potential is explained in diagram 3 on the basis of the more suitable scale. After the switch S H is closed, a potential of approximately 0.5 V arises at the node K3 of the capacitive voltage divider formed from the capacitors C1 and C2. This potential acts on the control input T3 of the transistor and switches the transistor into the conductive state. The transistor branch TL has become low-resistance, so that the capacitance C H can discharge. The entire charge has drained off after approx. 1 μs. Diagram 2 shows the exponential decrease in the current in branch TL from 0.12 A to
Zeitpunkt des Schließens des Schalters SH bis auf einen geringen Restström nach Ablauf von 1 μs erkennbar. Das Potential am Knoten Kl und am Knoten K3 sinkt nach dem Schließen des Schalters SH ebenfalls. Die Kapazitäten des kapazitiven Span- nungsteilers entladen sich über den Widerstand R und überTime of closing the switch S H except for a small residual current after 1 μs. The potential at node K1 and at node K3 also drops after the switch S H is closed . The capacitances of the capacitive voltage divider discharge through the resistor R and over
Leckströme des Transistors. Wird die Forderung, nach der das Produkt aus dem Widerstand R und einer Gesamtkapazität Cges, die sich aus der Serienschaltung der ersten Kapazität Cl mit der Parallelschaltung aus der zweiten Kapazität C2 mit den Gate-Kapazitäten des Transistors zusammensetzt, kleiner als 150 ns sein soll, eingehalten, so bleibt der Transistor so lange im leitfähigen Zustand, bis die gesamte auf der Kapazität CH gespeicherte Ladung abgeflossen ist. Die Funktion der Schaltungskomponente ES aus Figur 1 ist entsprechend und die die Dimensionierungsanforderung an den Widerstand R und die Gesamtkapazität Cges gilt auch für die entsprechenden Elemente aus Figur 1. Das Schließen des Schalters SH entspricht hier dem Berühren des Anschlusses 1 durch eine Person, die eine elektrostatische Ladung trägt.Leakage currents of the transistor. If the requirement that the product of the resistance R and a total capacitance C is total , which is composed of the series connection of the first capacitance C1 with the parallel connection of the second capacitance C2 with the gate capacitances of the transistor, should be less than 150 ns, the transistor remains in the conductive state until the entire circuit is on Capacity C H stored charge has drained. The function of the circuit component ES from FIG. 1 is corresponding and the dimensioning requirement for the resistor R and the total capacitance Cg also applies to the corresponding elements from FIG. 1. The closing of the switch S H corresponds to the touching of the connection 1 by a person, which carries an electrostatic charge.
In Figur 7 sind zwei Diagramme dargestellt, die das Verhalten der Schaltung ES beim Anlegen der Versorgungsspannung zwischen den Anschluß Kl und K2 aus Figur 5 verdeutlichen. Die VersorgungsSpannung eines Halbleiterspeichers liegt im Allgemeinen bei 2,5 V. Aufgetragen ist ein Simulationszeitraum von 0 bis 55 ns . Diagramm 1 zeigt den Stromverlauf im Transistor- zweig TL. Diagramm 2 zeigt den Spannungsverlauf am Knoten Kl und am Knoten K3. Der Schalter SH wird nach 5 ns geschlossen. Im Diagramm 1 ist zu diesem Zeitpunkt ein nadeiförmiger Stromimpuls zu erkennen. Dieser Stromimpuls kommt dadurch zustande, daß die Kapazitäten im ersten Augenblick des Schlie- ßens des Schalters SH einen Kurzschluß darstellen. Der Transistor wird kurzzeitig leitfähig. Sobald sich die Kapazitäten Cl und C2 durch den Stromfluß aufgeladen haben, stellen sie einen unendlichen Widerstand dar. Am Knoten 1 liegt dann das Versorgungspotential von 2,5 V an und am Knoten K3 liegt eine Spannung von ca. 0,3 V an. Diese Spannung am Steuereingang des Transistors ist nicht ausreichend, um den Transistor in den leitfähigen Zustand zu schalten. Damit wird die Versorgungsspannung nicht über den Transistorzweig kurzgeschlossen, sondern steht zum Betreiben einer zwischen die Ausgangsan- Schlüsse K6 und K7 geschalteten Funktionseinheit, beispielsweise eines DRAM Speicherzellenfeldes, zur Verfügung. BezugszeichenlisteFIG. 7 shows two diagrams which illustrate the behavior of the circuit ES when the supply voltage is applied between the terminals K1 and K2 from FIG. The supply voltage of a semiconductor memory is generally 2.5 V. A simulation period of 0 to 55 ns is plotted. Diagram 1 shows the current profile in the transistor branch TL. Diagram 2 shows the voltage curve at node K1 and at node K3. The switch S H is closed after 5 ns. At this point in diagram 1 a needle-shaped current pulse can be seen. This current pulse comes about because the capacitances represent a short circuit when the switch S H is closed for the first time. The transistor becomes conductive for a short time. As soon as the capacitors C1 and C2 have been charged by the current flow, they represent an infinite resistance. The supply potential of 2.5 V is then present at node 1 and a voltage of approximately 0.3 V is present at node K3. This voltage at the control input of the transistor is not sufficient to switch the transistor into the conductive state. The supply voltage is thus not short-circuited via the transistor branch, but is available for operating a functional unit connected between the output connections K6 and K7, for example a DRAM memory cell array. LIST OF REFERENCE NUMBERS
HS HalbleiterspeicherHS semiconductor memory
ES Schaltung zum Schutz vor elektrostatischer Entladung SZ SpeicherzellenfeldES circuit for protection against electrostatic discharge SZ memory cell array
K AnschlußK connection
VDD erstes VersorgungspotentialV DD first supply potential
Vss zweites VersorgungspotentialV ss second supply potential
T Transistor Tl Source-Anschluß des TransistorsT transistor Tl source connection of the transistor
T2 Drain-Anschluß des TransistorsT2 drain connection of the transistor
T3 Gate-Anschluß des TransistorsT3 gate connection of the transistor
Cl erste KapazitätCl first capacity
C2 zweite Kapazität R WiderstandC2 second capacitance R resistor
Cτ Gate Kapazitäten des TransistorsC τ gate capacitances of the transistor
TL TransistorleitungTL transistor line
DIO Anschluß für DatenDIO connection for data
A Anschluß für Adressen WL WortleitungA connection for addresses WL word line
BL BitleitungBL bit line
AT AuswahltransistorAT selection transistor
SC SpeicherkondensatorSC storage capacitor
PS p-dotiertes Substrat NW n-dotiertes Gebiet innerhalb des Substrates PSPS p-doped substrate NW n-doped region within the substrate PS
S Source-AnschlußS source connector
G Gate-AnschlußG gate connector
D Drain-AnschlußD drain connector
MK metallisierter Kontakt 0 OxidschichtMK metallized contact 0 oxide layer
LΞ sourceseitiger ÜberlappungsbereichL Ξ source overlap area
LD drainseitiger ÜberlappungsbereichL D overlap area on the drain
CGS Gate-Source KapazitätC GS gate-source capacity
CGD Gate-Drain Kapazität CGB Gate-Substrat KapazitätC GD gate-drain capacitance C GB gate-substrate capacitance
Cos sourceseitige ÜberlappungskapazitätCos source overlap capacity
CQD drainseitige Überlappungskapazität G erste Teilschaltung des Human Body ModelCQ D overlap capacity on the drain G first partial circuit of the Human Body Model
H zweite Teilschaltung des Human Body ModelH second subcircuit of the Human Body Model
GG SpannungsgeneratorG G voltage generator
RG WiderstandR G resistance
CH KapazitätC H capacity
RH WiderstandR H resistance
S SchalterS switch
M Anschluß des Bezugspotentials M Connection of the reference potential

Claims

Patentansprüche claims
1. Integrierte Schaltung mit Schutz vor elektrostatischer Entladung, - mit einem Anschluß (Kl) zum Anlegen eines ersten Versorgungspotentials (VDrj) , mit einem Anschluß (K2) zum Anlegen eines zweiten Versorgungspotentials (Vss) , mit einem Anschluß (DIO) für ein zu verarbeitendes digita- les Signal, mit einem Transistor (T) mit einem Source-Anschluß (Tl) , einem Drain-Anschluß (T2) und einem Steuereingang (T3) zum Anlegen einer SteuerSpannung, mit einer ersten Kapazität (Cl) , - mit einer zweiten Kapazität (C2) , mit einem Widerstand (R) , mit einer Funktionseinheit (SZ) , die logische Gatter und Speicherzellen enthält, bei der der Transistor (T) mit einem der Drain- und Sour- ce-Anschlüsse (Tl, T2) mit dem Anschluß (Kl) zum Anlegen des ersten Versorgungspotentials (VDD) und mit einem anderen der Drain- und Source-Anschlusse mit dem Anschluß (K2) zum Anlegen des zweiten Versorgungspotentials (Vss) verbunden ist, - bei der die erste Kapazität (Cl) zwischen den Anschluß (Kl) zum Anlegen des ersten Versorgungspotential (VDD) und den Steuereingang (K3) des Transistors geschaltet ist, bei der die zweite Kapazität (C2) zwischen den Steuereingang (T3) des Transistors und den Anschluß (K2) zum Anle- gen des zweiten Versorgungspotentials (Vss) geschaltet ist, bei der der Widerstand (R) zwischen den Steuereingang (T3) des Transistors und den Anschluß (K2) zum Anlegen des zweiten Versorgungspotentials (Vss) geschaltet ist, - bei der die Funktionseinheit (SZ) mit dem Anschluß (Kl) zum Anlegen des ersten Versorgungspotential (VDD) , dem Anschluß (K2) zum Anlegen des zweiten Versorgungspotenti- als (Vss) und einem Anschluß (DIO) zum Ein- und Auslesen von Daten verbunden ist, bei der die FunktionsSchaltung (SZ) unter Zuführung einer VersorgungsSpannung über den Anschluß (Kl) und den Anschluß (K2) im bestimmungsgemäßen Betrieb eine digitale Signalverarbeitung durchführt.1. Integrated circuit with protection against electrostatic discharge, - with a connection (Kl) for applying a first supply potential (V Drj ), with a connection (K2) for applying a second supply potential (V ss ), with a connection (DIO) for a digital signal to be processed, with a transistor (T) with a source connection (Tl), a drain connection (T2) and a control input (T3) for applying a control voltage, with a first capacitance (Cl), with a second capacitance (C2), with a resistor (R), with a functional unit (SZ) which contains logic gates and memory cells, in which the transistor (T) with one of the drain and source connections (Tl, T2) with the connection (Kl) for applying the first supply potential (V DD ) and with another of the drain and source connections with the connection (K2) for applying the second supply potential (V ss ), at which the first capacity (Cl) between the Ansc Connection (Kl) for applying the first supply potential (V DD ) and the control input (K3) of the transistor is connected, in which the second capacitance (C2) between the control input (T3) of the transistor and the connection (K2) for applying of the second supply potential (V ss ) is connected, in which the resistor (R) is connected between the control input (T3) of the transistor and the connection (K2) for applying the second supply potential (V ss ), - in which the functional unit (SZ ) with the connection (Kl) for applying the first supply potential (V D D), the connection (K2) for applying the second supply potential is connected as (Vss) and a connection (DIO) for reading in and reading out data, in which the function circuit (SZ) performs a digital signal processing in the intended operation by supplying a supply voltage via the connection (Kl) and the connection (K2) ,
2. Integrierte Schaltung nach Anspruch 1, bei der die erste Kapazität (Cl) durch eine zwischen dem Drain- oder Source-Anschluß (Tl, T2) und dem Steuereingang (T3) des Transistors gebildeten Überlappungskapazität gebildet ist.2. Integrated circuit according to claim 1, wherein the first capacitance (Cl) is formed by an overlap capacitance formed between the drain or source terminal (Tl, T2) and the control input (T3) of the transistor.
3. Integrierte Schaltung nach einem der Ansprüche 1 oder 2, - bei der der Transistor im Entladungsfall in den leitfähigen Zustand geschaltet wird, bei der der Transistor im bestimmungsgemäßen Betrieb der Funktionseinheit nicht leitfähig ist.3. Integrated circuit according to one of claims 1 or 2, - in which the transistor is switched into the conductive state in the event of discharge, in which the transistor is not conductive in the intended operation of the functional unit.
4. Integrierte Schaltung nach einem der Ansprüche 1 bis 3, bei der der Widerstand (R) und eine Gesamtkapazität (Cges) , die aus der Serienschaltung der ersten Kapazität (Cl) mit der Parallelschaltung aus der zweiten Kapazität (C2) mit einer dem Steuereingang des Transistors zugeordneten Kapa- zität (Cτ) gebildet wird, so dimensioniert sind, daß das Produkt aus dem Widerstand und der Gesamtkapazität größer ist als 150 ns .4. Integrated circuit according to one of claims 1 to 3, wherein the resistor (R) and a total capacitance (C tot ), which from the series circuit of the first capacitance (Cl) with the parallel circuit from the second capacitance (C2) with one Control input of the transistor associated capacitance (C τ ) is formed, dimensioned so that the product of the resistance and the total capacitance is greater than 150 ns.
5. Integrierte Schaltung nach einem der Ansprüche 1 bis 4, - bei der die Funktionseinheit (SZ) einen Direktzugriffsspeicher mit jeweils an einer Wortleitung und einer Bitleitung angeschlossenen Speicherzellen umfaßt, bei der über einen Anschluß zum Anlegen von Adressen (AI, A2 , ... , An) eine Speicherzelle der Funktionseinheit aus- wählbar ist. 5. Integrated circuit according to one of claims 1 to 4, - in which the functional unit (SZ) comprises a direct access memory, each having a memory cell connected to a word line and a bit line, in which via a connection for applying addresses (AI, A2, .. ., An) a memory cell of the functional unit can be selected.
6. Integrierte Schaltung nach einem der Ansprüche 1 bis 5, bei der der Transistor ein n-Kanal-Feldeffekttransistor ist.6. Integrated circuit according to one of claims 1 to 5, wherein the transistor is an n-channel field effect transistor.
7. Integrierte Schaltung nach einem der Ansprüche 1 bis 6, bei der die dem Steuereingang des Transistors zugeordnete Kapazität (Cτ) eine Gate-Source-Kapazität (CGS) , die sich durch die unterschiedliche Dotierung zwischen dem Source- Gebiet und dem Gebiet unterhalb des Gate-Anschlusses aus- bildet , eine Gate-Drain Kapazität (CGD) , die sich durch die unterschiedliche Dotierung zwischen dem Drain-Gebiet und dem Gebiet unterhalb des Gate-Anschlusses ausbildet, eine Gate-Substrat Kapazität (CGB) , die sich zwischen dem Gate-Anschluß und dem Substrat ausbildet, sowie eine Gate- Source Überlappungskapazität (C0s) die sich in einem Bereich, in dem das Source-Gebiet unter dem Gate-Kontakt liegt, ausbildet und eine Gate-Drain Überlappungskapazität (COD) , die sich in einem Bereich, in dem das Drain-Gebiet unter dem Gate-Kontakt liegt, ausbildet, umfaßt.7. Integrated circuit according to one of claims 1 to 6, wherein the capacitance assigned to the control input of the transistor (C τ ) is a gate-source capacitance (C GS ), which is characterized by the different doping between the source region and the region below the gate connection, a gate-drain capacitance (C GD ), which is formed by the different doping between the drain region and the region below the gate connection, a gate-substrate capacitance (C GB ), which forms between the gate connection and the substrate, and a gate-source overlap capacitance (C 0 s) which forms in an area in which the source region lies under the gate contact and a gate-drain overlap capacitance ( C OD ), which forms in an area in which the drain region lies under the gate contact.
8. Integrierte Schaltung nach einem der Ansprüche 1 bis 7, bei der der Anschluß (Kl) zum Anlegen eines ersten Versorgungspotentials (VDD) für das Anlegen eines positiven Versorgungspotentials einer VersorgungsSpannung ausgebildet ist.8. Integrated circuit according to one of claims 1 to 7, wherein the terminal (Kl) is designed to apply a first supply potential (V DD ) for applying a positive supply potential of a supply voltage.
9. Integrierte Schaltung nach einem der Ansprüche 1 bis 8, bei der der Anschluß (K2) zum Anlegen eines zweiten Versorgungspotentials (Vss) für das Anlegen eines Bezugspo- tentials der VersorgungsSpannung ausgebildet ist. 9. Integrated circuit according to one of claims 1 to 8, wherein the terminal (K2) for applying a second supply potential (V ss) for applying a Bezugspo- the supply voltage is tentials formed.
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