EP1629625A1 - Transmission securisee de donnees entre deux modules - Google Patents

Transmission securisee de donnees entre deux modules

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Publication number
EP1629625A1
EP1629625A1 EP04732997A EP04732997A EP1629625A1 EP 1629625 A1 EP1629625 A1 EP 1629625A1 EP 04732997 A EP04732997 A EP 04732997A EP 04732997 A EP04732997 A EP 04732997A EP 1629625 A1 EP1629625 A1 EP 1629625A1
Authority
EP
European Patent Office
Prior art keywords
bits
code word
message
layer
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP04732997A
Other languages
German (de)
English (en)
Inventor
Eric Brier
Jacques Fournier
Pascal Moitrel
Olivier Benoit
Philippe Proust
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thales DIS France SA
Original Assignee
Gemplus Card International SA
Gemplus SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Gemplus Card International SA, Gemplus SA filed Critical Gemplus Card International SA
Publication of EP1629625A1 publication Critical patent/EP1629625A1/fr
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/002—Countermeasures against attacks on cryptographic mechanisms
    • H04L9/004—Countermeasures against attacks on cryptographic mechanisms for fault attacks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/47—Error detection, forward error correction or error protection, not provided for in groups H03M13/01 - H03M13/37
    • H03M13/51—Constant weight codes; n-out-of-m codes; Berger codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/002—Countermeasures against attacks on cryptographic mechanisms
    • H04L9/003—Countermeasures against attacks on cryptographic mechanisms for power analysis, e.g. differential power analysis [DPA] or simple power analysis [SPA]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry
    • H04L2209/125—Parallelization or pipelining, e.g. for accelerating processing of cryptographic operations

Definitions

  • the present invention relates to a method for the secure implementation of a functional module in an electronic component.
  • the invention also relates to the corresponding electronic component.
  • functional module is meant a hardware module dedicated to the execution of a function which may be an algorithm, this hardware module being included in an electronic component; it can also be a software module consisting of a program aimed at performing a function which can be an algorithm, this software module being implemented in an electronic component.
  • Such components are used in particular in applications where access to services or data is strictly controlled, such as cryptography applications.
  • These components are used in computer systems, embedded or not; they are used in particular in smart cards, for certain applications thereof.
  • applications for accessing certain databases banking applications, applications for mobile phones comprising for example SIM cards, electronic toll applications, for example for television, petrol distribution or still the passage of highway tolls.
  • the card From this message applied as input to the card by a host system (server, bank machine, etc.) and secret numbers contained in the card, the card provides the encrypted, authenticated or signed message in return to the host system.
  • the host system to authenticate the component or card, or to exchange data.
  • the characteristics of cryptographic algorithms can be known: calculations performed, parameters used. The only unknown is the secret number (s). All the security of these cryptographic algorithms lies in this secret number (s) contained in the card and unknown to the world outside this card. This secret number cannot be deduced solely from knowledge of the message applied as input and of the encrypted message supplied in return.
  • the mathematical security of encryption algorithms can be increased by using large secret numbers, so that the theoretical calculation time of these keys is too long for current calculation means.
  • the SPA attacks acronym Anglo-Saxon for Single Power Analysis based on one or even a few measurements and the attacks DPA, acronym Anglo-Saxon for
  • Differential Power Analysis based on statistical analyzes from numerous measurements. These attacks are based for example on the fact that the current consumption of the microprocessor and / or of the coprocessor executing instructions varies according to the instruction or the data handled.
  • Fault injection attack methods have also been developed. These methods include among others, the bombardment of the component by laser or by light, the generation of parasitic electromagnetic fields, the injection of voltage peaks in the supply of the component, or the injection of an atypical clock signal ( designated by the term clock glitching in English). The effect of these faults would be to corrupt target parties in the execution of the cryptographic algorithm, which allows mathematically to find the secret key.
  • a first alternative is to protect the component or the smart card by screens.
  • the screens may prove to be insufficient: they may in particular be short-circuited or have too low a sensitivity to provide effective protection.
  • a second alternative for protecting a component or a smart card is to use sensors intended to deactivate the circuit in the event of an attack. When detecting a fault injection attack, you can either block the circuit or prevent the offender from carrying out illegal operations.
  • the encoding method called multi-rail is known in particular for detecting fault injections and for providing no information by current measurement.
  • the so-called dual rail or DR encoding method is a special case of multi-rail and the communication channel uses two communication connections per bit to be encoded. A 0 can thus be coded by the combination 1-0 on the two communication connections, and a 1 can be coded by the combination 0-1 on these connections.
  • the Hamming weight of the code words is thus always constant, whatever the bit sequence processed.
  • the detection of a code word having a 1-1 or 0-0 combination on a pair of connections is associated with a fault.
  • the dual rail is often associated with the following process: between two code words, the combinations transiently pass through the 0-0 state.
  • the claimed invention overcomes this drawback.
  • the invention thus relates to a method for the secure transmission of data over connections between
  • first and second functional modules of an electronic component comprising the steps of:
  • k, w and n are integers satisfying the following relationships:
  • ABS (2w - n) ⁇ 1 ABS designating the absolute value function.
  • the method further comprises a step of generating an error signal when a received code word having a Hamming weight w does not correspond to any message.
  • k 4 and n ⁇ 6. According to yet another variant, the coding is almost systematic.
  • the coding may be dynamic.
  • the transmission of data words on connections between first and second functional modules of a component is made secure.
  • a data word being composed of several messages of k parallel bits, characterized in that the steps defined above are carried out in parallel for all the messages of a data word.
  • the invention also relates to an electronic circuit comprising:
  • a first module presenting an output bus for a message of k bits, and an encoder injectively coding the message of k bits into a code word of n bits having a constant Hamming weight w;
  • a second module presenting:
  • a decoder presenting n communication connections with the encoder, decoding a code word of n bits received into a message of k bits
  • an error signal generation circuit connected to the decoder and generating an error signal when the Hamming weight of a received code word differs from w, k, w and n are whole numbers satisfying the following relationships : 2 k ⁇ ; e t
  • the error signal generation circuit generates an error signal when the code word received does not correspond to any message.
  • the encoder and the decoder each have a dynamic coding multiplexer.
  • said buses of the first and second modules are the size of a data word composed of b messages of size k, b being an integer greater than or equal to 2, the first module having b of said encoders connected at parallel to its bus, the second module having b of said decoders connected in parallel to its bus.
  • the encoder comprises:
  • a first layer of logic gates comprising a YES gate and a NO gate for each bit of the input message (M0-M3);
  • a second layer of logic gates comprising 2 k AND gates with multiple inputs and connected to the outputs of the first logic layer so that one and only one AND gate is validated for a given input message;
  • a third layer of logic gates comprising n OR doors with multiple inputs, the output of each AND gate being connected to the input of OR gates so that the output of the OR gates forms the code word presenting the weight of Hamming w .
  • the decoder comprises: a first layer of logic gates, the input of which is connected to the output of the third layer of logic gates of the encoder,
  • a second layer of logic gates comprising 2 n AND gates with multiple inputs and connected to the outputs of the first layer of the decoder so that one and only one AND gate is validated for a given code word received;
  • a third layer of logic gates comprising k OR doors with multiple inputs, the output of each AND gate corresponding to a valid code word being connected to the input of OR gates so that the output of the OR gates forms the decoded message .
  • the third layer of logic gates of the decoder comprises an additional OR gate with multiple inputs connected to the outputs of the AND gates corresponding to invalid code words.
  • the invention also relates to a smart card comprising such an electronic circuit.
  • FIG. 1 a schematic representation of two modules transmitting code words
  • FIG. 2 the application of the invention to a non-linear coding circuit of a quartet by a 6-bit code word
  • FIG. 3 an example of conversion table usable for the example of FIG. 2.
  • FIG. 1 shows an example of two modules whose communications via a bus must be secure.
  • the CPU module corresponds to the processor of a smart card
  • the PERIPH module corresponds to a memory or to a coprocessor of the smart card.
  • Each module presents at the output an encoder generating a code word from a message.
  • Each module also has at its input a decoder receiving the code words of the other module transforming them into a readable message.
  • the invention proposes to encode a message or data word with a code word having a defined number of bits less than the number of bits of the code word used in dual-rail.
  • the ABS function being the absolute value function.
  • 2 k is the number of data messages showing .-iller_-._. corresponds to the number of code words having n bits with a Hamming weight w.
  • the condition for carrying out the coding is to be able to establish an injection between the messages of k bits and not
  • the invention is of interest for n ⁇ 2k.
  • the size and the complexity of the communication buses between the modules are then reduced.
  • the proposed coding method makes it possible to significantly reduce the number of communication connections compared to the DR method.
  • FIG. 2 represents a circuit for coding a 4-bit message MO to M3 into a 6-bit code word CO to C5.
  • This encoder includes three layers of logic gates.
  • Each bit MO to M3 is applied to a YES gate and a NON gate respectively. Each bit thus presents at the output of the first layer its value and its complement.
  • the outputs of the first layer are wired to 16 doors AND of the second layer.
  • the 16 AND gates represent the state of the 16 arithmetic values of the M0-M3 quartet.
  • the logic gates of the first and second layers are thus wired so that for a given value of the quartet M0-M3, only one AND gate of the second layer has an activation state at the output.
  • an AND gate identifies a single quartet.
  • the outputs of the AND gates are applied to 6 OR gates with multiple inputs (for example 16), which form the third layer of the coding circuit.
  • the wiring between the second and third layers defines the conversion table for the chosen coding.
  • An associated decoding circuit can have a structure very close to that of the coding circuit. We can thus consider the following decoding circuit, having three layers of logic gates:
  • a first layer has a YES gate and a NO gate per bit of the code word.
  • the first layer thus outputs the bits of the code word and their complement.
  • the outputs of the first layer are connected to 64 doors AND to 6 inputs of the second layer.
  • an AND gate is uniquely associated with a code word applied to the first layer.
  • only one AND gate has an output activated for a given code word.
  • the wiring between the second and third layers of the encoder and the decoder is not necessarily fixed.
  • the multiplexers of the encoder and the decoder are of course coordinated.
  • a coding providing a quasi-systematic code will be used, that is to say that the major part of the code words verify a sytematic code.
  • a systematic code is a code in which each code word is the concatenation of the original message and redundancy bits. A code word thus generated is thus relatively easy to decode by the receiver module.
  • Such coding / decoding makes it possible to simplify the structure of the coding circuit and of the decoding circuit.
  • Figure 3 provides an example of a conversion table that can be used for the circuit in Figure 1.
  • the invention proves to be as effective as the dual-rail method for the detection of injection of unidirectional faults, in which the probability of switching from 1 to 0 of a code word bit is much greater than the probability of switching of 0 to 1 of a bit.
  • a unidirectional injection is generated for example by light pulses or by the injection of voltage peaks in a supply of a module. He is at
  • the invention is advantageously suitable for transmission between two modules of a smart card.
  • the invention can in particular be applied to the transmission between the processor and a peripheral memory, or to the transmission on buses inside the processor.
  • the invention can of course be adapted for transmission over buses of electronic circuits other than those of a chip card.

Landscapes

  • Engineering & Computer Science (AREA)
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Abstract

L'invention porte sur un procédé de transmission sécurisée de données sur des connexions entre deux modules fonctionnels (CPU, PERIPH) d'un composant électronique, comprenant les étapes de: -codage injectif par un premier module, d'un message de k bits en un mot de code de n bits présentant un poids de Hamming constant de w; -émission du mot de code vers un second module; -génération d'un signal d'erreur lorsque le poids de Hamming du mot de code de n bits reçu par le second module est différent de w; -décodage en absence d'erreur; k, w et n sont des entiers ainsi définis : (I) . L'invention porte également sur un circuit électronique correspondant.

Description

TRANSMISSION SECURISEE DE DONNEES ENTRE DEUX MODULES
La présente invention concerne un procédé de mise en œuvre sécurisée d'un module fonctionnel dans un composant électronique .
L'invention se rapporte également au composant électronique correspondant.
On entend par module fonctionnel, un module matériel dédié à l'exécution d'une fonction qui peut être un algorithme, ce module matériel étant inclus dans un composant électronique ; ce peut être également un module logiciel constitué d'un programme visant à réaliser une fonction qui peut être un algorithme, ce module logiciel étant mis en œuvre dans un composant électronique .
De tels composants sont notamment utilisés dans des applications où l'accès à des services ou à des données est sévèrement contrôlé, telles que les applications de cryptographie .
Ils ont une architecture programmable formée autour d'un microprocesseur et de mémoires, dont une mémoire programme non volatile qui contient une ou plusieurs données secrètes; il s'agit d'une architecture généraliste apte à exécuter n'importe quel algorithme. Ils peuvent aussi être complétés par une architecture dite matérielle, c'est-à-dire comportant un (ou plusieurs) coprocesseur (s) dédié (s) à
l'exécution de calculs spécifiques ou d'un seul algorithme qui présente l'avantage d'exécuter 1 ' algorithme beaucoup plus rapidement que dans le cas d'une architecture logicielle. Dans le cas par exemple de l'algorithme de cryptographie à clé secrète DES, acronyme anglo-saxon pour "Data Kncryption Standard", qui peut être utilisé pour chiffrer un message, l'exécution est de 1000 à 10000 fois plus rapide lorsqu'elle est effectuée par un coprocesseur.
Ces composants sont utilisés dans des systèmes informatiques, embarqués ou non ; ils sont notamment utilisés dans les cartes à puce, pour certaines applications de celles-ci. Ce sont par exemple des applications d'accès à certaines banques de données, des applications bancaires, des applications pour téléphone mobile comprenant par exemple des cartes SIM, des applications de télé-péage, par exemple pour la télévision, la distribution d'essence ou encore le passage de péages d'autoroutes.
Ces composants ou ces cartes mettent donc en œuvre un algorithme de cryptographie pour assurer le chiffrement, l'authentification ou la signature numérique d'un message lorsque celui-ci doit demeurer confidentiel.
A partir de ce message appliqué en entrée à la carte par un système hôte (serveur, distributeur bancaire...) et de nombres secrets contenus dans la carte, la carte fournit en retour au système hôte ce message chiffré, authentifié ou signé, ce qui permet
par exemple au système hôte d'authentifier le composant ou la carte, ou d'échanger des données.
Les caractéristiques des algorithmes de cryptographie peuvent être connues : calculs effectués, paramètres utilisés. La seule inconnue est le ou les nombres secrets. Toute la sécurité de ces algorithmes de cryptographie tient dans ce (s) nombre (s) secret (s) contenu (s) dans la carte et inconnu (s) du monde extérieur à cette carte. Ce nombre secret ne peut être déduit de la seule connaissance du message appliqué en entrée et du message chiffré fourni en retour. La sécurité mathématique des algorithmes de cryptage peut être augmentée en utilisant des nombres secrets de taille importante, afin que le temps de calcul théorique de ces clés soit trop important pour les moyens de calcul actuels .
Or il est apparu que des attaques externes basées sur des grandeurs physiques mesurables à l'extérieur du composant lorsque celui-ci est en train de dérouler l'algorithme de cryptographie, permettent à des tiers mal intentionnés de trouver le (s) nombre (s) ou donnée (s) secret (s) contenu (s) dans cette carte. Ces attaques sont appelées attaques à canaux cachés ("Side channel attacks" en anglais) . Les signaux physiques exploités sont notamment la température, le rayonnement électromagnétique, la consommation électrique ou le temps de calcul du composant.
On distingue notamment parmi ces attaques à canaux cachés, les attaques SPA acronyme anglo-saxon pour Single Power Analysis basées sur une voire quelques mesures et les attaques DPA, acronyme anglo-saxon pour
Differential Power Analysis basées sur des analyses statistiques issues de nombreuses mesures. Ces attaques reposent par exemple sur le fait que la consommation en courant du microprocesseur et/ou du coprocesseur exécutant des instructions varie selon l'instruction ou la donnée manipulée .
Des méthodes d'attaque par injection de fautes ont également été développées . Ces méthodes comprennent entre autres, le bombardement du composant par laser ou par lumière, la génération de champs électromagnétiques parasites, l'injection de pics de tension dans l'alimentation du composant, ou l'injection d'un signal d'horloge atypique (désigné par le terme clock glitching en anglais). L'effet de ces fautes serait de corrompre des parties cibles dans l'exécution de l'algorithme cryptographique, ce qui permet mathématiquement de retrouver la clé secrète.
Pour contrer des attaques par injection de faute, une première alternative est de protéger le composant ou la carte à puce par des écrans. Les écrans peuvent se révéler insuffisants: ils peuvent notamment être court-circuités ou présenter une sensibilité trop faible pour assurer une protection efficace.
Une deuxième alternative de protection d'un composant ou d'une carte à puce est d'utiliser des capteurs destinés à désactiver le circuit en cas d'attaque. Lors de la détection d'une attaque par injection de faute, on peut soit bloquer le circuit, soit empêcher le contrevenant de réaliser des opérations illégales.
Le procédé d'encodage nommé multi-rail est notamment connu pour détecter les injections de fautes et pour ne fournir aucune information par mesure de courant. Le procédé d'encodage dit dual rail ou DR est un cas particulier du multi-rail et le canal de communication utilise deux connexions de communication par bit à encoder. Un 0 peut ainsi être codé par la combinaison 1-0 sur les deux connexions de communication, et un 1 peut être codé par la combinaison 0-1 sur ces connexions. Le poids de Hamming des mots de code est ainsi toujours constant, quelle que soit la séquence de bits traitée. La détection d'un mot de code présentant une combinaison 1-1 ou 0-0 sur une paire de connexions, est associée à une faute. Par ailleurs, la dual rail est souvent associé au procédé suivant: entre deux mots de code, les combinaisons passent transitoirement par l'état 0-0. Les fluctuations de la distance de Hamming entre les combinaisons successives peuvent ainsi être rendues constantes. Ainsi, la consommation électrique pour chaque paire est identique dans le temps . La lecture de la consommation de courant ne fournit alors aucune information exploitable pour déduire les nombres ou les données secrètes . Cette solution présente notamment l'inconvénient de requérir un nombre de connexions double du nombre de bits des données manipulées .
L'invention revendiquée résout cet inconvénient. L'invention porte ainsi sur un procédé de transmission sécurisée de données sur des connexions entre des
premier et deuxième modules fonctionnels d'un composant électronique, comprenant les étapes de:
-codage injectif par le premier module, d'un message de k bits en un mot de code de n bits présentant un poids de Hamming constant de w;
-émission du mot de code de n bits vers le second module;
-génération d'un signal d'erreur lorsque le poids de Hamming du mot de code de n bits reçu par le second module est différent de w;
-décodage du mot de code reçu en absence de signal d' erreur; k, w et n sont des nombres entiers vérifiant les relations suivantes :
< c: n , e ' t 3<k< n < 2*k.
Selon une variante, ABS (2w - n) ≤ 1, ABS désignant la fonction valeur absolue.
Selon encore une variante, le procédé comprend en outre une étape de génération d'un signal d'erreur lorsqu'un mot de code reçu présentant un poids de Hamming w ne correspond à aucun message.
Selon une autre variante, k =4 et n≈6. Selon encore une autre variante, le codage est quasi-systématique.
On prévoit encore que le codage puisse être dynamique.
Selon une variante, on sécurise la transmission de mots de données sur des connexions entre des premier et deuxième modules fonctionnels d'un composant électronique, un mot de données étant composé de plusieurs messages de k bits parallèles, caractérisé en ce qu'on effectue parallèlement les étapes définies ci- dessus pour tous les messages d'un mot de donnée. L'invention porte également sur un circuit électronique comprenant :
-un premier module présentant un bus de sortie pour un message de k bits, et un encodeur codant injectivement le message de k bits en un mot de code de n bits présentant un poids de Hamming constant w; -un second module présentant :
-un décodeur, présentant n connexions de communication avec l'encodeur, décodant un mot de code de n bits reçu en un message de k bits,
-un bus d'entrée recevant les messages du décodeur, et;
-un circuit de génération de signal d'erreur, connecté au décodeur et générant un signal d'erreur lorsque le poids de Hamming d'un mot de code reçu diffère de w, k, w et n sont des nombres entiers vérifiant les relations suivantes : 2k < ; et
3<k< n < 2*k.
Selon une variante, le circuit de génération de signal d'erreur génère un signal d'erreur lorsque le mot de code reçu ne correspond à aucun message. Selon encore une variante, k =4 et n=6.
Selon une autre variante, l'encodeur et le décodeur présentent chacun un multiplexeur de codage dynamique .
Selon encore une autre variante, lesdits bus des premier et deuxième modules sont de la taille d'un mot de donnée composé de b messages de taille k, b étant un entier supérieur ou égal à 2, le premier module présentant b desdits encodeurs connectés en parallèle à son bus, le deuxième module présentant b desdits décodeurs connectés en parallèle à son bus.
On peut également prévoir que l'encodeur comprenne:
-une première couche de portes logiques, comprenant une porte OUI et une porte NON pour chaque bit du message d'entrée (M0-M3) ;
-une deuxième couche de portes logiques, comprenant 2k portes ET à entrées multiples et connectées aux sorties de la première couche logique de sorte que une et une seule porte ET soit validée pour un message d'entrée donné;
-une troisième couche de portes logiques, comprenant n portes OU à entrées multiples, la sortie de chaque porte ET étant connectée à l'entrée de portes OU de sorte que la sortie des portes OU forme le mot de code présentant le poids de Hamming w.
Selon une variante, le décodeur comprend : -une première couche de portes logiques, dont l'entrée est connectée à la sortie de la troisième couche de portes logiques de 1 ' encodeur,
comprenant une porte OUI et une porte NON pour chaque bit du mot de code reçu;
-une deuxième couche de portes logiques comprenant 2n portes ET à entrées multiples et connectées aux sorties de la première couche du décodeur de sorte que une et une seule porte ET soit validée pour un mot de code reçu donné;
-une troisième couche de portes logiques, comprenant k portes OU à entrées multiples, la sortie de chaque porte ET correspondant à un mot de code valide étant connectée à l'entrée de portes OU de sorte que la sortie des portes OU forme le message décodé.
Selon encore une variante, la troisième couche de portes logiques du décodeur comprend une porte OU additionnelle à entrées multiples connectées aux sorties des portes ET correspondant à des mots de code non valides .
L'invention porte aussi sur une carte à puce comprenant un tel circuit électronique.
D'autres caractéristiques et avantages de la présente invention apparaîtront plus clairement à la lecture de la description qui suit, donnée à titre d' exemple illustratif et non limitatif et faite en référence aux figures suivantes dans lesquelles :
-la figure 1, une représentation schématique de deux modules se transmettant des mots de code;
-la figure 2, l'application de l'invention à un circuit de codage non linéaire d'un quartet par un mot de code de 6 bits;
-la figure 3, un exemple de tableau de conversion utilisable pour l'exemple de la figure 2.
La figure 1 représente un exemple de deux modules dont les communications par l'intermédiaire d'un bus doivent être sécurisées. En l'occurrence, le module CPU correspond au processeur d'une carte à puce, et le module PERIPH correspond à une mémoire ou à un coprocesseur de la carte à puce. Chaque module présente en sortie un encodeur générant un mot de code à partir d'un message. Chaque module présente également en entrée un décodeur réceptionnant les mots de code de l'autre module les transformant en un message lisible.
L'invention propose de coder un message ou mot de données par un mot de code présentant un nombre de bits défini inférieur au nombre de bits du mot de code utilisé en dual-rail.
Les relations suivantes sont utilisées pour déterminer une taille n d'un mot de code présentant un poids de Hamming constant w, nécessaire pour coder un message de k bits, dont la taille est inférieure au mot de code utilisé en dual-rail :
2* < C,\ et 3 ≤ k< n < 2k la fonction ABS étant la fonction valeur absolue. 2k est le nombre de messages de données présentant .- „_-._. correspond au nombre de mots de code présentant n bits avec un poids de Hamming w. La condition pour réaliser le codage, est de pouvoir établir une injection entre les messages de k bits et n
des mots de code de n bits. L'inégalité 2 ≤ ^n est donc justifiée.
Le nombre maximum de mots de n bits et présentant un poids w est obtenu pour ABS (2 - n) ≤ 1 car le nombre maximum de mots disponibles est obtenu au sommet du graphe de la loi binomiale .
Comme on l'a détaillé auparavant, l'invention présente un intérêt pour n < 2k. On réduit alors la taille et la complexité des bus de communication entre les modules.
On peut prouver que le codage est réalisable pour le plus grand nombre de mots de code possible, c'est à dire avec n=2k-l et w= ENT(n/2) = k-1, ENT désignant la fonction partie entière. Comme il suffit de vé .ri .fi .er la relation C ^2kk-\ ' l lk > 1
Cette inégalité présente des solutions pour toute valeur de k supérieure ou égale à 3, ce qui se démontre par récurrence.
Le tableau suivant compare les nombres n minimum obtenus aux nombres de bits utilisés dans le procédé Dual-Rail DR:
On constate donc que le procédé de codage proposé permet de réduire sensiblement le nombre de connexions de communication par rapport au procédé DR.
Afin de réduire la complexité des circuits imprimés du système, l'invention est de préférence mise en œuvre avec des codages pratiqués sur des quartets . Un système mettant en œuvre le codage par quartet va ainsi être présenté, en référence aux figures 2 et 3. La figure 2 représente un circuit de codage d'un message de 4 bits MO à M3 en un mot de code de 6 bits CO à C5. Cet encodeur comprend trois couches de portes logiques .
Chaque bit MO à M3 est appliqué sur une porte OUI et sur une porte NON respectives. Chaque bit présente ainsi en sortie de la première couche sa valeur et son complémen .
Les sorties de la première couche sont câblées à 16 portes ET de la deuxième couche. Les 16 portes ET représentent l'état des 16 valeurs arithmétiques du quartet M0-M3. Les portes logiques de la première et de la deuxième couche sont ainsi câblées de sorte que pour une valeur du quartet M0-M3 donnée, une seule porte ET de la deuxième couche présente un état d'activation en sortie. Ainsi, une porte ET identifie un unique quartet.
Les sorties des portes ET sont appliquées sur 6 portes OU à entrées multiples (par exemple 16) , qui forment la troisième couche du circuit de codage. Le câblage entre les deuxième et troisième couches définit le tableau de conversion du codage choisi. Le circuit
représenté présente ainsi un codage figé. Ce codage est en l'occurrence non linéaire mais ce n'est pas une exigence pour le fonctionnement du code. Lorsque la sortie d'une porte ET présente un état activé, son câblage aux portes OU définit le mot de code C0-C5 généré à la sortie des portes OU.
Un circuit de décodage associé peut présenter une structure très proche de celle du circuit de codage. On peut ainsi envisager le circuit de décodage suivant, présentant trois couches de portes logiques:
Une première couche présente une porte OUI et une porte NON par bit du mot de code . La première couche fournit ainsi en sortie les bits du mot de code et leur complémen . Les sorties de la première couche sont connectées à 64 portes ET à 6 entrées de la deuxième couche. Ainsi, une porte ET est associée de manière unique à un mot de code appliqué à la première couche. Ainsi, seule une porte ET présente une sortie activée pour un mot de code donné .
Les quartets du message d'origine n'étant qu'au nombre de 16, l'activation de 48 des 64 portes ET correspond manifestement à une injection de faute. Ainsi, 48 portes ET sont connectées à une porte OU indiquant une attaque par injection de faute. Cette porte OU additionnelle génère ainsi un signal représentatif d'une erreur correspondant soit à un mot de code présentant un poids de Hamming différent de w, soit à un mot de code n'ayant pas de message associé dans le tableau de conversion. Les connexions entre les 16 autres portes ET et les quatre portes OU restantes
permettent de retrouver le message d'origine à la sortie de la troisième couche, en réalisant une inversion du tableau de conversion du circuit de codage . II faut noter qu'avec trois couches, et en utilisant des composants standards, on obtient un temps de propagation de l'ordre de 10 ns pour l'encodeur et le décodeur décrits. Ainsi, ces circuits peuvent par exemple être associés à un processeur cadencé à 50MHz. L'utilisation de portes logiques plus rapides permet bien entendu d'augmenter la fréquence du processeur.
L'homme de métier comprendra que le câblage entre les deuxième et troisième couches de l'encodeur et du décodeur n'est pas forcément figé. On peut notamment envisager d'interposer des multiplexeurs entre ces couches, afin de réaliser un codage dynamique. On coordonne bien entendu les multiplexeurs de l'encodeur et du décodeur.
On utilisera avantageusement un codage fournissant un code quasi-systématique, c'est-à-dire que la majeure partie des mots de code vérifient un code sytématique. Un code systématique est un code dans lequel chaque mot de code est la concaténation du message d'origine et de bits de redondance. Un mot de code ainsi généré est ainsi relativement facile à décoder par le module récepteur. Un tel codage/décodage permet de simplifier la structure du circuit de codage et du circuit de décodage . La figure 3 fournit un exemple de tableau de conversion utilisable pour le circuit de la figure 1.
Il représente les valeurs des bits C0-C5 d'un mot de code en fonction des valeurs M0-M3 des bits du message correspondant. Ce code est non linéaire. Ce code est quasi-systématique : seuls deux mots de code ne sont pas la concaténation du message d'origine (ces mots de code correspondent aux messages 0000 et 1111) et des bits de redondance. Les caractères gras des mots de code identifient les bits du message d'origine dans chaque mot de code . On peut bien entendu accoler plusieurs systèmes à 4 bits à n'importe quels modules traitant un nombre de bits multiple de 4, par exemple 8, 16 ou 32 bits. Dans cette variante, même si le nombre global de bits du mot de code n'est pas optimal par rapport au tableau exposé précédemment, une telle structure à codages de quartets accolés présente une complexité réduite et est très aisée à mettre en œuvre.
Bien que le nombre de bits du mot de code selon l'invention soit réduit par rapport au dual-rail, la protection contre différents types de fraude n'est pas amoindrie.
L'invention se révèle aussi performante que le procédé dual-rail pour la détection d'injection de fautes monodirectionnelles, dans laquelle la probabilité de basculement de 1 à 0 d'un bit de mot de code est très supérieure à la probabilité de basculement de 0 à 1 d'un bit. Une injection monodirectionnelle est générée par exemple par des impulsions lumineuses ou par l'injection de pics de tension dans une alimentation d'un module. Il est à
noter que cette hypothèse monodirectionnelle est extrêmement proche de la réalité de la réponse des circuits à des attaques par injection de faute.
Par ailleurs, puisque les mots de codes transmis présentent un poids de Hamming constant, ils ne permettent pas d'extrapoler des informations utiles puisque tous les mots de code présentent le même poids. La lecture de la consommation de courant du circuit de l'invention ne fournit donc pas non plus d'informations sur le message. L'invention assure donc une protection similaire au dual-rail contre les attaques par analyse de puissance.
L'invention est avantageusement adaptée pour la transmission entre deux modules d'une carte à puce. L'invention peut notamment s'appliquer à la transmission entre le processeur et une mémoire périphérique, ou à la transmission sur des bus à l'intérieur du processeur. L'invention peut bien entendu être adaptée à la transmission sur les bus de circuits électroniques autres que ceux d'une carte à puce.

Claims

REVENDICATIONS
1. Procédé de transmission sécurisée de données sur des connexions entre des premier et deuxième modules fonctionnels d'un composant électronique, comprenant les étapes de:
-codage injectif par le premier module, d'un message de k bits (M0-M3) en un mot de code de n bits (C0-C5) présentant un poids de Hamming constant de w;
-émission du mot de code de n bits vers le second module;
-génération d'un signal d'erreur lorsque le poids de Hamming du mot de code de n bits reçu par le second module est différent de w;
-décodage du mot de code reçu en absence de signal d' erreur;
-caractérisé en ce que k, w et n sont des nombres entiers vérifiant les relations suivantes : 2 < Cn s ct
3<k<n< 2*k.
2. Procédé selon la revendication 1, caractérisé en ce que ABS (2w - n) ≤ 1, ABS désignant la fonction valeur absolue .
3. Procédé selon la revendication 1 ou 2, caractérisé en ce qu'il comprend en outre une étape de génération d'un signal d'erreur lorsqu'un mot de code reçu
présentant un poids de Hamming w ne correspond à aucun message.
4. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que k =4 et n=6.
5. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que le codage est quasi- systématique.
6. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que le codage est dynamique .
7. Procédé de transmission sécurisée de mots de données sur des connexions entre des premier et deuxième modules fonctionnels d'un composant électronique, un mot de données étant composé de plusieurs messages de k bits parallèles, caractérisé en ce qu'on effectue parallèlement les étapes selon l'une quelconque des revendications 1 à 4 pour tous les messages d'un mot de donnée .
8. Circuit électronique comprenant : -un premier module présentant un bus de sortie pour un message de k bits (M0-M3) , et un encodeur codant injectivement le message de k bits en un mot de code de n bits (C0-C5) présentant un poids de Hamming constant w; -un second module présentant :
-un décodeur, présentant n connexions de communication avec l'encodeur, décodant un mot de code de n bits reçu en un message de k bits,
5 -un bus d'entrée recevant les messages du décodeur, et;
-un circuit de génération de signal d'erreur, connecté au décodeur et générant un signal d'erreur lorsque le poids de Hamming d'un mot
10 de code reçu diffère de w, caractérisé en ce que k, w et n sont des nombres entiers vérifiant les relations suivantes :
2k < C , ct
15 3<k< n< 2*k .
9. Circuit électronique selon la revendication 8, caractérisé en ce que le circuit de génération de signal d'erreur génère un signal d'erreur lorsque le
20 mot de code reçu ne correspond à aucun message.
10. Circuit électronique selon la revendication 8 ou 9, caractérisé en ce que k =4 et n=6.
25 11. Circuit électronique selon l'une quelconque des revendications 8 à 10, caractérisé en ce que l'encodeur et le décodeur présentent chacun un multiplexeur de codage dynamique .
12. Circuit électronique selon l'une quelconque des revendications 8 à 11, caractérisé en ce que lesdits bus des premier et deuxième modules sont de la taille d'un mot de donnée composé de b messages de taille k, b 5 étant un entier supérieur ou égal à 2, le premier module présentant b desdits encodeurs connectés en parallèle à son bus, le deuxième module présentant b desdits décodeurs connectés en parallèle à son bus .
10 13. Circuit électronique selon l'une quelconque des revendications 8, 9, 10 ou 12, caractérisé en ce que 1 ' encodeur comprend :
-une première couche de portes logiques, comprenant une porte OUI et une porte NON pour
15 chaque bit du message d'entrée (M0-M3) ;
-une deuxième couche de portes logiques, comprenant 2k portes ET (1-16) à entrées multiples et connectées aux sorties de la première couche logique de sorte que une et une seule porte ET
20 soit validée pour un message d'entrée donné;
-une troisième couche de portes logiques, comprenant n portes OU à entrées multiples, la sortie de chaque porte ET étant connectée à l'entrée de portes OU de sorte que la sortie des
25 portes OU forme le mot de code présentant le poids de Hamming w.
14. Circuit électronique selon la revendication 13, caractérisé en ce que le décodeur comprend : 30 -une première couche de portes logiques, dont l'entrée est connectée à la sortie de la troisième
couche de portes logiques de l'encodeur, comprenant une porte OUI et une porte NON pour chaque bit du mot de code reçu;
-une deuxième couche de portes logiques comprenant 2n portes ET à entrées multiples et connectées aux sorties de la première couche du décodeur de sorte que une et une seule porte ET soit validée pour un mot de code reçu donné; -une troisième couche de portes logiques, comprenant k portes OU à entrées multiples, la sortie de chaque porte ET correspondant à un mot de code valide étant connectée à l'entrée de portes OU de sorte que la sortie des portes OU forme le message décodé.
15. Circuit électronique selon la revendication 14, caractérisé en ce que la troisième couche de portes logiques du décodeur comprend une porte OU additionnelle à entrées multiples connectées aux sorties des portes ET correspondant à des mots de code non valides .
16. Carte à puce comprenant un circuit électronique selon l'une quelconque des revendications 8 à 15.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1715436A3 (fr) * 2005-04-21 2007-03-28 St Microelectronics S.A. Protection du déroulement d'un programme exécuté par un circuit intégré ou de données contenues dans ce circuit
FR2889005A1 (fr) * 2005-07-19 2007-01-26 Gemplus Sa Integrite materielle permanente des donnees
JP2008099204A (ja) * 2006-10-16 2008-04-24 Toshiba Corp 論理回路
JP5203594B2 (ja) * 2006-11-07 2013-06-05 株式会社東芝 暗号処理回路及び暗号処理方法
KR101646705B1 (ko) * 2009-12-01 2016-08-09 삼성전자주식회사 에스-박스를 구현한 암호화 장치
US8614634B2 (en) * 2012-04-09 2013-12-24 Nvidia Corporation 8b/9b encoding for reducing crosstalk on a high speed parallel bus
WO2014131546A1 (fr) 2013-02-27 2014-09-04 Morpho Procede d'encodage de donnees sur une carte a puce par des codes de poids constant
US9736181B2 (en) * 2013-07-26 2017-08-15 Intel Corporation Hardening data transmissions against power side channel analysis
KR101489686B1 (ko) * 2013-08-13 2015-02-04 고려대학교 산학협력단 차량용 네트워크의 전자제어장치간 인증 방법
FR3035532B1 (fr) * 2015-04-24 2018-07-27 Morpho Procede d'encodage de donnees minimisant les variations de fuites d'un composant electronique

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999067766A2 (fr) * 1998-06-03 1999-12-29 Cryptography Research, Inc. Procede de calcul cryptographique equilibre et dispositif de minimisation de fuites dans les cartes a puce et autres cryptosystemes

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO2004105304A1 *

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