CN1792059A - 两个模块之间的安全数据传输 - Google Patents

Abstract

本发明涉及一种用于在电子单元的两个功能模块(CPU，PERIPH)之间的连接中进行安全数据传输的方法，所述方法包括以下步骤：由第一模块将k比特的消息内射编码为具有常数汉明权w的n比特码字；将所述码字传输给第二模块，当由第二模块接收的n比特码字的汉明权不同于w时，产生错误信号；在没有错误的情况下解码，其中k、w和n是如(I)所定义的整数。本发明还涉及一种相应的电子电路。

Description

两个模块之间的安全数据传输

本发明涉及一种在电子元件中安全实现功能模块的方法。

本发明还涉及相应的电子元件。

术语“功能模块”用来指专门执行可以是算法的功能的硬件模块，所述硬件模块被包含在电子元件中；术语“功能模块”也可以是由程序构成的软件模块，所述程序用于执行可以是算法的功能，在电子元件中实现所述软件模块。

这样的元件尤其被使用在其中严格控制对服务或数据的访问的应用中，例如密码应用。

这样的元件具有在微处理器和包含非易失性存储器的存储器周围形成的可编程结构，所述非易失存储器包含一项或多项保密数据；它是适合执行任何算法的通用结构。也可以通过“硬件”结构，即具有一个或多个专门执行特定计算或执行单一算法的协处理器的结构，来补充这样的元件，并且所述结构提供了执行算法比软件结构执行算法快的优点。

例如，当算法是被称为“数据加密标准”(DES)(可以用于加密消息)的密钥加密算法时，执行速率是协处理器执行速率的1000倍至10000倍。

这样的元件可以被用于车载(on-board)或者其它计算机系统。尤其，由于其某些特定应用而用于智能卡。例如，这样的应用有数据库访问应用，银行业务应用，包含例如SIM卡的移动电话应用，例如电视频道、加汽油或确实通过收费高速公路的远程支付应用。

因此，这样的元件或这样的卡执行加密算法，用于当消息必须保密时加密、验证或数字标记所述消息。

基于由主机系统(服务器、自动取款机等)输入到卡的消息和包含在卡中的保密数字，卡把经验证或标记的所述加密消息发送回主机系统，由此使得主机系统可能验证所述元件或卡或交换数据。

加密算法的特征(即，执行的计算和所用的参数)可以是已知的。唯一未知量是(或多个)保密数字。这样的算法的整体安全性在于包含在卡中并且对于卡外界是未知的所述(或多个)保密数字。仅仅知道输入的消息和发回的加密消息不能推断出保密数字。通过使用大尺寸的保密数字可以增加加密算法的数学安全性，以使用于计算所述密钥的理论计算时间对于当今的计算装置来说太长。

不幸地，已经发现，基于当元件运行密码算法时在所述元件外部测量到的物理量值的外部攻击，使得不诚实的第三方可能发现包含在所述卡中的一个(或多个)保密数字或保密数据。这样的攻击被称为“侧渠道攻击”。特别地，所用的物理信号是元件的温度、电磁辐射、耗电或计算时间。

在这样的侧渠道攻击之中，可以提及的是基于一个或可能几个测量的单功率分析(Single Power Analysis，SPA)攻击和基于由许多测量而产生的统计分析的差分功率分析(Differential PowerAnalysis，DPA)攻击。例如，这样的攻击使用的事实是，例如，执行指令的微处理器和/或协处理器的电流消耗取决于被处理的指令或数据而变化。

还已经开发出通过注入错误来攻击的方法。这样的方法尤其包括利用激光或光轰击元件；产生干扰电磁场；将峰值电压注入元件的电源，或注入异常的时钟信号或“时钟假信号”。这种错误的作用是破坏密码算法执行中的目标部分，这使精确地重现密钥成为可能。

为了抵御错误注入攻击，第一选择方案是利用屏幕保护元件或智能卡。这些屏幕证明是不够的：尤其它们可能被绕过或呈现太低的灵敏度而不能保证有效的保护。

用于保护元件或智能卡的第二选择方案是如果发生攻击则使用传感器来去激励电路。当检测到错误注入攻击时，可禁止电路或防止骗子执行非法操作。

“多轨”编码方法是众所周知的，尤其用于检测错误注入并且不传送电流测量产生的任何信息。“双轨”(DR)编码方法是多轨编码的特定情况。在DR方法中，对于每一个要被编码的比特通信信道使用两个通信连接。因此，使用两个通信连接上的1-0组合编码0并且使用所述连接上的0-1组合编码1。因此不管被处理的比特序列怎样，编码字的汉明权总是不变的。检测到的在一对连接上具有1-1或0-0组合的码字被与错误相关联。

另外，双轨通常与下面方法相关联：在两个码字之间，所述组合短暂地经历状态0-0。因而，可以令连续组合之间汉明距离的波动恒定。因此，每对的耗电不随时间变化。因此，读取电流的消耗不再给出对于推断出保密数字或保密数据有用的任何信息。

尤其，所述解决方案受限的缺点是需要多个连接，所述连接的数量是处理数据的比特数的两倍。

本发明解决了上述缺点。因此，本发明提供一种在电子元件的第一和第二功能模块之间的连接上以安全的方式传输数据的方法，所述方法的特征在于它包括下面步骤：

-由第一模块将k比特的消息内射编码为呈现常数汉明权w的n比特的码字；

-将所述n比特码字传输给第二模块；

-当由第二模块接收的n比特码字的汉明权不同于 w时，产生错误信号；以及

-在没有错误信号的情况下解码所接收的码字；

k、 w和 n是校验下面关系的整数：

$2^k\≤C_n^w$

3≤k＜n＜2*k

在一个变形中，ABS(2w-n)≤1，其中ABS指绝对值函数。

在另一个变形中，所述方法还包括当呈现汉明权 w的接收码字不对应任何消息时产生错误信号的步骤。

在另一个变形中，k＝4且n＝6。

在又一个变形中，编码几乎是系统的。

另外可提供动态的编码。

在另一个变形中，在电子元件的第一和第二功能模块之间的连接上以安全的方式进行数据字的传输，数据字由多个并行的k比特消息组成，所述方法特征在于，对于给定字的所有消息并行地执行上述定义的步骤。

本发明还提供一种电子电路，包括：

-第一模块，具有用于k比特消息的出口总线，以及编码器，该编码器将k比特消息内射编码为具有常数汉明权 w的 n比特的码字；

-第二模块，具有：

-解码器，其具有n个与编码器的通信连接，并且用于将接收的n比特码字解码为k比特消息；

-从解码器接收消息的入口总线；

-发生器电路，其与解码器连接并且当接收码字的汉明权不同于 w时，产生错误信号；

k、 w和 n是验证下面关系的整数：

$2^k\≤C_n^w$

3≤k＜n＜2*k

在一个变形中，当接收的码字不对应任何消息时错误信号发生器电路产生错误信号。

在另一个变形中，k＝4且n＝6。

在另一个变形中，编码器和解码器各自都具有动态编码多路复用器。

在又一变形中，第一和第二模块的所述总线具有由尺寸为 k的 b个消息组成的数据字的尺寸，其中 b是大于或等于2的整数，所述编码器中的 b个与第一模块的总线并联连接，所述解码器中的 b个与第二模块的总线并联连接。

还可能提供编码器，所述编码器包括：

-第一层逻辑门，包括用于输入消息的每个比特(M0-M3)的“是”(YES)门和“否”(NO)门；

-第二层逻辑门，包括2^k个“与”(AND)门，所述“与”门具有与第一逻辑层的出口连接的多个入口使得一个并且仅一个“与”门对于给定的输入消息是有效的；以及

-第三层逻辑门，包括 n个具有多个入口的“或”(OR)门，每个“与”门的出口连接到“或”门的对应入口以便“或”门的输出形成具有汉明权 w的码字。

在一个变形中，解码器包括：

-第一层逻辑门，所述层的入口连接到编码器的第三层逻辑门的出口，所述第一层包括用于接收的码字的每个比特的“是”门和“否”门；

-第二层逻辑门，包括2ⁿ个“与”门，其具有与解码器的第一层的出口连接的多个入口，使得一个并且仅一个“与”门对于给定的接收码字是有效的；以及

-第三层逻辑门，包括k个具有多个入口的“或”门，对应有效码字的每个“与”门的出口连接到“或”门的对应入口，以便“或”门的输出形成解码的消息。

在又一个变形中，解码器的第三层逻辑门包括具有多个入口的附加“或”门，所述多个入口与对应无效码字的“与”门的出口连接。

本发明还提供一种包含这样的电子电路的智能卡。

阅读作为非限制说明性实例给出的下面描述并且参考下面附图更清楚地看出本发明的其它特征和优点，其中：

图1用图解法示出了相互传输码字的两个模块；

图2示出了在利用6比特码字非线性编码4比特字节或“四位组”的编码电路中本发明的使用；

图3是可以用于图2所示实例的转换表的一个实例。

图1示出了两个模块的实例，必须确保经由总线的所述两个模块的通信安全。在这个实例中，模块CPU对应智能卡的处理器并且模块PERIPH对应智能卡的存储器或协处理器。每个模块在其出口处都具有基于消息产生码字的编码器。在其入口处，每个模块还具有解码器，所述解码器接收来自其它模块的码字并且将所述码字转换为可读消息。

本发明建议利用具有规定比特数目的码字来编码消息或数据字，所述规定比特数目比双轨中所使用的码字比特数目少。

使用下面关系式确定编码K比特消息所必需的具有汉明权w的码字的尺寸n，所述K比特消息的尺寸小于双轨中所使用的码字：

$2^k\≤C_n^w,$

3≤k＜n＜2*k。

其中函数ABS是绝对值函数；并且

2^k是具有k比特的数据消息的数目；

C_n ^w对应于具有汉明权为 w的n个比特的码字的数目。执行编码的条件是为了可能在 k比特消息和 n比特码字之间建立内射(injection)。因此，不等式 $2^k\≤C_n^w$ 被证明是正确的。

对于ABS(2w-n)≤1，获得具有权 w的n比特字的最大数目，因为在二项定律的曲线图顶点上获得可用字的最大数目。

如上面详细描述的，本发明为n＜2k提供了优点。因而，减少了模块之间的通信总线的尺寸和复杂度。

可以证明的是，所述编码对于码字的最大可能数目是可行的，即n＝2k-1且w＝INT(n/2)＝k-1的码字，其中INT指整数部分函数。

由于 $C_{2k-1}^{k-1}=C_{2k-1}^k$ 所以校验下面关系式 $C_{2k-1}^k/2^k\≥1$ 是足够的。

这个不等式为大于或等于3的任何 k值提出了解决方案，这通过递归来证明。

下面的表格将所获得的最小数目 n与在双轨(DR)方法中所用的比特数目进行比较：

K	N	DR
			4	6	8
8	11	16
			16	19	32
32	35	64

因此，可以发现所提出的编码方法与DR方法相比可能显著减少通信连接的数目。

为了降低系统的印刷电路的复杂度，优选地利用对4比特字节或“四位组”执行的编码实现本发明。下面参考图2和3示出了一种在四位组中执行编码的系统。

图2示出了一个编码电路，用于将4比特消息M0-M3编码为6比特码字C0-C5。这个编码器包括三层逻辑门。

将每个比特M0-M3施加到相应“是”门和相应“否”门。因此在第一层的出口处，每个比特表示其值和其补码。

第一层的出口连线到第二层的16个“与”门。所述16个“与”门表示四位组M0-M3的16个算数值的状态。因此，第一和第二层的逻辑门被如此连接使得对于四位组M0-M3的给定值，第二层的单个“与”门在出口表示激励状态。因此，“与”门识别单个四位组。

“与”门的输出施加到具有多个入口(例如16个入口)的6个“或”门，所述6个“或”门形成编码电路的第三层。在第二和第三层之间的接线为所选编码定义了转换表。因此，所示的电路表示了永久设置的编码。在这个实例中，这个编码是非线性的，但是这对于代码的操作不是必需的。当“与”门的出口表示激活状态时，其到“或”门的接线定义了在“或”门的出口上产生的码字C0-C5。

相关的解码电路可能呈现与该编码电路的结构类似的结构。因此，可以设想下面的具有三层逻辑门的解码电路。

对于码字的每一比特，第一层都具有一个“是”门和一个“否”门。因此所述第一层将码字的比特和其补码作为输出传送。

所述第一层的出口连接到第二层的64个6-入口“与”门。因此，一个“与”门仅仅与施加到所述第一层的一个码字相关联。因此，仅仅一个“与”门对于给定码字具有激活的出口。

因为在原始消息中仅有16个四位组，所以64个“与”门中的48个“与”门的激活显然对应于错误注入。因此，48个“与”门与指示错误注入攻击的“或”门连接。因此，这个附加“或”门产生表示错误的信号，所述错误对应具有不同与 w的汉明权的码字，或对应不具有转换表中任何相关消息的码字。16个其它“与”门和4个剩余“或”门之间的连接使通过反转编码电路的转换表来在第三层的出口上重现原始消息成为可能。

应该指出的是，对于上述编码器和上述解码器来说，利用三层结构，并且通过使用标准元件可以获得大约10纳秒(ns)的传播时间。因此，所述电路例如可以与以50兆赫(MHz)计时的处理器相关联。使用更快的逻辑门当然可能提高处理器的频率。

本领域的技术人员能够理解，编码器的第二和第三层和解码器的第二和第三层之间的接线不必永久地设置。例如，可以设想在这些层之间插入多路复用器以便执行动态编码。当然，应该使编码器的多路复用器和解码器的多路复用器协调工作。

有利地，使用传送几乎是系统的代码的编码，所述几乎是系统的代码即其中大部分码字校验系统代码的代码。系统码是其中每个码字是原始消息和冗余比特的连接的代码。因此，对于接收器模块来说相对容易解码以这样方式产生的码字。这样的编码/解码可能简化编码电路和解码电路的结构。

图3示出了用于图1电路的转换表的一个实例。它示出了码字的比特C0-C5的值与对应消息的比特的值M0-M3的函数关系。这个代码是非线性的。所述代码几乎是系统的：仅仅有两个码字不是原始消息和冗余比特的连接(这些码字对应消息0000和1111)。代码的黑体字符标识每个码字内原始消息的比特。

当然，可以把多个4比特系统加到处理的比特数目为4的倍数(例如8、16或32比特)的任何模块。在这个变形中，即使码字的全部比特数目相对于上述表来说不是最佳的，具有附加的四位组编码系统的这样的一个结构呈现低复杂度并且十分容易实现。

尽管本发明的码字的比特数目相比双轨来说较小，但是没有减轻对各种类型欺骗的防护。

本发明证明了对于检测单向错误注入，能够提供与双轨方法相同的性能水平，所述单向错误注入中码字比特从1转换为0的概率高于比特从0转换为1的概率。例如通过光脉冲或通过注入峰值电压到模块的电源来产生单向注入。应该指出的是，这种单向假设非常接近电路对错误注入攻击的真实响应。

另外，由于传输的码字具有常数汉明权，因为所有码字具有相同权重，所以不可能利用它们推断出有用信息。因此，读取本发明的电路消耗的电流量也不能传送关于消息的信息。因而，本发明保证与双轨类似的对于功率分析攻击的防护。

本发明有利地适用于智能卡的两个模块之间的传输。尤其，本发明适用于处理器和外围存储器之间的传输或者适用于通过总线在处理器内部的传输。当然，本发明除了在智能卡的总线上传输之外还适合在电子电路的总线上的传输。

Claims (16)

1.一种在电子元件的第一和第二功能模块之间的连接上以安全的方式传输数据的方法，所述方法的特征在于它包括下面步骤：

-由第一模块将 k比特(M0-M3)的消息内射编码为具有常数汉明权 w的 n比特(C0-C5)的码字；

-将该n比特码字传输给第二模块；

-当由第二模块接收的n比特码字的汉明权不同于 w时，产生错误信号；以及

-在没有错误信号的情况下解码所接收的码字；

所述方法的特征在于： k、 w和 n是校验下面关系的整数：

$2^k\≤C_n^w,$

3≤k＜n＜2*k。

2.根据权利要求1所述的方法，其特征在于ABS(2w-n)≤1，其中ABS指绝对值函数。

3.根据权利要求1或2所述的方法，其特征在于它还包括当接收的具有汉明权 w的码字不对应任何消息时产生错误信号的步骤。

4.根据前面任一权利要求所述的方法，其特征在于k＝4且n＝6。

5.根据前面任一权利要求所述的方法，其特征在于所述编码几乎是系统的。

6.根据前面任一权利要求所述的方法，其特征在于所述编码是动态的。

7.一种在电子元件的第一和第二功能模块之间的连接上以安全的方式传输数据字的方法，数据字由多个并行的k比特消息组成，所述方法特征在于，对给定字的所有消息并行地执行根据权利要求1-4中任一权利要求所述的步骤。

8.一种电子电路，其包括：

-第一模块，具有用于 k比特(M0-M3)消息的出口总线，以及编码器，其将该k比特消息内射编码为具有常数汉明权 w的 n比特(C0-C5)的码字；

-第二模块，具有：

-解码器，其具有与编码器的 n个通信连接，并且用于将接收的n比特码字解码为k比特消息；

-从解码器接收消息的入口总线；

-发生器电路，与解码器连接并且当所接收码字的汉明权不同于 w时产生错误信号；

所述电子电路的特征在于： k、 w和 n是校验下面关系的整数：

$2^k\≤C_n^w,$

3≤k＜n＜2*k。

9.根据权利要求8所述的电子电路，其特征在于当接收的码字不对应任何消息时错误信号发生器电路产生错误信号。

10.根据权利要求8或9所述的电子电路，其特征在于k＝4且n＝6。

11.根据权利要求8-10中任一权利要求所述的电子电路，其特征在于编码器和解码器各自都具有动态编码多路复用器。

12.根据权利要求8-11中任一权利要求所述的电子电路，其特征在于第一和第二模块的所述总线具有由尺寸为 k的 b个消息组成的数据字的尺寸，其中 b是大于或等于2的整数，第一模块的所述编码器中的 b个与其总线并联连接，第二模块的所述解码器中的 b个与其总线并联连接。

13.根据权利要求8、9、10或12中任一权利要求所述的电子电路，其特征在于编码器包括：

-第一层逻辑门，对于输入消息的每个比特(M0-M3)包括“是”门和“否”门；

-第二层逻辑门，包括2^k个具有多个入口的“与”门(1-16)，所述入口与第一逻辑层的出口连接，以便一个并且仅一个“与”门对于给定的输入消息是有效的；以及

-第三层逻辑门，包括 n个具有多个入口的“或”门，每个“与”门的出口连接到“或”门的对应入口以便“或”门的输出形成具有汉明权 w的码字。

14.根据权利要求13所述的电子电路，其特征在于解码器包括：

-第一层逻辑门，所述层的入口连接到编码器的第三层逻辑门的出口，所述第一层对于接收的码字的每个比特的包括“是”门和“否”门；

-第二层逻辑门，包括2ⁿ个具有多个入口的“与”门，所述入口与解码器的第一层的出口连接，以便一个并且仅一个“与”门对于给定的接收码字是有效的；以及

-第三层逻辑门，包括k个具有多个入口的“或”门，对应有效码字的每个“与”门的出口连接到“或”门的对应入口，以便“或”门的输出形成解码的消息。

15.根据权利要求14所述的电子电路，其特征在于解码器的第三层逻辑门包括具有多个入口的附加“或”门，所述多个入口与对应于无效码字的“与”门的出口连接。

16.一种智能卡，其包括根据权利要求8-15中任一权利要求所述的电子电路。

Images