EP1543421A2 - Verfahren zur ereignissynchronisation, damit synchronisierte prozessoren und fehlertoleranter systeme mit derartigen prozessoren - Google Patents

Verfahren zur ereignissynchronisation, damit synchronisierte prozessoren und fehlertoleranter systeme mit derartigen prozessoren

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EP1543421A2
EP1543421A2 EP03807779A EP03807779A EP1543421A2 EP 1543421 A2 EP1543421 A2 EP 1543421A2 EP 03807779 A EP03807779 A EP 03807779A EP 03807779 A EP03807779 A EP 03807779A EP 1543421 A2 EP1543421 A2 EP 1543421A2
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EP
European Patent Office
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cpu
operating mode
separate operating
execution unit
external events
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Withdrawn
Application number
EP03807779A
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English (en)
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Inventor
Pavel Peleska
Dirk Schnabel
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Siemens AG
Siemens Corp
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Siemens AG
Siemens Corp
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1675—Temporal synchronisation or re-synchronisation of redundant processing components
    • G06F11/1683—Temporal synchronisation or re-synchronisation of redundant processing components at instruction level

Definitions

  • Event synchronization method especially for processors of fault-tolerant systems
  • processor boards In many cases up to a few hundred so-called processor boards are used in telecommunications systems, data centers and other high-availability systems to provide the necessary computing power.
  • a processor board typically consists of a processor or CPU (Central Processing Unit), a chip set, main memory and peripheral components.
  • CPU Central Processing Unit
  • the probability of a hardware defect of a typical processor board occurring per year is in the single-digit percentage range. Due to the large number of processor boards combined into a system, there is a very high probability of a failure of any hardware component in relation to the year, whereby such an individual failure, if suitable precautions are not taken, can cause the failure of the entire system.
  • Known solutions to comply with such high system availability requirements provide redundant system components. The known methods can be divided into two main groups: software-based methods and hardware-based methods.
  • the basic principle of hardware-based methods is based on encapsulating the redundancy at the hardware level so that this is transparent to the software.
  • the main advantage of a redundancy managed by the hardware itself is that the application software is not affected by the redundancy principle and therefore any software can be used in most cases.
  • Lockstep means that identical hardware, for example two boards, is operated in the same isochronous mode.
  • Hardware mechanisms ensure that the redundant hardware experiences identical input stimuli at a given point in time and must therefore come to identical results. The results of the redundant components are compared; in the event of a deviation, an error is identified and suitable measures are initiated (alarm operator, partial or complete safety shutdown, system restart).
  • the basic prerequisite for the implementation of a lockstep system is the deterministic behavior of all components contained in the board, i.e. CPUs, chip sets, main memory etc. Deterministic behavior means that these components deliver identical results at identical times when the components are faultless receive identical stimuli at identical times.
  • Deterministic behavior also requires the use of isochronous interfaces.
  • asynchronous interfaces cause a certain degree of unsharpness in the system, as a result of which the clock-synchronous overall behavior of the system cannot be maintained.
  • asynchronous interfaces offer technological advantages in increasing performance, making clock-synchronous operation using the lockstep method impossible.
  • modern CPUs increasingly use mechanisms that make clock-synchronous operation impossible.
  • These are, for example, internal corrective measures that are not visible to the outside, e.g. Correction of an internal, correctable error in accessing the cache memory, which may lead to a slight delay in command processing, or the speculative execution of commands.
  • Another example is the increasing implementation of CPU-internal clock-free execution units in the future, which will offer considerable advantages in terms of speed and power dissipation, but will prevent clock-synchronous or deterministic work of the CPU.
  • a method for the synchronization of external events which are supplied to a module CPU and influence it, according to which the external events are temporarily stored, the stored external events being called up in a separate operating mode of the module for processing by an execution unit EU of the module and the module enters this operating mode in response to the fulfillment of a condition that can be specified by commands or is predetermined.
  • the predeterminable condition is realized by executing the change to the separate operating mode if the match between a counter element CIC and a register element MIR is determined by a comparator element K of the module, the content of the register element MIR being predeterminable by commands and the counting element CIC contains the number of instructions executed by the execution unit since the last change to the separate operating mode.
  • the method can be used particularly advantageously in connection with redundant systems which have at least two CPU modules and in which an identical sequence of instructions is provided for the CPU modules and in which separate external events are called up by the modules in a separate operating mode.
  • a faster block CPU is left in redundant systems by a controller in a separate operating mode until a slower block has reached the end of the separate operating mode.
  • the invention also provides a processor module CPU which has at least the following:
  • At least one execution unit EU at least one counter element CIC for counting the instructions executed by the execution unit since the last change to the separate operating mode
  • Commands can be specified or fixed, - at least one comparator element K- for switching the
  • Execution unit EU in a separate operating mode in response to the correspondence of the counting element CIC with the register element MIR, wherein in the separate operating mode cached external events to be fed to the processor module and which influence the processor module (CPU) are called up by the processor module CPU.
  • the cached external events can advantageously be retrieved using software, firmware, microcode or hardware.
  • a system comprising at least two processor modules CPU is also provided, the processor modules CPU each having at least the following:
  • At least one counter element CIC for counting the instructions carried out by the execution unit since the last change to the separate operating mode
  • at least one register element MIR the content of which can be predetermined or predefined by commands
  • At least one comparator element K for switching the execution unit EU into a separate operating mode in response to the correspondence of the counting element CIC with the register element MIR, external events temporarily stored in the separate operating mode that are to be supplied to the processor modules and influencing the processor modules being called up by the processor modules.
  • the cached external events can advantageously be called up using software, firmware, microcode or hardware.
  • This system advantageously also has a connection between at least two of the processor modules CPU that execute an identical instruction sequence, the connection being provided for transmitting synchronization information of the separate operating modes.
  • a major advantage of the invention is that it enables the use of any new or existing software on a hardware fault-tolerant platform, in which a CPU supporting the invention can be used without the requirement for clock-synchronous, deterministic operation of the CPU exists and whereby the use of asynchronous high-speed interfaces or links is possible.
  • the CPUs do not have to be identical, they only have to stop after the same number of processed machine instructions and change the operating mode. - The CPUs can be operated with different clock frequencies. - The CPUs can behave differently with regard to the speculative execution of instructions, since only the completed instructions are evaluated.
  • the present invention ensures that external events relevant to the program flow, such as e.g. Interrupts or data generated by external devices, redundant CPUs are presented at identical points in the command execution and the lockstep mode of operation can thereby be emulated.
  • a processor module CPU is shown schematically in FIG. Only the components relevant to this invention are shown.
  • the CPU comprises a cache memory C, one or more execution units EU, at least one comparator K, at least one counter CIC for counting the execution unit led instructions and at least one register element MIR, the content of which can be predetermined by commands or fixed.
  • the following are also shown schematically: address bus, data bus, control bus, connections or links and a system clock.
  • the CPU contains the counter CIC (Completed Instruction Counter), which counts instructions or machine instructions which the CPU has completely executed.
  • the CPU also contains a register MIR (Maximum Instruction Register) which is written by software (ELSO) which supports the emulated lockstep operation.
  • the CPU has the comparator or comparator K, which compares the number of commands executed, that is to say the counter CIC, with the register MIR and, in the case of equality, for example generates an interrupt request which executes the command according to the number of commands carried out by the register MIR given instructions are interrupted and the CPU switches to another operating mode.
  • suitable microcode is executed, for example, or an interrupt service routine is branched out, or hardware signals indicate that this synchronization point has been reached.
  • the external events are then presented to the redundant CPUs in such a way that after leaving this operating mode, all CPUs can evaluate these events in the same way and thus subsequently execute the same commands.
  • the CPU branches into an interrupt service routine in which the state of Interrupt signals kept away from the CPU by the hardware described are queried in such a way that a redundant CPU, which may make this query at a slightly later time, receives the identical information.
  • the counter CIC is reset before leaving the separate operating mode. Then the program jumps back to the point at which the interruption occurred when the counter value CIC specified by the register MIR was reached. The CPU will then again execute the number of machine instructions specified by the register MIR and, when the register value MIR is reached, change the mode by means of the counter CIC and thereby enable the acceptance of external events.
  • software ELSO supporting the emulated lockstep operation can set the register MIR to a value of 10,000.
  • a CPU that operates at a 5 GHz clock frequency and executes an average of one machine command per cycle (length of a cycle: 1/200 ps) would be interrupted after 2 ⁇ s in the execution of the command and enable synchronization with external events.

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Abstract

Für redundante Systeme werden vielfach identisch aufgebaute Prozessorboards vorgesehen, die im Lockstep-Betrieb arbeiten. Die grundlegende Voraussetzung für die Implementierung eines Lockstep Systems ist das deterministische Verhalten aller im Board enthaltenen Komponenten, also CPUs, Chip Sets, Hauptspeicher etc. Deterministisches Verhalten bedeutet dabei, daß diese Komponenten im fehlerfreien Fall identische Ergebnisse zu identischen Zeitpunkten liefern, wenn die Komponenten identische Stimuli zu identischen Zeitpunkten erhalten. Deterministisches Verhalten setzt ferner die Verwendung taktsynchroner Schnittstellen voraus. Asynchrone Schnittstellen bewirken im System in vielen Fällen eine gewisse zeitliche Unschärfe, wodurch das taktsynchrone Gesamtverhalten des Systems nicht aufrecht erhalten werden kann. Um dennoch einen Lockstep-Betrieb durchführen zu können, sieht die vorliegende Erfindung ein Verfahren zur Synchronisation externer Ereignisse, die einem Baustein (CPU) zugeführt werden und diesen beeinflussen, vor, demgemäss die externen Ereignisse durch Pufferelemente zwischengespeichert werden, wobei die in den Pufferelementen gespeicherten externen Ereignisse in einem gesonderten Betriebsmodus des Bausteins zur Verarbeitung durch eine Ausführungseinheit (EU) des Bausteins abgerufen werden und wobei der Baustein in diesen Betriebsmodus ansprechend auf die Erfüllung einer vorgebbaren bzw. vorgegebenen Bedingung eintritt, welche die Anzahl der ausgeführten Instruktion widerspiegelt.

Description

Beschreibung
Verfahren zur Ereignissynchronisation, insbesondere für Prozessoren fehlertoleranter Systeme
In Telekommunikationssystemen, in Data-Centern und anderen hochverfügbaren Systemen werden in vielen Fällen bis zu einigen _Hundert sogenannter Prozessorboards eingesetzt, um die erforderliche Rechenleistung vorzusehen. Ein solches Prozes- sorboard besteht typischerweise aus einem Prozessor bzw. einer CPU (Central Processing Unit) , einem Chip Set, Hauptspeicher und Peripheriebausteinen.
Die Wahrscheinlichkeit des Auftretens eines Hardware-Defektes eines typischen Prozessorboards pro Jahr liegt im einstelligen Prozentbereich. Aufgrund der großen Anzahl zu einem System zusammengefasster Prozessorboards ergibt sich eine auf den Jahreszeitraum bezogene sehr hohe Wahrscheinlichkeit eines Ausfalls einer beliebigen Hardware-Komponente, wobei ein solcher Einzelausfall, falls geeignete Vorkehrungen nicht getroffen werden, den Ausfall des gesamten Systems hervorrufen kann.
Insbesondere an Telekommunikationssysteme, in zunehmendem Maße auch an Data-Center, wird die Forderung nach einer hohen Systemverfügbarkeit gestellt. Diese wird beispielsweise in Prozent ausgedrückt, oder es wird die maximal zulässige Ausfallzeit pro Jahr angegeben.. Typische Anforderungen sind z.B. eine Verfügbarkeit von >99.999% bzw. eine NichtVerfügbarkeit von höchstens einigen Minuten im Jahr. Da üblicherweise der Austausch eines Prozessorboards und die Wiederherstellung des Dienstes im Falle eines Hardwaredefektes eine Zeit beansprucht/ die im Bereich einige 10 Minuten bis einige Stunden liegt, müssen für den Fall eines Hardwaredefektes auf System- ebene entsprechende Vorkehrungen getroffen werden, um die Forderung nach der Systemverfügbarkeit erfüllen zu können. Bekannte Lösungen zur Einhaltung solch hoher Anforderungen an die Systemverfügbarkeit sehen redundante Systemkomponenten vor. Die bekannten Verfahren lassen sich in zwei hauptsächliche Gruppen einteilen: softwarebasierte Verfahren und hardwarebasierte Verfahren.
Bei softwarebasierten Verfahren wird typischerweise eine Middleware eingesetzt. Die softwarebasierte Lösung erweist sich jedoch als wenig flexibel, da lediglich diejenige (Ap- plikations-) Software in einem solchen System eingesetzt werden kann, die für dieses besondere Redundanzschema entwickelt wurde. Dies schränkt das Spektrum einsetzbarer (Applikations- ) Software erheblich ein. Darüber hinaus ist die Entwicklung von Applikationssoftware für Softwareredundanzprinzipien in der Praxis äußerst aufwendig, wobei die Entwicklung zusätzlich ein kompliziertes Testverfahren nach sich zieht.
Das Grundprinzip hardwarebasierter Verfahren beruht darauf, die Redundanz auf Hardwareebene zu kapseln, so daß dies für die Software transparent ist. Der wesentliche Vorteil einer von der Hardware selbst verwalteten Redundanz ist der, daß die Applikationssoftware durch das Redundanzprinzip nicht beeinträchtigt wird und somit in den meisten Fällen jede beliebige Software zum Einsatz kommen kann.
Ein in der Praxis häufig anzutreffendes Prinzip für hardware- fehlertolerante Systeme, deren Redundanz für die Software transparent ist, ist das sogenannte Lockstep-Prinzip. Lockstep bedeutet, daß identisch aufgebaute Hardware, z.B. zwei Boards, gleichartig taktsynchron betrieben werden. Durch Hardwaremechanismen wird sichergestellt, daß die redundante Hardware zu einem gegebenen Zeitpunkt identische Eingangsstimuli erfährt und dadurch zu identischen Ergebnissen kommen muß. Die Ergebnisse der redundanten Komponenten werden ver- glichen, im Fall einer Abweichung wird ein Fehler festgestellt und geeignete Maßnahmen werden eingeleitet (Alarmie- rung an das Bedienpersonal, partielle oder vollständige Sicherheitsabschaltung, Systemneustart) .
Die grundlegende Voraussetzung für die Implementierung eines Lockstep-Systems ist das deterministische Verhalten aller im Board enthaltenen Komponenten, also CPUs, Chip Sets, Hauptspeicher etc. Deterministisches Verhalten bedeutet dabei, daß diese Komponenten im fehlerfreien Fall identische Ergebnisse zu identischen Zeitpunkten liefern, wenn die Komponenten identische Stimuli zu identischen Zeitpunkten erhalten.
Deterministisches Verhalten setzt ferner die Verwendung taktsynchroner Schnittstellen voraus. Asynchrone Schnittstellen bewirken im System in vielen Fällen eine gewisse zeitliche Unscharfe, wodurch das taktsynchrone Gesamtverhalten des Systems nicht aufrecht erhalten werden kann.
Gerade für Chip Sets und CPUs bieten asynchrone Schnittstellen jedoch technologische Vorteile bei der Erhöhung der Leistungsfähigkeit, wodurch eine taktsynchrone Betriebsweise nach dem Lockstep-Verfahren unmöglich wird. Zudem verwenden moderne CPUs zunehmend Mechanismen, die eine taktsynchrone Betriebsweise unmöglich machen. Dies sind beispielsweise interne, nach außen nicht sichtbare Korrekturmaßnahmen, z.B. Korrektur eines internen, korrigierbaren Fehlers beim Zugriff auf den Cache-Speicher, die zu einer geringfügigen Verzögerung der Befehlsabarbeitung führen können, oder die spekulative Ausführung von Befehlen. Ein weiteres Beispiel ist die zukünftig zunehmende Implementierung von CPU-internen taktfreien Ausführungseinheiten, die erhebliche Vorteile in- sichtlich Geschwindigkeit und Verlustleistung ermöglichen, jedoch ein taktsynchrones bzw. deterministisches Arbeiten der CPU verhindern.
Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Verfahren anzugeben, durch welches die Vorteile des Lockstep- Verfahrens zu gewahrt bleiben und welches der technologischen Entwicklung Rechnung trägt. Diese Aufgabe wird durch ein Verfahren zur Synchronisation externer Ereignisse gemäß der Merkmale des Patentanspruchs 1, einen Prozessorbaustein gemäß der Merkmale des Patentan- spruchs 5 und ein System gemäß der Merkmale des Patentanspruchs 6 gelöst.
Bevorzugte Ausführungsformen sind Gegenstand der abhängigen Ansprüche.
Erfindungsgemäß wird ein Verfahren zur Synchronisation externer Ereignisse, die einem Baustein CPU zugeführt werden und diesen beeinflussen, vorgesehen, demgemass die externen Ereignisse zwischengespeichert werden, wobei die gespeicher- ten externen Ereignisse in einem gesonderten Betriebsmodus des Bausteins zur Verarbeitung durch eine Ausführungseinheit EU des Bausteins abgerufen werden und wobei der Baustein in diesen Betriebsmodus ansprechend auf die Erfüllung einer durch Befehle vorgebbaren oder fest vorgegebenen Bedingung eintritt.
Gemäß einer vorteilhaften Weiterbildung wird die vorgebbare Bedingung realisiert, indem der Wechsel in den gesonderten Betriebsmodus ausgeführt wird, falls durch ein Komparatorele- ment K des Bausteins die Übereinstimmung eines Zählelementes CIC mit einem Registerelement MIR ermittelt wird, wobei der Inhalt des Registerelementes MIR durch Befehle vorgebbar ist und das Zählelement CIC die Anzahl der durch die Ausführungseinheit ausgeführten Instruktionen seit dem letzten Wechsel in den gesonderten Betriebsmodus enthält.
Das Verfahren ist besonders vorteilhaft im Zusammenhang mit redundanten Systemen anwendbar, die zumindest zwei Bausteine CPU aufweisen und in denen eine identische Folge von Instruk- tionen für die Bausteine CPU vorgesehen ist und durch die Bausteine im gesonderten Betriebsmodus identische externe Ereignisse abgerufen werden. Gemäß einer Ausprägung der Erfindung wird in redundanten Systemen ein schnellerer Baustein CPU durch eine Steuerung im gesonderten Betriebsmodus belassen, bis ein langsamerer Bau- stein das Ende des gesonderten Betriebsmodus erreicht hat.
Die Erfindung sieht ferner einen Prozessorbaustein CPU vor, der zumindest folgendes aufweist:
- mindestens eine Ausführungseinheit EU, - mindestens ein Zählerelement CIC zum Zählen der durch die Ausführungseinheit ausgeführten Instruktionen seit dem letzten Wechsel in den gesonderten Betriebsmodus,
- mindestens ein Registerelement MIR, dessen Inhalt durch
Befehle vorgebbar oder fest vorgegeben ist, - mindestens ein Komparatorelement K- zum Umschalten der
Ausführungseinheit EU in einen gesonderten Betriebsmodus ansprechend auf die Übereinstimmung des Zählelementes CIC mit dem Registerelement MIR, wobei in dem gesonderten Betriebsmodus zwischengespeicherte, dem Prozessorbaustein zuzuführende externe Ereignisse, die den Prozessorbaustein (CPU) beeinflussen, durch den Prozessorbaustein CPU abgerufen werden.
Der Abruf der zwischengespeicherten externen Ereignisse kann dabei vorteilhaft mittels Software, Firmware, Microcode -oder Hardware erfolgen.
Erfindungsgemäß wird außerdem ein System bestehend aus mindestens zwei Prozessorbausteinen CPU vorgesehen, wobei die Prozessorbausteine CPU jeweils zumindest folgendes aufweisen:
- mindestens eine Ausführungseinheit EU,
- mindestens ein Zählerelement CIC zum Zählen der durch die Ausführungseinheit ausgeführten Instruktionen seit dem letzten Wechsel in den gesonderten Betriebsmodus, - mindestens ein Registerelement MIR, dessen Inhalt durch Befehle vorgebbar oder fest vorgegeben ist, - mindestens ein Komparatorelement K zum Umschalten der Ausführungseinheit EU in einen gesonderten Betriebsmodus ansprechend auf die Übereinstimmung des Zählelementes CIC mit dem Registerelement MIR, wobei in dem gesonderten Betriebsmodus zwischengespeicherte, den Prozessorbausteinen zuzuführende externe Ereignisse, welche die Prozessorbausteine beeinflussen, durch die Prozessorbausteine abgerufen werden.
Der Abruf der zwischengespeicherten externen Ereignisse kann dabei vorteilhaft mittels Software, Firmware, Microcode oder Hardware erfolgen.
Vorteilhaft weist dieses System zusätzlich eine Verbindung zwischen zumindest zwei der Prozessorbausteine CPU, die eine identische Instruktionsfolge ausführen, auf, wobei die Verbindung zum Übertragen von Synchronisationsinformationen der gesonderten Betriebsmodi vorgesehen ist.
Ein wesentlicher Vorteil der Erfindung ist darin zu sehen, daß die Verwendung beliebiger neuer oder bestehender Software auf einer hardwarefehlertoleranten Plattform ermöglicht wird, wobei in dieser Plattform eine die Erfindung unterstützende CPU zum Einsatz kommen kann, ohne daß die Forderung nach taktsynchroner, deterministischer Arbeitsweise der CPU besteht und wobei die Verwendung asynchroner Hochgeschwindigkeitsschnittstellen bzw. Links möglich ist.
Weitere Vorteile sind: - Die zueinander redundanten Boards und CPUs müssen nicht phasenstarr gekoppelt betrieben werden.
- Die CPUs müssen nicht identisch sein, sie müssen lediglich nach der gleichen Anzahl abgearbeiteter Maschineninstruktionen anhalten und den Betriebsmodus wechseln. - Die CPUs können mit unterschiedlichen Taktfrequenzen betrieben werden. - Die CPUs können sich unterschiedlich in Bezug auf die spekulative Ausführung von Instruktionen verhalten, da nur die komplettierten Instruktionen bewertet werden.
- Unterschiedliche CPU-interne AusführungsZeiten identischer CPUs, z.B. aufgrund von Korrekturen nach dem datenverfälschendem Auftreten von Alpha-Teilchen, führen lediglich dazu, daß der Synchronisationsmodus zu gering- . fügig unterschiedlichen Zeitpunkten erreicht wird.
Die beschriebenen Probleme bei der Sicherstellung der taktsynchron deterministischen Arbeitsweise führen aufgrund der zeitlichen Unscharfe zukünftiger CPUs zu zeitlich nicht exakt korrelierbarer Befehlsausführung. Da die CPU bei einer typischen Applikation auf externe Ereignisse reagieren muß, z.B. auf einen von einem Peripheriegerät generierten Interrupt oder auf Daten, die von einem Gerät in den Hauptspeicher geschrieben wurden, muß sichergestellt werden, daß die CPU von diesen Ereignissen an identischen Stellen in der Befehlsausführung in Kenntnis gesetzt wird, da sonst die Bewer- tung dieser Ereignisse zu unterschiedlichen Programmabläufen redundanter CPUs führen könnte.
Die vorliegende Erfindung sorgt dafür, daß externe, für den Programmablauf relevante Ereignisse, wie z.B. Interrupts oder von externen Geräten erzeugte Daten, redundanten CPUs an identischen Stellen der Befehlsausführung präsentiert werden und dadurch die Lockstep-Betriebsweise emuliert werden kann.
Im folgenden wird ein Ausführungsbeispiel der Erfindung im Zusammenhang mit einer Figur näher erläutert.
In Figur 1 wird ein erfindungsgemäßer Prozessorbaustein CPU schematisch dargestellt. Dabei sind nur die für diese Erfindung relevanten Bestandteile dargestellt. Die CPU umfaßt einen Cache-Speicher C, eine oder mehrere Ausführungsein- heiten EU, mindestens einen Komparator K, mindestens einen Zähler CIC zum Zählen der durch die Ausführungseinheit ausge- führten Instruktionen und mindestens ein Registerelement MIR, dessen Inhalt durch Befehle vorgebbar oder fest vorgegeben sein kann. Ferner sind schematisch dargestellt: Adressbus, Datenbus, Steuerbus, Verbindungen bzw. Links und ein System- takt Clock.
Die den Programmablauf beeinflussenden externen Ereignisse werden der CPU nicht direkt zugeführt, sondern von einer geeignet gestalteten Hardware zunächst gepuffert. Diese Hard- wäre kann dabei Bestandteil eines Bausteins außerhalb der CPU oder Bestandteil der CPU selbst sein. Die CPU enthält erfindungsgemäß den Zähler CIC (Completed Instruction Counter) , der Instruktionen oder Maschinenbefehle zählt, welche die CPU komplett ausgeführt hat. Die CPU enthält ferner ein Register MIR (Maximum Instruction Register) , das von einer den emulierten Lockstep Betrieb unterstützenden Software (ELSO) beschrieben wird.
Ferner weist die CPU den Ko parator oder Vergleicher K auf, der die Anzahl der ausgeführten Befehle, also den Zähler CIC, mit dem Register MIR vergleicht und bei Gleichheit beispielsweise eine Interrupt-Anforderung generiert, der die Befehlsausführung nach der Zahl der durch das Register MIR vorgegeben Instruktionen unterbricht und die CPU in einen anderen Betriebsmodus schaltet. In diesem Betriebsmodus wird beispielsweise geeigneter Microcode ausgeführt oder in eine Interrupt Service Routine verzweigt oder per Hardware-Signalen das Erreichen dieses Synchronisationspunktes angezeigt. In diesem Betriebsmodus werden dann den redundanten CPUs die externen Ereignisse so präsentiert, daß nach dem Verlassen dieses Betriebsmodus alle CPUs diese Ereignisse gleich bewerten können und somit in der Folge die gleichen Befehle ausführen werden.
Beispielsweise verzweigt die CPU nach Erreichen der durch das Register MIR vorgegeben Anzahl von Maschineninstruktionen in eine Interrupt Service Routine, in welcher der Zustand von durch die beschriebene Hardware von der CPU ferngehaltenen Interrupt Signalen so abgefragt wird, daß eine redundante CPU, die ggf. diese Abfrage zu einem geringfügig späteren Zeitpunkt stellt, die identische Auskunft erhält.
Vor dem Verlassen des gesonderten Betriebsmodus wird der Zähler CIC zurückgesetzt. Anschließend wird zu der Programmstelle zurückgesprungen, an der die Unterbrechung durch das Erreichen des durch das Register MIR vorgegeben Zählerwertes CIC stattgefunden hat. Danach wird die CPU wieder die durch das Register MIR vorgegebene Anzahl von Maschineninstruktio- nen ausführen und bei Erreichen des Registerwertes MIR durch Zähler CIC den Mode wechseln und dadurch die Annahme von externen Ereignissen ermöglichen.
Beispielsweise kann eine den emulierten Lockstep-Betrieb unterstützende Software ELSO das Register MIR auf einen Wert von 10.000 setzen. Eine CPU, die mit 5 GHz Taktfrequenz betrieben wird und im Mittel einen Maschinenbefehl pro Takt (Länge eines Taktes: 1/200 ps) ausführt, würde so nach 2 μs in der Befehlsausführung unterbrochen werden und die Synchronisation mit externen Ereignissen ermöglichen.

Claims

Patentansprüche
1. Verfahren zur Synchronisation externer Ereignisse, die einem Baustein (CPU) zugeführt werden und diesen beein- flussen, demgemass die externen Ereignisse zwischengespeichert werden, wobei die gespeicherten externen Ereignisse in einem gesonderten Betriebsmodus des Bausteins zur Verarbeitung durch zumindest eine Ausführungseinheit (EU) des Bausteins abgerufen werden und wobei der Bau- stein in diesen Betriebsmodus ansprechend auf die Erfüllung einer durch Befehle vorgebbaren oder fest vorgegebenen Bedingung eintritt.
2. Verfahren nach Anspruch 1,' dadurch gekennzeichnet, dass der Wechsel in den gesonderten Betriebsmodus ausgeführt wird, falls durch ein Komparatorelement (K) des Bausteins die Übereinstimmung eines Zählelementes (CIC) mit einem Registerelement (MIR) ermittelt wird, wobei der Inhalt des Registerelementes (MIR) durch Befehle vorgebbar ist und das Zählelement (CIC) die Anzahl der durch die Ausführungseinheit ausgeführten Instruktionen seit dem letzten Wechsel in den gesonderten Betriebsmodus enthält.
3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass in _ redundanten Systemen, die zumindest zwei Bausteine (CPU) aufweisen, eine identische Folge von In- struktionen für die Bausteine (CPU) vorgesehen ist und durch die Bausteine im gesonderten Betriebsmodus identische externe Ereignisse abgerufen werden.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass ein schnellerer Baustein (CPU) durch eine Steuerung im gesonderten Betriebsmodus belassen wird, bis ein lang- samerer Baustein das Ende des gesonderten Betriebsmodus erreicht hat.
5. Prozessorbaustein (CPU), der zumindest folgendes aufweist: - mindestens eine Ausführungseinheit (EU) ,
- mindestens ein Zählerelement (CIC) zum Zählen der durch die Ausführungseinheit ausgeführten Instruktionen seit dem letzten Wechsel in den gesonderten Betriebsmodus,
- mindestens ein Registerelement (MIR) , dessen Inhalt durch Befehle vorgebbar oder fest vorgegeben ist,
- mindestens ein Komparatorelement (K) zum Umschalten der Ausführungseinheit (EU) in einen gesonderten Betriebsmodus ansprechend auf die Übereinstimmung des Zählelementes
(CIC) mit dem Registerelement (MIR) , wobei in dem geson- derten Betriebsmodus zwischengespeicherte, dem Prozessorbaustein (CPU) zuzuführende externe Ereignisse, die den Prozessorbaustein (CPU) beeinflussen, durch den Prozes- sorbaustein (CPU) abgerufen werden.
6. System bestehend aus mindestens zwei Prozessorbausteinen (CPU) , die jeweils zumindest folgendes aufweisen:
- mindestens eine Ausführungseinheit (EU) ,
- mindestens ein Zählerelement (CIC) zum Zählen der durch die Ausführungseinheit ausgeführten Instruktionen seit dem letzten Wechsel in den gesonderten Betriebsmodus,
- mindestens ein Registerelement (MIR) , dessen Inhalt durch
Befehle vorgebbar oder fest vorgegeben ist,
- mindestens ein Komparatorelement (K) zum Umschalten der Ausführungseinheit (EU) in einen gesonderten Betriebs- modus ansprechend auf die Übereinstimmung des Zählelementes (CIC) mit dem Registerelement (MIR) , wobei in dem gesonderten Betriebsmodus zwischehgespeicherte, den Prozessorbausteinen zuzuführende externe Ereignisse, welche die Prozessorbausteine beeinflussen, durch die Prozessorbau- steine abgerufen werden. ystem nach Anspruch 6, das zusätzlich eine Verbindung zwischen zumindest zwei der Prozessorbausteine (CPU) , die eine identische Instruktionsfolge ausführen, aufweist, wobei die Verbindung zum Übertragen von Synchronisations- Informationen der gesonderten Betriebsmodi vorgesehen ist .
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