EP1488464A1 - Method for producing an soi field effect transistor and corresponding field effect transistor - Google Patents

Method for producing an soi field effect transistor and corresponding field effect transistor

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EP1488464A1
EP1488464A1 EP03717160A EP03717160A EP1488464A1 EP 1488464 A1 EP1488464 A1 EP 1488464A1 EP 03717160 A EP03717160 A EP 03717160A EP 03717160 A EP03717160 A EP 03717160A EP 1488464 A1 EP1488464 A1 EP 1488464A1
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EP
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effect transistor
transistor
soi field
field effect
layer
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Withdrawn
Application number
EP03717160A
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German (de)
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Ralf GÖTTSCHE
Christian Pacha
Thomas Schulz
Werner STEINHÖGL
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors

Definitions

  • the invention relates to a method for producing an SOI field-effect transistor and an SOI field-effect transistor.
  • the optimal voltage swing can be selected depending on the switching activity of a specific transistor of an integrated circuit achieve the greatest possible increase in the gate voltage V DD -V T ZU.
  • Examples of transistors with such requirements are transistors in clock circuits with high switching activity, low voltage swing and a low threshold voltage. In a transistor in a clock circuit, the leakage current is of less relevance due to the high activity, whereas minimizing the dynamic power loss (which depends on the square of the supply voltage V DD ) is of primary interest.
  • Oxide-Semiconductor with increasing structure fineness, that is miniaturization.
  • the reasons for this are, for example, the punch-through effect, the latch-up effect and the disproportionately increasing parasitic capacitance in relation to the transistor size between the drain / source region and the An unwanted current penetration between adjacent transistors of a transistor arrangement is referred to as a punch-through effect, and the phenomenon known as a latch-up effect is that a transistor of the p-type conduction and a transistor of the n-conduction type when a minimum distance is undershot can form a parasitic thyristor from each other, on which a high ignition current can flow, which can cause local destruction of an integrated semiconductor component.
  • SOI silicon-on-insulator
  • a silicon layer on a silicon oxide layer on a silicon substrate is used as the base material for forming an integrated circuit.
  • the problem can arise that a variation in the threshold voltage occurs in the case of different transistors of an integrated circuit due to technologically caused local fluctuations in the dopant concentrations. This problem is avoided when using an undoped substrate.
  • the threshold voltage of a field effect transistor can be determined by specifying the work function of the material of the gate region.
  • a separate gate material is required for each transistor type (low-energy transistor or high-power transistor, p-MOS transistor or n-MOS transistor), the threshold voltage of the respective transistor being selected by selecting the gate material is defined.
  • Thin-film SOI transistors are particularly useful for CMOS technology with dimensions below 50 nm
  • Silicon-on-Insulator interesting. As mentioned for example in [2], are in view of the high Component variety requires several different transistor types for the logic in existing processes of 130nm technology. In the case of three different transistor types with different threshold voltages (high threshold voltage, medium threshold voltage, low threshold voltage) and with two different charge carrier types (n-MOS transistor, p-MOS transistor), there are a total of six different materials for the gate region. An associated thin-film SOI-CMOS process therefore requires a very high process effort.
  • the threshold voltage of the field effect transistors used there is generally set by doping the channel region.
  • Such implantations include the formation of LDD areas ("Lightly-Doped-Drain"), the implementation of a pocket doping (localized doping of the area between the source / drain areas or in the channel area, thereby reducing the sensitivity of the Transistor is reduced compared to technologically-related fluctuations in the length of the gate region) and the formation of a retrograde well (clearly a highly doped region inside the substrate between the source / drain regions).
  • LDD areas Lightly-Doped-Drain
  • pocket doping localized doping of the area between the source / drain areas or in the channel area, thereby reducing the sensitivity of the Transistor is reduced compared to technologically-related fluctuations in the length of the gate region
  • a retrograde well a retrograde well
  • Thin-film SOI-CMOS processes that allow the formation of MOS transistors with different threshold voltages.
  • One way of setting the transistor properties in SOI technology is to use transistors with different lengths of the gate region, since the length of the gate region also has a significant influence on the threshold voltage of a field effect transistor.
  • a sufficiently precise adjustability of the threshold voltage of transistors by adjusting the length of the gate region requires a sufficiently good resolution of a masking technique.
  • an SOI field effect transistor 100 is one
  • the SOI transistor 100 has a silicon substrate 101, a silicon dioxide layer 102 arranged on the silicon substrate 101 and an undoped silicon layer 103 arranged on the silicon dioxide layer 102.
  • the layers 101 to 103 form an SOI layer.
  • a first source / drain region 106 is implanted in a first surface region of the undoped silicon layer 103, and a second source / drain region 107 is implanted in a second surface region of the undoped silicon layer 103.
  • a region between the two source / drain regions 106, 107 of the undoped silicon layer 103 forms the channel region 108.
  • the lateral extent of the gate region 104 can be achieved by the smallest in the technology generation
  • a field effect transistor 110 is one
  • the threshold voltage of a transistor is set by setting the.
  • the length of the gate area cannot be set with satisfactory accuracy.
  • the cost of using masks is very large.
  • the manufacturing time of transistors is increasing as masks become finer.
  • [3] discloses a method for adjusting a threshold voltage for a semiconductor device on an SOI substrate, in which a threshold voltage adjustment implantation is carried out.
  • [4] discloses an overview of silicon-on-insulator components and their special features.
  • [5] discloses a semiconductor device in which a field shield gate oxide layer is thicker at an edge portion of a field shield gate electrode under a sidewall oxide layer.
  • [6] discloses an SOI device and a method for its production, in which the effect of a floating body is reduced.
  • [7] discloses a method for fabricating bipolar junctions and MOS transistors on SOI.
  • the invention is based on the problem of creating a possibility of adjusting a transistor property of an SOI field-effect transistor with sufficient accuracy and with reasonable effort.
  • a laterally delimited layer sequence with a gate-insulating layer and a gate region is formed on a substrate. Furthermore, a spacer layer with a predetermined thickness is formed on at least part of the side walls of the laterally delimited layer sequence.
  • Dopant concentration profile is formed, the layer sequence and the spacer layer being set up in such a way that they form a shading structure for avoiding the introduction of dopant into a surface area of the substrate between the two source / drain areas.
  • the transistor properties of the SOI field effect transistor are set.
  • the SOI field-effect transistor according to the invention with predeterminable transistor properties has a laterally delimited layer sequence with a gate-insulating layer and a gate region on a substrate. Furthermore, the SOI field effect transistor has a spacer layer of a predeterminable thickness on at least part of the side walls of the laterally delimited layer sequence and two source / drain regions in two surface regions of the substrate, to which the spacer layer adjoins, with a predeterminable dopant concentration Profile.
  • the layer sequence and the spacer layer are set up in such a way that they form a shading structure to avoid the introduction of dopant in a surface region of the substrate between the two source / drain regions during the production of the SOI field effect transistor.
  • a basic idea of the invention is to specify a transistor property (eg the threshold voltage) of an SOI field-effect transistor by adjusting the thickness of a side wall spacer layer and by adjusting the dopant concentration profile of the source / drain regions.
  • a transistor property eg the threshold voltage
  • High-performance or low-energy applications can be formed by applying a spacer layer on a laterally delimited layer sequence of the gate region and the gate insulating layer.
  • the arrangement of laterally delimited layer sequence and spacer layer acts as a shading structure and prevents the region between the source / drain regions from being doped. Since the length of the channel region is directly dependent on the thickness of the spacer layer, an exact setting of
  • the spacer layer whose thickness can be adjusted with an accuracy of a few angstroms, whereas the accuracy of a masking technique is in the order of 20 nm. As a result, a significantly improved adjustability of the gate length is achieved according to the invention.
  • the range of the under-diffusion of dopant into the undoped channel region can be controlled by adjusting the thickness of the spacer layer and the parameters during doping (type of dopant, selection and adjustment of the parameters of the doping method).
  • Deposition of a spacer is less expensive than using fine masks.
  • the use of more than two different materials (p-type, n-type) for the gate regions is avoided.
  • a spacer layer only requires an additional mask in order to produce a field effect transistor with a predetermined threshold voltage. If an impoverished, that is to say undoped, silicon layer, into which the transistor is integrated, complex implantations in the channel region (LDD regions, pocket doping, retrograde tub) are unnecessary.
  • the predetermined transistor property can be the length of the channel region between the two source / drain regions, the threshold voltage, the leakage current characteristic, the maximum current or a transistor characteristic.
  • the transistor property can be adjusted according to the invention by adjusting the dopant concentration profile or by adjusting the thickness of the spacer layer.
  • the thickness of the spacer layer can be adjusted by forming the spacer layer using a chemical vapor deposition method (CVD method, "Chemical Vapor Deposition”) or an Atomic Layer Deposition method (ALD method).
  • CVD method chemical vapor deposition method
  • ALD method Atomic Layer Deposition method
  • the ALD method in particular, it is possible to set a thickness of a layer to be deposited to an accuracy of an atomic position, that is to say to a few angstroms.
  • the high accuracy in adjusting the thickness of the spacer layer results in a high accuracy in adjusting the transistor property.
  • the two source / drain regions are preferably formed using an ion implantation method or a diffusion method, wherein the
  • Dopant concentration profile by selecting the type, the concentration and / or the diffusion properties of the dopants is adjusted.
  • An undoped substrate is preferably used, so that the problems associated with conventional CMOS technologies due to a statistically fluctuating dopant concentration are avoided. A complex doping process is also avoided.
  • a substrate can also be regarded as (essentially) undoped if it has a dopant concentration that is considerably lower than a dopant concentration of typically 10 19 cm "3 used in conventional CMOS technology.
  • the transistor properties of the SOI field-effect transistor can alternatively be set by selecting the material of the gate region, the dopant concentration of the substrate and / or the dopant profile of the substrate. As a result, further parameters are available by means of which the transistor properties can be set.
  • the dopant profile of the substrate can be set using a pocket doping and / or retrograde tub.
  • a second SOI field effect transistor can be formed on and / or in the substrate in accordance with the method according to the invention for producing the SOI field effect transistor, the transistor properties of the second SOI field effect transistor being set differently from those of the SOI field effect transistor.
  • Such a need may arise e.g. B. in a semiconductor memory because the requirements for transistors in the logic area of a memory or. in the memory area of a memory are very different.
  • the different transistor properties of the SOI field effect transistor and the second SOI field effect transistor preferably result solely from a different thickness of the spacer layer.
  • the same gate material can in particular be used for the transistors with different transistor properties, which results in considerably simplified processing.
  • a third SOI field effect transistor can be formed in and / or on the substrate in accordance with the method for producing the SOI field effect transistor, the transistor properties of the third SOI field effect transistor being set analogously to those of the SOI field effect transistor.
  • the line types of the SOI field effect transistor and the third SOI field effect transistor are complementary to one another.
  • both a p-MOS transistor and an n-MOS transistor can be formed. This takes into account the needs of silicon microelectronics to have transistors of both line types on an integrated circuit.
  • the gate regions of the SOI field effect transistor and the second SOI field effect transistor or the SOI field effect transistor, the second SOI field effect transistor and the third SOI field effect transistor can be produced from the same material. This simplifies process control and reduces costs.
  • the material of the gate regions preferably has a work function value which is substantially equal to the arithmetic mean of the work function values of heavily p-doped polysilicon (p + polysilicon) and heavily n-doped polysilicon (n + polysilicon) ,
  • p + polysilicon heavily p-doped polysilicon
  • n + polysilicon heavily n-doped polysilicon
  • N "1 ' - polysilicon has a work function of approximately 4.15 eV (Electron volts)
  • p + polysilicon has a work function of approximately 5.27 eV.
  • a gate material with a band gap between the two values mentioned is therefore suitable for both an n-type field-effect transistor and a p-type field-effect transistor, for example tungsten, tantalum, titanium nitride or p + -doped germanium.
  • the material of the gate region has a work function between 4.45 eV and 4.95 eV.
  • Leakage current and the other is optimized for a low threshold voltage. It is advantageously possible for a transistor in a clock circuit to be optimized for a high switching speed and therefore for a low threshold voltage. In contrast, a transistor in a memory area can be set up in a simple manner in such a way that it permanently maintains stored information and therefore has a lower leakage current.
  • At least one SOI field-effect transistor can be designed as a vertical transistor, as a transistor with at least two gate connections (double-gate transistor) or as a Fin-FET (fin field-effect transistor).
  • the principle according to the invention can basically be applied to all types of transistors.
  • the second SOI field effect transistor can furthermore be formed during the formation of the source / drain regions of the SOI field effect transistor
  • the SOI field effect transistor can be used during the Forming the source / drain regions of the second SOI field effect transistor can be protected from doping by means of a protective layer.
  • At least one of the SOI field effect transistors can have at least one additional spacer layer on the spacer layer.
  • the method according to the invention can be used both for lateral thin-film SOI transistors with a gate connection and for double-gate MOSFETs, planar transistors, vertical transistors or transistors of the fin-FET type.
  • the method can be easily applied to a technology with different thicknesses of gate insulating layers.
  • the variety of components is expanded by transistors with gate insulating layers of different thicknesses (thickness t ox ) (so-called multi-V DD - / V ⁇ - / t ox technology).
  • the thickness of the spacer layer is varied with a predetermined source / drain doping (the doping method, the dopant concentration, the dopant, etc.) and a fixed metallurgical length of the gate region can be specified. If you take a source / drain doping (the doping method, the dopant concentration, the dopant, etc.) and a fixed metallurgical length of the gate region can be specified. If you take a source / drain doping (the doping method, the dopant concentration, the dopant, etc.) and a fixed metallurgical length of the gate region can be specified. If you take a source / drain doping (the doping method, the dopant concentration, the dopant, etc.) and a fixed metallurgical length of the gate region can be specified. If you take a source / drain doping (the doping method, the dopant concentration, the dopant, etc.) and a fixed metallurgical length of the gate region can be specified. If you take a
  • the effective length of the channel region, which in the SOI field-effect transistor with undoped silicon substrate is equal to the length of the undoped silicon region depends, adjustable by adjusting the length of the source / drain doping extensions. at a thin spacer layer, the source / drain doping extensions protrude correspondingly far into the channel region, as a result of which the effective channel length is shortened.
  • a transistor with a thicker spacer therefore has a higher threshold voltage and a lower leakage current (off-current) and a lower maximum current (on-current) with a unchanged metallurgical gate length than a transistor with a thinner spacer.
  • GIDL gate-induced-drain-leakage
  • An essential idea of the invention is the simplified setting and optimization of
  • Transistor parameters by precisely defining a spacer layer to the side of the gate region regardless of the quality of an optical mask.
  • the setting of the doping properties also has a significant influence on the threshold voltage.
  • FIG. 1A shows a field effect transistor according to the prior art, the transistor properties of which are defined by setting a mask
  • FIG. 1B another field effect transistor according to the prior art, the transistor properties of which are defined by setting a mask
  • FIG. 2A is a schematic view showing the relationship between gate length, channel length, thickness of a spacer layer and dopant profile of a field effect transistor for a low-energy application.
  • FIG. 2B is a schematic view showing the relationship between gate length, channel length, thickness of a spacer layer and dopant profile of a field effect transistor for a high-performance application.
  • Figure 3A is a diagram that input characteristics of a
  • Figure 3B is a diagram that output characteristics of a
  • Figure 4A is a diagram that input characteristics of a
  • FIG. 4B is a diagram showing the output characteristics of a transistor for high-performance applications.
  • FIG. 5A to 5D layer sequences to different
  • FIG. 7 shows a layer sequence according to an alternative to the formation of spacer layers according to the invention.
  • FIG. 8A shows a double gate field effect transistor
  • FIG. 8B a fin field effect transistor
  • Figure 8C shows a vertical field effect transistor.
  • FIG. 2A shows an arrangement of layer components for a field effect transistor for low-energy applications (large threshold voltage, small leakage current) along the horizontal axis, whereas the position-dependent dependence of the dopant concentration is shown along the vertical axis in a logarithmic representation. It is assumed that in a surface area of a silicon layer into which the source / drain areas of the field effect transistor are implanted, the dopant concentration starts from the outside of the spacer layer in the channel Area falls exponentially into it. It is assumed that from outside to inside the dopant concentration decreases continuously by a power of ten at intervals of 5 nm.
  • the spacer layers 201, 202 are shown on the left and right side edges of the gate region 203, respectively.
  • the two spacer layers 210, 202 each have a thickness of 25 nm.
  • the first source / drain region 204 and the second source / drain region 205 are each formed from those regions of the silicon layer 206 that lie below the associated one
  • Spacer layer 201, 202 lie, as well as through the region with a high dopant concentration arranged to the left or right thereof.
  • the first source / drain region 204 and the second source / drain region 205 each have two subsections.
  • the respective outer section corresponds to a region of the substrate 206 which is free from being covered with one of the spacer layers 201 or 202 and which is essentially homogeneous
  • the first or second source / drain subarea covered by one of the spacer layers 201 or 202 has a highly location-dependent (according to the schematic illustration of FIG. 2A, exponentially location-dependent) dopant concentration.
  • the length of the channel region L also depends on the thickness of the spacer layers 201, 202 and on the spatial decrease in the dopant concentration (here by a decade of 5 nm).
  • a low-energy field-effect transistor with the desired length of the channel region and a correspondingly high value of the threshold voltage can be formed.
  • a field effect transistor for low-energy applications in which the length of the gate region corresponds to the length of the channel region can be achieved with a 25 nm thick spacer layer when the dopant concentration drops by 5 nm per decade.
  • the length of the channel region is sufficiently short to achieve a low threshold voltage and therefore a short switching time.
  • the thickness of the spacer layers 201, 202 are selected in the diagrams 250, 260, 270, 280 from FIG. 2B each with a thickness of 10 nm.
  • the same assumption is made for the drop in the dopant concentration as in FIG. 2A.
  • the underdiffusion at both edge regions of the gate region 203 results in a region 15 nm below the gate region in which there is a dopant concentration of more than 10 16 cm "3.
  • the width of the spacer layers 201, 202 is therefore a given Length of the gate area the length of the channel area adjustable. It is particularly evident from FIGS. 2A, 2B that the underdiffusion has an increasingly strong effect on the transistor properties as the gate lengths G become smaller, so that a very sensitive possibility for influencing transistor properties is created in particular in future technology generations.
  • Characteristics of a field effect transistor for low-energy applications with a gate length of 100 nm and a channel length of 100 nm are described below with reference to FIGS. 3A and 3B. This corresponds to a configuration as it corresponds to diagram 200 from FIG. 2A.
  • FIG. 3A shows a first curve 303, which corresponds to a voltage V D s between the two source / drain regions of 1.2V.
  • the curves drawn in FIG. 3A are referred to as input characteristic curves of the field effect transistor.
  • the third and fourth curves 313, 314 shown in diagram 310 from FIG. 3B are output characteristics of the
  • the third curve 313 corresponds a voltage between the first source / drain region (source region) and the gate region V G s of 1.2V.
  • transistor characteristics are plotted for different electrical voltages between the two source / drain regions V D s.
  • the voltage between the source region (first source / drain region) and the gate region is plotted in volts along the abscissa 401, whereas the electrical current at one of the two source / drain lines is plotted along the ordinate 402 of the diagram 400.
  • Areas (drain area) I D is plotted logarithmically in amperes.
  • Diagram 410 shows the voltage between the two source / drain regions V DS in volts, whereas along the ordinate 412 the current is plotted on one of the two source / drain regions I D in amperes.
  • a third curve 413 shows a characteristic curve which corresponds to a voltage between the gate
  • the transistor characteristic curves are transistor properties by applying Spacer layers of different thicknesses can be sensitively adjusted.
  • the dopant concentration of the silicon layer 206 is in each case 10 16 cm “3 , the thickness of the gate insulating layer is 2 nm (silicon dioxide), the vertical thickness of the silicon layer 206 is 10 nm and the gate material is p + -doped germanium.
  • FIGS. 5A to 5D A method for producing an SOI field-effect transistor with predeterminable transistor properties according to a first exemplary embodiment of the invention is described below with reference to FIGS. 5A to 5D.
  • Fig.5A to Fig.5D there is one on the left side
  • FIG. 5A shows layer sequences 500, 510 which correspond to a partially fabricated transistor using SOI technology.
  • the layer sequences 500, 510 are on the same SOI substrate 501 from a silicon substrate 502, one
  • a first laterally delimited layer sequence shown in the left half of FIG. 5A is constructed from a first gate-insulating layer 505 and from a first gate region 506. Furthermore, a first TEOS protective layer 507 (Tetra Ethyl Ortho Silicate) is applied to the side walls of the first laterally delimited layer sequence. This serves for the electrical and mechanical decoupling of the first laterally delimited layer sequence from the environment.
  • a second laterally delimited layer sequence shown in the right half of FIG. 5A is composed of a second gate insulating layer 511, a second gate region 512 and a second TEOS protective layer 513.
  • the area on the right in accordance with FIG. 5B is covered with a photoresist layer 531, in order to further cover one
  • doping atoms of the n-conductivity type are implanted into two surface regions of the silicon layer 504 using an ion implantation method, around two source / drain regions 521, 522 of the transistor shown in the left half of FIG. 5B to get with low threshold voltage. Due to the covering with photoresist 531, implantation ions are protected against penetration into that surface area of the SOI substrate 501 which is shown in the right half of FIG. 5B.
  • the photoresist 531 is first removed using a suitable etching method.
  • a spacer layer 541 or 551 with a predetermined thickness is formed on the side walls of the first and second laterally delimited layer sequences, which takes place using the ALD method (Atomic Layer Deposition).
  • ALD method Atomic Layer Deposition
  • the thickness of the spacer layer "d" can be specified to within one atomic position, that is to say with a few angstroms.
  • a third and a fourth source / drain region 571, 572 with a predetermined dopant concentration profile are formed.
  • the second laterally delimited layer sequence and the second spacer layer 551 are set up in such a way that they have a shading structure to avoid the introduction of the n-type dopant into surface regions of the silicon layer 504 between the third and fourth source / drain region 571 , 572 form.
  • Transistor properties of the SOI field-effect transistor shown in the right-hand region of FIG. 5D are defined.
  • the ion implantation method is used as the method for implanting the dopant atoms in the third and fourth source / drain regions 571, 572. This can be done by adjusting the dopant atom type, the energy of the dopant atoms and other process parameters
  • Dopant concentration profile of the third and fourth source / drain regions 571, 572 can be specified.
  • the SOI field effect transistor in the left section of FIG. 5D has a channel area with a smaller length than the SOI field effect transistor shown in the right section of FIG. 5D.
  • the length of the channel region of the left SOI field effect transistor is approximately 2d smaller than in the case of the right SOI field effect transistor, since when dopant atoms penetrate into the right one according to FIG. 5D Field effect transistor, the additionally applied second spacer layer 551 serves as a shading structure.
  • first TEOS protective layer 507 and the second TEOS protective layer 513 have a thickness of approximately 10 nm in order to enable a sufficiently good insulation effect for the layer stack comprising the gate insulating layer and the gate region.
  • the thickness "d" of the second spacer layer 551 is set such that the right SOI field effect transistor is designed as a low-energy field effect transistor.
  • a second preferred exemplary embodiment of the method according to the invention for producing an SOI field-effect transistor with predetermined transistor properties is described below with reference to FIGS. 6A to 6D.
  • the layer sequences 600, 610 shown in FIG. 6A correspond to the layer sequences 500, 510 shown in FIG. 5A.
  • a spacer layer 621 with the thickness “1” is deposited both on the left and on the right surface area of the layer sequences according to FIG. 6B. This is done by using a CVD Method ("Chemical Vapor Deposition")
  • the thickness "1" of this spacer layer 621 is a decisive parameter for setting the length of the channel region of the SOI field effect transistor on the right according to FIG. 6B.
  • the spacer layer 621 is made of silicon nitride.
  • the right-hand surface area according to FIG. 6C is covered with a TEOS hard mask 651 (Tetra Ethyl Ortho Silicate). covered in order to protect this surface area from etching in a further process step.
  • the spacer layer 621 made of silicon nitride is removed using a wet-chemical etching method in the surface area on the left in FIG. 6C.
  • a wet chemical etching method is used, which is suitable for etching silicon nitride, whereas silicon dioxide (ie also the TEOS hard mask 651) is protected against etching. This removes only the spacer layer 621 from the left surface area.
  • the TEOS layer 651 is first removed using a suitable etching method.
  • the left laterally delimited layer stack is approximately 2 * 1 narrower than the right layer stack, where 1 is the thickness of the spacer layer 621.
  • both the left layer stack and the right layer stack are subjected to an ion implantation process, so that a first source / drain region 661, a second source / drain region 662, a third source / drain region 663 and one fourth source / drain region 664 are formed.
  • the SOI field effect transistor 670 Threshold voltage on than the SOI field effect transistor 670. Furthermore, the SOI field effect transistor 670 has a lower leakage current than the SOI field effect transistor 660.
  • the method described with reference to FIGS. 6A to 6D has the particular advantage that a single common implantation method is sufficient to form the source / drain regions of both SOI field-effect transistors.
  • a p-channel SOI field effect transistor and an n-channel SOI field effect transistor can also be produced in a CMOS process. Furthermore, multiple use of the procedure is conceivable to produce a still wide spectrum of different components, in particular SOI field-effect transistors.
  • FIG. 7 shows a layer sequence 700 which is similar to the layer sequence 540 shown in the left area of FIG. 5C.
  • the layer sequence 700 instead of the first spacer layer 541 is provided with a spacer side wall 701. This can be obtained, for example, by etching back the spacer layer 541 from FIG. 5C.
  • the Spacer sidewall 701 performs substantially the same functionality as spacer layer 541.
  • FIGS. 8A to 8C Exemplary embodiments for this are shown in FIGS. 8A to 8C.
  • FIG. 8A shows a double gate transistor 800 in which a channel region 801 is controllably surrounded vertically on both sides by a first gate region 802 and a second gate region 803.
  • the double gate transistor 800 has a first source / drain region 804 and a second source / drain region 805.
  • a silicon substrate 806 and a silicon dioxide layer 807 are provided on the silicon substrate 806.
  • a first spacer area 808 made of silicon nitride and a second spacer area 809 made of silicon nitride are provided, by means of which the length of the channel area can be adjusted according to the invention.
  • a fin field effect transistor (fin FET) is also shown in FIG. 8B.
  • Fin FET fin field effect transistor
  • FIG. 8B shows in particular a first, a second, a third and a fourth spacer region 821 to 824, the length of the channel region being adjustable by adjusting the thickness of the spacer layers 821 to 824.
  • a vertical field effect transistor 840 is shown in FIG. 6C, which has a bulk silicon region 841.
  • a first spacer area 842 and a second spacer area 843 are formed on the first and second gate areas 802, 803 in such a way that the length of the channel area can be adjusted.

Abstract

The invention relates to a method for producing an SOI field effect transistor and to a corresponding SOI field effect transistor. The method for producing an SOI field effect transistor with defined transistor properties is characterized by forming on a substrate a laterally limited sequence of layers comprising a gate-insulating layer and a gate region. A spacer layer having a defined thickness is formed on at least a part of the lateral walls of the laterally limited sequence of layers. Two source/drain regions having a defined dopant concentration profile are produced by introducing a dopant in two surface regions of the substrate which are contiguous to the spacer layer, whereby the sequence of layers and the spacer layer are arranged in such a manner as to form a screening structure for preventing dopant from being introduced into a surface region of the substrate between the two source/drain regions. The transistor properties of the SOI field effect transistor are adjusted by adjusting the thickness of the spacer layer and by adjusting the dopant concentration profile.

Description

Beschreibungdescription
Verfahren zum Herstellen eines SOI-Feldeffekttransistors und SOI-Feldeffekt ransistorMethod of manufacturing an SOI field effect transistor and SOI field effect transistor
Die Erfindung betrifft ein Verfahren zum Herstellen eines SOI-Feldeffekttransistors und einen SOI-Feldeffekttransistor .The invention relates to a method for producing an SOI field-effect transistor and an SOI field-effect transistor.
Für viele Anwendungen der Silizium-Mikroelektronik werden Feldeffekttransistoren benötigt.Field effect transistors are required for many applications of silicon microelectronics.
In der Schaltungstechnik ist es häufig wünschenswert, in modernen CMOS-Prozessen mehrere unterschiedliche n-MOS- Transistoren und mehrere unterschiedliche p-MOS-Transistoren mit unterschiedlichen Schwellenspannungen zu haben (sogenannte Multi-Vτ-Technik, wobei Vτ für die Schwellenspannung des Transistors steht) . Für bestimmte Anmeldungen kann es erforderlich sein, Transistoren mit einer besonders hohen Schaltgeschwindigkeit zu haben, wohingegen bei anderen Anwendungen ein minimaler Leckstrom desIn circuit technology, it is often desirable to have several different n-MOS transistors and several different p-MOS transistors with different threshold voltages in modern CMOS processes (so-called multi-V τ technology, where V τ is the threshold voltage of the transistor stands) . For certain applications it may be necessary to have transistors with a particularly high switching speed, whereas in other applications a minimal leakage current of the
Transistors angestrebt wird. Kombiniert man die Multi-Vτ- Technik mit dem Verwenden unterschiedlicher Versorgungsspannungen VDD eines integrierten Schaltkreises (Multi-VDD-/Vτ-Technik) , so kann je nach Schaltaktivität eines bestimmten Transistors eines integrierten Schaltkreises der optimale Spannungshub ausgewählt werden, um eine möglichst große Überhöhung der Gate-Spannung VDD-VT ZU erzielen. Beispiele für Transistoren mit derartigen Anforderungen sind Transistoren in Taktschaltungen mit hoher Schaltaktivität, niedrigem Spannungshub und einer niedrigen Schwellenspannung. Bei einem Transistor in einer Taktschaltung ist aufgrund der hohen Aktivität der Leckstrom von geringerer Relevanz, wohingegen die Minimierung der dynamischen Verlustleistung (die von dem Quadrat der VersorgungsSpannung VDD abhängt) von primärem Interesse ist. Dagegen ist in Logikschaltungen mit geringerer Aktivität (beispielsweise geringer als 30%) die statische Verlustleistung aufgrund elektrischer Leckströme im ausgeschalteten Zustand von größerer Relevanz, so dass hier Transistoren mit höherer Schwellenspannung vorteilhaft sind. Um die Schaltgeschwindigkeit im aktiven Zustand nicht zu verschlechtern (die Schaltzeit tD ist proportional zu 1/ [VDD- Vτ] ) und um eine unerwünschte Reduzierung der Überhöhung der Gate-Spannung zu vermeiden, wird die VersorgungsSpannung VDD des Logikblocks entsprechend erhöht.Transistor is sought. Combining the Multi-V τ technology with the use of different supply voltages V DD of an integrated circuit (Multi-V DD - / V τ technology), the optimal voltage swing can be selected depending on the switching activity of a specific transistor of an integrated circuit achieve the greatest possible increase in the gate voltage V DD -V T ZU. Examples of transistors with such requirements are transistors in clock circuits with high switching activity, low voltage swing and a low threshold voltage. In a transistor in a clock circuit, the leakage current is of less relevance due to the high activity, whereas minimizing the dynamic power loss (which depends on the square of the supply voltage V DD ) is of primary interest. In contrast, in logic circuits with less activity (for example less than 30%), the static power loss due to electrical leakage currents in the switched off state of greater relevance, so that transistors with a higher threshold voltage are advantageous here. In order not to worsen the switching speed in the active state (the switching time t D is proportional to 1 / [V DD - V τ ]) and to avoid an undesirable reduction in the increase in the gate voltage, the supply voltage V DD of the logic block is increased accordingly ,
Eine Übersicht über die Multi-VDD-/Vτ-Schaltungstechnik, insbesondere im Hinblick auf herkömmliche CMOS-Technologie, findet sich beispielsweise in [1] .An overview of the Multi-V DD - / V τ circuit technology, especially with regard to conventional CMOS technology, can be found, for example, in [1].
Ein zentrales Problem konventioneller, integrierter Schaltkreise ist die zunehmende Verschlechterung der elektrischen Eigenschaften von MOS-Transistoren ( "Metal-A central problem of conventional, integrated circuits is the increasing deterioration in the electrical properties of MOS transistors ("metal
Oxide-Semiconductor" ) mit zunehmender Strukturfeinheit, das heißt Miniaturisierung. Ursache hierfür sind zum Beispiel der Punch-Through Effekt, der Latch-Up Effekt sowie die im Verhältnis zur Transistorgröße überproportional stark anwachsende parasitäre Kapazität zwischen dem Drain- /Source- Gebiet und dem Substrat. Als Punch-Through-Effekt wird ein unerwünschter Stromdurchgriff zwischen benachbarten Transistoren einer Transistor-Anordnung bezeichnet. Als Latch-Up-Effekt ist das Phänomen bekannt, dass ein Transistor des p-Leitungstyps und ein Transistor des n-Leitungstyps bei Unterschreitung eines Mindestabstandes voneinander einen parasitären Thyristor bilden können, an dem ein hoher Zündstrom fließen kann, der eine lokale Zerstörung eines integrierten Halbleiterbauelements bewirken kann.Oxide-Semiconductor ") with increasing structure fineness, that is miniaturization. The reasons for this are, for example, the punch-through effect, the latch-up effect and the disproportionately increasing parasitic capacitance in relation to the transistor size between the drain / source region and the An unwanted current penetration between adjacent transistors of a transistor arrangement is referred to as a punch-through effect, and the phenomenon known as a latch-up effect is that a transistor of the p-type conduction and a transistor of the n-conduction type when a minimum distance is undershot can form a parasitic thyristor from each other, on which a high ignition current can flow, which can cause local destruction of an integrated semiconductor component.
Bei der SOI-Technologie ( "Silicon-on-Insulator" ) , bei der eine Silizium-Schicht auf einer Siliziumoxid-Schicht auf einem Silizium-Substrat als Grundmaterial zum Ausbilden eines integrierten Schaltkreises verwendet wird, sind die beschriebenen Probleme abgemildert. Insbesondere beiThe problems described are alleviated in SOI technology (“silicon-on-insulator”), in which a silicon layer on a silicon oxide layer on a silicon substrate is used as the base material for forming an integrated circuit. Especially at
Verwendung einer Silizium-Dünnschicht (z.B. einer Dicke von 20nm) auf einer elektrisch isolierenden Siliziumoxid-Schicht können die beschriebenen Probleme abgemildert werden.Use of a thin silicon layer (e.g. a thickness of 20 nm) on an electrically insulating silicon oxide layer, the problems described can be alleviated.
Ferner kann bei Verwendung eines dotierten Substrats das Problem auftreten, dass aufgrund von technologisch bedingten örtlichen Schwankungen der Dotierstoffkonzentrationen eine Variation der Schwellenspannung bei unterschiedlichen Transistoren eines integrierten Schaltkreises auftritt. Dieses Problem ist bei Verwendung eines undotierten Substrats vermieden.Furthermore, when using a doped substrate, the problem can arise that a variation in the threshold voltage occurs in the case of different transistors of an integrated circuit due to technologically caused local fluctuations in the dopant concentrations. This problem is avoided when using an undoped substrate.
Verwendet man jedoch eine dünne undotierte Silizium-Schicht als Basisschicht zum Ausbilden eines Feldeffekttransistors, so ist es nicht möglich, die SchwellenSpannung des Feldeffekttransistors mittels Einstellens der Dotierung des Kanal-Bereichs zu verändern. In diesem Fall kann die Schwellenspannung eines Feldeffekttransistors mittels Festlegens der Austrittsarbeit des Materials des Gate- Bereichs festgelegt werden. In diesem Fall ist für jeden Transistortyp (Niedrigenergie-Transistor bzw. Hochleistungs- Transistor, p-MOS-Transistor bzw. n-MOS-Transistor) jeweils ein separates Gate-Material erforderlich, wobei mittels Auswählens des Gate-Materials die Schwellenspannung des jeweiligen Transistors definiert ist.However, if a thin undoped silicon layer is used as the base layer to form a field effect transistor, it is not possible to change the threshold voltage of the field effect transistor by adjusting the doping of the channel region. In this case, the threshold voltage of a field effect transistor can be determined by specifying the work function of the material of the gate region. In this case, a separate gate material is required for each transistor type (low-energy transistor or high-power transistor, p-MOS transistor or n-MOS transistor), the threshold voltage of the respective transistor being selected by selecting the gate material is defined.
Allerdings kann aus technologischen Gründen die freie Materialauswahl der Gate-Bereiche unterschiedlicher Transistoren eines integrierten Schaltkreises eingeschränkt sein. Ferner ist es aufwändig und daher teuer, bei einem Verfahren zum Herstellen eines integrierten Schaltkreises mit unterschiedlichen Transistoren unterschiedliche Gate- Materialien zu verwenden.However, for technological reasons, the free choice of material for the gate regions of different transistors of an integrated circuit can be restricted. Furthermore, it is complex and therefore expensive to use different gate materials in a method for producing an integrated circuit with different transistors.
Insbesondere bei einer CMOS-Technologie mit Dimensionen unterhalb von 50nm sind Dünnschicht-SOI-TransistorenThin-film SOI transistors are particularly useful for CMOS technology with dimensions below 50 nm
( "Silicon-on-Insulator " ) interessant. Wie beispielsweise in [2] angesprochen, sind angesichts der hohen Bauelementvielfalt mehrere unterschiedliche Transistortypen für die Logik in existierenden Prozessen der 130nm Technologie erforderlich. Im Falle von drei unterschiedlichen Transistortypen mit unterschiedlichen Schwellenspannungen (hohe Schwellenspannung, mittlere Schwellenspannung, niedrige Schwellenspannung) sowie bei zwei unterschiedlichen Ladungsträgertypen (n-MOS-Transistor, p-MOS-Transistor) ergeben sich insgesamt sechs unterschiedliche Materialien für den Gate-Bereich. Ein zugehöriger Dünnschicht SOI-CMOS- Prozess erfordert daher einen sehr hohen Prozessaufwand.("Silicon-on-Insulator") interesting. As mentioned for example in [2], are in view of the high Component variety requires several different transistor types for the logic in existing processes of 130nm technology. In the case of three different transistor types with different threshold voltages (high threshold voltage, medium threshold voltage, low threshold voltage) and with two different charge carrier types (n-MOS transistor, p-MOS transistor), there are a total of six different materials for the gate region. An associated thin-film SOI-CMOS process therefore requires a very high process effort.
In gegenwärtigen CMOS-Technologien wird die Schwellenspannung der dort verwendeten Feldeffekttransistoren in der Regel mittels Dotierens des Kanal-Bereichs eingestellt. Zu solchen Implantationen zählen das Ausbilden von LDD-Bereichen ( "Lightly-Doped-Drain" ) , das Durchführen einer Pocket- Dotierung (lokalisiertes Dotieren des Bereichs zwischen den Source- /Drain-Bereichen bzw. im Kanal-Bereich, wodurch die Empfindlichkeit des Transistors gegenüber technologisch bedingten Schwankungen der Länge des Gate-Bereichs reduziert wird) sowie das Ausbilden einer Retrograde-Wanne (anschaulich ein hochdotierter Bereich im Inneren des Substrats zwischen den Source-/Drain-Bereichen) . Allerdings sind diese Implantationen technologisch bedingten Schwankungen unterworfen, woraus unerwünschte Schwankungen derIn current CMOS technologies, the threshold voltage of the field effect transistors used there is generally set by doping the channel region. Such implantations include the formation of LDD areas ("Lightly-Doped-Drain"), the implementation of a pocket doping (localized doping of the area between the source / drain areas or in the channel area, thereby reducing the sensitivity of the Transistor is reduced compared to technologically-related fluctuations in the length of the gate region) and the formation of a retrograde well (clearly a highly doped region inside the substrate between the source / drain regions). However, these implantations are subject to technological fluctuations, which results in undesirable fluctuations in the
Transistoreigenschaften resultieren. Ferner ist insbesondere bei vollständig verarmten Dünnschicht-SOI-Transistoren vor allem bei Technologieknoten mit Strukturdimensionen von weniger als 50nm dieses Verfahren zum Einstellen der Schwellwert-Spannung nicht mehr anwendbar, da der dotierungsabhängige Beitrag zur Schwellenspannung Vτ dot proportional ist zu q*NA*tSι- Dabei bezeichnet tΞl die Dicke der Silizium-Schicht, NA die Dotierstoffkonzentration im Kanal-Bereich sowie q die elektrische Elementarladung. Für tSl<20nm und NA<10lδcm"3 hat Vτ doC kaum mehr einen Einfluss auf die Schwellenspannung. Die Alternative zum Einstellen der Schwellenspannung mittels gezielten Dotierens besteht in der Verwendung mehrerer unterschiedlicher Gate-Materialien für Transistoren mit unterschiedlichen Schwellenspannungen sowie unterschiedlichen Leitungstypen. Allerdings existieren gegenwärtig keineTransistor properties result. Furthermore, especially in the case of completely depleted thin-film SOI transistors, especially in technology nodes with structure dimensions of less than 50 nm, this method for setting the threshold voltage is no longer applicable, since the doping-dependent contribution to the threshold voltage V τ dot is proportional to q * N A * t Sι - where t Ξl denotes the thickness of the silicon layer, N A the dopant concentration in the channel region and q the electrical elementary charge . For t Sl <20nm and N A <10 lδ cm "3 , V τ doC has hardly any influence on the threshold voltage. The alternative to setting the threshold voltage by means of targeted doping is to use several different gate materials for transistors with different threshold voltages and different types of conductors. However, none currently exist
Dünnschicht-SOI-CMOS-Prozesse, die das Ausbilden von MOS- Transistoren mit unterschiedlichen Schwellenspannungen erlauben.Thin-film SOI-CMOS processes that allow the formation of MOS transistors with different threshold voltages.
Eine Möglichkeit zum Einstellen der Transistoreigenschaften in der SOI-Technologie ist das Verwenden von Transistoren mit unterschiedlichen Längen des Gate-Bereichs, da auch die Länge des Gate-Bereichs einen maßgeblichen Einfluss auf die Schwellenspannung eines Feldeffekttransistors hat. Eine ausreichend exakte Einstellbarkeit der Schwellenspannung von Transistoren mittels Einstellens der Länge des Gate-Bereichs setzt eine ausreichend gute Auflösung einer Maskierungstechnik voraus.One way of setting the transistor properties in SOI technology is to use transistors with different lengths of the gate region, since the length of the gate region also has a significant influence on the threshold voltage of a field effect transistor. A sufficiently precise adjustability of the threshold voltage of transistors by adjusting the length of the gate region requires a sufficiently good resolution of a masking technique.
In Fig.lA ist ein SOI-Feldeffekttransistor 100 einerIn FIG. 1A, an SOI field effect transistor 100 is one
Technologie mit einer minimal erreichbaren Strukturdimension von F=150nm gezeigt. Der SOI-Transistor 100 weist ein Silizium-Substrat 101, eine auf dem Silizium-Substrat 101 angeordnete Siliziumdioxid-Schicht 102 und eine auf der Siliziumdioxid-Schicht 102 angeordnete undotierte Silizium- Schicht 103 auf. Die Schichten 101 bis 103 bilden eine SOI- Schicht. In einem ersten Oberflächenbereich der undotierten Silizium-Schicht 103 ist ein erster Source-/Drain-Bereich 106 implantiert, in einem zweiten Oberflächenbereich der undotierten Silizium-Schicht 103 ist ein zweiter Source-/ Drain-Bereich 107 implantiert. Ein Bereich zwischen den beiden Source- /Drain-Bereichen 106, 107 der undotierten Silizium-Schicht 103 bildet den Kanal-Bereich 108. In Fig.lA ist die laterale Ausdehnung des Gate-Bereichs 104 durch die kleinste in der Technologiegeneration erreichbareTechnology with a minimum achievable structural dimension of F = 150nm shown. The SOI transistor 100 has a silicon substrate 101, a silicon dioxide layer 102 arranged on the silicon substrate 101 and an undoped silicon layer 103 arranged on the silicon dioxide layer 102. The layers 101 to 103 form an SOI layer. A first source / drain region 106 is implanted in a first surface region of the undoped silicon layer 103, and a second source / drain region 107 is implanted in a second surface region of the undoped silicon layer 103. A region between the two source / drain regions 106, 107 of the undoped silicon layer 103 forms the channel region 108. In FIG. 1A, the lateral extent of the gate region 104 can be achieved by the smallest in the technology generation
Strukturdimension F=150nm bestimmt. Ein typischer Wert für die Ungenauigkeit beim Strukturieren ist in Fig.lA mit ΔF bezeichnet. Mit den gegenwärtig existierenden besten Strukturierungsverfahren (Elektronenstrahl-Lithographie) ist eine Genauigkeit von ungefähr ΔF=±20nm erreichbar.Structural dimension F = 150nm determined. A typical value for the inaccuracy when structuring is in Fig. 1A with ΔF designated. With the currently best structuring methods (electron beam lithography) an accuracy of approximately ΔF = ± 20nm can be achieved.
In Fig.lB ist ein Feldeffekttransistor 110 einerIn Fig. IB, a field effect transistor 110 is one
Technologiegeneration gezeigt, in der die minimal erreichbare Strukturdimension F=50nm ist. Nimmt man die gegenwärtig bestenfalls erreichte Auslösung ΔF=20nm an, so ist erkennbar, dass mit herkömmlichen Maskierungstechniken bei angestrebten Technologiegenerationen von 50nm und weniger die Unsicherheiter bei der Genauigkeit der Maske zu groß sind, um mit ausreichender Genauigkeit die Länge des Gate-Bereichs bzw. die Länge des Kanal-Bereichs einzustellen. Die relative Genauigkeit beim Einstellen der Länge des Gate-Bereichs in einer Technologiegeneration mit F=50nm und einer Unsicherheit ΔF=20nm beträgt 40%.Technology generation shown in which the minimum achievable structural dimension is F = 50nm. Assuming the currently achieved at best triggering ΔF = 20nm, it can be seen that with conventional masking techniques with targeted technology generations of 50nm and less, the uncertainties in the accuracy of the mask are too great to be able to adequately measure the length of the gate area or set the length of the channel area. The relative accuracy when setting the length of the gate area in a technology generation with F = 50nm and an uncertainty ΔF = 20nm is 40%.
Daher ist bei weiter abnehmenden Strukturdimensionen mit herkömmlicher Maskierungstechnik die Schwellenspannung eines Transistors mittels Einstellens der. Länge des Gate-Bereichs mit befriedigender Genauigkeit nicht einstellbar. Darüber hinaus ist der Kostenaufwand bei der Verwendung von Masken sehr groß. Ferner nimmt die Herstellungszeit von Transistoren bei feiner werdenden Masken immer mehr zu.Therefore, with further decreasing structural dimensions using conventional masking technology, the threshold voltage of a transistor is set by setting the. The length of the gate area cannot be set with satisfactory accuracy. In addition, the cost of using masks is very large. Furthermore, the manufacturing time of transistors is increasing as masks become finer.
[3] offenbart ein Verfahren zum Justieren einer Schwellenspannung für eine Halbleiter-Vorrichtung auf einem SOI-Substrat, bei dem eine Schwellenspannungs-Justier- Implantation durchgeführt wird.[3] discloses a method for adjusting a threshold voltage for a semiconductor device on an SOI substrate, in which a threshold voltage adjustment implantation is carried out.
[4] offenbart einen Überblick über Silicon-on-Insulator- Bauelemente und ihre Besonderheiten.[4] discloses an overview of silicon-on-insulator components and their special features.
[5] offenbart eine Halbleitervorrichtung, bei der an einem Randabschnitt einer Feldabschirm-Gateelektrode unter einer Seitenwand-Oxidschicht eine Feldabschirm-Gateoxidschicht dicker ist. [6] offenbart ein SOI-Bauteil und ein Verfahren zu seiner Herstellung, bei denen der Effekt eines potentialungebundenen Körpers verringert ist.[5] discloses a semiconductor device in which a field shield gate oxide layer is thicker at an edge portion of a field shield gate electrode under a sidewall oxide layer. [6] discloses an SOI device and a method for its production, in which the effect of a floating body is reduced.
[7] offenbart ein Verfahren zum Herstellen von Bipolarübergängen und MOS-Transistoren auf SOI.[7] discloses a method for fabricating bipolar junctions and MOS transistors on SOI.
Der Erfindung liegt das Problem zugrunde, eine Möglichkeit zu schaffen, eine Transistoreigenschaft eines SOI- Feldeffekttransistors mit ausreichender Genauigkeit und mit vertretbarem Aufwand zu justieren.The invention is based on the problem of creating a possibility of adjusting a transistor property of an SOI field-effect transistor with sufficient accuracy and with reasonable effort.
Das Problem wird gelöst durch ein Verfahren zum Herstellen eines SOI-Feldeffekttransistors mit vorgebbaren Transistoreigenschaften und durch einen SOI-The problem is solved by a method for producing an SOI field-effect transistor with predeterminable transistor properties and by an SOI
Feldeffekttransistor mit vorgebbaren Transistoreigenschaften mit den Merkmalen gemäß den unabhängigen Patentansprüchen.Field effect transistor with predeterminable transistor properties with the features according to the independent claims.
Gemäß dem erfindungsgemäßen Verfahren zum Herstellen einesAccording to the inventive method for producing a
SOI-Feldeffekttransistors mit vorgebbaren Transistoreigenschaften wird eine lateral begrenzte Schichtenfolge mit einer Gate-isolierenden Schicht und einem Gate-Bereich auf einem Substrat ausgebildet. Ferner wird zumindest auf einem Teil der Seitenwände der lateral begrenzten Schichtenfolge eine Abstandshalter-Schicht mit vorgegebener Dicke ausgebildet. Darüber hinaus werden mittels Einbringens von Dotierstoff in zwei Oberflächenbereiche des Substrats, an welche die Abstandshalter-Schicht angrenzt, zwei Source- /Drain-Bereiche mit einem vorgegebenenSOI field-effect transistors with predeterminable transistor properties, a laterally delimited layer sequence with a gate-insulating layer and a gate region is formed on a substrate. Furthermore, a spacer layer with a predetermined thickness is formed on at least part of the side walls of the laterally delimited layer sequence. In addition, by introducing dopant into two surface regions of the substrate, to which the spacer layer is adjacent, two source / drain regions with a predetermined one
Dotierstoffkonzentrations-Profil ausgebildet, wobei die Schichtenfolge und die Abstandshalter-Schicht derart eingerichtet sind, dass sie eine Abschattungsstruktur zum Vermeiden des Einbringens von Dotierstoff in einen Oberflächenbereich des Substrats zwischen den beiden Source-/ Drain-Bereichen bilden. Mittels Einstellens der Dicke der Abstandshalter-Schicht und mittels Einstellens des Dotierstoffkonzentrations-Profils werden die Transistoreigenschaften des SOI-Feldeffekttransistors eingestellt .Dopant concentration profile is formed, the layer sequence and the spacer layer being set up in such a way that they form a shading structure for avoiding the introduction of dopant into a surface area of the substrate between the two source / drain areas. By adjusting the thickness of the spacer layer and by adjusting the Dopant concentration profile, the transistor properties of the SOI field effect transistor are set.
Der erfindungsgemäße SOI-Feldeffekttransistor mit vorgebbaren Transistoreigenschaften weist eine lateral begrenzte Schichtenfolge mit einer Gate-isolierenden Schicht und einem Gate-Bereich auf einem Substrat auf. Ferner hat der SOI- Feldeffekttransistor eine Abstandshalter-Schicht einer vorgebbaren Dicke auf zumindest einem Teil der Seitenwände der lateral begrenzten Schichtenfolge sowie zwei Source-/ Drain-Bereiche in zwei Oberflächenbereichen des Substrats, an welchen die Abstandshalter-Schicht angrenzt, mit einem vorgebbaren Dotierstoffkonzentrations-Profil . Die Schichtenfolge und die Abstandshalter-Schicht sind derart eingerichtet, dass sie eine Abschattungsstruktur zum Vermeiden des Einbringens von Dotierstoff in einem Oberflächenbereich des Substrats zwischen den beiden Source-/ Drain-Bereichen während des Herstellens des SOI- Feldeffekttransistors bilden. Mittels Einstellens der Dicke der Abstandshalter-Schicht und mittels Einstellens des Dotierstoffkonzentrations-Profils werden die Transistoreigenschaften des SOI-Feldeffekttransistors eingestellt .The SOI field-effect transistor according to the invention with predeterminable transistor properties has a laterally delimited layer sequence with a gate-insulating layer and a gate region on a substrate. Furthermore, the SOI field effect transistor has a spacer layer of a predeterminable thickness on at least part of the side walls of the laterally delimited layer sequence and two source / drain regions in two surface regions of the substrate, to which the spacer layer adjoins, with a predeterminable dopant concentration Profile. The layer sequence and the spacer layer are set up in such a way that they form a shading structure to avoid the introduction of dopant in a surface region of the substrate between the two source / drain regions during the production of the SOI field effect transistor. By adjusting the thickness of the spacer layer and by adjusting the dopant concentration profile, the transistor properties of the SOI field-effect transistor are adjusted.
Eine Grundidee der Erfindung besteht darin, eine Transistoreigenschaft (z.B. die SchwellenSpannung) eines SOI- Feldeffekttransistors mittels Einstellens der Dicke einer Seitenwand-Abstandshalter-Schicht und mittels Justierens des Dotierstoffkonzentrations-Profils der Source- /Drain-Bereiche vorzugeben. Erfindungsgemäß ist es ermöglicht, die Länge des Gate-Bereichs mittels eines Abscheide-Verfahrens mit einer Genauigkeit im Angstrom-Bereich zu definieren. Aus dem Stand der Technik bekannte Probleme (z.B. Schwankungen der Dotierstoffkonzentration im Substrat, aufwendiges Verwenden einer Vielzahl unterschiedlicher Gate-Materialien, etc.) sind vermieden. Es ist erfindungsgemäß ermöglicht, eine Schaltkreis-Anordnung auf einem SOI-Substrat auszubilden, bei der unterschiedliche Transistoren mit unterschiedlichen Transistoreigenschaften (z.B. unterschiedlichen Schwellenspannungen fürA basic idea of the invention is to specify a transistor property (eg the threshold voltage) of an SOI field-effect transistor by adjusting the thickness of a side wall spacer layer and by adjusting the dopant concentration profile of the source / drain regions. According to the invention, it is possible to define the length of the gate region with a precision in the angstrom region by means of a deposition method. Problems known from the prior art (for example fluctuations in the dopant concentration in the substrate, complex use of a large number of different gate materials, etc.) are avoided. According to the invention, it is possible to form a circuit arrangement on an SOI substrate in which different transistors with different transistor properties (for example different threshold voltages for
Hochleistungs- bzw. Niedrigenergieanwendungen) ausbildbar sind, indem eine Abstandshalter-Schicht auf einer lateral begrenzten Schichtenfolge aus Gate-Bereich und Gateisolierender Schicht aufgebracht werden. Bei einer anschließenden Dotierung fungiert die Anordnung aus lateral begrenzter Schichtenfolge und Abstandshalter-Schicht als Abschattungsstruktur und verhindert ein Dotieren des Bereichs zwischen den Source-/Drain-Bereichen. Da die Länge des Kanal- Bereichs unmittelbar von der Dicke der Abstandshalter-Schicht abhängt, ist ein exaktes Einstellen vonHigh-performance or low-energy applications) can be formed by applying a spacer layer on a laterally delimited layer sequence of the gate region and the gate insulating layer. In the case of a subsequent doping, the arrangement of laterally delimited layer sequence and spacer layer acts as a shading structure and prevents the region between the source / drain regions from being doped. Since the length of the channel region is directly dependent on the thickness of the spacer layer, an exact setting of
Transistoreigenschaften, die mit diesen geometrischen Eigenschaften korreliert sind, ermöglicht.Transistor properties that are correlated with these geometric properties.
Insbesondere ist anzumerken, dass bei Verwendung eines Abscheide-Verfahrens (z.B. Atomic Layer Deposition) zumIn particular, it should be noted that when using a deposition process (e.g. atomic layer deposition) for
Ausbilden der Abstandshalter-Schicht deren Dicke mit einer Genauigkeit von wenigen Angstrom eingestellt werden kann, wohingegen die Genauigkeit einer Maskierungstechnik in der Größenordnungen von 20nm liegt. Dadurch ist eine wesentlich verbesserte Einstellbarkeit der Gate-Länge erfindungsgemäß realisiert. Die Reichweite des Unterdiffundierens von Dotierstoff in den undotierten Kanal-Bereich ist mittels Einstellens der Dicke der Abstandshalter-Schicht und der Parameter beim Dotieren (Art des Dotierstoffs, Auswählen und Einstellen der Parameter des Dotier-Verf hrens) steuerbar.Forming the spacer layer whose thickness can be adjusted with an accuracy of a few angstroms, whereas the accuracy of a masking technique is in the order of 20 nm. As a result, a significantly improved adjustability of the gate length is achieved according to the invention. The range of the under-diffusion of dopant into the undoped channel region can be controlled by adjusting the thickness of the spacer layer and the parameters during doping (type of dopant, selection and adjustment of the parameters of the doping method).
Das Abscheiden eines Abstandshalters ist kostengünstiger als das Verwenden feiner Masken.Deposition of a spacer is less expensive than using fine masks.
Bei dem erfindungsgemäßen Verfahren ist das Verwenden von mehr als zwei unterschiedlichen Materialien (p-Typ, n-Typ) für die Gate-Bereiche vermieden. Für jede gewünschte Dicke einer Abstandshalter-Schicht ist lediglich eine zusätzlich Maske erforderlich, um einen Feldeffekttransistor mit einer vorgegebenen Schwellenspannung herzustellen. Bei einer Verwendung einer verarmten, dass heißt undotierten Silizium- Schicht, in die der Transistor integriert wird, sind aufwendige Implantationen im Kanal-Gebiet (LDD-Bereiche, Pocket-Dotierung, Retrograde-Wanne) entbehrlich.In the method according to the invention, the use of more than two different materials (p-type, n-type) for the gate regions is avoided. For any desired thickness A spacer layer only requires an additional mask in order to produce a field effect transistor with a predetermined threshold voltage. If an impoverished, that is to say undoped, silicon layer, into which the transistor is integrated, complex implantations in the channel region (LDD regions, pocket doping, retrograde tub) are unnecessary.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.Preferred developments of the invention result from the dependent claims.
Die vorgegebene Transistoreigenschaft kann die Länge des Kanal-Bereichs zwischen den beiden Source-/Drain-Bereichen, die Schwellenspannung, die Leckstrom-Charakteristik, der Maximal-Strom oder eine Transistor-Kennlinie sein. Die Transistoreigenschaft kann erfindungsgemäß mittels Einstellens des Dotierstoffkonzentrations-Profils bzw. mittels Einstellens der Dicke der Abstandshalter-Schicht eingestellt werden.The predetermined transistor property can be the length of the channel region between the two source / drain regions, the threshold voltage, the leakage current characteristic, the maximum current or a transistor characteristic. The transistor property can be adjusted according to the invention by adjusting the dopant concentration profile or by adjusting the thickness of the spacer layer.
Die Dicke der Abstandshalter-Schicht kann eingestellt werden, indem die Abstandshalter-Schicht unter Verwendung eines Chemischen Gasphasenabscheide-Verfahrens (CVD-Verfahren, "Chemical Vapour Deposition") oder eines Atomic Layer Deposition-Verfahrens (ALD-Verfahren) ausgebildet wird.The thickness of the spacer layer can be adjusted by forming the spacer layer using a chemical vapor deposition method (CVD method, "Chemical Vapor Deposition") or an Atomic Layer Deposition method (ALD method).
Insbesondere bei dem ALD-Verfahren ist es möglich, eine Dicke einer abzuscheidenden Schicht bis auf eine Genauigkeit einer Atomlage, dass heißt bis auf wenige Angstrom genau einzustellen. Die hohe Genauigkeit beim Einstellen der Dicke der Abstandshalter-Schicht bewirkt eine hohe Genauigkeit beim Einstellen der Transistoreigenschaft.With the ALD method in particular, it is possible to set a thickness of a layer to be deposited to an accuracy of an atomic position, that is to say to a few angstroms. The high accuracy in adjusting the thickness of the spacer layer results in a high accuracy in adjusting the transistor property.
Die beiden Source-/Drain-Bereiche werden vorzugsweise unter Verwendung eines Ionenimplantations-Verfahrens oder eines Diffusions-Verfahrens ausgebildet, wobei dasThe two source / drain regions are preferably formed using an ion implantation method or a diffusion method, wherein the
Dotierstoffkonzentrations-Profil mittels Auswählens der Art, der Konzentration und/oder der Diffusionseigenschaften der Dotierstoffe eingestellt wird.Dopant concentration profile by selecting the type, the concentration and / or the diffusion properties of the dopants is adjusted.
Vorzugsweise wird ein undotiertes Substrat verwendet, so dass die bei herkömmlichen CMOS-Technologien anfallenden Probleme aufgrund einer statistisch schwankenden Dotierstoffkonzentration vermieden sind. Auch ist ein aufwändiges Dotier-Verfahren vermieden. Als (im Wesentlichen) undotiert kann ein Substrat auch dann angesehen werden, wenn es eine Dotierstoffkonzentration aufweist, die erheblich geringer ist als eine in der herkömmlichen CMOS-Technologie verwendete Dotierstoffkonzentration von typischerweise 1019cm"3.An undoped substrate is preferably used, so that the problems associated with conventional CMOS technologies due to a statistically fluctuating dopant concentration are avoided. A complex doping process is also avoided. A substrate can also be regarded as (essentially) undoped if it has a dopant concentration that is considerably lower than a dopant concentration of typically 10 19 cm "3 used in conventional CMOS technology.
Die Transistoreigenschaften des SOI-Feldeffekttransistors können alternativ mittels Auswählens des Materials des Gate- Bereichs, der Dotierstoffkonzentration des Substrats und/oder des Dotierstoffprofils des Substrats eingestellt werden. Dadurch stehen weitere Parameter zur Verfügung, mittels derer die Transistoreigenschaften einstellbar sind.The transistor properties of the SOI field-effect transistor can alternatively be set by selecting the material of the gate region, the dopant concentration of the substrate and / or the dopant profile of the substrate. As a result, further parameters are available by means of which the transistor properties can be set.
Insbesondere kann das Dotierstoffprofil des Substrats unter Verwendung einer Pocket-Dotierung und /oder Retrograde-Wanne eingestellt werden.In particular, the dopant profile of the substrate can be set using a pocket doping and / or retrograde tub.
Ferner kann ein zweiter SOI-Feldef f ekttransistor gemäß dem erfindungsgemäßen Verfahren zum Herstellen des SOI- Feldeffekttransistors auf und/oder in dem Substrat ausgebildet werden, wobei die Transistoreigenschaften des zweiten SOI-Feldef fekttransistors unterschiedlich von j enen des SOI-Feldef fekttransistors eingestellt werden . Eine solche Notwendigkeit kann sich z . B . in einem Halbleiter-Speicher ergeben , da die Anforderungen an Transistoren in dem Logikbereich eines Speichers bzw . in dem Speicherbereich eines Speichers stark unterschiedlich sind . Die unterschiedlichen Transistoreigenschaften des SOI- Feldeffekttransistors und des zweiten SOI- Feldeffekttransistors resultieren vorzugsweise einzig aus einer unterschiedlichen Dicke der Abstandshalter-Schicht. Mit anderen Worten kann für die Transistoren mit unterschiedlichen Transistoreigenschaften insbesondere dasselbe Gate-Material verwendet werden, was eine erheblich vereinfachte Prozessierung zur Folge hat.Furthermore, a second SOI field effect transistor can be formed on and / or in the substrate in accordance with the method according to the invention for producing the SOI field effect transistor, the transistor properties of the second SOI field effect transistor being set differently from those of the SOI field effect transistor. Such a need may arise e.g. B. in a semiconductor memory because the requirements for transistors in the logic area of a memory or. in the memory area of a memory are very different. The different transistor properties of the SOI field effect transistor and the second SOI field effect transistor preferably result solely from a different thickness of the spacer layer. In other words, the same gate material can in particular be used for the transistors with different transistor properties, which results in considerably simplified processing.
Ferner kann ein dritter SOI-Feldeffekttransistor gemäß dem Verfahren zum Herstellen des SOI-Felde fekttransistors in und/oder auf dem Substrat ausgebildet werden, wobei die Transistoreigenschaften des dritten SOI-Feldeffekttransistors analog eingestellt werden wie diejenigen des SOI- Feldeffekttransistors. Die Leitungstypen des SOI- Feldeffekttransistors und des dritten SOI- Feldeffekttransistors sind zueinander komplementär. Mit anderen Worten kann erfindungsgemäß sowohl ein p-MOS- Transistor als auch ein n-MOS-Transistor ausgebildet werden. Dies trägt den Bedürfnissen der Silizium-Mikroelektronik Rechnung, Transistoren beider Leitungstypen auf einen integrierten Schaltkreis zu haben.Furthermore, a third SOI field effect transistor can be formed in and / or on the substrate in accordance with the method for producing the SOI field effect transistor, the transistor properties of the third SOI field effect transistor being set analogously to those of the SOI field effect transistor. The line types of the SOI field effect transistor and the third SOI field effect transistor are complementary to one another. In other words, according to the invention, both a p-MOS transistor and an n-MOS transistor can be formed. This takes into account the needs of silicon microelectronics to have transistors of both line types on an integrated circuit.
Die Gate-Bereiche des SOI-Feldeffekttransistors und des zweiten SOI-Feldeffekttransistors bzw. des SOI- Feldeffekttransistors, des zweiten SOI-Feldeffekttransistors und des dritten SOI-Feldeffekttransistors können aus dem gleichen Material hergestellt werden. Dies vereinfacht die Prozessführung und verringert die Kosten.The gate regions of the SOI field effect transistor and the second SOI field effect transistor or the SOI field effect transistor, the second SOI field effect transistor and the third SOI field effect transistor can be produced from the same material. This simplifies process control and reduces costs.
Das Material der Gate-Bereiche weist vorzugsweise einen Wert der Austrittsarbeit aus, der im Wesentlichen gleich dem arithmetischen Mittelwert der Werte der Austrittsarbeit von stark p-dotiertem Polysilizium (p+-Polysilizium) und stark n- dotiertem Polysilizium (n+-Polysilizium) ist. In diesem Fall spricht man von einem sogenannten „Mid-Gap"-Gate . n"1'- Polysilizium weist eine Austrittsarbeit von ungefähr 4.15eV (Elektronenvolt) auf, p+-Polysilizium weist eine Austrittsarbeit von ungefähr 5.27eV auf. Sowohl für einen n- Typ-Feldeffekttransistors als auch für einen p-Typ- Feldeffekttransistor ist daher ein Gate-Material mit einer Bandlücke zwischen den beiden genannten Werten geeignet, beispielsweise Wolfram, Tantal, Titannitrid oder p+-dotiertes Germanium.The material of the gate regions preferably has a work function value which is substantially equal to the arithmetic mean of the work function values of heavily p-doped polysilicon (p + polysilicon) and heavily n-doped polysilicon (n + polysilicon) , In this case one speaks of a so-called "mid-gap" gate. N "1 ' - polysilicon has a work function of approximately 4.15 eV (Electron volts), p + polysilicon has a work function of approximately 5.27 eV. A gate material with a band gap between the two values mentioned is therefore suitable for both an n-type field-effect transistor and a p-type field-effect transistor, for example tungsten, tantalum, titanium nitride or p + -doped germanium.
Weiter vorzugsweise weist das Material des Gate-Bereichs eine Austrittsarbeit zwischen 4.45eV und 4.95eV auf.More preferably, the material of the gate region has a work function between 4.45 eV and 4.95 eV.
Vorzugsweise werden die Transistoreigenschaften des SOI- Feldeffekttransistors und des zweiten SOI- Feldeffekttransistors derart eingestellt, dass einer der beiden SOI-Feldeffekttransistoren auf einen geringenThe transistor properties of the SOI field-effect transistor and of the second SOI field-effect transistor are preferably set such that one of the two SOI field-effect transistors is set to a low level
Leckstrom und der andere auf eine geringe Schwellenspannung optimiert ist. So ist es für einen Transistor in einem Taktschaltkreis vorteilhaft ermöglicht, dass dieser auf eine hohe Schaltgeschwindigkeit und daher auf eine geringe Schwellenspannung optimiert ist. Dagegen kann auf einfache Weise ein Transistor in einem Speicherbereich derart eingerichtet sein, dass er eine gespeicherte Information dauerhaft aufrecht erhält und daher einen geringeren Leckstrom aufweist.Leakage current and the other is optimized for a low threshold voltage. It is advantageously possible for a transistor in a clock circuit to be optimized for a high switching speed and therefore for a low threshold voltage. In contrast, a transistor in a memory area can be set up in a simple manner in such a way that it permanently maintains stored information and therefore has a lower leakage current.
Ferner kann gemäß dem erfindungsgemäßen Verfahren mindestens ein SOI-Feldeffekttransistor als Vertikal-Transistor, als Transistor mit mindestens zwei Gate-Anschlüssen (Doppel-Gate- Transistor) oder als Fin-FET (Fin-Feldeffekttransistor) ausgebildet sein. Das erfindungsgemäße Prinzip ist grundsätzlich auf alle Arten von Transistoren anwendbar.Furthermore, according to the method according to the invention, at least one SOI field-effect transistor can be designed as a vertical transistor, as a transistor with at least two gate connections (double-gate transistor) or as a Fin-FET (fin field-effect transistor). The principle according to the invention can basically be applied to all types of transistors.
Gemäß dem erfindungsgemäßen Verfahren kann ferner der zweite SOI-Feldeffekttransistor während des Ausbildens der Source-/ Drain-Bereiche des SOI-Feldeffekttransistors mittels einerAccording to the method according to the invention, the second SOI field effect transistor can furthermore be formed during the formation of the source / drain regions of the SOI field effect transistor
Schutzschicht vor einem Dotieren geschützt werden. Alternativ oder ergänzend kann der SOI-Feldeffekttransistor während des Ausbildens der Source- /Drain-Bereiche des zweiten SOI- Feldeffekttransistors mittels einer Schutzschicht vor einem Dotieren geschützt werden.Protective layer to be protected from doping. Alternatively or additionally, the SOI field effect transistor can be used during the Forming the source / drain regions of the second SOI field effect transistor can be protected from doping by means of a protective layer.
Mindestens einer der SOI-Feldeffekttransistoren kann mindestens eine zusätzliche Abstandshalter-Schicht auf der Abstandshalter-Schicht aufweisen. Mit anderen Worten ist es möglich, mehrere Abstandshalter-Schichten aufeinander auszubilden, wobei die Eigenschaften des zugehörigen Transistors im Wesentlichen durch die Gesamtdicke der Mehrzahl der aufeinander ausgebildeten Abstandshalter- Schichten definiert ist.At least one of the SOI field effect transistors can have at least one additional spacer layer on the spacer layer. In other words, it is possible to form a plurality of spacer layers on top of one another, the properties of the associated transistor being essentially defined by the total thickness of the plurality of spacer layers formed on one another.
Das erfindungsgemäße Verfahren ist sowohl für laterale Dünnschicht-SOI-Transistoren mit einem Gate-Anschluss als auch für Doppelgate-MOSFETs, planare Transistoren, vertikale Transistoren oder Transistoren vom Fin-FET-Typ anwendbar.The method according to the invention can be used both for lateral thin-film SOI transistors with a gate connection and for double-gate MOSFETs, planar transistors, vertical transistors or transistors of the fin-FET type.
Ferner lässt sich das Verfahren problemlos auf eine Technologie mit unterschiedlichen Dicken von Gateisolierenden Schichten anwenden. In diesen Fall wird die Bauelementvielfalt durch Transistoren mit unterschiedlich dicken Gate-isolierenden Schichten (Dicke tox) erweitert (sogenannte Multi-VDD-/Vτ-/ tox-Technik) .Furthermore, the method can be easily applied to a technology with different thicknesses of gate insulating layers. In this case, the variety of components is expanded by transistors with gate insulating layers of different thicknesses (thickness t ox ) (so-called multi-V DD - / V τ - / t ox technology).
Erfindungsgemäß wird bei einer vorgegebenen Source- /Drain- Dotierung (vorgebbar ist das Dotierverfahren, die Dotierstoffkonzentration, der Dotierstoff, etc.) und einer festen metallurgischen Länge des Gate-Bereichs die Dicke der Abstandshalter-Schicht variiert. Nimmt man ein Source-/Drain-According to the invention, the thickness of the spacer layer is varied with a predetermined source / drain doping (the doping method, the dopant concentration, the dopant, etc.) and a fixed metallurgical length of the gate region can be specified. If you take a source / drain
Dotierprofil mit einer räumlichen Abnahme ΔN/Δy der Dotierstoffkonzentration N in Abhängigkeit vom Dotierort y von 5nm pro Dekade (logarithmisch) an, so ist die effektive Länge des Kanal-Bereichs, die in dem SOI-Feldeffekttransistor mit undotiertem Silizium-Substrat von der Länge des undotierten Silizium-Gebiets abhängt, mittels Einstellens der Länge der Source- /Drain-Dotierungsausläufer einstellbar. Bei einer dünnen Abstandshalter-Schicht ragen die Source- /Drain- Dotierungsausläufer entsprechend weit in das Kanal-Gebiet herein, wodurch die effektive Kanal-Länge verkürzt ist. Dies hat unterschiedliche elektrische Eigenschaften der Transistoren zur Folge, da die UnterSchwellenspannung sowie andere Kurzkanaleffekte wie der den Leckstrom (Off-Strom) dominierende Gate-Induced-Drain-Leakage (GIDL) beeinflusst werden. Ein Transistor mit einem dickeren Abstandshalter hat daher bei unveränderter metallurgischer Gate-Länge eine höhere Schwellenspannung sowie einen niedrigeren Leckstrom (Off-Strom) und einen niedrigeren Maximal-Strom (On-Strom) als ein Transistor mit einem dünneren Abstandshalter.Doping profile with a spatial decrease ΔN / Δy of the dopant concentration N as a function of the doping site y of 5 nm per decade (logarithmic), then the effective length of the channel region, which in the SOI field-effect transistor with undoped silicon substrate is equal to the length of the undoped silicon region depends, adjustable by adjusting the length of the source / drain doping extensions. at a thin spacer layer, the source / drain doping extensions protrude correspondingly far into the channel region, as a result of which the effective channel length is shortened. This results in different electrical properties of the transistors, since the sub-threshold voltage and other short-channel effects such as the gate-induced-drain-leakage (GIDL) dominating the leakage current (off-current) are influenced. A transistor with a thicker spacer therefore has a higher threshold voltage and a lower leakage current (off-current) and a lower maximum current (on-current) with a unchanged metallurgical gate length than a transistor with a thinner spacer.
Eine wesentliche Idee der Erfindung besteht in der vereinfachten Einstellung und Optimierung vonAn essential idea of the invention is the simplified setting and optimization of
Transistorparametern mittels präzisen Definierens einer zu dem Gate-Bereich seitlichen Abstandshalter-Schicht unabhängig von der Qualität einer optischen Maske. Auch das Einstellen der Dotiereigenschaften hat einen maßgeblichen Einfluss auf die Schwellenspannung.Transistor parameters by precisely defining a spacer layer to the side of the gate region regardless of the quality of an optical mask. The setting of the doping properties also has a significant influence on the threshold voltage.
Es ist anzumerken, dass Ausgestaltungen des Verfahrens zum Ausbilden eines SOI-Feldeffekttransistors mit vorgebbaren Transistoreigenschaften auch für den erfindungsgemäßen SOI- Feldeffekttransistor gelten.It should be noted that refinements of the method for forming an SOI field-effect transistor with predeterminable transistor properties also apply to the SOI field-effect transistor according to the invention.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.Exemplary embodiments of the invention are shown in the figures and are explained in more detail below.
Es zeigen:Show it:
Figur 1A einen Feldeffekttransistor gemäß dem Stand der Technik, dessen Transistoreigenschaften mittels Einstellens einer Maske definiert sind, Figur IB einen anderen Feldeffekttransistor gemäß dem Stand der Technik, dessen Transistoreigenschaften mittels Einstellens einer Maske definiert sind,FIG. 1A shows a field effect transistor according to the prior art, the transistor properties of which are defined by setting a mask, FIG. 1B another field effect transistor according to the prior art, the transistor properties of which are defined by setting a mask,
Figur 2A eine schematische Ansicht, die den Zusammenhang zwischen Gate-Länge, Kanal-Länge, Dicke einer Abstandshalter-Schicht und Dotierstoffprofil eines Feldeffekttransistors für eine Niedrigenergieanwendung zeigt,FIG. 2A is a schematic view showing the relationship between gate length, channel length, thickness of a spacer layer and dopant profile of a field effect transistor for a low-energy application.
Figur 2B eine schematische Ansicht, die den Zusammenhang zwischen Gate-Länge, Kanal-Länge, Dicke einer Abstandshalter-Schicht und Dotierstoffprofil eines Feldeffekttransistors für eine Hochleistungsanwendung zeigt,FIG. 2B is a schematic view showing the relationship between gate length, channel length, thickness of a spacer layer and dopant profile of a field effect transistor for a high-performance application.
Figur 3A ein Diagramm, dass Eingangskennlinien einesFigure 3A is a diagram that input characteristics of a
Feldeffekttransistors für Niedrigenergieanwendungen zeigt,Field effect transistor for low energy applications shows
Figur 3B ein Diagramm, dass Ausgangskennlinien einesFigure 3B is a diagram that output characteristics of a
Feldeffekttransistors für Niedrigenergieanwendungen zeigt,Field effect transistor for low energy applications shows
Figur 4A ein Diagramm, dass Eingangskennlinien einesFigure 4A is a diagram that input characteristics of a
Feldeffekttransistors für Hochleistungsanwendungen zeigt,Field effect transistor for high performance applications shows
Figur 4B ein Diagramm, dass Ausgangskennlinien eines Transistors für Hochleistungsanwendungen zeigt,FIG. 4B is a diagram showing the output characteristics of a transistor for high-performance applications.
Figuren 5A bis 5D Schichtenfolgen zu unterschiedlichenFigures 5A to 5D layer sequences to different
Zeitpunkten während eines Verfahrens zum Herstellen eines SOI-Feldeffekttransistors mit vorgebbaren Transistoreigenschaften gemäß einem erstenPoints in time during a method for producing an SOI field-effect transistor with predeterminable transistor properties according to a first
Ausführungsbeispiel der Erfindung, Figuren 6A bis 6D Schichtenfolgen zu unterschiedlichenEmbodiment of the invention, Figures 6A to 6D layer sequences to different
Zeitpunkten während eines Verfahrens zum Herstellen eines SOI-Feldeffekttransistors mit vorgebbaren Transistoreigenschaften gemäß einem zweiten Ausführungsbeispiel der Erfindung,Points in time during a method for producing an SOI field-effect transistor with predeterminable transistor properties according to a second exemplary embodiment of the invention,
Figur 7 eine Schichtenfolge gemäß einer Alternative zum Ausbilden von Abstandshalter-Schichten gemäß der Erfindung,FIG. 7 shows a layer sequence according to an alternative to the formation of spacer layers according to the invention,
Figur 8A einen Doppel-Gate-Feldeffekttransistor,FIG. 8A shows a double gate field effect transistor,
Figur 8B einen Fin-Feldeffekttransistor ,FIG. 8B a fin field effect transistor,
Figur 8C einen vertikalen Feldeffekttransistor.Figure 8C shows a vertical field effect transistor.
Im Weiteren sind Komponenten, die in unterschiedlichen Ausführungsbeispielen identisch enthalten sind, mit den gleichen Bezugsziffern versehen.In addition, components which are contained identically in different exemplary embodiments are provided with the same reference numbers.
Im Weiteren wird bezugnehmend auf Fig.2A, Fig.2B der Zusammenhang zwischen der Länge des Kanal-Bereichs eines Feldeffekttransistors, der Länge des Gate-Bereichs bzw. der Gate-isolierenden Schicht, der Dicke einer Abstandshalter- Schicht sowie dem Dotierstoffkonzentrations-Profil beschrieben.The relationship between the length of the channel region of a field effect transistor, the length of the gate region or the gate insulating layer, the thickness of a spacer layer and the dopant concentration profile is described below with reference to FIGS. 2A and 2B ,
In Fig.2A ist für einen Feldeffekttransistor für Niedrigenergieanwendungen (große Schwellenspannung, kleiner Leckstrom) entlang der horizontalen Achse eine Anordnung von Schichtkomponenten gezeigt, wohingegen entlang der vertikalen Achse in logarithmischer Darstellung die Ortsabhängigkeit der Dotierstoffkonzentration gezeigt ist. Es wird angenommen, dass in einem Oberflächenbereich einer Silizium-Schicht, in welche die Source-/Drain-Bereiche des Feldeffekttransistors implantiert sind, die Dotierstoffkonzentration ausgehend von der Außenseite der Abstandshalter-Schicht in den Kanal- Bereich hinein exponentiell abfällt. Dabei ist angenommen, dass von außen nach innen die Dotierstoffkonzentration in Abständen von jeweils 5nm kontinuierlich um eine Zehnerpotenz abnimmt. Unter dieser Prämisse ist eine 25nm dicke Abstandshalter-Schicht erforderlich, um einen Abfall der Dotierstoffkonzentration des Source- /Drain-Bereichs von 1021cm"3 auf eine Konzentration von 1015cm~3 (dies entspricht einem annähernd undotierten Substrat) zu erzeugen.FIG. 2A shows an arrangement of layer components for a field effect transistor for low-energy applications (large threshold voltage, small leakage current) along the horizontal axis, whereas the position-dependent dependence of the dopant concentration is shown along the vertical axis in a logarithmic representation. It is assumed that in a surface area of a silicon layer into which the source / drain areas of the field effect transistor are implanted, the dopant concentration starts from the outside of the spacer layer in the channel Area falls exponentially into it. It is assumed that from outside to inside the dopant concentration decreases continuously by a power of ten at intervals of 5 nm. Under this premise, a 25 nm thick spacer layer is required to produce a drop in the dopant concentration of the source / drain region from 10 21 cm "3 to a concentration of 10 15 cm ~ 3 (this corresponds to an approximately undoped substrate).
In Fig.2A sind die Abstandshalter-Schichten 201, 202 an dem linken bzw. rechten Seitenrand des Gate-Bereichs 203 gezeigt. Die beiden Abstandshalter-Schichten 210, 202 weisen eine Dicke von jeweils 25nm auf. Der Gate-Bereich weist in der obersten Darstellung von Fig.2A eine Breite G=100nm auf. Infolge der eingestellten Ortsabhängigkeit der2A, the spacer layers 201, 202 are shown on the left and right side edges of the gate region 203, respectively. The two spacer layers 210, 202 each have a thickness of 25 nm. In the uppermost representation in FIG. 2A, the gate region has a width G = 100 nm. Due to the set location dependency of the
Dotierstoffkonzentration ist die Länge des Kanal-Bereichs L=100nm gleich der Länge des Gate-Bereichs G=100nm. Der erste Source-/Drain-Bereich 204 und der zweite Source-/Drain- Bereich 205 sind jeweils gebildet aus denjenigen Bereichen der Silizium-Schicht 206, die unterhalb der zugehörigenDopant concentration, the length of the channel region L = 100nm is equal to the length of the gate region G = 100nm. The first source / drain region 204 and the second source / drain region 205 are each formed from those regions of the silicon layer 206 that lie below the associated one
Abstandshalter-Schicht 201, 202 liegen, sowie durch den links bzw. rechts davon angeordneten Bereich mit einer hohen Dotierstoffkonzentration .Spacer layer 201, 202 lie, as well as through the region with a high dopant concentration arranged to the left or right thereof.
Wie in Fig.2A gezeigt, weisen der erste Source-/Drain-Bereich 204 und der zweite Source- /Drain-Bereich 205 jeweils zwei Teilabschnitte auf. Dabei entspricht der jeweils äußere Abschnitt einem Bereich des Substrats 206, der von einer Bedeckung mit einer der Abstandshalter-Schichten 201 bzw. 202 frei ist und eine im Wesentlichen homogeneAs shown in FIG. 2A, the first source / drain region 204 and the second source / drain region 205 each have two subsections. The respective outer section corresponds to a region of the substrate 206 which is free from being covered with one of the spacer layers 201 or 202 and which is essentially homogeneous
Dotierstoffkonzentration aufweist. Dagegen weist der von einer der Abstandshalter-Schichten 201 bzw. 202 bedeckte erste bzw. zweite Source- /Drain-Teilbereich eine stark ortsabhängige (gemäß der schematischen Darstellung von Fig.2A exponentiell ortsabhängige) Dotierstoffkonzentration auf. Wie in den Diagrammen 210, 220, 230, 240 gezeigt, ist mittels Auswählens einer entsprechend kleineren Länge des Gate- Bereichs G auch eine kleinere Länge des Kanal-Bereichs L erreichbar. Jedoch ist die Länge des Kanal-Bereichs L auch von der Dicke der Abstandshalter-Schichten 201, 202 sowie von der räumlichen Abnahme der Dotierstoffkonzentration (hier um eine Dekade je 5nm) abhängig. Daher ist insbesondere mittels Auswählens der Dotierstoffkonzentration sowie der Dicke der Abstandshalter-Schichten 201, 202 ein Niedrigenergie- Feldeffekttransistor mit gewünschter Länge des Kanal-Bereichs und entsprechend hohem Wert der Schwellenspannung ausbildbar. Mit anderen Worten ist mit einer 25nm dicken Abstandshalter- Schicht bei einem Abfall der Dotierstoffkonzentration von 5nm pro Dekade ein Feldeffekttransistor für Niedrigenergieanwendungen erreichbar, bei dem die Länge des Gate-Bereichs der Länge des Kanal-Bereichs entspricht.Has dopant concentration. In contrast, the first or second source / drain subarea covered by one of the spacer layers 201 or 202 has a highly location-dependent (according to the schematic illustration of FIG. 2A, exponentially location-dependent) dopant concentration. As shown in the diagrams 210, 220, 230, 240, by selecting a correspondingly smaller length of the gate area G, a smaller length of the channel area L can also be achieved. However, the length of the channel region L also depends on the thickness of the spacer layers 201, 202 and on the spatial decrease in the dopant concentration (here by a decade of 5 nm). Therefore, in particular by selecting the dopant concentration and the thickness of the spacer layers 201, 202, a low-energy field-effect transistor with the desired length of the channel region and a correspondingly high value of the threshold voltage can be formed. In other words, a field effect transistor for low-energy applications in which the length of the gate region corresponds to the length of the channel region can be achieved with a 25 nm thick spacer layer when the dopant concentration drops by 5 nm per decade.
Dagegen ist es bei dem in Fig.2B schematisch gezeigten Transistor für Hochleistungsanwendungen vorteilhaft, dass die Länge des Kanal-Bereichs ausreichend gering ist, um eine kleine Schwellenspannung und daher eine geringe Schaltzeit zu erreichen. Die Dicke der Abstandshalter-Schichten 201, 202 sind in den Diagrammen 250, 260, 270, 280 aus Fig.2B jeweils mit einer Dicke von lOnm gewählt. Für den Abfall der Dotierstoffkonzentration ist dieselbe Annahme getroffen wie in Fig.2A. Wie zum Beispiel in Diagramm 250 gezeigt, ergibt sich aufgrund der Unterdiffusion an beiden Randbereichen des Gate-Bereichs 203 ein Bereich einer Dicke von 15nm unterhalb des Gate-Bereichs, in dem eine Dotierstoffkonzentration von mehr als 1016cm"3 vorliegt. Die Länge des Kanal-Bereichs L ist daher in den Fällen der Diagramme 250, 260, 270, 280 gegenüber der Länge des Gate-Bereichs L um 2*15nm=30nm verringert. Mittels Wählens der Breite der Abstandshalter- Schichten 201, 202 ist daher bei einer vorgegebenen Länge des Gate-Bereichs die Länge des Kanal-Bereichs einstellbar. Aus Fig.2A, 2B ist insbesondere ersichtlich, dass sich die Unterdiffusion bei kleiner werdenden Gate-Längen G zunehmend stark auf die Transistoreigenschaften auswirkt, so dass insbesondere in kommenden Technologiegenerationen eine sehr sensitive Möglichkeit zum Beeinflussen von Transistoreigenschaften geschaffen ist.In contrast, in the transistor schematically shown in FIG. 2B for high-performance applications, it is advantageous that the length of the channel region is sufficiently short to achieve a low threshold voltage and therefore a short switching time. The thickness of the spacer layers 201, 202 are selected in the diagrams 250, 260, 270, 280 from FIG. 2B each with a thickness of 10 nm. The same assumption is made for the drop in the dopant concentration as in FIG. 2A. For example, as shown in diagram 250, the underdiffusion at both edge regions of the gate region 203 results in a region 15 nm below the gate region in which there is a dopant concentration of more than 10 16 cm "3. The length of the Channel area L is therefore reduced in the cases of diagrams 250, 260, 270, 280 by 2 * 15nm = 30nm compared to the length of gate area L. By choosing the width of the spacer layers 201, 202 is therefore a given Length of the gate area the length of the channel area adjustable. It is particularly evident from FIGS. 2A, 2B that the underdiffusion has an increasingly strong effect on the transistor properties as the gate lengths G become smaller, so that a very sensitive possibility for influencing transistor properties is created in particular in future technology generations.
Im Weiteren werden bezugnehmend auf Fig.3A, Fig.3B Kennlinien eines Feldeffekttransistors für Niedrigenergieanwendungen mit einer Gate-Länge von lOOnm und einer Kanal-Länge von lOOnm beschrieben. Dies entspricht einer Konfiguration, wie sie dem Diagramm 200 aus Fig.2A entspricht.Characteristics of a field effect transistor for low-energy applications with a gate length of 100 nm and a channel length of 100 nm are described below with reference to FIGS. 3A and 3B. This corresponds to a configuration as it corresponds to diagram 200 from FIG. 2A.
In Diagramm 300 aus Fig.3A ist entlang der Abszisse 301 die elektrische Spannung zwischen Gate-Bereich und Source-Bereich (erster Source- /Drain-Bereich) in Volt aufgetragen. Entlang der Ordinate 302 ist in logarithmischer Darstellung der elektrische Strom ID in Ampere am Drain-Bereich (zweiter Source- /Drain-Bereich) aufgetragen. In Fig.3A ist eine erste Kurve 303 eingezeichnet, die einer Spannung VDs zwischen den beiden Source- /Drain-Bereichen von 1.2V entspricht. Ferner entspricht die Kurve 304 einer Spannung VDs=0.6V. Es ist anzumerken, dass beiden eingezeichneten Kurven 303, 304 lediglich exemplarisch sind, es kann jede andere Spannung zwischen den Source- /Drain-Bereichen angelegt sein. Die in Fig.3A eingezeichneten Kurven werden als Eingangskennlinien des Feldeffekttransistors bezeichnet.In diagram 300 from FIG. 3A, the electrical voltage between the gate region and the source region (first source / drain region) is plotted in volts along the abscissa 301. Along the ordinate 302, the electrical current I D in amperes is plotted on the drain region (second source / drain region) in a logarithmic representation. FIG. 3A shows a first curve 303, which corresponds to a voltage V D s between the two source / drain regions of 1.2V. Curve 304 also corresponds to a voltage V D s = 0.6V. It should be noted that the two curves 303, 304 shown are only exemplary; any other voltage can be applied between the source / drain regions. The curves drawn in FIG. 3A are referred to as input characteristic curves of the field effect transistor.
Die im Diagramm 310 aus Fig.3B eingezeichneten dritten und vierten Kurven 313, 314 sind Ausgangskennlinien desThe third and fourth curves 313, 314 shown in diagram 310 from FIG. 3B are output characteristics of the
Feldeffekttransistors für Niedrigenergieanwendungen mit einer Gate-Länge von lOOnm und einer Kanal-Länge von lOOnm. Entlang der Abszisse 311 ist die elektrische Spannung zwischen den beiden Source- /Drain-Bereichen VDs in Volt aufgetragen, wohingegen entlang der Ordinate 312 in Fig.3B der elektrischeField effect transistors for low-energy applications with a gate length of 100nm and a channel length of 100nm. The electrical voltage between the two source / drain regions V D s in volts is plotted along the abscissa 311, whereas the electrical voltage is plotted along the ordinate 312 in FIG. 3B
Strom an einem der Source- /Drain-Bereiche (Drain-Bereich) ID in Ampere aufgetragen ist. Die dritte Kurve 313 entspricht einer Spannung zwischen dem ersten Source- /Drain-Bereich (Source-Bereich) und dem Gate-Bereich VGs von 1.2V. Dagegen entspricht die vierte Kurve 314 einer Spannung VGs=0.6V.Current is applied to one of the source / drain regions (drain region) I D in amperes. The third curve 313 corresponds a voltage between the first source / drain region (source region) and the gate region V G s of 1.2V. In contrast, the fourth curve 314 corresponds to a voltage V G s = 0.6V.
Im Weiteren werden bezugnehmend auf Fig.4A Eingangskennlinien und bezugnehmend auf Fig.4B Ausgangskennlinien eines Feldeffekttransistors für Hochleistungsanwendungen mit einer Gate-Länge von lOOnm und einer Kanal-Länge von 70nm beschrieben.In the following, input characteristics and with reference to FIG. 4B, output characteristics of a field effect transistor for high-performance applications with a gate length of 100 nm and a channel length of 70 nm are described.
In Diagramm 400 aus Fig.4A sind Transistorkennlinien für unterschiedliche elektrische Spannungen zwischen den beiden Source-/Drain-Bereichen VDs aufgetragen. Entlang der Abszisse 401 ist die Spannung zwischen dem Source-Bereich (erster Source-/Drain-Bereich) und dem Gate-Bereich in Volt aufgetragen, wohingegen entlang der Ordinate 402 des Diagramms 400 der elektrische Strom an einem der beiden Source-/Drain-Bereiche (Drain-Bereich) ID in Ampere logarithmisch aufgetragen ist. Eine erste Kurve 403 entspricht einer Spannung zwischen den beiden Source-/Drain- Bereichen VDs=l-0V, wohingegen eine zweite Kurve 404 einer Spannung VDS=0.3V entspricht.In diagram 400 from FIG. 4A, transistor characteristics are plotted for different electrical voltages between the two source / drain regions V D s. The voltage between the source region (first source / drain region) and the gate region is plotted in volts along the abscissa 401, whereas the electrical current at one of the two source / drain lines is plotted along the ordinate 402 of the diagram 400. Areas (drain area) I D is plotted logarithmically in amperes. A first curve 403 corresponds to a voltage between the two source / drain regions V D s = I-0V, whereas a second curve 404 corresponds to a voltage V DS = 0.3V.
In Fig.4B sind Ausgangskennlinien des Feldeffekttransistors aus Fig.4A aufgetragen. Entlang der Abszisse 411 des4B, output characteristics of the field effect transistor from FIG. 4A are plotted. Along the abscissa 411 of the
Diagramms 410 ist die Spannung zwischen den beiden Source-/ Drain-Bereichen VDS in Volt aufgetragen, wohingegen entlang der Ordinate 412 der Strom an einem der beiden Source-/Drain- Bereiche ID in Ampere aufgetragen ist. Eine dritte Kurve 413 zeigt eine Kennlinie, die einer Spannung zwischen dem Gate-Diagram 410 shows the voltage between the two source / drain regions V DS in volts, whereas along the ordinate 412 the current is plotted on one of the two source / drain regions I D in amperes. A third curve 413 shows a characteristic curve which corresponds to a voltage between the gate
Bereich und dem ersten Source- /Drain-Bereich (Source-Bereich) VGs=1.0V entspricht, wohingegen die vierte Kurve 414 einer Spannung VGs=0.3V entspricht.Region and the first source / drain region (source region) corresponds to V G s = 1.0V, whereas the fourth curve 414 corresponds to a voltage V G s = 0.3V.
Wie ein Vergleich zwischen Fig.3A und Fig.4A bzw. zwischen Fig.3B und Fig.4B zeigt, sind die Transistorkennlinien als Transistoreigenschaften mittels Aufbringens von unterschiedlich dicken Abstandshalter-Schichten sensitiv einstellbar. Die gezeigten Eingangs- und Ausgangskennlinien des Transistors mit lOOnm Gate-Länge einmal als Niedrigenergievariante mit einer Kanal-Länge von lOOnm (Abstandshalter der Dicke 25nm) und einmal alsAs a comparison between FIG. 3A and FIG. 4A or between FIG. 3A and FIG. 4B shows, the transistor characteristic curves are transistor properties by applying Spacer layers of different thicknesses can be sensitively adjusted. The input and output characteristics of the transistor with a lOOnm gate length shown as a low-energy variant with a channel length of lOOnm (25nm spacers) and once as
Hochleistungsvariante mit einer Kanal-Länge von 70nm (Abstandshalter der Dicke lOnm) zeigt deutliche Unterschiede Alle anderen Parameter dieser Transistoren sind identisch.High-performance variant with a channel length of 70nm (spacer with a thickness of 10nm) shows clear differences. All other parameters of these transistors are identical.
Die Dotierstoffkonzentration der Silizium-Schicht 206 ist jeweils 1016cm"3, die Dicke der Gate-isolierenden Schicht ist 2nm (Siliziumdioxid) , die vertikale Dicke der Silizium- Schicht 206 ist lOnm und das Gate-Material ist p+-dotiertes Germanium.The dopant concentration of the silicon layer 206 is in each case 10 16 cm "3 , the thickness of the gate insulating layer is 2 nm (silicon dioxide), the vertical thickness of the silicon layer 206 is 10 nm and the gate material is p + -doped germanium.
Im Weiteren wird bezugnehmend auf Fig.5A bis Fig.5D ein Verfahren zum Herstellen eines SOI-Feldeffekttransistors mit vorgebbaren Transistoreigenschaften gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben. In Fig.5A bis Fig.5D ist jeweils auf der linken Seite einA method for producing an SOI field-effect transistor with predeterminable transistor properties according to a first exemplary embodiment of the invention is described below with reference to FIGS. 5A to 5D. In Fig.5A to Fig.5D there is one on the left side
Feldeffekttransistor für Hochleistungsanforderungen ( "High Performance") mit kleiner Schwellenspannung und hohem Leckstrom bzw. auf der rechten Seite ein Transistor für Niedrigenergieanwendungen ( "Low Power") mit hoher Schwellenspannung und geringem Leckstrom gezeigt.Field effect transistor for high performance requirements ("high performance") with low threshold voltage and high leakage current or on the right side a transistor for low energy applications ("low power") with high threshold voltage and low leakage current.
In Fig.5A sind Schichtenfolgen 500, 510 gezeigt, die einem teilweise hergestellten Transistor in SOI-Technologie entsprechen. Die Schichtenfolgen 500, 510 sind auf demselben SOI-Substrat 501 aus einem Silizium-Substrat 502, einerFIG. 5A shows layer sequences 500, 510 which correspond to a partially fabricated transistor using SOI technology. The layer sequences 500, 510 are on the same SOI substrate 501 from a silicon substrate 502, one
Siliziumdioxid-Schicht 503 und einer Silizium-Schicht 504 prozessiert. Eine in der linken Hälfte von Fig.5A gezeigte erste lateral begrenzte Schichtenfolge ist aus einer ersten Gate-isolierenden Schicht 505 und aus einem ersten Gate- Bereich 506 aufgebaut. Ferner ist auf den Seitenwänden der ersten lateral begrenzten Schichtenfolge eine erste TEOS- Schutzschicht 507 (Tetra Ethyl Ortho Silicate) aufgebracht. Diese dient zum elektrischen und mechanischen Entkoppeln der ersten lateral begrenzten Schichtenfolge von der Umgebung. Eine in der rechten Hälfte von Fig.5A gezeigte zweite lateral begrenzte Schichtenfolge ist aus einer zweiten Gate- isolierenden Schicht 511, einem zweiten Gate-Bereich 512 und einer zweiten TEOS-Schutzschicht 513 aufgebaut.Processed silicon dioxide layer 503 and a silicon layer 504. A first laterally delimited layer sequence shown in the left half of FIG. 5A is constructed from a first gate-insulating layer 505 and from a first gate region 506. Furthermore, a first TEOS protective layer 507 (Tetra Ethyl Ortho Silicate) is applied to the side walls of the first laterally delimited layer sequence. This serves for the electrical and mechanical decoupling of the first laterally delimited layer sequence from the environment. A second laterally delimited layer sequence shown in the right half of FIG. 5A is composed of a second gate insulating layer 511, a second gate region 512 and a second TEOS protective layer 513.
Um die in Fig.5B gezeigten Schichtenfolgen 520, 530 zu erhalten, wird der gemäß Fig.5B rechte Bereich mit einer Photoresist-Schicht 531 abgedeckt, um im Weiteren eineIn order to obtain the layer sequences 520, 530 shown in FIG. 5B, the area on the right in accordance with FIG. 5B is covered with a photoresist layer 531, in order to further cover one
Prozessierung ausschließlich der in Fig.5B links gezeigten Schichtenfolge zu ermöglichen. In einem weiteren Verfahrens- Schritt werden Dotieratome des n-Leitungstyps unter Verwendung eines Ionenimplantations-Verfahrens in zwei Oberflächenbereiche der Silizium-Schicht 504 implantiert, um zwei Source- /Drain-Bereiche 521, 522 des in der linken Hälfte von Fig.5B gezeigten Transistors mit geringer Schwellenspannung zu erhalten. Implantations-Ionen sind aufgrund der Bedeckung mit Photoresist 531 vor einem Eindringen in denjenigen Oberflächenbereich des SOI-Substrats 501 geschützt, der in der rechten Hälfte von Fig.5B dargestellt ist.To enable processing exclusively of the layer sequence shown on the left in FIG. 5B. In a further method step, doping atoms of the n-conductivity type are implanted into two surface regions of the silicon layer 504 using an ion implantation method, around two source / drain regions 521, 522 of the transistor shown in the left half of FIG. 5B to get with low threshold voltage. Due to the covering with photoresist 531, implantation ions are protected against penetration into that surface area of the SOI substrate 501 which is shown in the right half of FIG. 5B.
Um die in Fig.5C gezeigten Schichtenfolgen 540 bzw. 550 zu erhalten, wird zunächst unter Verwendung eines geeigneten Ätz-Verfahrens der Photoresist 531 entfernt. In einem weiteren Schritt wird auf den Seitenwänden der ersten und zweiten lateral begrenzten Schichtenfolgen jeweils eine Abstandshalter-Schicht 541 bzw. 551 mit vorgegebener Dicke ausgebildet, was unter Verwendung des ALD-Verfahrens (Atomic Layer Deposition) erfolgt. Mit dem ALD-Verfahren ist die Dicke der Abstandshalter-Schicht „d" bis auf eine Genauigkeit einer Atomlage, dass heißt bis auf wenige Angstrom, vorgebbar .In order to obtain the layer sequences 540 and 550 shown in FIG. 5C, the photoresist 531 is first removed using a suitable etching method. In a further step, a spacer layer 541 or 551 with a predetermined thickness is formed on the side walls of the first and second laterally delimited layer sequences, which takes place using the ALD method (Atomic Layer Deposition). With the ALD method, the thickness of the spacer layer "d" can be specified to within one atomic position, that is to say with a few angstroms.
Um die in Fig.5D gezeigten Schichtenfolgen 560, 570 zu erhalten, wird zunächst auf der Schichtenfolge 540 eine weitere Photoresist-Schicht 561 abgeschieden, um den zugehörigen Oberflächenbereich des SOI-Substrats vor einer weiteren Prozessierung abzuschirmen. Nachfolgend werden in dem von der weiteren Photoresist-Schicht 561 freien Oberflächenbereich der SOI-Schichtenfolge 501 mittelsIn order to obtain the layer sequences 560, 570 shown in FIG. 5D, one is first created on the layer sequence 540 another photoresist layer 561 is deposited in order to shield the associated surface area of the SOI substrate from further processing. Subsequently, in the surface area of the SOI layer sequence 501 that is free from the further photoresist layer 561
Einbringens von Dotierstoffatomen des n-Leitungstyps in zwei Oberflächenbereiche der Silizium-Schicht 504 nahe der Seitenwände der zweiten Abstandshalter-Schicht 551 ein dritter und ein vierter Source- /Drain-Bereich 571, 572 mit einem vorgegebenen Dotierstoffkonzentrations-Profil ausgebildet. Die zweite lateral begrenzte Schichtenfolge und die zweite Abstandshalter-Schicht 551 sind derart eingerichtet, dass sie eine Abschattungsstruktur zum Vermeiden des Einbringens des Dotierstoffs des n-Leitungstyps in Oberflächenbereiche der Silizium-Schicht 504 zwischen dem dritten und dem vierten Source- /Drain-Bereich 571, 572 bilden. Mittels Einstellens der Dicke „d" der zweiten Abstandshalter-Schicht 551 und mittels Einstellens des Dotierstoffkonzentrations-Profils beim Ausbilden der dritten und vierten Source- /Drain-Bereiche 571, 572 werden dieIntroducing dopant atoms of the n-conductivity type into two surface regions of the silicon layer 504 near the side walls of the second spacer layer 551, a third and a fourth source / drain region 571, 572 with a predetermined dopant concentration profile are formed. The second laterally delimited layer sequence and the second spacer layer 551 are set up in such a way that they have a shading structure to avoid the introduction of the n-type dopant into surface regions of the silicon layer 504 between the third and fourth source / drain region 571 , 572 form. By adjusting the thickness "d" of the second spacer layer 551 and by adjusting the dopant concentration profile when forming the third and fourth source / drain regions 571, 572, the
Transistoreigenschaften des im rechten Bereich von Fig.5D gezeigten SOI-Feldeffekttransistors definiert. Als Verfahren zum Implantieren der Dotierstoffatome in dem dritten und vierten Source-/Drain-Bereich 571, 572 wird das Ionenimplantations-Verfahren verwendet. Mittels Einstellen der Dotierstoffatomart , der Energie der Dotieratome sowie weiterer Verfahrensparameter kann dasTransistor properties of the SOI field-effect transistor shown in the right-hand region of FIG. 5D are defined. The ion implantation method is used as the method for implanting the dopant atoms in the third and fourth source / drain regions 571, 572. This can be done by adjusting the dopant atom type, the energy of the dopant atoms and other process parameters
Dotierstoffkonzentrations-Profil des dritten und vierten Source-/Drain-Bereichs 571, 572 vorgegeben werden.Dopant concentration profile of the third and fourth source / drain regions 571, 572 can be specified.
Der SOI-Feldeffekttransistor im linken Teilbereich von Fig.5D hat einen Kanal-Bereich mit einer kleineren Länge als der im rechten Teilbereich von Fig.5D gezeigte SOI- Feldeffekttransistor . Die Länge des Kanal-Bereichs des linken SOI-Feldeffekttransistors ist näherungsweise um 2d kleiner als im Fall des rechten SOI-Feldeffekttransistors, da bei dem Eindringen von Dotierstoffatomen in den gemäß Fig.5D rechten Feldeffekttransistor die zusätzlich aufgebrachte zweite Abstandshalter-Schicht 551 als Abschattungsstruktur dient.The SOI field effect transistor in the left section of FIG. 5D has a channel area with a smaller length than the SOI field effect transistor shown in the right section of FIG. 5D. The length of the channel region of the left SOI field effect transistor is approximately 2d smaller than in the case of the right SOI field effect transistor, since when dopant atoms penetrate into the right one according to FIG. 5D Field effect transistor, the additionally applied second spacer layer 551 serves as a shading structure.
Ferner ist anzumerken, dass die erste TEOS-Schutzschicht 507 bzw. die zweite TEOS-Schutzschicht 513 eine Dicke von ungefähr lOnm aufweisen, um eine ausreichend gute Isolationswirkung für den Schichtenstapel aus Gateisolierender Schicht und Gate-Bereich zu ermöglichen. Dagegen ist die Dicke „d" der zweiten Abstandshalter-Schicht 551 derart eingestellt, dass der rechte SOI-Feldeffekttransistor als Niedrigenergie-Feldeffekttransistor ausgebildet ist. Die Funktionalitäten der TEOS-Schutzschichten 507, 513 einerseits und der Abstandshalter-Schichten 541, 551 sind grundlegend unterschiedlich .It should also be noted that the first TEOS protective layer 507 and the second TEOS protective layer 513 have a thickness of approximately 10 nm in order to enable a sufficiently good insulation effect for the layer stack comprising the gate insulating layer and the gate region. In contrast, the thickness "d" of the second spacer layer 551 is set such that the right SOI field effect transistor is designed as a low-energy field effect transistor. The functionalities of the TEOS protective layers 507, 513 on the one hand and the spacer layers 541, 551 are fundamentally different ,
Im Weiteren wird bezugnehmend auf Fig.6A bis Fig.6D ein zweites bevorzugtes Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines SOI-Feldeffekttransistors mit vorgegebenen Transistoreigenschaften beschrieben.A second preferred exemplary embodiment of the method according to the invention for producing an SOI field-effect transistor with predetermined transistor properties is described below with reference to FIGS. 6A to 6D.
Die in Fig.6A gezeigten Schichtenfolgen 600, 610 entsprechen den in Fig.5A gezeigten Schichtenfolgen 500, 510.The layer sequences 600, 610 shown in FIG. 6A correspond to the layer sequences 500, 510 shown in FIG. 5A.
Um die in Fig.6B gezeigten Schichtenfolgen 620, 630 zu erhalten, wird sowohl auf den gemäß Fig.6B linken als auch auf dem rechten Oberflächenbereich der Schichtenfolgen eine Abstandshalter-Schicht 621 der Dicke „1" abgeschieden. Dies erfolgt durch Verwendung eines CVD-Verfahrens ("Chemical Vapour Deposition"). Die Dicke „1" dieser Abstandshalter- Schicht 621 ist ein maßgeblicher Parameter zum Einstellen der Länge des Kanal-Bereichs des gemäß Fig.6B rechten SOI- Feldeffekttransistors. Die Abstandshalter-Schicht 621 ist aus Siliziumnitrid hergestellt.In order to obtain the layer sequences 620, 630 shown in FIG. 6B, a spacer layer 621 with the thickness “1” is deposited both on the left and on the right surface area of the layer sequences according to FIG. 6B. This is done by using a CVD Method ("Chemical Vapor Deposition") The thickness "1" of this spacer layer 621 is a decisive parameter for setting the length of the channel region of the SOI field effect transistor on the right according to FIG. 6B. The spacer layer 621 is made of silicon nitride.
Um die in Fig.δC gezeigten Schichtenfolgen 640, 650 zu erhalten, wird der gemäß Fig.6C rechte Oberflächenbereich mit einer TEOS-Hartmaske 651 (Tetra Ethyl Ortho Silicate) bedeckt, um diesen Oberflächenbereich in einem weiteren Verfahrensschritt vor einem Ätzen zu schützen. In einem weiteren Verfahrensschritt wird bei dem gemäß Fig.6C linken Oberflächenbereich die Abstandshalter-Schicht 621 aus Siliziumnitrid unter Verwendung eines nasschemischen Ätz- Verfahrens entfernt. Hierfür wird ein derartiges nasschemisches Ätz-Verfahren verwendet, das zum Ätzen von Siliziumnitrid geeignet ist, wohingegen Siliziumdioxid (d.h. auch die TEOS-Hartmaske 651) vor einem Ätzen geschützt ist. Dadurch wird nur die Abstandshalter-Schicht 621 von dem linken Oberflächenbereich entfernt .In order to obtain the layer sequences 640, 650 shown in FIG. 6C, the right-hand surface area according to FIG. 6C is covered with a TEOS hard mask 651 (Tetra Ethyl Ortho Silicate). covered in order to protect this surface area from etching in a further process step. In a further method step, the spacer layer 621 made of silicon nitride is removed using a wet-chemical etching method in the surface area on the left in FIG. 6C. For this purpose, such a wet chemical etching method is used, which is suitable for etching silicon nitride, whereas silicon dioxide (ie also the TEOS hard mask 651) is protected against etching. This removes only the spacer layer 621 from the left surface area.
Um die in Fig.βD gezeigten Schichtenfolgen 660, 670 zu erhalten, wird zunächst die TEOS-Schicht 651 unter Verwendung eines geeigneten Ätz-Verfahrens entfernt. Wie in Fig.6C gezeigt, ist der linke lateral begrenzte Schichtenstapel ungefähr um 2*1 schmäler als der rechte Schichtenstapel, wobei 1 die Dicke der Abstandshalter-Schicht 621 ist. Nachfolgend wird sowohl der linke Schichtenstapel als auch der rechte Schichtenstapel einem Ionenimplantations-Verfahren unterzogen, so dass ein erster Source- /Drain-Bereich 661, ein zweiter Source- /Drain-Bereich 662, ein dritter Source-/Drain- Bereich 663 und ein vierter Source-/Drain-Bereich 664 ausgebildet werden. Mittels des ersten und zweiten Source-/ Drain-Bereichs 661, 662 sind die Source-/Drain-Bereiche des gemäß Fig.6C linken SOI-Feldeffekttransistors ausgebildet, wohingegen mittels der Source-/Drain-Bereiche 663, 664 die Source-/Drain-Bereiche des gemäß Fig.6C rechten SOI- Feldeffektransistors ausgebildet sind. Infolge der Funktionalität der Abstandshalter-Schicht 621 als Teil einer Abschattungsstruktur ist derjenige Abstand zwischen den beiden Source- /Drain-Bereichen, durch den die Länge des Kanal-Bereichs definiert ist, bei der Schichtenfolge 670 um ungefähr 2*1 größer als bei der Schichtenfolge 660. Daher weist der SOI-Feldeffektransistor 660 eine geringereIn order to obtain the layer sequences 660, 670 shown in FIG. 6D, the TEOS layer 651 is first removed using a suitable etching method. As shown in FIG. 6C, the left laterally delimited layer stack is approximately 2 * 1 narrower than the right layer stack, where 1 is the thickness of the spacer layer 621. Subsequently, both the left layer stack and the right layer stack are subjected to an ion implantation process, so that a first source / drain region 661, a second source / drain region 662, a third source / drain region 663 and one fourth source / drain region 664 are formed. The source / drain regions of the SOI field effect transistor on the left in FIG. 6C are formed by means of the first and second source / drain regions 661, 662, whereas the source / drain are formed by means of the source / drain regions 663, 664 Areas of the SOI field-effect transistor shown on the right in FIG. 6C are formed. Due to the functionality of the spacer layer 621 as part of a shading structure, the distance between the two source / drain regions, by which the length of the channel region is defined, is greater by approximately 2 * 1 in the layer sequence 670 than in the layer sequence 660. Therefore, the SOI field effect transistor 660 has a smaller one
Schwellenspannung auf als der SOI-Feldeffekttransistor 670. Ferner hat der SOI-Feldeffekttransistor 670 einen geringeren Leckstrom als der SOI-Feldeffekttransistor 660.Threshold voltage on than the SOI field effect transistor 670. Furthermore, the SOI field effect transistor 670 has a lower leakage current than the SOI field effect transistor 660.
Das bezugnehmend auf Fig.6A bis Fig.6D beschriebene Verfahren hat insbesondere den Vorteil, dass ein einziges gemeinsames Implantationsverfahren zum Ausbilden der Source- /Drain- Bereiche beider SOI-Feldeffekttransistoren ausreichend ist.The method described with reference to FIGS. 6A to 6D has the particular advantage that a single common implantation method is sufficient to form the source / drain regions of both SOI field-effect transistors.
Analog zu den bezugnehmend auf Fig.5A bis Fig.5D bzw. Fig.6A bis Fig.6D beschriebene Herstellungsverfahren können in einem CMOS-Prozess auch ein p-Kanal-SOI-Feldeffekttransistor und ein n-Kanal-SOI-Feldeffekttransistor hergestellt werden. Des weiteren ist eine mehrfache Anwendung der Prozedur denkbar, um ein noch breites Spektrum unterschiedlicher Bauelemente, insbesondere SOI-Feldeffekttransistoren, herzustellen.Analogous to the production methods described with reference to FIGS. 5A to 5D or 6A to 6D, a p-channel SOI field effect transistor and an n-channel SOI field effect transistor can also be produced in a CMOS process. Furthermore, multiple use of the procedure is conceivable to produce a still wide spectrum of different components, in particular SOI field-effect transistors.
Nach Durchführung der bezugnehmend auf Fig.5A bis Fig.5D bzw. Fig.δA bis Fig.6D beschriebenen Verfahrensschritte können weitere, insbesondere für die Dünnschicht-SOI-Technologie spezifische Prozessschritte durchgeführt werden, wie die Erzeugung von "elevated" -Source- /Drain-Gebieten, eine Silizidierung oder das Ausbilden eines herkömmlichen Back- End-Bereichs . Bei Verwendung eines Gate-Bereichs aus einem metallischen Material anstelle eines p+-dotierten Poly- Silizium-Germanium-Gates wird dieses durch einen metallischen Gate-Bereich ersetzt.After carrying out the method steps described with reference to FIGS. 5A to 5D or FIGS. 5A to 6D, further process steps, in particular specific to thin-film SOI technology, can be carried out, such as the generation of “elevated” source / Drain areas, silicidation or the formation of a conventional back-end area. If a gate region made of a metallic material is used instead of a p + -doped poly silicon germanium gate, this is replaced by a metallic gate region.
In Fig.7 ist eine Schichtenfolge 700 gezeigt, die ähnlich zu der in dem linken Bereich von Fig.5C gezeigten Schichtenfolge 540 ist.FIG. 7 shows a layer sequence 700 which is similar to the layer sequence 540 shown in the left area of FIG. 5C.
Ein wesentlicher Unterschied zwischen der Schichtenfolge 700 aus Fig.7 und der Schichtenfolge 540 aus Fig.5C ist, dass bei der Schichtenfolge 700 anstelle der ersten Abstandshalter- Schicht 541 eine Abstandshalter-Seitenwand 701 vorgesehen ist. Diese kann beispielsweise erhalten werden, indem die Abstandshalter-Schicht 541 aus Fig.5C zurückgeätzt wird. Die Abstandshalter-Seitenwand 701 erfüllt im Wesentlichen dieselbe Funktionalität wie die Abstandshalter-Schicht 541.An essential difference between the layer sequence 700 from FIG. 7 and the layer sequence 540 from FIG. 5C is that the layer sequence 700 instead of the first spacer layer 541 is provided with a spacer side wall 701. This can be obtained, for example, by etching back the spacer layer 541 from FIG. 5C. The Spacer sidewall 701 performs substantially the same functionality as spacer layer 541.
Ferner ist die bezugnehmend auf Fig.5A bis Fig.7 beschriebene Herstellung unterschiedlicher Transistortypen (Niedrigenergietransistor, Hochleistungstransistor) unter Verwendung eines Abstandshalters variabler Dicke auch auf andere MOSFETs-Varianten anwendbar. Ausführungsbeispiele hierfür sind in den Fig.8A bis Fig.8C gezeigt.Furthermore, the manufacture of different transistor types (low-energy transistor, high-power transistor) described with reference to FIGS. 5A to 7 can also be applied to other MOSFET variants using a variable-thickness spacer. Exemplary embodiments for this are shown in FIGS. 8A to 8C.
In Fig.8A ist ein Doppel-Gate-Transistor 800 gezeigt, bei dem ein Kanal-Bereich 801 vertikal beidseitig von einem ersten Gate-Bereich 802 und von einem zweiten Gate-Bereich 803 steuerbar umgeben ist. Die Gate-isolierenden Bereiche zwischen dem ersten Gate-Bereich 802 und dem Kanal-BereichFIG. 8A shows a double gate transistor 800 in which a channel region 801 is controllably surrounded vertically on both sides by a first gate region 802 and a second gate region 803. The gate insulating areas between the first gate area 802 and the channel area
801 einerseits und zwischen dem zweiten Gate-Bereich 803 und dem Kanal-Bereich 801 anderseits sind in Fig.8A nicht gezeigt. Ferner weist der Doppel-Gate-Transistor 800 einen ersten Source- /Drain-Bereich 804 und einen zweiten Source-/ Drain-Bereich 805 auf. Darüber hinaus sind ein Silizium- Substrat 806 sowie eine Siliziumdioxid-Schicht 807 auf dem Silizium-Substrat 806 vorgesehen. Ferner sind ein erster Abstandshalter-Bereich 808 aus Siliziumnitrid und ein zweiter Abstandshalter-Bereich 809 aus Siliziumnitrid vorgesehen, mittels derer erfindungsgemäß die Länge des Kanal-Bereichs einstellbar ist.801 on the one hand and between the second gate area 803 and the channel area 801 on the other hand are not shown in FIG. 8A. Furthermore, the double gate transistor 800 has a first source / drain region 804 and a second source / drain region 805. In addition, a silicon substrate 806 and a silicon dioxide layer 807 are provided on the silicon substrate 806. Furthermore, a first spacer area 808 made of silicon nitride and a second spacer area 809 made of silicon nitride are provided, by means of which the length of the channel area can be adjusted according to the invention.
Ferner ist in Fig.8B ein Fin-Feldeffekttransistor (Fin-FET) gezeigt. Gemäß der Fin-FET-Technologie wird der Stromfluss durch den Kanal-Bereich von zwei Seiten her kontrolliert. Durch eine Art "gabelförmiges" Design des Gate-Bereichs werden Leckströme durch den Kanal-Bereich deutlich verringert. In Fig.8B sind insbesondere ein erster, ein zweiter, ein dritter und ein vierter Abstandshalter-Bereich 821 bis 824 gezeigt, wobei mittels Einstellens der Dicke der Abstandshalter-Schichten 821 bis 824 die Länge des Kanal- Bereichs einstellbar ist. In Fig.δC ist ein Vertikal-Feldeffekttransistor 840 gezeigt, der einen Bulk-Silizium-Bereich 841 aufweist. Ein erster Abstandshalter-Bereich 842 bzw. ein zweiter Abstandshalter- Bereich 843 sind derart auf dem ersten bzw. zweiten Gate- Bereich 802, 803 ausgebildet, dass dadurch die Länge des Kanal-Bereichs einstellbar ist. A fin field effect transistor (fin FET) is also shown in FIG. 8B. According to the Fin-FET technology, the current flow through the channel area is controlled from two sides. A kind of "fork-shaped" design of the gate area significantly reduces leakage currents through the channel area. 8B shows in particular a first, a second, a third and a fourth spacer region 821 to 824, the length of the channel region being adjustable by adjusting the thickness of the spacer layers 821 to 824. A vertical field effect transistor 840 is shown in FIG. 6C, which has a bulk silicon region 841. A first spacer area 842 and a second spacer area 843 are formed on the first and second gate areas 802, 803 in such a way that the length of the channel area can be adjusted.
In diesem Dokument sind folgende Veröffentlichungen zitiert:The following publications are cited in this document:
[1] Hamada, M, Ootaguro, Y, Kuroda, T (2001) "Utilizing[1] Hamada, M, Ootaguro, Y, Kuroda, T (2001) "Utilizing
Surplus Timing for Power Reduction" , Proceedings of the IEEE Custom Integrated Circuits Conference 2001Surplus Timing for Power Reduction ", Proceedings of the IEEE Custom Integrated Circuits Conference 2001
[2] Schiml, T, Biesemans, S, Brase, G, Burrell, L, Cowley, A, Chen, KC, Ehrenwall, A, Ehrenwall, B, Felsner, P, Gill,J, Grellner, F, Guarin, F, Han, LK, Hoinkis, M, Hsiung, E, Kaltalioglu, E, Kim, P, Knoblinger, G,[2] Schiml, T, Biesemans, S, Brase, G, Burrell, L, Cowley, A, Chen, KC, Ehrenwall, A, Ehrenwall, B, Felsner, P, Gill, J, Grellner, F, Guarin, F , Han, LK, Hoinkis, M, Hsiung, E, Kaltalioglu, E, Kim, P, Knoblinger, G,
Kulkarni, S, Leslie, A, Mono, T, Schafbauer, T, Schroeder, P, Schruefer, K, Spooner, T, Towler, F, Warner, D, Wang, C, Wong, R, Demm, E, Leung, P, Stetter, M, Wann, C, Chen, JK, Crabbe, E (2001) "A 0.13μm CMOS Platform with Cu/Low-k Interconnects forKulkarni, S, Leslie, A, Mono, T, Schafbauer, T, Schroeder, P, Schruefer, K, Spooner, T, Towler, F, Warner, D, Wang, C, Wong, R, Demm, E, Leung, P, Stetter, M, Wann, C, Chen, JK, Crabbe, E (2001) "A 0.13μm CMOS Platform with Cu / Low-k Interconnects for
System On Chip Applications" 2001 Symposium on VLSI Technology, Digest of Technical PapersSystem On Chip Applications "2001 Symposium on VLSI Technology, Digest of Technical Papers
[3] US 5,532,175[3] US 5,532,175
[4] Nuernbergk, DM et al . (1999) "Mache mögen 's heiß - Silicon on Insulator Bauelemente und ihre Besonderheiten", in: "Mikroelektronik und Fertigung", Seiten 61 bis 64[4] Nuernbergk, DM et al. (1999) "Make it hot - Silicon on Insulator Components and their special features", in: "Microelectronics and Manufacturing", pages 61 to 64
[5] DE 198 23 212 AI[5] DE 198 23 212 AI
[6] DE 198 57 059 AI[6] DE 198 57 059 AI
[7] US 5,273,915 Bezugszeichenliste[7] US 5,273,915 LIST OF REFERENCE NUMBERS
100 SOI-Feldeffekttransistor100 SOI field effect transistor
101 Silizium-Substrat101 silicon substrate
102 Siliziumdioxid-Schicht102 silicon dioxide layer
103 undotierte Silizium-Schicht103 undoped silicon layer
104 Gate-Bereich104 gate area
105 Gate-isolierende Schicht105 gate insulating layer
106 erster Source- /Drain-Bereich106 first source / drain region
107 zweiter Source-/Drain-Bereich107 second source / drain region
108 Kanal-Bereich108 channel area
110 SOI-Feldeffekttransistor110 SOI field effect transistor
200 Diagramm200 diagram
201 linke Abstandshalter-Schicht201 left spacer layer
202 rechte Abstandshalter-Schicht202 right spacer layer
203 Gate-Bereich203 gate area
204 erster Source-/Drain-Bereich204 first source / drain region
205 zweiter Source-/Drain-Bereich 206 Silizium-Schicht205 second source / drain region 206 silicon layer
210 Diagramm210 diagram
220 Diagramm220 diagram
230 Diagramm 240 Diagramm 250 Diagramm 260 Diagramm 270 Diagramm230 diagram 240 diagram 250 diagram 260 diagram 270 diagram
280 Diagramm280 diagram
300 Diagramm 301 Abszisse 302 Ordinate300 diagram 301 abscissa 302 ordinate
303 erste Kurve 304 zweite Kurve303 first curve 304 second curve
310 Diagramm310 diagram
311 Abszisse311 abscissa
312 Ordinate 313 dritte Kurve312 ordinate 313 third curve
314 vierte Kurve314 fourth curve
400 Diagramm400 diagram
401 Abszisse401 abscissa
402 Ordinate402 ordinate
403 erste Kurve403 first curve
404 zweite Kurve404 second curve
410 Diagramm410 diagram
411 Abszisse411 abscissa
412 Ordinate412 ordinate
413 dritte Kurve413 third curve
414 vierte Kurve414 fourth curve
500 Schichtenfolge500 sequence of layers
501 SOI-Substrat501 SOI substrate
502 Silizium-Substrat502 silicon substrate
503 Siliziumdioxid-Schicht503 silicon dioxide layer
504 Silizium-Schicht504 silicon layer
505 erste Gate-isolierende Schicht505 first gate insulating layer
506 erster Gate-Bereich506 first gate area
507 erste TEOS-Schutzschicht507 first TEOS protective layer
510 Schichtenfolge510 layer sequence
511 zweite Gate-isolierende Schicht511 second gate insulating layer
512 zweiter Gate-Bereich512 second gate area
513 zweite TEOS-Schutzschicht513 second TEOS protective layer
520 Schichtenfolge520 sequence of layers
521 erster Source-/Drain-Bereich521 first source / drain region
522 zweiter Source-/Drain-Bereich522 second source / drain region
530 Schichtenfolge530 layer sequence
531 Photoresist531 photoresist
540 Schichtenfolge540 sequence of layers
541 erste Abstandshalter-Schicht541 first spacer layer
550 Schichtenfolge550 sequence of layers
551 zweite Abstandshalter-Schicht551 second spacer layer
560 Schichtenfolge560 layer sequence
561 weiterer Photoresist 570 Schichtenfolge561 other photoresists 570 layer sequence
571 dritter Source-/Drain-Bereich571 third source / drain region
572 vierter Source- /Drain-Bereich 600 Schichtenfolge572 fourth source / drain region 600 layer sequence
610 Schichtenfolge610 layer sequence
620 Schichtenfolge620 layer sequence
621 Abstandshalter-Schicht 630 Schichtenfolge621 spacer layer 630 layer sequence
640 Schichtenfolge640 sequence of layers
650 Schichtenfolge650 sequence of layers
651 TEOS-Schicht651 TEOS layer
660 Schichtenfolge660 layer sequence
661 erster Source- /Drain-Bereich661 first source / drain region
662 zweiter Source- /Drain-Bereich662 second source / drain region
663 dritter Source-/Drain-Bereich663 third source / drain region
664 vierter Source-/Drain-Bereich 670 Schichtenfolge664 fourth source / drain region 670 layer sequence
700 Schichtenfolge700 layer sequence
701 Abstandshalter-Sei enwand701 spacer wall
800 Dopple-Gate-Transistor800 double gate transistor
801 Kanal-Bereich801 channel area
802 erster Gate-Bereich802 first gate area
803 zweiter Gate-Bereich803 second gate area
804 erster Source- /Drain-Bereich804 first source / drain region
805 zweiter Source- /Drain-Bereich805 second source / drain region
806 Silizium-Substrat806 silicon substrate
807 Siliziumdioxid-Schicht807 silicon dioxide layer
808 erster Abstandshalter-Bereich808 first spacer area
809 zweiter Abstandshalter-Bereich809 second spacer area
820 Fin-Feldeffekttransistor820 fin field effect transistor
821 erster Abstandshalter-Bereich821 first spacer area
822 zweiter Abstandshalter-Bereich822 second spacer area
823 dritter Abstandshalter-Bereich823 third spacer area
824 vierter Abstandshalter-Bereich 840 Vertikal-Feldeffekttransistor 841 Bulk-Silizium824 fourth spacer area 840 vertical field effect transistor 841 bulk silicon
842 erster Abstandshalter-Bereich842 first spacer area
843 zweiter Abstandshalter-Bereich 843 second spacer area

Claims

Patentansprüche : Claims:
1. Verfahren zum Herstellen eines SOI-Feldeffekttransistors mit vorgegebenen Transistoreigenschaften, bei dem1. A method for producing an SOI field-effect transistor with predetermined transistor properties, in which
• eine lateral begrenzte Schichtenfolge mit einer Gateisolierenden Schicht und einem Gate-Bereich auf einem Substrat ausgebildet wird;A laterally delimited layer sequence with a gate insulating layer and a gate region is formed on a substrate;
• auf zumindest einem Teil der Seitenwände der lateral begrenzten Schichtenfolge eine Abstandshalter-Schicht mit vorgegebener Dicke ausgebildet wird;A spacer layer with a predetermined thickness is formed on at least part of the side walls of the laterally delimited layer sequence;
• mittels Einbringens von Dotierstoff in zwei Oberflächen- Bereiche des Substrats, an welche die Abstandshalter- Schicht angrenzt, zwei Source- /Drain-Bereiche mit einem vorgegebenen Dotierstoffkonzentrations-Profil ausgebildet werden, wobei die Schichtenfolge und die Abstandshalter-Schicht derart eingerichtet sind, dass sie eine Abschattungsstruktur zum Vermeiden des Einbringens von Dotierstoff in einen Oberflächen-Bereich des Substrats zwischen den beiden Source- /Drain-• By introducing dopant into two surface areas of the substrate, to which the spacer layer adjoins, two source / drain areas with a predetermined dopant concentration profile are formed, the layer sequence and the spacer layer being set up in such a way that a shading structure to avoid the introduction of dopant into a surface area of the substrate between the two source / drain
Bereichen bilden;Form areas;
• wobei mittels Einstellens der Dicke der Abstandshalter- Schicht und mittels Einstellens des• whereby by adjusting the thickness of the spacer layer and by adjusting the
Dotierstoffkonzentrations-Profils die Transistor- Eigenschaften des SOI-Feldeffekttransistors eingestellt werden .Dopant concentration profile, the transistor properties of the SOI field effect transistor are set.
2. Verfahren nach Anspruch 1, bei dem als vorgegebene Transistoreigenschaf • die Länge des Kanal-Bereichs zwischen den beiden2. The method according to claim 1, in which, as a predetermined transistor property, • the length of the channel region between the two
Source- /Drain-Bereichen,Source / drain areas,
• die Schwellenspannung,• the threshold voltage,
• die Leckstrom-Charakteristik• the leakage current characteristic
• der Maximal-Strom und/oder • eine Transistor-Kennlinie eingestellt wird. • the maximum current and / or • a transistor characteristic is set.
3. Verfahren nach Anspruch 1 oder 2 , bei dem die Dicke der Abstandshalter-Schicht eingestellt wird, indem die Abstandshalter-Schicht unter Verwendung3. The method of claim 1 or 2, wherein the thickness of the spacer layer is adjusted by using the spacer layer
• eines Chemischen Gasphasenabscheide-Verfahrens oder • eines Atomic Layer Deposition-Verfahrens ausgebildet wird.• a chemical vapor deposition process or • an atomic layer deposition process.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem die beiden Source- /Drain-Bereiche unter Verwendung • eines Ionenimplantations-Verfahrens oder4. The method according to any one of claims 1 to 3, wherein the two source / drain regions using an ion implantation method or
• eines Diffusions-Verfahrens ausgebildet werden, wobei das Dotierstoffkonzentrations- Profil mittels Wählens der Art, der Konzentration und/oder der Diffusionseigenschaften der Dotierstoff-Atome eingestellt wird.• a diffusion process can be formed, the dopant concentration profile being set by selecting the type, the concentration and / or the diffusion properties of the dopant atoms.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem ein undotiertes Substrat verwendet wird.5. The method according to any one of claims 1 to 4, in which an undoped substrate is used.
6. Verfahren nach einem der Ansprüche 1 bis 4, bei dem die Transistoreigenschaften des SOI- Feldeffekttransistors mittels Auswählens6. The method according to any one of claims 1 to 4, wherein the transistor properties of the SOI field effect transistor by means of selection
• des Materials des Gate-Bereichs,The material of the gate area,
• der Dotierstoffkonzentration des Substrats und/oder • des Dotierstoffprofils des Substrats eingestellt werden.• the dopant concentration of the substrate and / or • the dopant profile of the substrate are set.
7. Verfahren nach Anspruch 6 , bei dem das Dotierstoffprofil des Substrats unter Verwendung • einer Pocket-Dotierung und/oder7. The method according to claim 6, wherein the dopant profile of the substrate using • a pocket doping and / or
• einer Retrograde-Wanne eingestellt wird.• a retrograde tub is set.
8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem ein zweiter SOI-Feldeffekttransistor gemäß dem8. The method according to any one of claims 1 to 7, wherein a second SOI field effect transistor according to the
Verfahren zum Herstellen des SOI-Feldeffekttransistors auf und/oder in dem Substrat ausgebildet wird, wobei die Transistor-Eigenschaften des zweiten SOI- Feldeffekttransistors unterschiedlich von denen des SOI- Feldeffekttransistors eingestellt werden.A method for producing the SOI field-effect transistor is formed on and / or in the substrate, the Transistor properties of the second SOI field-effect transistor can be set differently from those of the SOI field-effect transistor.
9. Verfahren nach Anspruch 8 , bei dem die unterschiedlichen Transistor-Eigenschaften des SOI-Feldeffekttransistors und des zweiten SOI- Feldeffekttransistors einzig aus einer unterschiedlichen Dicke der Abstandhalter-Schichten resultieren.9. The method of claim 8, wherein the different transistor properties of the SOI field effect transistor and the second SOI field effect transistor result solely from a different thickness of the spacer layers.
10. Verfahren nach einem der Ansprüche 1 bis 9 bei dem ein dritter SOI-Feldeffekttransistor gemäß dem Verfahren zum Herstellen des SOI-Feldeffekttransistors auf und/oder in dem Substrat ausgebildet wird, wobei die Transistoreigenschaften des dritten SOI-Feldeffekttransistors analog eingestellt werden wie die des SOI- Feldeffekttransistors, wobei die Leitungstypen des SOI- Feldeffekttransistors und des dritten SOI- Feldeffekttransistors zueinander komplementär sind.10. The method according to any one of claims 1 to 9 in which a third SOI field-effect transistor is formed on and / or in the substrate according to the method for producing the SOI field-effect transistor, the transistor properties of the third SOI field-effect transistor being set analogously to that of the SOI field-effect transistor, the line types of the SOI field-effect transistor and the third SOI field-effect transistor being complementary to one another.
11. Verfahren nach einem der Ansprüche 8 bis 10 bei dem die Gate-Bereiche des SOI-Felde fekttransistors und des zweiten SOI-Feldeffekttransistors bzw. des SOI- Feldeffekttransistors, des zweiten SOI-Feldeffekttransistors und des dritten SOI-Feldeffekttransistor aus dem gleichen Material hergestellt werden.11. The method according to any one of claims 8 to 10 in which the gate regions of the SOI field effect transistor and the second SOI field effect transistor or the SOI field effect transistor, the second SOI field effect transistor and the third SOI field effect transistor are made of the same material become.
12. Verfahren nach Anspruch 11, bei dem das Material der Gate-Bereiche einen Wert der Austrittsarbeit aufweist, der im Wesentlichen gleich dem arithmetischen Mittelwert der Werte der Austrittsarbeit von stark p-dotiertem Poly-Silizium und stark n-dotiertem PolySilizium ist.12. The method of claim 11, wherein the material of the gate regions has a work function value that is substantially equal to the arithmetic mean of the work function values of heavily p-doped polysilicon and heavily n-doped polysilicon.
13. Verfahren nach Anspruch 11 oder 12, bei dem das Material der Gate-Bereiche • Germanium, Wolfram,13. The method according to claim 11 or 12, wherein the material of the gate regions • germanium, Tungsten,
Tantal und/oderTantalum and / or
Titannitridtitanium nitride
14. Verfahren nach Anspruch 12 oder 13 , bei dem das Material des Gate-Bereichs eine Austrittsarbeit zwischen 4.45 Elektronenvolt und 4.95 Elektronenvolt aufweist.14. The method of claim 12 or 13, wherein the material of the gate region has a work function between 4.45 electron volts and 4.95 electron volts.
15. Verfahren nach einem der Ansprüche 8 bis 14, bei dem die Transistoreigenschaften des SOI- Feldeffekttransistors und des zweiten SOI- Feldeffekttransistors derart eingestellt werden, dass einer der beiden SOI-Feldeffekttransistoren auf einen geringen15. The method according to any one of claims 8 to 14, wherein the transistor properties of the SOI field effect transistor and the second SOI field effect transistor are set such that one of the two SOI field effect transistors to a low
Leckstrom und der andere auf eine geringe Schwellenspannung optimiert ist.Leakage current and the other is optimized for a low threshold voltage.
16. Verfahren nach einem der Ansprüche 1 bis 15, bei dem mindestens ein SOI-Feldeffekttransistor als16. The method according to any one of claims 1 to 15, in which at least one SOI field effect transistor as
• Vertikaltransistor,Vertical transistor,
• Transistor mit mindestens zwei Gate-Anschlüssen oder• transistor with at least two gate connections or
• Fin-FET ausgebildet wird.• Fin-FET is trained.
17. Verfahren nach einem der Ansprüche 8 bis 16, bei dem17. The method according to any one of claims 8 to 16, in which
• der zweite SOI-Feldeffekttransistor während des Ausbildens der Source-/Drain-Bereiche des SOI- Feldeffekttransistors mittels einer Schutzschicht vor Dotieren geschützt wird und/oderThe second SOI field-effect transistor is protected against doping by means of a protective layer during the formation of the source / drain regions of the SOI field-effect transistor and / or
• der SOI-Feldeffekttransistor während des Ausbildens der Source- /Drain-Bereiche des zweiten SOI- Feldeffekttransistors mittels einer Schutzschicht vor Dotieren geschützt wird.• The SOI field-effect transistor is protected from doping by means of a protective layer during the formation of the source / drain regions of the second SOI field-effect transistor.
18. Verfahren nach einem der Ansprüche 8 bis 17, bei dem mindestens einer der SOI-Feldeffekttransistoren mindestens eine zusätzliche Abstandshalter-Schicht auf der Abstandshalter-Schicht aufweist.18. The method according to any one of claims 8 to 17, in which at least one of the SOI field effect transistors has at least one additional spacer layer on the spacer layer.
19. SOI-Feldeffekttransistor mit vorgebbaren Transistoreigenschaften, aufweisend19. SOI field effect transistor with predeterminable transistor properties, comprising
• eine lateral begrenzte Schichtenfolge mit einer Gateisolierenden Schicht und einem Gate-Bereich auf einem Substrat; • eine Abstandshalter-Schicht einer vorgebbaren Dicke auf zumindest einem Teil der Seitenwände der lateral begrenzten Schichtenfolge;A laterally delimited layer sequence with a gate insulating layer and a gate region on a substrate; A spacer layer of a predefinable thickness on at least part of the side walls of the laterally delimited layer sequence;
• zwei Source- /Drain-Bereiche in zwei Oberflächen- Bereichen des Substrats, an welche die Abstandshalter- Schicht angrenzt, mit einem vorgebbarenTwo source / drain regions in two surface regions of the substrate, to which the spacer layer adjoins, with a predeterminable one
Dotierstoffkonzentrations-Profil, wobei die Schichtenfolge und die Abstandshalter-Schicht derart eingerichtet sind, dass sie eine Abschattungsstruktur zum Vermeiden des Einbringens von Dotierstoff in einen Oberflächen-Bereich des Substrats zwischen den beidenDopant concentration profile, the layer sequence and the spacer layer being set up in such a way that they have a shading structure for avoiding the introduction of dopant into a surface area of the substrate between the two
Source- /Drain-Bereichen während des Hersteilens des SOI- Feldeffekttransistors bilden;Form source / drain regions during fabrication of the SOI field effect transistor;
• wobei mittels Einstellens der Dicke der Abstandshalter- Schicht und mittels Einstellens des Dotierstoffkonzentrations-Profils die Transistor- Eigenschaften des SOI-Feldeffekttransistors eingestellt sind. • The transistor properties of the SOI field-effect transistor are set by adjusting the thickness of the spacer layer and by adjusting the dopant concentration profile.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7488650B2 (en) * 2005-02-18 2009-02-10 Infineon Technologies Ag Method of forming trench-gate electrode for FinFET device
JP6024354B2 (en) * 2012-10-02 2016-11-16 富士通セミコンダクター株式会社 Semiconductor integrated circuit device and manufacturing method thereof
US9196708B2 (en) * 2013-12-30 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a semiconductor device structure
US11615992B2 (en) 2020-01-15 2023-03-28 International Business Machines Corporation Substrate isolated VTFET devices

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5273915A (en) * 1992-10-05 1993-12-28 Motorola, Inc. Method for fabricating bipolar junction and MOS transistors on SOI
DE4327132C2 (en) * 1993-08-12 1997-01-23 Siemens Ag Thin film transistor and method for its production
US5532175A (en) * 1995-04-17 1996-07-02 Motorola, Inc. Method of adjusting a threshold voltage for a semiconductor device fabricated on a semiconductor on insulator substrate
JP3594779B2 (en) * 1997-06-24 2004-12-02 株式会社ルネサステクノロジ Method for manufacturing semiconductor device
KR100281109B1 (en) * 1997-12-15 2001-03-02 김영환 Silicon on insulator device and method for fabricating the same
US6455893B1 (en) * 1998-06-26 2002-09-24 Elmos Semiconductor Ag MOS transistor with high voltage sustaining capability and low on-state resistance

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* Cited by examiner, † Cited by third party
Title
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