EP1454363A1 - Semiconductor arrangement with a pn transition and method for the production of a semiconductor arrangement - Google Patents

Semiconductor arrangement with a pn transition and method for the production of a semiconductor arrangement

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Publication number
EP1454363A1
EP1454363A1 EP02798250A EP02798250A EP1454363A1 EP 1454363 A1 EP1454363 A1 EP 1454363A1 EP 02798250 A EP02798250 A EP 02798250A EP 02798250 A EP02798250 A EP 02798250A EP 1454363 A1 EP1454363 A1 EP 1454363A1
Authority
EP
European Patent Office
Prior art keywords
layer
chip
semiconductor arrangement
sub
doping
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP02798250A
Other languages
German (de)
French (fr)
Inventor
Alfred Goerlach
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of EP1454363A1 publication Critical patent/EP1454363A1/en
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material

Definitions

  • the invention is based on a semiconductor arrangement and a method according to the type of the independent claims
  • a semiconductor diode is known from the publication DE 4320780, in which the field strength occurring in the edge region of the semiconductor chip is lower than the field strength in the interior of the component
  • the semiconductor arrangement according to the invention and the method according to the invention with the features of the independent claims have the advantage that the field strength in the edge region is further reduced. dependent on the so-called Zener voltage.
  • FIG. 1 shows a schematic representation of the cross section and doping profile of a known diode
  • FIG. 2 shows a schematic representation of the cross section and doping profile of a known diode with reduced edge field strength
  • FIG. 3 shows a schematic representation of the cross section and doping profile of a first embodiment of the semiconductor arrangement according to the invention with reduced edge field strength
  • FIG. 4 shows a schematic representation of the cross section and doping profile of a second embodiment of the semiconductor arrangement according to the invention with a reduced fringe field mark, in which the structuring takes place by means of inscriptions
  • FIG. 5 shows a schematic representation of the cross section and doping profile of a third embodiment of the semiconductor arrangement according to the invention with reduced edge field strength with additional doping on the chip surfaces.
  • a known diode 100 is shown in FIG. 1 in its cross section and its doping profile.
  • Semiconductor diodes 100 for voltage limitation are generally designed as pn diodes so that a p-doped layer 2, which was also referred to below as first layer 2, m diffuses into a homogeneously n-doped region 1, e.
  • the n-doped region 1 is heavily n-doped from the back of the wafer, which is to be thought of in all figures on the right-hand side of the figure Region 3 denoted by reference number 3.
  • n-doped region 1 and the more heavily n-doped region 3 are also referred to below together as the second layer, the heavily n-doped region 3 also being referred to as the first sub-layer 3 of the second rail and wherein the n-doped region 1 is also referred to as the second sub-layer 1 of the second layer.
  • the reference to n-doping or p-doping for specific layers or regions is only to be understood as an example in FIG. 1 and all other figures, that for the doping
  • the type of carrier used can also be interchanged according to the invention In the lower part of FIG. 1, the diode 100 is shown and in the upper part of FIG.
  • a doping profile 110 of the diode 100 is shown along a line that extends perpendicular to the substrate plane of the semiconductor chip, with - like all - on the left side of FIG further figures - the top of the semiconductor chip is shown and wherein the semiconductor chip not provided with a reference number is formed by the first and second layers 1, 2, 3. Furthermore, an upper metallization 4 and an underside metallization 5 are shown in FIG.
  • the crystal lattice is in the area of the sawing trench, depending on the type of sawing and the sawing process, to a depth, i.e. m in a direction parallel to the chip level, disturbed by a few to a few tens of micrometers.
  • Such areas which are also referred to below as the damage zone, have high density of states in the band gap. This increases the probability of recombination for charge carriers and thus the reverse current.
  • the electrical field strength required to trigger the avalanche effect is considerably smaller in the area of the damage zone than in the inner, undisturbed chip area. That is why the breakthrough in law first takes place at the edge of the chip.
  • the diode 100 disclosed in DE 4320780 is shown in FIG. There is no need to etch the chip edges here.
  • the field strength at the chip edge is less than the field strength inside the component
  • the middle of the chip is additionally introduced between the p-doped layer 2 and the n-doped layer 1, so that a weakly n-doped layer 1 a can be achieved, for example that the field strength E R at the edge of the chip is lower by a factor of 2.5 than the field strength E
  • a doping profile 110 at the edge of diode 100 - ie along the Section line AB from the lower part of FIG. 1 - is shown in the middle part of FIG. 2 and a doping profile 120 m in the middle of the diode 100 - ie along the section line CD from the lower part of FIG. 1 - is shown in the upper part of FIG. 2
  • the absolute amount of the concentration of the dopants in m relative units is plotted on an indicated logarithmic scale, as in all the doping profiles shown in the other figures.
  • the concentration of the second charge carrier type m is the second Layer of the semiconductor device shown
  • the reverse current can also be reduced arbitrarily , since the ratio of the field strengths ⁇ p to E, star of the selected breakdown voltage U 2 depends If U 2 is chosen higher, the reverse current increases.
  • the present invention presents an easy-to-manufacture diode 200 with reduced edge field strength, which eliminates the disadvantages mentioned.
  • a diode 200 or such a semiconductor arrangement 200 is shown in FIG. 3 and the following FIGS. 4 and 5, FIGS. 4 and 5 showing further embodiments of the diode 200 from FIG.
  • the edge field strength is further reduced compared to the diode 100 shown in FIG.
  • the ratio of the field strengths E E to E M is no longer dependent on the selected breakdown voltage U z . Therefore, even smaller reverse currents can be achieved with diodes with non-etched edges.
  • the pulse resistance and thus the reliability are further improved.
  • the resistance in the avalanche case, ie in the breakthrough mode of the arrangement is dramatically reduced. This allows diodes with higher breakdown voltages to be realized according to the invention.
  • FIG. 3 shows a schematic illustration of the cross section of a first embodiment of an arrangement 200 according to the invention.
  • the first layer 2 has the entire surface from the top (m of FIG. 3 on the left), and from the other side, in contrast to the diode 100 in FIG. 2, a structured n-doped first partial layer 3 diffuses the upper and lower layers Undersides of the chip or the semiconductor are known to be provided with thin metal layers 4 and 5. This unstructured metallization provides the ohmic contact with the semiconductor.
  • the field strength at the edge E R is still very small, since in the arrangement 200 according to the invention the ratio of electrical field strength E R at the edge to field strength E M m in the middle is large. This in turn results in low reverse currents. Since the doping concentration in the central region is much greater than in a conventional arrangement, the resistance of the diode is also very small both in operation in the through-hole and in the breakdown. This arrangement is therefore particularly suitable for higher Z voltages U z .
  • FIG. 4 An advantageous manufacturing process according to the invention for a semiconductor arrangement 200 according to the invention is described in FIG. 4 with reference to a second embodiment.
  • the diode 200 is designed for a Zener voltage of approximately 50 V, but higher or lower Zener voltages are also possible according to the invention
  • a suostrat in particular made of silicon, with a thickness of, for example, 180 ⁇ m, which is given the reference number 50 in FIG. 4, and an n-basic doping of 3.54 * 10 " " * cm 2 is coated with boron on the front Back covered with phosphorus, ie doped.
  • another semiconductor material can also be used instead of silicon.
  • the invention is described below on the basis of a silicon substrate.
  • the basic doping of the substrate corresponds to the doping of the second sub-layer 1 of the second rail and is also referred to below as the second dopant concentration.
  • the thickness 50 of the substrate which corresponds to the thickness of the chips, should be adhered to as precisely as possible and have small tolerances.
  • the assignment can take place in various ways, for example by means of ion implantation, by means of gas phase assignment, by means of doping glasses, by means of doping pastes or by means of doping foils.
  • glass layers doped according to the invention can be applied by APCVD processes (Atmospheric Pressure Chemical Vapor Deposition). With these processes, practically at the same time, boron and phosphorus on the back can advantageously be applied Diffusion at high temperatures, for example in an oxygen-containing atmosphere at 1265 ° C. Thereafter, there is, for example, a boron or phosphorus dose of (1-2) * 10 17 cm “2 in the silicon wafer. This boron or phosphorus dose is concentrated in a comparatively thin layer, which in the following also as
  • Predoping layer or referred to as pre-bending layer is then structured, the n-doped back of the wafer coated with phosphorus. This can advantageously be done by inscribing the back with a diamond saw or water-assisted laser cutting.
  • the depth of cut which is denoted by reference numeral 20 in FIG. 4, can be, for example, approximately 10-30 ⁇ m. As a rule, the depth of the sag is chosen so that it is deeper than the depth of the emboss Phosphor layer at this time, ie the
  • Predoping layer is.
  • the basic doping of the silicon substrate is available again in the areas where the phosphorus dose is removed by sawing.
  • the invention also provides for the structuring of the back of the wafer to be carried out by etching.
  • the chip thickness on a partial surface 31 of the back of the wafer is reduced.
  • the partial surface 31 thus becomes a trench opposite the "base”.
  • the width of the saw cut is 300 ⁇ m, for example.
  • the general rule is that the saw width or its half 30 is selected such that at the end of the subsequent diffusion described below on the back of the wafer on the chip edge there remains an area which corresponds to the second partial layer 1, where the basic doping of the substrate has remained unchanged.
  • the actual diffusion takes place, the driving of the dopants “stored” in the predoping layer into the semiconductor material, ie in particular into the silicon. This process is also known as diffusing in.
  • the second sub-layer 1 is not reached by the "stored" phosphorus dose.
  • the phosphorus dose which is located in the base, migrates during the implementation of the diffusion into the area of the trench, ie the partial area 31, but without completely penetrating it.
  • the structured “storage” of the dopants for the backside doping of the chip can of course also be provided according to the invention in such a way that the doping is structured in this way it takes place that the dopant is stored in a structured manner, ie doping is not carried out on the entire rear side of the chip, but rather location-selectively only in the central region of a chip, for example by means of conventional photo technology.
  • the diffusion is carried out, for example, at 1265 ° C. for 142 hours. According to the invention, of course, other diffusion temperatures and times as well as other "stored" doses of dopants can be selected.
  • a diffusion profile or a doping profile is established, as is designated in FIG. 4 by the reference symbols 210 and 220.
  • the diffusion profile in the actual useful area of the chip, i.e. m of the chip center or the section C-D is represented by the concentration curve designated by the reference numeral 220.
  • the concentration of n-doping is several orders of magnitude higher than at the edge of the chip; cf. the doping profile with the reference number 210 along the section A-B
  • the wafer with the chips treated in this way is provided on its front and back in a known manner with metal layers 4, 5 for contacting.
  • metal layers 4, 5 for contacting.
  • the ones that carry the individual diode chips are Cut the wafers, for example by sawing, for example using a diamond saw with a saw blade width of, for example, 40 ⁇ m in such a way that the chips are separated and that the announcement cut is located exactly in the middle of the wide sawing trench already created for structuring the back of the wafer. It is advantageous to saw through the wafer from the rear - shown in the figure on the right-hand side - in order to obtain a simple adjustment. Half of the saw blade width is designated by reference numeral 40 in FIG.
  • the chips are separated by water-assisted laser cutting or by a chemical process.
  • the chips are packaged in a housing, such as, for example, in a diode press housing.
  • the reverse currents can be reduced by temperature treatment of the announced diode chips at 350 ° C-500 ° C under a protective gas or reducing atmosphere.
  • the avalanche penetration occurs at the pn junction between the first layer 2 and the first partial layer 3.
  • the field strength E at this interface has the value E rri . reached. Since the "edge diode", ie the one in The pn junction between the first layer 2 and the second sub-layer 1 present at the edge area of the chip, only when, for example, 640 V was broken through, the field strength E R at the edge in this operating state is very low. It is, for example, only one sixth of the value in the middle of the chip. In addition, significantly lower reverse current occurs than an arrangement according to FIG. 2.
  • this ratio can be set n wide ranges by varying the basic doping, which is still present in the second sub-layer 1, since the breakdown voltage U z in the middle of the chip practically does not depend on the basic doping.
  • the substrate thickness 50 which should have the smallest possible fluctuations, fluctuations in the basic doping, ie the second dopant concentration, in the second partial layer 1 are not critical.
  • an arrangement 200 shown in FIG. 4 shows very low path and breakdown resistances, since the n-doping in the useful area, i.e. in the area of the cut CD is several orders of magnitude higher than in the edge area.
  • FIG. 5 shows a third exemplary embodiment of the arrangement 200 according to the invention, with all identical reference symbols from the preceding figures correspondingly meaning.
  • the area near the surface of the first layer 2 is provided with a flat, heavily p-doped third layer, which with d ⁇ m reference number 7 is designated.
  • the areas of the first partial layer 3 and the second partial layer 1 near the surface are likewise provided with a flat, but heavily n-doped fourth layer, which is identified by the reference number 6.
  • the third and fourth layers 6, 7 can in turn with one of the above Doping processes, according to the invention advantageously for the front and the back side, take place simultaneously.
  • the emboss depth or the diffusion length of the fourth layer 6 on the underside is chosen so that it is small in comparison with the thickness of the second sub-layer 1 at the chip edge.
  • the surface concentrations of dopants of the third and fourth layers 6, 7 are chosen, in particular, to be greater than the associated surface concentrations of dopants of the first layer 2 and the first sub-layer 3.
  • the damage zone it is also possible to remove the damage zone. This can be done for example by etching, in particular wet chemical or by gas etching.

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Abstract

Disclosed is a semiconductor arrangement (200), especially a diode, with a pn transition, embodied as a chip with an edge area, comprising a first layer (2) of a first conductivity type and a second layer (1, 3) of a second conductivity type. The second layer (1, 3) consists of at least two partial layers (1, 3). Said two partial layers (1, 3) form a pn transition with the first layer (2). The pn transition of the first layer (2) with the first partial layer (3) is exclusively provided inside the chip and the pn transition between the first layer (2) and the second partial layer (1) is provided in the edge area of the chip. For each cross-section of the chip surface parallel to the plane of the chip, the first partial layer (3) solely corresponds to part of said cross-section.

Description

Halbleiteranordnung mit einem pn-Ubergang und Verfahren zur Herstellung einer HalbleiteranordnungSemiconductor arrangement with a pn junction and method for producing a semiconductor arrangement
Stand der TechnikState of the art
Die Erfindung geht aus von einer Halbleiteranordnung und einem Verfahren nach der Gattung der nebengeordneten AnsprücheThe invention is based on a semiconductor arrangement and a method according to the type of the independent claims
Aus der Druckschrift DE 4320780 ist eine Halbleiterdiode bekannt, bei welcher die auftretende Feldstarke im Randbereich des Halbleiterchips geringer ist als die Feldstarke im Inneren des BauteilsA semiconductor diode is known from the publication DE 4320780, in which the field strength occurring in the edge region of the semiconductor chip is lower than the field strength in the interior of the component
Vorteile der ErfindungAdvantages of the invention
Die erfmdungsgemaße Halbleiteranordnung und das erfmdungsgemaße Verfahren mit den Merkmalen der nebengeordneten Ansprüche haben demgegenüber den Vorteil, dass die Feldstarke im Randbereich noch weiter reduziert ist Weiterhin ist das Verhältnis der Feldstärke der Mitte des Bauteils zur Feldstärke im Randbereich des Bauteils nicht mehr von der gewählten DurchbruchsSpannung, der sogenannten Zenerspannung anhängig Dies hat wiederum den Vorteil, dass noch kleinere Sperrstrome bei Dioden mit ungeatzten Randern erzielt werden können Weiterhin wird die Impulsfestigkeit und damit die Zuverlässigkeit weiter verbessert Weiterhin lassen sich mit der erf dungsgemaßen Anordnung vorteilhafterwe se auch Dioden mit höheren Durchbruchspannungen realisierenIn contrast, the semiconductor arrangement according to the invention and the method according to the invention with the features of the independent claims have the advantage that the field strength in the edge region is further reduced. dependent on the so-called Zener voltage. This in turn has the advantage that even smaller reverse currents can be achieved with diodes with non-etched edges Furthermore, the pulse strength and thus the reliability are further improved. Furthermore, diodes with higher breakdown voltages can advantageously also be realized with the arrangement according to the invention
Durch die den Unteranspruchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der m den nebengeordneten Ansprüchen angegebenen Halbleiteranordnung und des Verfahrens zu deren Herstellung möglich.The measures listed in the subclaims allow advantageous developments and improvements of the semiconductor arrangement specified in the subordinate claims and of the method for its production.
Zeichnungdrawing
Ein Ausfuhrungsbeispiel der Erfindung ist der Zeichnung dargestellt und der nachfolgenden Beschreibung naher erläutert Es zeigenAn exemplary embodiment of the invention is shown in the drawing and explained in more detail in the following description
Figur 1 eine schematische Darstellung von Querschnitt und Dotierprofil einer bekannten Diode,FIG. 1 shows a schematic representation of the cross section and doping profile of a known diode,
Figur 2 eine schematische Darstellung von Querschnitt und Dotierprofil einer bekannten Diode mit reduzierter Randfeldstarke ,FIG. 2 shows a schematic representation of the cross section and doping profile of a known diode with reduced edge field strength,
Figur 3 eine schematische Darstellung von Querschnitt und Dotierprofil einer ersten Ausfuhrungsform der erf dungsgemaßen Halbleiteranordnung mit reduzierter Randfeldstarke,FIG. 3 shows a schematic representation of the cross section and doping profile of a first embodiment of the semiconductor arrangement according to the invention with reduced edge field strength,
Figur 4 eine scnematische Darstellung von Querschnitt und Dotierprofil einer zweiten Ausfuhrungsform der erfmdungsgemaßen Halbleiteranordnung mit reduzierter Randfeldscarke, bei der die Strukturiεrung mittels Einsagen erfolgt und Figur 5 eine schematische Darstellung von Querschnitt und Dotierprofil einer dritten Ausfuhrungsform der erfmdungsgemaßen Halbleiteranordnung mit reduzierter Randfeldstarke mit zusätzlicher Aufdotierung an den Chipoberflachen.FIG. 4 shows a schematic representation of the cross section and doping profile of a second embodiment of the semiconductor arrangement according to the invention with a reduced fringe field mark, in which the structuring takes place by means of inscriptions and FIG. 5 shows a schematic representation of the cross section and doping profile of a third embodiment of the semiconductor arrangement according to the invention with reduced edge field strength with additional doping on the chip surfaces.
Beschreibungdescription
In Figur 1 ist eine bekannte Diode 100 ihrem Querschnitt und ihrem Dotierprofil dargestellt. Halbleiterdioden 100 zur Spannungsbegrenzung werden m der Regel als pn-Dioden so ausgelegt, dass eine p-dotierte Schicht 2, die im folgenden auch als erste Schicht 2 bezeichnet ward, m ein homogen n-dotxertes Gebiet 1, e diffundiert ist. Zur Reduktion des Bahnwiderstandes und zur besseren ohmschen Anbmdung des n-Halbleiters an die Metallisierung wird das n-dotierte Gebiet 1 von der Waferruckseite , welche m allen Figuren auf der rechten Seite der Figur zu denken ist, her stark n-dotiert Hierdurch entstehe ein mit dem Bezugszeichen 3 bezeichnetes Gebiet 3. Das n- dotierte Gebiet 1 und das stärker n-dotierte Gebiet 3 werden im folgenden auch gemeinsam als zweite Schicht bezeichnet, wobei das starker n-dotierte Gebiet 3 auch als die erste Teilschicht 3 der zweiten Schient bezeichnet wird und wobei das n-dotierte Gebiet 1 auch als die zweite Teilschicht 1 der zweiten Schicht bezeichnet wird Die Bezugnahme auf n-Dotierung bzw p-Dotierung für bestimmte Schichten oder Gebiet ist Figur 1 und allen weiteren Figuren lediglich beispielhaft zu verstehen, der für die Dotierung verwendete Laαungstragertyp kann erfmdungsgemaß auch vertauscht werden Im unteren Teil der Figur 1 ist die Diode 100 dargestellt und im oberen Teil der Figur 1 ist ein Dotierungsprofll 110 der Diode 100 entlang einer Linie dargestellt, die sich senkrecht zu Substratebene des Halbleiterchips erstreckt, wobei auf der linken Seite der Figur 1 - wie allen weiteren Figuren - die Oberseite des Halbleiterchips dargestellt ist und wobei als der nicht mit einem Bezugszeichen versehene Halbleiterchip durch die erste und zweite Schicht 1, 2, 3 gebildet wird. Weiterhin ist in Figur 1 eine Oberseltenmetallisierung 4 und eine Unterseitenmetallisierung 5 dargestellt.A known diode 100 is shown in FIG. 1 in its cross section and its doping profile. Semiconductor diodes 100 for voltage limitation are generally designed as pn diodes so that a p-doped layer 2, which was also referred to below as first layer 2, m diffuses into a homogeneously n-doped region 1, e. In order to reduce the sheet resistance and to improve the ohmic connection of the n-semiconductor to the metallization, the n-doped region 1 is heavily n-doped from the back of the wafer, which is to be thought of in all figures on the right-hand side of the figure Region 3 denoted by reference number 3. The n-doped region 1 and the more heavily n-doped region 3 are also referred to below together as the second layer, the heavily n-doped region 3 also being referred to as the first sub-layer 3 of the second rail and wherein the n-doped region 1 is also referred to as the second sub-layer 1 of the second layer. The reference to n-doping or p-doping for specific layers or regions is only to be understood as an example in FIG. 1 and all other figures, that for the doping The type of carrier used can also be interchanged according to the invention In the lower part of FIG. 1, the diode 100 is shown and in the upper part of FIG. 1, a doping profile 110 of the diode 100 is shown along a line that extends perpendicular to the substrate plane of the semiconductor chip, with - like all - on the left side of FIG further figures - the top of the semiconductor chip is shown and wherein the semiconductor chip not provided with a reference number is formed by the first and second layers 1, 2, 3. Furthermore, an upper metallization 4 and an underside metallization 5 are shown in FIG.
Wird an eine solche Diode 100 eine Sperrspannung Us angelegt, so steigt der Strom stark an, sobald die Zenerspannung Uz überschritten ist. Die Ursache des Ξtromanstiegs, d.h. der Spannungsbegrenzung, liegt in dem einsetzenden Avalanche- oder Lawineneffekt begründet. Bei Anlegen einer Sperrspannung Uε bildet sich an der pn-Grenflache, d.h. am pn-Übergang, eine sogenannte Raumladungszone aus. Ab einer bestimmten elektrischen Feldstärke Ekrιt von ca. (2-4)*10s V/cm werden Ladungsträger in der Raumladungszone so stark beschleunigt, dass s e bei Stößen mit dem Kristallgitter Bindungen des Halbleiters aufbrechen und so weitere Elektronen und Löcher erzeugen, die ihrerseits beschleunigt werden und Bindungen aufbrechen können. Dadurch steigt der Strom über alle Maßen an, d.h. er kann sehr groß werden. Bei der bekannten Diode 100 gemäß der Figur 1 endet der pn-Übergang m dem Bereich eines Sägegrabens des Chips. Zur Herstellung der Dioden 100 wird nämlich eine Vielzahl von Diodenchips als sogenannter Wafεr gemeinsam hergestellt und prozessiert. Diese Vielzahl von Chips müssen anschließend vereinzelt werden Dies geschieht beispielsweise durch Sagen. Hierdurch entstehen die Sagegrabεn, welche aber Figur 1 nicht eigenständig mit einem Bezugszeichen bezeichnet sind, sondern lediglich als Rand des Chips erkennbar sind. Das Kristallgitter ist im Bereich der Sagegraben, je nach Sageart und Sageprozess bis zu einer Tiefe, d h. m einer Richtung parallel zur Chipebene, von einigen bis einigen zehn Mikrometern gestört Solche Bereiche, die im folgenden auch als Damagezone bezeichnet werden, weisen hohe Zustandsdichten in der Bandlücke auf Dadurch erhöht sich die Rekornbinationswahrscheinlichkeit für Ladungsträger und damit der Sperrstrom. Die zur Auslösung des Lawineneffekts benötigte elektrische Feldstärke ist im Bereich der Damagezone wesentlich kleiner als im inneren, ungestörten Chipbereich. Deswegen findet der Lawmendurchbruch zuerst am Chiprand statt. Die Folge davon sind Vordurchbrüche, die sich m verrundeten Sperrkennlinien äußern. Da deshalb die Stromdichte m diesen Randbereichen erhöht ist, wird die pn-Diode 100 am Chiprand starker thermisch belastet als der Mitte. Dies hat eine deutlich reduzierte Impulsfestigkeit der Diode zur Folge. Bei derartigen Dioden 100 ist es deshalb üblich, den gestörten Chipöereich, d.h. die Damagezone, beispielsweise durch Ätzen mit KOH, abzutragen. Die Breite der Damagezone ist m der Figur 1 und m allen weiteren Figuren mit dem Bezugszeichen 10 bezeichnet .If a reverse voltage U s is applied to such a diode 100, the current rises sharply as soon as the Zener voltage U z is exceeded. The cause of the increase in the current, ie the voltage limitation, is due to the onset of avalanche or avalanche effects. When a reverse voltage U ε is applied, a so-called space charge zone is formed at the pn size surface, ie at the pn junction. Above a certain electric field strength E krιt of approx. (2-4) * 10 s V / cm, charge carriers in the space charge zone are accelerated to such an extent that they collapse bonds of the semiconductor in the event of impacts with the crystal lattice and thus generate further electrons and holes which in turn can be accelerated and ties broken. As a result, the current rises above all dimensions, ie it can become very large. In the known diode 100 according to FIG. 1, the pn junction ends in the region of a saw trench of the chip. To manufacture the diodes 100, a large number of diode chips are namely jointly manufactured and processed as so-called wafers. This large number of chips must then be separated. This is done, for example, by saying. This creates the sagegrabεn, which, however, FIG. 1 are not independently designated with a reference number, but instead are only recognizable as the edge of the chip. The crystal lattice is in the area of the sawing trench, depending on the type of sawing and the sawing process, to a depth, i.e. m in a direction parallel to the chip level, disturbed by a few to a few tens of micrometers. Such areas, which are also referred to below as the damage zone, have high density of states in the band gap. This increases the probability of recombination for charge carriers and thus the reverse current. The electrical field strength required to trigger the avalanche effect is considerably smaller in the area of the damage zone than in the inner, undisturbed chip area. That is why the breakthrough in law first takes place at the edge of the chip. The consequence of this are pre-breakthroughs that manifest themselves in the rounded blocking characteristics. Since the current density m is therefore increased in these edge regions, the pn diode 100 at the chip edge is subjected to greater thermal stress than the center. This results in a significantly reduced pulse strength of the diode. In the case of such diodes 100, it is therefore customary to remove the disturbed chip region, ie the damage zone, for example by etching with KOH. The width of the damage zone is designated m in FIG. 1 and m in all other figures with the reference number 10.
Die m der Druckschrift DE 4320780 offenbarte Diode 100 ist m der Figur 2 dargestellt. Hier kann auf das Ätzen der Chipränder verzichtet werden. Durch geeignete Ausgestaltung der Diffusionsproflle ist die Feldstarke am Chiprand geringer als die Feldstärke im Inneren des Bauteils, der Chipmitte ist zwischen der p-dotierten Schicht 2 und die n-dotierte Schicht 1 zusatzlich eine schwach n-dotierte Schicht la eingebracht So kann beispielsweise erreicht werden, dass die Feldstarke ER am Chiprand um den Faktor 2,5 geringer ist als die Feldstarke E,„ im Inneren des Diodenchips Da der Sperrstrom eines ungeatzen Chips, d h eines Chips, dessen Damagezone nicht entfernt ist, von der Feldstarke abhangt, sind die Sperrstrome m einer Anordnung gemäß der Figur 2 im Randbereich geringer als m einem Chip gemäß der Figur 1 Ein Dotierungsprofll 110 am Rand der Diode 100 - d h entlang der Schnittlinie A-B aus dem unteren Teil der Figur 1 - ist im mittleren Teil der Figur 2 dargestellt und ein Dotierungsprofil 120 m der Mitte der Diode 100 - d.h. entlang der Schnittlinie C-D aus dem unteren Teil der Figur 1 - ist im oberen Teil der Figur 2 dargestellt Aufgetragen ist jeweils - wie m allen m den weiteren Figuren dargestellten Dotierungsprofllen - der Absolutbetrag der Konzentration der Dotierstoffe m relativen Einheiten auf einer angedeuteten logarithmischen Skala. Im linken Teil der Dotierungsprofile - bis zum absoluten Minimum der Konzentration, welches die Änderung des Ladungstragertyps markiert - ist die Konzentration des ersten Ladungstragertyps m der ersten Schicht 2 der Halbleiteranordnung dargestellt und im rechten Teil der Dotierungsprofile ist entsprechend die Konzentration des zweiten Ladungstragertyps m der zweiten Schicht der Halbleiteranordnung dargestelltThe diode 100 disclosed in DE 4320780 is shown in FIG. There is no need to etch the chip edges here. Through a suitable design of the diffusion profiles, the field strength at the chip edge is less than the field strength inside the component, the middle of the chip is additionally introduced between the p-doped layer 2 and the n-doped layer 1, so that a weakly n-doped layer 1 a can be achieved, for example that the field strength E R at the edge of the chip is lower by a factor of 2.5 than the field strength E, “inside the diode chip Chips, ie a chip whose damage zone is not removed, depends on the field strength, the reverse currents in an arrangement according to FIG. 2 in the edge region are lower than in a chip according to FIG. 1. A doping profile 110 at the edge of diode 100 - ie along the Section line AB from the lower part of FIG. 1 - is shown in the middle part of FIG. 2 and a doping profile 120 m in the middle of the diode 100 - ie along the section line CD from the lower part of FIG. 1 - is shown in the upper part of FIG. 2 The absolute amount of the concentration of the dopants in m relative units is plotted on an indicated logarithmic scale, as in all the doping profiles shown in the other figures. In the left part of the doping profiles - up to the absolute minimum of the concentration, which marks the change in the charge carrier type - the concentration of the first charge carrier type m of the first layer 2 of the semiconductor arrangement is shown and in the right part of the doping profiles, the concentration of the second charge carrier type m is the second Layer of the semiconductor device shown
Da der Durchbruch bei der Diode 100 von Figur 2 nicht am mechanisch und chemisch empfindlichen Chiprand stattfindet, erhöht sich die Impulsfestigkeit und die Zuverlass: gkeit der Diode Die Anordnung nach Figur 2 hat den Nachteil, dass der elektrische Widerstand der Diode im Fall des Lawmendurchbruchs hoher ist als emer Anordnung gemäß Figur 1, da die Dotierkonzentration im Chipinneren sehr gering ist Dieser Nachteil wird noch großer, wenn Dioden gemäß Figur 2 für nohere Durchbruchsparnungen U, als beispielsweise Uz = 25 V ausgelegt werden sollen Der Sperrstrom kann auch mcnt beliebig reduziert erden, da das Verhältnis der Feldstarken Ξp zu E, star von der gewählten Durchbruchspannung U2 abhangt Wird U2 hoher gew hlt, erhöht sich der Sperrstrom.Since the breakdown in the diode 100 of FIG. 2 does not take place on the mechanically and chemically sensitive chip edge, the pulse strength and the reliability of the diode increase. The arrangement according to FIG. 2 has the disadvantage that the electrical resistance of the diode is higher in the event of a breakthrough of the law is as an arrangement according to FIG. 1, since the doping concentration inside the chip is very low. This disadvantage becomes even greater if diodes according to FIG. 2 are to be designed for lower breakdown savings U than, for example, U z = 25 V. The reverse current can also be reduced arbitrarily , since the ratio of the field strengths Ξ p to E, star of the selected breakdown voltage U 2 depends If U 2 is chosen higher, the reverse current increases.
Die vorliegende Erfindung stellt eine einfach herzustellende Diode 200 mit reduzierter Randfeldstarke vor, die die genannten Nachteile beseitigt. Eine solche Diode 200 bzw. eine solche Halbleiteranordnung 200 ist der Figur 3 und den folgenden Figuren 4 und 5 dargestellt, wobei den Figuren 4 und 5 weitere Ausführungsformen der Diode 200 aus der Figur 3 dargestellt sind. Bei einer solchen Diode 200 ist die Randfeldstärke gegenüber der in Figur 2 dargestellten Diode 100 noch weiter reduziert. Außerdem ist das Verhältnis der Feldstarken EE zu EM nicht mehr von der gewählten Durchbruchspannung Uz abhangig. Deshalb können noch kleinere Sperrströme bei Dioden mit ungeatzten Randern erzielt werden. Die Impulsfestigkeit und damit die Zuverlässigkeit werden weiter verbessert. Gleichzeitig wird der Widerstand im Avalanche-Fall , d.h. im Durchbruchbetπeb der Anordnung, dramatisch verkleinert. Damit lassen sich erf dungsgemaß auch Dioden mit höheren Durchbruchspannungen realisieren.The present invention presents an easy-to-manufacture diode 200 with reduced edge field strength, which eliminates the disadvantages mentioned. Such a diode 200 or such a semiconductor arrangement 200 is shown in FIG. 3 and the following FIGS. 4 and 5, FIGS. 4 and 5 showing further embodiments of the diode 200 from FIG. With such a diode 200, the edge field strength is further reduced compared to the diode 100 shown in FIG. In addition, the ratio of the field strengths E E to E M is no longer dependent on the selected breakdown voltage U z . Therefore, even smaller reverse currents can be achieved with diodes with non-etched edges. The pulse resistance and thus the reliability are further improved. At the same time, the resistance in the avalanche case, ie in the breakthrough mode of the arrangement, is dramatically reduced. This allows diodes with higher breakdown voltages to be realized according to the invention.
In Figur 3 ist eine schematische Darstellung des Querschnitts einer ersten Ausfuhrungsform einer erf dungsgemaßen Anordnung 200 dargestellt. In ein schwach n-dotiertes Halbleitersubstrat ist von der Oberseite (m der Figur 3 links) her die erste Schicht 2 ganzflachig, von der anderen Seite eine - im Gegensatz zur Diode 100 Figur 2 - strukturierte n-dotierte erste Teilschicht 3 emdiffundiert Ober- und Unterseiten des Chips bzw des Halbleiters werden bekannter Weise mit dünnen Metallschichten 4 und 5 versehen Diese unstrukturierte Metallisierung stellt den ohmschen Kontakt zum Halbleiter ήer Sie kann beispielsweise aus der Schichtenfolge Cnrom, Nickel und Silber bestehen In Figur 3 ist weiterhin der Verlauf der Dotierkonzentrationen 210 - entlang des Chiprandes, vgl die Schnittlinie A-B aus dem unteren Teil der Figur 3 - und 220 - entlang der Chipmitte; vgl. die Schnittlinie CD aus dem unteren Te l der Figur 3 - dargestellt Die n-Dotierung am Rand - verglichen zur n-Dotierung der Mitte - fuhrt zu einer höheren Durchbruchspannung U2 am Rand als m dem mittleren Bereich. Wird eine Sperrspannung an die Diode 200 angelegt, so fließt bis zur Durchbruchspannung Uz nur der relativ kleine Sperrstrom, der im wesentlichen aus der Damagezone herrührt. Wenn im inneren Bereich die Durchbruchfeidstarke Ekrιt erreicht ist, ist die Feldstärke am Rand ER noch sehr klein, da bei der erfindungsgemäßen Anordnung 200 das Verhältnis von elektrischer Feldstärke ER am Rand zu Feldstärke EM m der Mitte groß ist. Dies wiederum hat geringe Sperrströme zur Folge. Da die Dotierkonzentration im mittleren Gebiet wesentlich großer ist als bei einer herkömmlichen Anordnung, ist aucn der Widerstand der Diode sowohl bei Betrieb im Durchläse als auch im Durchbruch sehr klein Dadurch ist diese Anordnung besonders für ήohere Z- Spannungen Uz geeignet.FIG. 3 shows a schematic illustration of the cross section of a first embodiment of an arrangement 200 according to the invention. In a weakly n-doped semiconductor substrate, the first layer 2 has the entire surface from the top (m of FIG. 3 on the left), and from the other side, in contrast to the diode 100 in FIG. 2, a structured n-doped first partial layer 3 diffuses the upper and lower layers Undersides of the chip or the semiconductor are known to be provided with thin metal layers 4 and 5. This unstructured metallization provides the ohmic contact with the semiconductor. It can be made, for example, from the layer sequence of chromium, nickel and Silver exist in Figure 3 is the course of the doping concentrations 210 - along the edge of the chip, see the section line AB from the lower part of Figure 3 - and 220 - along the center of the chip; see. the section line CD from the lower part of FIG. 3 - shown. The n-doping at the edge - compared to the n-doping in the middle - leads to a higher breakdown voltage U 2 at the edge than m in the middle region. If a reverse voltage is applied to the diode 200, only the relatively small reverse current which essentially originates from the damage zone flows up to the breakdown voltage U z . When the breakthrough strength E krιt is reached in the inner region, the field strength at the edge E R is still very small, since in the arrangement 200 according to the invention the ratio of electrical field strength E R at the edge to field strength E M m in the middle is large. This in turn results in low reverse currents. Since the doping concentration in the central region is much greater than in a conventional arrangement, the resistance of the diode is also very small both in operation in the through-hole and in the breakdown. This arrangement is therefore particularly suitable for higher Z voltages U z .
Ein erf dungsgemaßer vorteilhafter Herstellungsprozess f r eine erfindungsgemäße Halbleiteranordnung 200 wird m Figur 4 anhand einer zweiten Ausfuhrungsform beschrieben Beispielhaft ist die Diode 200 für eine Zenerspannung von ca 50 V ausgelegt, es sind erf dungsgemaß jedoch auch höhere oder niedrigere Zenerspannungen möglichAn advantageous manufacturing process according to the invention for a semiconductor arrangement 200 according to the invention is described in FIG. 4 with reference to a second embodiment. As an example, the diode 200 is designed for a Zener voltage of approximately 50 V, but higher or lower Zener voltages are also possible according to the invention
Ein insbesondere aus Silizium bestehendes Suostrat mit einer Dicke beispielsweise 180 μm, die der Figur 4 mit dem Bezugszeichen 50 versehen ist, und einer n-Grunddotierung von 3,54 * 10""* cm2 wird auf der Vorderseite mit Bor, auf der Rückseite mit Phosphor belegt, d.h. dotiert. Anstelle von Silizium kann erf dungsgemaß auch ein anderes Halbleitermaterial Verwendung finden. Die Erfindung ist im folgenden anhand eines Siliziumsubstrats beschrieben. Die Grunddotierung des Substrats entspricht der Dotierung der zweiten Teilschicht 1 der zweiten Schient und wird im folgenden auch als zweite Dotierstoffkonzentration bezeichnet Die Dicke 50 des Substrates, welche der Dicke der Chips entspricht, sollte erfindungsgemäß möglichst genau eingehalten werden und geringe Toleranzen haben. Die Belegung kann auf verschiedene Weise erfolgen, beispielsweise mittels Ionenimplantation, mittels Gasphasenbelegung, mittels Dotiergläsern, mittels Dotierpasten oder mittels Dotierfolien. Insbesondere können erfindungsgemäß dotierte Glasschichten durch APCVD-Verfahren (Atmospheric Pressure Chemical Vapour Deposition) aufgebracht werden Durch diese Verfahren können - praktisch gleichzeitig - vorteilhafter Weise auf die Vorderseite Bor und auf die Rückseite Phosphor aufgebracht werden Anschließend erfolgt eine etwa 0,5 bis 3 Stunden dauernde Diffusion bei hohen Temperaturen, beispielsweise bei 1265°C sauerstoffhaltiger Atmosphäre Danach befindet sich im Siliziumwafer z.B. eine Borbzw Phosphordosis von (1-2) *1017 cm"2. Diese Bor- bzw. Phosphordosis ist m einer vergleichsweise dünnen Schicht konzentriert, welche im folgenden auch alsA suostrat, in particular made of silicon, with a thickness of, for example, 180 μm, which is given the reference number 50 in FIG. 4, and an n-basic doping of 3.54 * 10 " " * cm 2 is coated with boron on the front Back covered with phosphorus, ie doped. According to the invention, another semiconductor material can also be used instead of silicon. The invention is described below on the basis of a silicon substrate. The basic doping of the substrate corresponds to the doping of the second sub-layer 1 of the second rail and is also referred to below as the second dopant concentration. According to the invention, the thickness 50 of the substrate, which corresponds to the thickness of the chips, should be adhered to as precisely as possible and have small tolerances. The assignment can take place in various ways, for example by means of ion implantation, by means of gas phase assignment, by means of doping glasses, by means of doping pastes or by means of doping foils. In particular, glass layers doped according to the invention can be applied by APCVD processes (Atmospheric Pressure Chemical Vapor Deposition). With these processes, practically at the same time, boron and phosphorus on the back can advantageously be applied Diffusion at high temperatures, for example in an oxygen-containing atmosphere at 1265 ° C. Thereafter, there is, for example, a boron or phosphorus dose of (1-2) * 10 17 cm "2 in the silicon wafer. This boron or phosphorus dose is concentrated in a comparatively thin layer, which in the following also as
"Vordotierungsschicht" bzw als Vorbeiegungsschicht bezeichnet wird Anschließend w rd die mit Phosphor belegte, n-dotierte Waferruckseite strukturiert. Dies kann m vorteilhafter Weise durch Einsagen der Rückseite mit einer Diamantsage oder wassεrunterstutztem Laserschnεidεn erfolgen. Die Sagetiefe, die m der ^ιgur 4 mit dem Bezugszeichen 20 bezeichnet wird, kann beispielsweise etwa 10 - 30 μm betragen. Im Regelfall wird die Sagetiefe so gewählt, dass sie tiefer als die Emdrmgtiεfe der Phosphorschicht zu diesem Zeitpunkt, d.h. die"Predoping layer" or referred to as pre-bending layer is then structured, the n-doped back of the wafer coated with phosphorus. This can advantageously be done by inscribing the back with a diamond saw or water-assisted laser cutting. The depth of cut, which is denoted by reference numeral 20 in FIG. 4, can be, for example, approximately 10-30 μm. As a rule, the depth of the sag is chosen so that it is deeper than the depth of the emboss Phosphor layer at this time, ie the
Vordotierungsschicht, ist. Dadurch ist in den Bereichen, wo die Phosphordosis mittels Sägen entfernt ist, wieder die Grunddotierung des Siliziumsubstrats vorhanden. Anstelle des Sägens ist es erfindungsgemäß auch vorgesehen, die Strukturierung der Waferrückseite durch Ätzen durchzuführen. Durch das Abnehmen, beispielsweise durch Sägen, eines Teils der Chiprückseite wird die Chipdicke auf einer Teilfläche 31 der Rückseite des Wafers reduziert. Hierdurch entsteht auf der Rückseite des Wafers, welche nicht zu der Teilfläche 31 gehört, eine Art Sockel, in welchem sich die Phosphordosis befindet. Die Teilfläche 31 wird damit gegenüber dem "Sockel" zum Graben. Die Breite des Sägeschnitts, deren Hälfte in Figur 4 mit dem Bezugszeichen 30 bezeichnet ist, ist erfindungsgemäß beispielhaft mit 300μm angegeben. Allgemein gilt, dass die Sägebreite bzw. deren Hälfte 30 so gewählt wird, dass am Ende der weiter unten beschriebenen nachfolgenden Diffusion an der Waferrückseite am Chiprand ein Bereich verbleibt, der der zweiten Teilschicht 1 entspricht, wo also die Grunddotierung des Substrats unverändert gebliεben ist. Nach dem Strukturierungsprozess findet die eigentliche Diffusion, das Eintreiben der in der Vordotierungsschicht "gelagerten" Dotierstoffe ins Halbleitermaterial, d.h. insbesondere in das Silizium, statt. Dieser Vorgang wird auch als Eindiffundieren bezeichnet. Die zweite Teilschicht 1 wird dabei von der "eingelagerten" Phosphordosis nicht erreicht. Die Phosphordosis, die sich in dem Sockel befindet, wandert während der die Durchführung der Diffusion auch in den Bereich des Grabens, d.h. der Teilflache 31, jedoch ohne diesen vollständig zu durchdringen. Dadurch gilt, dass es keinen Querschnitt der Chipfläche parallel zur Chipebene gibt, für den die erste Teilschicht 3 den gesamten Querschnitt des Chips einnimmt . Umgekehrt bedeutet dies, dass für jeden Querschnitt der Chipflache parallel zur Chipebene, die erste Teilschicht 3 lediglich einem Teil eines solchen Querschnitts entspricht Die strukturierte "Lagerung" der Dotierstoffe für die Rückseitendotierung des Chips kann erfindungsgemäß selbstverständlich auch derart vorgesehen sein, dass d e Dotierung strukturiert derart erfolgt, dass die Einlagerung von Dotierstoff strukturiert vorgenommen wird, d.h. es wird nicht eine Dotierung auf der gesamten Ruckseite des Chips durchgeführt, sondern ortselektiv nur im Mittenbereich eines Chips, beispielsweise durch konventionelle Fototechnik.Predoping layer, is. As a result, the basic doping of the silicon substrate is available again in the areas where the phosphorus dose is removed by sawing. Instead of sawing, the invention also provides for the structuring of the back of the wafer to be carried out by etching. By removing, for example by sawing, part of the back of the chip, the chip thickness on a partial surface 31 of the back of the wafer is reduced. This creates a kind of base on the back of the wafer, which does not belong to the partial surface 31, in which the phosphorus dose is located. The partial surface 31 thus becomes a trench opposite the "base". According to the invention, the width of the saw cut, the half of which is designated by reference number 30 in FIG. 4, is 300μm, for example. The general rule is that the saw width or its half 30 is selected such that at the end of the subsequent diffusion described below on the back of the wafer on the chip edge there remains an area which corresponds to the second partial layer 1, where the basic doping of the substrate has remained unchanged. After the structuring process, the actual diffusion takes place, the driving of the dopants “stored” in the predoping layer into the semiconductor material, ie in particular into the silicon. This process is also known as diffusing in. The second sub-layer 1 is not reached by the "stored" phosphorus dose. The phosphorus dose, which is located in the base, migrates during the implementation of the diffusion into the area of the trench, ie the partial area 31, but without completely penetrating it. This means that there is no cross section of the chip area parallel to the chip plane for which the first sub-layer 3 takes up the entire cross section of the chip. Conversely, this means that for each cross section of the chip area parallel to the chip plane, the first sublayer 3 corresponds only to part of such a cross section. The structured “storage” of the dopants for the backside doping of the chip can of course also be provided according to the invention in such a way that the doping is structured in this way it takes place that the dopant is stored in a structured manner, ie doping is not carried out on the entire rear side of the chip, but rather location-selectively only in the central region of a chip, for example by means of conventional photo technology.
Die Diffusion wird beispielsweise bei 1265°C während 142 Stunden durchgeführt. Erfindungsgemäß können selbstverständlich auch andere Diffusionstemperaturen und Diffusionszeiten sowie andere "eingelagerte" Dosen von Dotierstoffen gewählt werden. Nach der Diffusion stellt sich ein Diffusionsprofll bzw. ein Dotierprofil ein, wie es m der Figur 4 mit den Bezugszeichen 210 bzw 220 bezeichnet ist. Das Diffusionsprofll im eigentlichen Nutzbereich des Chips, d.h. m der Chipmitte bzw der Schnitt C-D, ist durch den mit dem Bezugszeichen 220 bezeichneten Konzentrationsverlauf dargestellt. Die Konzentration von n-Dotierung ist um mehrere Größenordnungen höher als am Chiprand; vgl das mit dem Bezugszeichen 210 versehene Dotierprofil entlang des Schnittes A-BThe diffusion is carried out, for example, at 1265 ° C. for 142 hours. According to the invention, of course, other diffusion temperatures and times as well as other "stored" doses of dopants can be selected. After the diffusion, a diffusion profile or a doping profile is established, as is designated in FIG. 4 by the reference symbols 210 and 220. The diffusion profile in the actual useful area of the chip, i.e. m of the chip center or the section C-D is represented by the concentration curve designated by the reference numeral 220. The concentration of n-doping is several orders of magnitude higher than at the edge of the chip; cf. the doping profile with the reference number 210 along the section A-B
Nach der Diffusion wird der Wafer mit den derart behandelten Chips auf seiner Vorder- und Ruckseite m bekannter Weise mit Metallschichten 4, 5 zur Kontaktierung versehen. So st es erf dungsgemaß beispielsweise vorgesehen, eine Chrom/Nickel/Silber-Metallisierung zu verwenden Nach der Metallisierung werden die, die einzelnen Diodenchips tragenden Wafer, beispielsweise durch Sagen, beispielsweise mittels einer Diamantsäge mit einer Sageblattbreite von beispielsweise 40 μm so durchtrennt, dass die Chips vereinzelt werden und dass sich der Durchsageschnitt genau der Mitte des schon angelegten, breiten Sägegrabens zur Strukturierung der Waferrückseite befindet. Dabei ist es vorteilhaft, den Wafer von der Rückseite - m der Figur auf der rechten Seite dargestellt - her zu durchsägen, um eine einfach Justierung zu erhalten Die Hälfte der Sägeblattbreite ist m Figur 4 mit dem Bezugszeichen 40 bezeichnet. Alternativ ist es erfmdungsgemaß auch vorgesehen, die Vereinzelung der Chips durch wasserunterstüztes Laserschneiden oder durch ein chemisches Verfahren durchzuführen .After the diffusion, the wafer with the chips treated in this way is provided on its front and back in a known manner with metal layers 4, 5 for contacting. For example, it is intended according to the invention to use a chromium / nickel / silver metallization. After the metallization, the ones that carry the individual diode chips are Cut the wafers, for example by sawing, for example using a diamond saw with a saw blade width of, for example, 40 μm in such a way that the chips are separated and that the announcement cut is located exactly in the middle of the wide sawing trench already created for structuring the back of the wafer. It is advantageous to saw through the wafer from the rear - shown in the figure on the right-hand side - in order to obtain a simple adjustment. Half of the saw blade width is designated by reference numeral 40 in FIG. Alternatively, according to the invention, it is also provided that the chips are separated by water-assisted laser cutting or by a chemical process.
Die Chips werden erfindungsgemäß bekannter Weise einem Gehäuse, wie beispielsweise m einem Diodenempressgehause , verpackt .According to the invention, the chips are packaged in a housing, such as, for example, in a diode press housing.
Erfmdungsgemaß ist es auch möglich, insbesondere um den Sperrstrom noch weiter zu reduzieren, die Damagezone am Chiprand zu entfernen. Dazu bieten sich nasschemisch Verfahren (Atzen beispielsweise mit KOH), Gasphasenätzen oder dergleichen an. Im allgemeinen wird darauf aber erfindungsgemäß verzichtet . Außerdem können die Sperrstrόme durch eine Temperaturbehandlung der durchgesagten Diodenchips bei 350°C-500°C unter Schutzgasoder reduzierender Atmosphäre verringert werden.According to the invention, it is also possible, in particular in order to further reduce the reverse current, to remove the damage zone at the edge of the chip. For this purpose, wet chemical methods (etching with KOH, for example), gas phase etching or the like are suitable. In general, however, this is dispensed with according to the invention. In addition, the reverse currents can be reduced by temperature treatment of the announced diode chips at 350 ° C-500 ° C under a protective gas or reducing atmosphere.
Erreicht nun die Sperrspannung US an der Diode im dargestellten Beispiel den Wert von Uz = 50 V, so tritt der Lawinendurchoruch am pn-Ubergang zwischen der ersten Schicht 2 und der ersten Tεilschicht 3 auf Die Feldstärke E, an dieser Grenzflache hat den den Wert Erri. erreicht. Da die "Randdiode", d.h der im Randbereich des Chips vorhandene pn-Ubergang zwischen der ersten Schicht 2 und der zweitεn Teilschicht 1, erst bei beispielsweise 640 V durchbrechen wurde, ist die Feldstärke ER am Rand m diesem Betriebszustand sehr gering Sie betragt beispielsweise nur ein Sechstel des Wertes m Chipmitte. Desnalb treten deutlich geringere Sperrstromε auf als einer Anordnung nach Figur 2 Außerdem kann dieses Verhältnis n weiten Bereichen durch Variation der Grunddotierung, die m der zweiten Teilschicht 1 noch vorliegt, eingestellt werden, da die Durchbruchspannung Uz Chipmitte praktisch nicht von der Grunddotierung abhangt. Im Gegensatz zur Substratdicke 50, welche möglichst geringe Schwankungen aufweisen sollte, sind Schwankungen der Grunddotierung, d.h. der zweiten Dotierstoffkonzentration, m der zweiten Teilschicht 1 unkritisch. Neben dem geringen Sperrstrom zeigt eine Figur 4 dargestellte Anordnung 200 sehr geringe Bahn- und Durchbruchswiderstände, da die n-Dotierung im Nutzbereich, d h. im Bereich des Schnittes C-D, um mehrere Größenordnungen hoher ist als im Randbereich.If the blocking voltage US on the diode in the example shown reaches the value of U z = 50 V, the avalanche penetration occurs at the pn junction between the first layer 2 and the first partial layer 3. The field strength E at this interface has the value E rri . reached. Since the "edge diode", ie the one in The pn junction between the first layer 2 and the second sub-layer 1 present at the edge area of the chip, only when, for example, 640 V was broken through, the field strength E R at the edge in this operating state is very low. It is, for example, only one sixth of the value in the middle of the chip. In addition, significantly lower reverse current occurs than an arrangement according to FIG. 2. Furthermore, this ratio can be set n wide ranges by varying the basic doping, which is still present in the second sub-layer 1, since the breakdown voltage U z in the middle of the chip practically does not depend on the basic doping. In contrast to the substrate thickness 50, which should have the smallest possible fluctuations, fluctuations in the basic doping, ie the second dopant concentration, in the second partial layer 1 are not critical. In addition to the low reverse current, an arrangement 200 shown in FIG. 4 shows very low path and breakdown resistances, since the n-doping in the useful area, i.e. in the area of the cut CD is several orders of magnitude higher than in the edge area.
In Figur 5 ist ein drittes Ausfuhrungsbeispiel der erfmdungsgemaßen Anordnung 200 dargestellt, wobei alle identischen Bezugszeichen aus vorangehenden Figuren Entsprechendes bedeuten Bei der Anordnung gemäß Figur 5 wird der oberflachennahe Bereich der ersten Schicht 2 mit einer flachen, stark p-dotiertεn dritten Schicht versehen, welchε mit dεm Bεzugszeichen 7 bezeichnet ist. Die oberflachennahen Bereiche der ersten Teilschicht 3 und der zweiten Teilschicht 1 werden bei der Anordnung 200 gemäß der Figur 5 ebenfalls mit einer flachen, jedoch stark n-dotiertεn vierten Schicht versehen, welcne das Bezugszeichen 6 tragt Die dritte und vierte Schicht 6, 7 können wiederum mit einem der oben genannten Dotierverfahren, erfindungsgemäß m vorteilhafter Weise für die Vorder- und die Ruckseite gleichzeitig, erfolgen. Die Emdrmgtiefe bzw. die Diffusionslange der vierten Schicht 6 auf der Unterseite wird so gewählt, dass sie klein ist im Vergleich mit der Dicke der zweiten Teilschicht 1 am Chiprand. Die Oberflachenkonzentrationen an Dotierstoffen der dritten und vierten Schicht 6, 7 werden erfmdungsgemaß insbesondere größer gewählt als die zugehörigen Oberflachenkonzentrationen an Dotierstoffen der ersten Schicht 2 und der ersten Teilschicht 3.FIG. 5 shows a third exemplary embodiment of the arrangement 200 according to the invention, with all identical reference symbols from the preceding figures correspondingly meaning. In the arrangement according to FIG. 5, the area near the surface of the first layer 2 is provided with a flat, heavily p-doped third layer, which with dεm reference number 7 is designated. In the arrangement 200 according to FIG. 5, the areas of the first partial layer 3 and the second partial layer 1 near the surface are likewise provided with a flat, but heavily n-doped fourth layer, which is identified by the reference number 6. The third and fourth layers 6, 7 can in turn with one of the above Doping processes, according to the invention advantageously for the front and the back side, take place simultaneously. The emboss depth or the diffusion length of the fourth layer 6 on the underside is chosen so that it is small in comparison with the thickness of the second sub-layer 1 at the chip edge. According to the invention, the surface concentrations of dopants of the third and fourth layers 6, 7 are chosen, in particular, to be greater than the associated surface concentrations of dopants of the first layer 2 and the first sub-layer 3.
Erfindungsgemäß ist es selbstverständlich möglich, das zweite und dritte Ausführungsbeispiel zu kombinieren, d.h. sowohl wie bei Figur 4 durch Sägen die Oberflachendosis auf der Rückseite teilweise wegzunehmen als auch wie bei Figur 5 auf der Vorder- und Ruckseite des Chips jeweils eine dünne, hochdotierte dritte und vierte Schicht 6, 7 vorzusehen.According to the invention it is of course possible to combine the second and third exemplary embodiments, i.e. both to partially remove the surface dose on the back as in FIG. 4 as well as to provide a thin, highly doped third and fourth layer 6, 7 on the front and back of the chip as in FIG. 5.
Erfmdungsgemaß ist es weiterhin möglich, die Damagezone zu entfernen. Dies kann beispielsweise durch Ätzen, insbesondere nasschemisch oder durch Gasätzen, erfolgen. According to the invention, it is also possible to remove the damage zone. This can be done for example by etching, in particular wet chemical or by gas etching.

Claims

AnsprucneAnsprucne
1 halbleiteranordnung (200) mit einem pn-Ubergang, insbesondere eine Diode, die als Chip mit einem Randbereich ausgebildet ist, die eine erste Schicht (2) eines ersten1 semiconductor arrangement (200) with a pn junction, in particular a diode which is designed as a chip with an edge region, which has a first layer (2) of a first
Leitfahigkeitstyps und eine zweite Schicht (1, 3) eines zweiten, dem ersten Leitfahigkeitstyp entgegengesetzten, Leitfahigkeitstyps umfaßt, wobei die zweite Schicht (1, 3) mindestens zwei Te lschichten (1, 3) umfaßt, wobei die erste Teilschicht (3) eine erste Dotierstoff onzentration aufweist, wobei die zweite Teilschicht (1) eine zweite Dotierstoffkonzentration aufweist, wobei die zweite Dotierstoffkonzentration geringer als die erste Dotierstoffkonzentration vorgesehen ist, wobei beidε Teilschichten (1, 3) einen pn-Ubergang mit der ersten Schicht (2) bilden, wobei der pn-Ubergang der ersten Schicht (2) mit der ersten Teilschicht (3) ausschließlich im Inneren des Chips und der pn-Ubergang zwischen der ersten Schicht (2) und der zweiten Teilschicht (1) im Randbereich des Chips vorgesehen ist, dadurch gekennzeichnet, dass, für jeden Querschnitt der Chipflache parallel zur Chipebene, die erste Teilschicht (3) lediglich einem Teil eines solchen Querschnitts entsprichtConductivity type and a second layer (1, 3) of a second, opposite to the first conductivity type, conductivity type, wherein the second layer (1, 3) comprises at least two sub-layers (1, 3), the first sub-layer (3) a first Has dopant concentration, the second sub-layer (1) having a second dopant concentration, the second dopant concentration being less than the first dopant concentration, both sub-layers (1, 3) forming a pn junction with the first layer (2), wherein the pn junction of the first layer (2) with the first partial layer (3) is provided exclusively in the interior of the chip and the pn junction between the first layer (2) and the second partial layer (1) is provided in the edge region of the chip, that, for each cross-section of the chip area parallel to the chip plane, the first sub-layer (3) only corresponds to part of such a cross-section
2 Halbleiteranordnung (200) nach Anspruch 1, dadurch gekennzeichnet dass der Cnip derart gestaltet vorgesεhεn ist, dass die Einbringung eines Dotierstoffs für die erste Teilschicht (3) lediglich m einem Teilbereich der Chipflache vorgesehen ist2 semiconductor arrangement (200) according to claim 1, characterized in that the Cnip is designed in such a way that the introduction of a dopant for the first Sub-layer (3) is only provided in a sub-area of the chip area
3 Halbleiteranordnung (200) nach Anspruch 1, dadurch gekennzeichnet, dass der Chip derart gestaltet vorgesehen ist, dass der Dotierstoff für die erste Teilschicht (3) strukturiert vorhanden ist3 semiconductor arrangement (200) according to claim 1, characterized in that the chip is designed such that the dopant for the first sub-layer (3) is present in a structured manner
4. Halbleiteranordnung (200) nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die erste Teilschicht (3) einen Sockel des Chips umfaßt4. The semiconductor arrangement (200) according to claim 2 or 3, characterized in that the first partial layer (3) comprises a base of the chip
5. Halbleiteranordnung (200) nach Anspruch 4, dadurch gekennzeichnet, dass der Sockel durch Graben erzeugt ist5. The semiconductor arrangement (200) according to claim 4, characterized in that the base is produced by trenching
6. Halbleiteranordnung (200) nach Anspruch 5, dadurch gekennzeichnet, dass die Graben durch Sagen, msoesondere mittels einer Diamantsage oder mittels wasserunterstutztem Laserschneiden, erzeugt sind6. The semiconductor arrangement (200) according to claim 5, characterized in that the trenches are produced by sagging, mso special by means of a diamond sagging or by means of water-assisted laser cutting
7 Halbleiteranordnung (200) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleiteranordnung7 semiconductor arrangement (200) according to any one of the preceding claims, characterized in that the semiconductor arrangement
(200) eine dritte Schicht (7) und eine vierte Schicht (6) umfaßt, wobei die dritte und vierte Schicht (6, 7) Dotierstoffkonzentrationεn aufweisen, die oberhalb derjenigen der anderen Schichten (1, 2, 3) liegen.(200) comprises a third layer (7) and a fourth layer (6), the third and fourth layers (6, 7) having dopant concentrations above those of the other layers (1, 2, 3).
8 Verfahren zur Herstellung einer Halbleiteranordnung (200 ) nach einem der vorhergehenden Ansprüche 8. A method for producing a semiconductor arrangement (200) according to one of the preceding claims
9. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Dotierung durch Vorbelegung und anschließendes Eindiffundieren erzielt wird. 9. The method according to claim 7, characterized in that the doping is achieved by preassignment and subsequent diffusion.
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