EP1330877A1 - Circuit d'aide a la commutation d'un circuit logique - Google Patents

Circuit d'aide a la commutation d'un circuit logique

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Publication number
EP1330877A1
EP1330877A1 EP01983663A EP01983663A EP1330877A1 EP 1330877 A1 EP1330877 A1 EP 1330877A1 EP 01983663 A EP01983663 A EP 01983663A EP 01983663 A EP01983663 A EP 01983663A EP 1330877 A1 EP1330877 A1 EP 1330877A1
Authority
EP
European Patent Office
Prior art keywords
transistor
terminal
base
resistor
collector
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP01983663A
Other languages
German (de)
English (en)
Inventor
Franck Duclos
Olivier Ladiray
Jérôme HEURTIER
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
STMicroelectronics lnc USA
Original Assignee
STMicroelectronics SA
STMicroelectronics lnc USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA, STMicroelectronics lnc USA filed Critical STMicroelectronics SA
Publication of EP1330877A1 publication Critical patent/EP1330877A1/fr
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
    • H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors

Definitions

  • the present invention relates to the field of electronic circuits supplying or exploiting a logic signal.
  • the present invention relates more particularly to the production of a fast logic circuit, performing a non-inverting function.
  • This type of circuit is, for example, used to adapt the level of an input logic signal and is generally designated by its Anglo-Saxon designation "buffer".
  • FIG. 1 represents the classic symbol of such a logic circuit.
  • This circuit 1 has two supply terminals 2, 3 respectively connected to potentials VDD and GND, the latter generally representing ground.
  • An input terminal 4 of circuit 1 receives a logic signal IN.
  • Circuit 1 provides, on an output terminal 5, an OR signal having the same state as the input signal IN.
  • FIG. 2 represents an example of the internal structure of a non-inverting logic circuit 1 in bipolar technology.
  • This circuit essentially comprises two transistors TPI of the PNP type and TN1 of the NPN type.
  • the TPI transistor constitutes the input transistor. Its base is connected to terminal 4 by an input resistance Rel.
  • the emitter of the transistor TPI is connected, by a bias resistor Rpl to terminal 2 at the potential VDD.
  • the collector of the transistor TPI is connected to the base of the transistor TN1.
  • the emitter of the transistor TN1 is connected to the ground terminal 3.
  • the collector of transistor TN1 constitutes the output terminal 5 of circuit 1 and is connected, by a resistor Rn, to terminal 2.
  • circuit 1 In static, the operation of circuit 1 is as follows. If the input signal IN is low (GND ground), the TPI transistor is conductive. The transistor TN1 receives a base current. It is therefore also conductive, and the output signal OUT is also low. If the input signal is in the high state (for example, the potential VDD), the transistor TPI is blocked. No base current is supplied to the transistor TN1 which is therefore also blocked. The output signal OUT is then in the high state, a current flowing through the resistor Rn.
  • FIGS. 3A and 3B illustrate, by timing diagrams, the operation of the circuit of FIG. 1 in dynamics.
  • FIG. 3A shows an example of the shape of the input signal IN.
  • FIG. 3B illustrates the corresponding shape of the output signal OUT.
  • the signal IN is in the low state and that it switches to a high state (voltage VI) at an instant t1.
  • the level of the signal IN can be different from the potential VDD provided that it is (neglecting the voltage drop in the resistor Rel) greater than VDD-VbeP, where VbeP represents the base-emitter voltage of the transistor TPI (approximately 0.6 V).
  • VbeP represents the base-emitter voltage of the transistor TPI (approximately 0.6 V).
  • the signal OUT takes a certain time to reach the high level (VDD by neglecting the voltage drop in the resistor Rn).
  • the time for switching to the high state essentially depends on the time taken by the output transistor TNl to become desaturated. In fact, when the transistor TPI is blocked, charges remain accumulated in the base of the transistor TN1 and it takes a certain time to be removed by the leakage currents.
  • the desaturation time of the transistor TN1 also depends on:
  • a conventional solution to accelerate the rise time is to reduce the base current injected into the transistor TN1 when switching to the low state. For this, the gain of the TPI transistor is reduced or its polarization resistance Rpl is increased.
  • the base current of the transistor TN1 must comply with the condition of being sufficient to allow its saturation, failing which the switching to the low state will not take place.
  • a high base current allows rapid switching to the low state. Consequently, it is most often necessary to make a compromise which gives the switching times indicated above.
  • Another solution is to provide an additional resistance between the base and the emitter of the transistor TN1.
  • this solution has only a limited effect because the value of this resistance must continue to allow saturation of the transistor TN1 when switching to the low state. In addition, it generates additional consumption. In certain applications (for example, in applications where the input terminal is likely to remain in the air), it is generally desired to minimize the consumption of the circuit when the input is in the high state or is in the air. In the circuit of FIG. 2, this condition is met by the fact that, in the high state, the two transistors TPI and TNl are blocked, consumption is then limited to that of the resistor Rn.
  • the present invention aims to overcome at least one of the drawbacks of a logic circuit performing a conventional non-inverting function.
  • the invention aims, in particular, to improve the response time of such a logic circuit.
  • the invention also aims to propose such a logic circuit generating no additional consumption when the input terminal is in the high state or is in the air.
  • the invention further aims to propose a solution which is compatible with a low supply voltage (typically, less than 2 V).
  • a low supply voltage typically, less than 2 V.
  • the present invention aims to propose a circuit exploiting a logic signal to generate a voltage pulse of predetermined duration at the appearance of a slot of this logic signal.
  • the invention aims more particularly to propose a circuit with low consumption, operating under low voltage and easily integrated.
  • capacitors are used.
  • a drawback is that these capacitors are difficult to integrate or, at the very least, occupy an important place in the integrated circuit.
  • the present invention provides a switching circuit capable of generating a pulse on the appearance of a rising edge of a signal applied to an input terminal, comprising: a first bipolar NPN transistor, the emitter of which is connected to the input terminal; a second transistor, a control electrode of which is connected, by a first resistor, to the input terminal, the base of the first transistor being connected to a supply potential by the second transistor in series with a second resistor; and a third transistor connecting an output terminal of the switching circuit to a reference potential and a control electrode of which is connected to the collector of the first transistor.
  • the first and second transistors are, at rest, conducting while the third transistor is, at rest, blocked.
  • the duration of the pulse is regulated by the time taken by the second transistor to block through the base-collector junction of the first transistor biased live and temporarily turning on the third transistor.
  • the first resistance participates in the adjustment of the duration of the pulse.
  • the second transistor is a PNP type bipolar transistor.
  • the third transistor is a bipolar NPN transistor.
  • the invention also provides a logic circuit fulfilling a non-inverting function, comprising: a PNP type bipolar input transistor whose emitter is connected, by a bias resistor, to a terminal for applying a positive potential and the base of which is connected, by an input resistor, to a terminal for applying a logic signal; an NPN-type bipolar output transistor whose emitter is connected to a terminal for applying a potential reference, whose base is connected to the collector of the input transistor and whose collector constitutes an output terminal of the logic circuit connected, by an output resistor, to the terminal for applying the positive potential; and a switching circuit, the output terminal of which is connected to the base of the output transistor to accelerate the desaturation thereof, the input terminal of the switching circuit being connected to the input terminal of the logic circuit.
  • the second resistor is connected between the first transistor and the terminal for applying the positive potential, the collector of the first transistor being directly connected to the base of the second transistor.
  • the invention further provides a pulse generator from a voltage pulse applied to an input terminal, comprising a switching circuit whose output terminal constitutes an output terminal of the pulse generator connected, by a resistance, to a terminal of application of the more positive potential.
  • a pulse generator from a voltage pulse applied to an input terminal, comprising a switching circuit whose output terminal constitutes an output terminal of the pulse generator connected, by a resistance, to a terminal of application of the more positive potential.
  • the collector of the first transistor is connected to the base of the second transistor by the second resistor conditioning the duration of the pulse.
  • FIG. 1 represents the symbol classic of a logic circuit to which the present invention applies according to its first aspect
  • FIG. 2 represents the detailed electrical diagram of a conventional logic circuit performing a non-inverting function
  • Figures 3A and 3B illustrate the operation of the conventional circuit of Figure 2
  • FIG. 4 represents, partially in the form of a block, an embodiment of a logic circuit performing a non-inverting function according to the first aspect of the present invention
  • FIG. 5 represents a first embodiment of a switching circuit according to the invention
  • FIG. 6 represents the detailed electrical diagram of an embodiment of the logic circuit of FIG. 4
  • FIGS. 1 represents the symbol classic of a logic circuit to which the present invention applies according to its first aspect
  • FIG. 2 represents the detailed electrical diagram of a conventional logic circuit performing a non-inverting function
  • Figures 3A and 3B illustrate the operation of the conventional circuit of Figure 2
  • FIG. 4 represents, partially in the form of a block, an embodiment of a logic circuit performing a non-inverting function according to the first
  • FIG. 7A to 71 illustrate, by timing diagrams, the dynamic operation of the circuit of FIG. 6;
  • FIG. 8 represents a second embodiment of a switching circuit according to the invention;
  • FIG. 9 shows an embodiment of a pulse generation circuit according to the second aspect of the present invention;
  • FIGS. 10A and 10B illustrate, in the form of timing diagrams, the operation of the circuit of FIG. 9.
  • the same elements have been designated by the same references in the different figures. For reasons of clarity, the timing diagrams of Figures 3, 7 and 10 are not to scale.
  • FIG. 4 represents a logic circuit 10 performing a non-inverting function according to the first aspect of the present invention.
  • such a logic circuit 10 has two supply terminals 2, 3.
  • Terminal 2 is connected to a more positive potential VDD.
  • Terminal 3 is connected to a more negative GND potential, for example, ground.
  • An input terminal 4 is intended to receive a logic signal IN.
  • An output terminal 5 is intended to supply a logic signal OUT corresponding to the input signal IN.
  • an output branch of circuit 10 comprises, in series between terminals 2 and 3, a resistor Rn and a bipolar transistor TNl NPN type. The emitter of the transistor TN1 is connected to the ground terminal 3. Its collector is connected to the terminal 5.
  • the base of the transistor TN1 is, as previously, connected to the collector of a TPI transistor of PNP type whose emitter is connected, by a bias resistor Rpl, to terminal 2.
  • the base of the transistor TPI is connected, by an input resistor Rel, to terminal 4. All the above structure corresponds to the electrical diagram of a conventional circuit ( 1, figure 2).
  • a feature of the present invention is to provide a switching circuit 20 to force the desaturation of the output transistor TN1 and thus assist in the switching of the logic circuit 10.
  • the circuit 20 essentially comprises a switch K connecting the base of the transistor TN1 to the ground 3 and a circuit 21 for controlling this switch K.
  • the circuit 21 includes a control terminal CTRL which is connected to the input terminal 4 of the circuit 10 receiving the logic signal to be processed.
  • the role of the control circuit 21 is to generate a closing pulse of the switch K on each rising edge of the input signal IN.
  • Impulse control has several advantages.
  • FIG. 5 represents a first embodiment of a switching circuit 20 according to the invention.
  • the control circuit 21 consists of a transistor TP2 of the PNP type and a transistor TN2 of the NPN type.
  • the emitter of transistor TP2 is connected to potential VDD by a bias resistor Rp2.
  • the base of transistor TP2 is connected, by a resistor Re2, to the input or control terminal CTRL of circuit 21.
  • the collector of transistor TP2 is connected to the base of transistor TN2.
  • the emitter of transistor TN2 is connected to terminal CTRL and its collector delivers the output signal of block 21.
  • switch K consists of a transistor TN3 of NPN type, the base of which is connected to the collector of transistor TN2 and whose emitter is connected to GND ground.
  • the collector of transistor TN3 constitutes an output terminal 22 of the switching circuit 20.
  • Figure 6 shows the detailed electrical diagram of such a circuit.
  • the input terminal 4 is connected to the resistors Rel and Re2 as well as to the emitter of the transistor TN2.
  • Terminal 22 of circuit 20 (collector of transistor TN3) is connected to the collector of transistor TPI and to the base of transistor TN1.
  • the emitter of transistor TN3 is connected to terminal 3 and the resistor Rp2 is connected to terminal 2.
  • the mounting of transistor TP2 is similar to that of transistor TPI.
  • TPI is then blocked.
  • the transistor TN1 cannot receive any base current and is therefore also blocked.
  • the OUT signal is then high.
  • the transistor TP2 is blocked.
  • the transistor TN2 receives no basic current and is therefore also blocked, as is the transistor TN3. This results in an absence of consumption in the control circuit 20 when the circuit is, statically, in the high state.
  • the consumption of the overall circuit is then limited to the consumption in the resistor Rn. This respects the consumption of a conventional logic circuit of this type ( Figure 2).
  • the input IN is in the low state.
  • the TPI transistor in static, the TPI transistor is on.
  • the transistor TP2 On the switching circuit 20 side, the transistor TP2 is polarized to be conductive.
  • the base-emitter junction of the transistor TN2 is forward biased and receives a base current.
  • no current can be taken from the collector of transistor TN2 (the base of transistor TN3), its collector-emitter voltage is minimal (a few tens of mV). Consequently, the low level is substantially transferred to the base of the transistor TN3, which confirms its blocking.
  • the switch TN3 As the switch TN3 is open, the transistor TN1 is made conductive by switching on the transistor TPI.
  • the output 5 is therefore in the low state. In the low state, the consumption of the logic circuit corresponds to the dissipation in the polarization resistors
  • FIGS. 7A to 71 illustrate, by timing diagrams, the dynamic operation of the circuit of FIG. 6 during a switching of the input signal IN from the low state to the state high.
  • FIG. 7A represents the shape of the input voltage IN.
  • FIGS. 7A represents the shape of the input voltage IN.
  • FIGS. 7B to 7H represent the shapes of the currents Ibl, Ib2, Ic2, Ib3, Id, Ici and Ie2 in, respectively, the base of the transistor TPI, the base of the transistor TP2, the collector of the transistor TP2 (therefore the base of the transistor TN2), the base of transistor TN3 (therefore the collector of transistor TN2), the base of transistor TN1, the collector of transistor TPI and the emitter of transistor TN2.
  • Figure 71 shows the shape of the output voltage OUT. The directions taken for the tracing of the currents in FIGS. 7B to 7H are identified in FIG. 6.
  • the IN and OUT signals are low.
  • the transistors TPI, TP2, TN1 and TN2 are therefore on. Consequently, positive base currents Ibl, Ib2 and Id flow in the transistors TPI and TP2 (leaving the bases) and in the transistor TN1 (entering the base). Collector currents Here and Ic2 positive flow in the transistors TPI and TP2 (leaving the collectors). Finally, a positive emitter current (exiting the emitter) flows through the transistor TN2.
  • a switching of the signal IN is assumed from an instant t10.
  • the switching of the signal IN lasts until an instant tll when the voltage reaches the high level (for example, VDD).
  • the interval t10-t11 is generally of the order of 0.1 ⁇ s.
  • the base currents Ibl and Ib2 decrease until reaching negative values II and 12 where the transistors TPI and TP2 are in desaturation.
  • the values II and 12 depend on the sizes of the transistors and the values of the resistances • Rel and Re2, respectively.
  • the durations (instants tll to tl2 and tll to tl3, respectively) during which the values II and 12 are maintained depend on the time taken by the transistors TPI and TP2 to desaturate.
  • the base currents Ibl and Ib2 tend towards zero. They cancel each other at times tl4 and tl5 when the transistors TPI and TP2 are blocked respectively.
  • Transistor TP2 side its blocking is accompanied by an evacuation of the charges from its collector, therefore a decrease in its collector current. These charges are evacuated through the base-collector junction of transistor TN2 which is forward biased. Indeed, the transistor TN3 being initially blocked, its base (therefore the collector of the transistor TN2) is at a potential lower than approximately 0.6 V. However, as long as the transistor TP2 is not blocked, the base of the transistor TN2 is pulled towards the potential VDD (neglecting the voltage drop in the resistor Rp2).
  • the current which is then injected into the base of the transistor TN3 is sufficient to make it passing at an instant tl6 very close to the instant tlO (for example, a few tens of nanoseconds after the instant tlO).
  • the transistor TN3 being on, the base of the transistor TNl and the collector of the transistor TPI are drawn to ground.
  • the transistor TN1 this results in a brutal desaturation during which its base current Id becomes very negative until an instant t17 when it is canceled, all the charges having been removed.
  • the TPI transistor this results in a reduction in the shape of its collector current.
  • the charges of the collector of the transistor TPI are discharged through the base of the transistor TN1, therefore relatively slowly. From the instant tl6, the collector current increases strongly until reaching, at the instant tl7, a maximum value 13.
  • the value 13 depends on the gain of the transistor TPI and on the value II of its base current.
  • the transistor TN3 absorbs the desaturation of the transistor TPI, but the transistor TNl is blocked. Consequently, the voltage OUT begins to increase until an instant tl ⁇ when it reaches the level VDD.
  • the collector current remains at the value 13 until time tl2, then decreases to cancel out at time tl4 when all the charges of the collector have been removed.
  • the time interval tl7-tl8 is independent of the circuit of the invention. It depends on the load connected to terminal 5. In the applications of the invention, the interval tl7-tl8 is generally less than the microsecond. On the other hand, while in a conventional circuit the desaturation of the transistor TN1 takes approximately 1 ⁇ s, this duration is, thanks to the invention, reduced to a few tens of nanoseconds (less than 0.1 ⁇ s). This duration is adjusted by the value of the resistance Re2. The transistor TN3 remains on as long as the transistor
  • TP2 is not blocked, that is to say as long as it has not absorbed, by its base, all the charges of the collector of transistor TP2. From the instant tl5, the transistor TN3 is blocked, no more current being able to be injected into it on the base. Between instants tlO and tl6, the emitter current
  • Ie2 of transistor TN2 goes from a positive value 14 to a very low negative value (leakage current in the base-emitter junction reverse biased), then decreases from time tl3 until it is canceled out at instant tl5.
  • the value 14 corresponds substantially to the value of the current Ic2 discharged by
  • the current Ic2 decreases from the value 14 to a value 16, before being canceled between the instants tl3 and tl5.
  • the value 16 depends on the gain of the transistor TP2 and on the value 12.
  • the conduction time of the transistor TN3 essentially depends on the time it takes for the transistor TP2 to become desaturated in the transistor TN2. Consequently, this duration depends on the size of the transistor TP2 (on its emitter surface) and on its saturation level, therefore on the value of the resistance Re2. In the dimensioning of the circuit, it will be ensured that the transistor TP2 takes longer to block than the transistor TPI. Otherwise, there is a risk of returning the transistor TN1 to the blocking of the transistor TN3.
  • the resistor Re2 can be dimensioned so that it corresponds to twice the value of the resistor Rel.
  • the transistor TPI When the input signal switches from the high state to the low state, the transistor TPI is turned on (saturated) in a conventional manner. As the transistor TN3 is blocked, the transistor TN1 is turned on. The switching speed is not altered by the implementation of the invention. Conversely, as we can now quickly desaturate the TNl transistor, we can increase the base current to make it pass and thus also increase the switching from high to low state.
  • the transistor TP2 is suitably biased to be on, as is the transistor TN2. However, since the transistor TN2 cannot draw basic current from the transistor TN3, the blocking of the transistor TN3 is confirmed.
  • the minimum supply voltage of the circuit is fixed by the maximum voltage between the sum of base-collector voltages of transistor TN1 and collector-emitter of transistor TPI and the sum of base-emitter voltages of transistor TN2, collector-emitter of transistor TP2 and level IN in the low state.
  • transistor TP2 assumes that the input terminal 4 is connected to a current output type circuit (open collector).
  • the particular mounting of the transistor TP2 constitutes a precaution not to favor the parasitic thyristor which it forms with the transistor TN2. In the case where terminal 4 is connected to a circuit having a voltage output, this problem does not arise because the potentials are imposed. We can therefore reverse the transistor TP2 (emitter connected at the base of transistor TN2 and collector connected to resistor Rp2).
  • An advantage of the present invention according to its first aspect is that it considerably increases the switching speed of the non-inverting logic circuit.
  • Another advantage of the invention is that this speed is obtained, neither to the detriment of consumption, nor to the detriment of the supply voltage.
  • an advantage of the switching circuit of the invention is that it constitutes an integratable solution for generating pulses of predetermined duration.
  • FIG. 8 represents a second embodiment of a switching circuit 20 ′ according to the invention. This embodiment differs from that of FIG. 5 essentially by the use of an MOS transistor to make the switch K. It is a P channel MOS P3 transistor whose gate is connected to the collector of the TN2 bipolar transistor. A resistor R3 connects the gate of the MOS transistor P3 to its source connected to ground to serve as a current-voltage converter, to make the transistor P3 temporarily passing through the desaturation of the transistor TN2.
  • bipolar technology constitutes a preferred embodiment of the invention because it is less expensive and is less sensitive to electromagnetic disturbances.
  • FIG. 9 represents the electrical diagram of a pulse generator circuit 30 according to a second aspect of the invention.
  • the switching circuit of the invention is here used to generate a pulse, on an output terminal 31, at each rising edge of a logic signal introduced on an input terminal 32.
  • the generator 30 there is the transistor TN2, the base of which is connected to the transistor TN3, the collector of which supplies the pulse signal and the emitter of which is connected to the ground terminal 3.
  • the base of transistor TN2 is connected to transistor TP2 by a resistor Rd.
  • the emitter of transistor TP2 is here directly connected to terminal 2 for applying the supply voltage VDD.
  • the base of the transistor TP2 is connected, by the resistor Re2, to the input terminal 32.
  • the collector of the transistor TN3 is connected to the terminal 2 by a resistor R3.
  • the stage R3-TN3 of the circuit 30 is reproduced on an output branch forming an inverter. Consequently, the collector of the transistor TN3 is connected to the base of a transistor TN4 of the NPN type.
  • the emitter of transistor TN4 is connected to terminal 3. Its collector is connected to terminal 31 and, by a resistor R4, to terminal 2.
  • FIGS. 10A and 10B represent, in the form of timing diagrams, an example of generation of a pulse on the basis of a change of state of a signal. VIN input.
  • the transistor TP2 is on, its base being grounded.
  • the transistor TN2 is therefore also on which guarantees the blocking of the transistor TN3.
  • the transistor TN4 is therefore on.
  • the state of output 31 is low (signal VOUT, FIG. 10B).
  • the signal VIN (FIG. 10A) applied to terminal 32 goes from the low state to the high state (VDD).
  • the transistor TP2 is blocked by disappearance of its base-emitter voltage.
  • the transistor TN2 the transmitter of which also receives the signal Vin, also blocks.
  • the base-collector junction of the transistor TN2 is then used to desaturate the transistor TP2 in the resistance Rd. This makes the transistor TN3 conductive and blocks the transistor TN4.
  • the output switches to high state. This state is maintained for the time necessary for the desaturation of the transistor TP2.
  • the pulse generator of the invention only generates a pulse on the rising edges of the input signal.
  • the transistor TN3 remains blocked on the appearance of a falling edge (instant t22).
  • the duration of the pulse generated depends on the saturation of the transistor TP2 which is a function of the value of the resistance Re2. The higher this value, the lower the saturation and the shorter the desaturation time.
  • Resistor Rd is used to limit the collector current of transistor TP2. It therefore also participates in the duration of the output pulse.
  • a generator according to the invention can be dimensioned, while remaining integrable, for a pulse duration of approximately 10 ⁇ s.
  • the transistor TP2 can be replaced by a MOS transistor with P channel to slow the desaturation, provided always to use a bipolar transistor whose base-collector junction is used to temporarily turn the desaturation switch of the transistor Release.
  • An advantage of the pulse generator illustrated in FIG. 9 is that it avoids the use of capacitors to generate a pulse from a voltage pulse. Even with a resistance Re2 of the order of a hundred iloohms, the space occupied is less than that of a capacitor of the order of 10 picofarads which it would be necessary to provide for obtaining a pulse of a few microseconds.
  • pulse generator of the invention consumes little. In its idle state, consumption is essentially linked to the emitter current of transistor TN2, therefore a function of the value of resistance Rd providing the base current of this transistor. The current in the resistor Re2 is negligible because it corresponds to the base current of the transistor TP2.
  • the consumption of the generator of the invention is very low compared to, for example, that of a monostable circuit which constitutes another conventional means for generating pulses.
  • the present invention is susceptible of various variants and modifications which will appear to one skilled in the art.
  • the dimensioning of the transistors and resistors is within the reach of those skilled in the art from the functional indications given above and from the application.
  • the invention has been explained in relation to the generation of positive pulses, its transposition to a generation of negative pulses is within the reach of those skilled in the art.

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Abstract

L'invention concerne un circuit de commutation (20) propre à générer une impulsion à l'apparition d'un front montant d'un signal appliqué sur une borne d'entrée (CTRL), comportant; un première transistor bipolaire de type NPN (TN2) dont l'émetteur est relié à la borne d'entrée; un deuxième transistor (TP2) dont une électrode de commande est reliée, par une première résistance (Re2), à la borne d'entrée, la base du premier transistor étant reliée à un potentiel d'alimentation (VDD) par le deuxième transistor en série avec une deuxième résistance (Rp2); et un troisième transistor (TN3) reliant une borne de sortie (22) du circuit de commutation à un potentiel de référence (GND) et dont un électrode de commande est reliée au collecteur de premier transistor (TN2).

Description

CIRCUIT D'AIDE A LA COMMUTATION D'UN CIRCUIT LOGIQUE
La présente invention concerne le domaine des circuits électroniques fournissant ou exploitant un signal logique.
Selon un premier aspect, la présente invention concerne plus particulièrement la réalisation d'un circuit logique rapide, réalisant une fonction non-inverseuse. Ce type de circuit est, par exemple, utilisé pour adapter le niveau d'un signal logique d'entrée et est généralement désigné par son appellation anglo-saxonne "buffer" .
La figure 1 représente le symbole classique d'un tel circuit logique. Ce circuit 1 comporte deux bornes 2, 3 d'alimentation respectivement connectées à des potentiels VDD et GND, ce dernier représentant généralement la masse. Une borne 4 d'entrée du circuit 1 reçoit un signal logique IN. Le circuit 1 fournit, sur une borne 5 de sortie, un signal OU ayant le même état que le signal d'entrée IN.
La figure 2 représente un exemple de structure interne d'un circuit logique 1 non-inverseur en technologie bipolaire. Ce circuit comprend essentiellement deux transistors TPI de type PNP et TN1 de type NPN. Le transistor TPI constitue le transistor d'entrée. Sa base est reliée à la borne 4 par une résistance d'entrée Rel. L'émetteur du transistor TPI est relié, par une résistance de polarisation Rpl à la borne 2 au potentiel VDD. Le collecteur du transistor TPI est relié à la base du transistor TNl. L'émetteur du transistor TNl est relié à la borne 3 de masse. Le collecteur du transistor TNl constitue la borne 5 de sortie du circuit 1 et est relié, par une résistance Rn, à la borne 2.
En statique, le fonctionnement du circuit 1 est le suivant. Si le signal d'entrée IN est à l'état bas (la masse GND) , le transistor TPI est conducteur. Le transistor TNl reçoit un courant de base. Il est donc également conducteur, et le signal de sortie OUT est également à l'état bas. Si le signal d'entrée est à l'état haut (par exemple, le potentiel VDD), le transistor TPI est bloqué. Aucun courant de base n'est fourni au transistor TNl qui est par conséquent également bloqué. Le signal OUT de sortie est alors à 1 'état haut, un courant circulant à travers la résistance Rn.
Les figures 3A et 3B illustrent, par des chronogrammes, le fonctionnement du circuit de la figure 1 en dynamique. La figure 3A représente un exemple d'allure du signal d'entrée IN. La figure 3B illustre l'allure correspondante du signal de sortie OUT.
On suppose qu' initialement le signal IN est à 1 'état bas et qu'il commute vers un état haut (tension VI) à un instant tl. Le niveau du signal IN peut être différent du potentiel VDD pourvu qu'il soit (en négligeant la chute de tension dans la résistance Rel) supérieur à VDD-VbeP, où VbeP représente la tension base-émetteur du transistor TPI (environ 0,6 V). Le signal OUT met un certain temps à atteindre le niveau haut (VDD en négligeant la chute de tension dans la résistance Rn) . Le temps de commutation vers l'état haut (instants tl à t2) dépend essentiellement du temps mis par le transistor de sortie TNl pour se désaturer. En effet, lorsque le transistor TPI se bloque, des charges restent accumulées dans la base du transistor TNl et il faut un certain temps pour les évacuer par les courants de fuite. Le temps de dësaturation du transistor TNl dépend également :
- de l'impédance de sortie du circuit 1 qui n'est pas maîtrisable dans la constitution du circuit logique lui-même ; - du temps que met le transistor TPI à se désaturer en évacuant les charges de son collecteur dans la base du transistor TNl ; et
- du courant de base que reçoivent les transistors TNl et TPI lors de la commutation vers l'état bas. Plus ces courants sont importants, plus ces transistors sont longs à se désaturer.
En figure 3A, on suppose que le signal IN redescend à
1 'état bas à un instant t3. La commutation du circuit est dans ce sens rapide et le signal OUT atteint l'état bas à un instant t4 proche de l'instant t3. Généralement, le temps de commutation vers l'état bas est négligeable (inférieur à 100 nanosecondes) . Par contre, le temps de montée du signal de sortie est relativement long, par exemple, de l'ordre de la microseconde.
Une solution classique pour accélérer le temps de montée est de diminuer le courant de base injecté dans le transistor TNl lors de la commutation vers l'état bas. Pour cela, on diminue le gain du transistor TPI ou on augmente sa résistance de polarisation Rpl. Toutefois, le courant de base du transistor TNl doit respecter la condition d'être suffisant pour permettre sa saturation faute de quoi la commutation vers 1 ' état bas ne se fera pas. De plus, un courant de base important permet une commutation rapide vers l'état bas. Par conséquent, on est le plus souvent amené à effectuer un compromis qui donne les temps de commutation indiqués ci-dessus.
Une autre solution est de prévoir une résistance sup- plémentaire entre la base et l'émetteur du transistor TNl.
Toutefois, cette solution n'a qu'un effet limité car la valeur de cette résistance doit continuer à permettre une saturation du transistor TNl lors de la commutation vers l'état bas. De plus, elle engendre une consommation supplémentaire. Dans certaines applications (par exemple, dans des applications où la borne d'entrée est susceptible de rester en l'air) on souhaite généralement minimiser la consommation du circuit lorsque 1 'entrée est à 1 'état haut ou est en 1 'air. Dans le circuit de la figure 2, cette condition est respectée par le fait que, à l'état haut, les deux transistors TPI et TNl sont bloqués, la consommation est alors limitée à celle de la résistance Rn.
Selon son premier aspect, la présente invention vise à pallier au moins un des inconvénients d'un circuit logique réalisant une fonction non-inverseuse classique. L'invention vise, en particulier, à améliorer le temps de réponse d'un tel circuit logique.
L'invention vise également à proposer un tel circuit logique n'engendrant aucune consommation supplémentaire lorsque la borne d'entrée est à 1 'état haut ou est en 1 'air.
L'invention vise en outre à proposer une solution qui soit compatible avec une faible tension d'alimentation (typiquement, inférieure à 2 V) . Selon un deuxième aspect, la présente invention vise à proposer un circuit exploitant un signal logique pour générer une impulsion de tension de durée prédéterminée à l'apparition d'un créneau de ce signal logique.
Selon ce deuxième aspect, l'invention vise plus parti- culiêrement à proposer un circuit à faible consommation, fonctionnant sous faible tension et aisément intégrable.
Classiquement, pour générer une impulsion de tension à partir d'un signal logique, on utilise des condensateurs. Un inconvénient est que ces condensateurs sont difficilement inté- grables ou, à tout le moins, occupent une place importante dans le circuit intégré.
Pour atteindre ces objets, la présente invention prévoit un circuit de commutation propre à générer une impulsion à l'apparition d'un front montant d'un signal appliqué sur une borne d'entrée, comportant : un premier transistor bipolaire de type NPN dont 1 ' émetteur est relié à la borne d' entrée ; un deuxième transistor dont une électrode de commande est reliée, par une première résistance, à la borne d'entrée, la base du premier transistor étant reliée à un potentiel d'alimentation par le deuxième transistor en série avec une deuxième résistance ; et un troisième transistor reliant une borne de sortie du circuit de commutation à un potentiel de référence et dont une électrode de commande est reliée au collecteur du premier transistor.
Selon un mode de réalisation de la présente invention, les premier et deuxième transistors sont, au repos, passants tandis que le troisième transistor est, au repos, bloqué. Selon un mode de réalisation de la présente invention, la durée de l'impulsion est réglée par le temps mis par le deuxième transistor pour se bloquer à travers la jonction base- collecteur du premier transistor polarisé en direct et rendant temporairement passant le troisième transistor. Selon un mode de réalisation de la présente invention, la première résistance participe au réglage de la durée de l'impulsion.
Selon un mode de réalisation de la présente invention, le deuxième transistor est un transistor bipolaire de type PNP. Selon un mode de réalisation de la présente invention, le troisième transistor est un transistor bipolaire de type NPN.
L'invention prévoit également un circuit logique remplissant une fonction non-inverseuse, comprenant : un transistor bipolaire d'entrée de type PNP dont l'émetteur est connecté, par une résistance de polarisation, à une borne d'application d'un potentiel positif et dont la base est reliée, par une résistance d'entrée, à une borne d'application d'un signal logique ; un transistor bipolaire de sortie de type NPN dont l'émetteur est connecté à une borne d'application d'un potentiel de référence, dont la base est reliée au collecteur du transistor d'entrée et dont le collecteur constitue une borne de sortie du circuit logique reliée, par une résistance de sortie, à la borne d'application du potentiel positif ; et un circuit de commutation dont la borne de sortie est reliée à la base du transistor de sortie pour en accélérer la désaturation, la borne d'entrée du circuit de commutation étant reliée à la borne d'entrée du circuit logique.
Selon un mode de réalisation de ce circuit logique, la deuxième résistance est connectée entre le premier transistor et la borne d'application du potentiel positif, le collecteur du premier transistor étant directement relié à la base du deuxième transistor.
L'invention prévoit en outre un générateur d'impulsion à partir d'un créneau de tension appliqué sur une borne d'entrée, comportant un circuit de commutation dont la borne de sortie constitue une borne de sortie du générateur d'impulsion reliée, par une résistance, à une borne d'application du potentiel plus positif. Selon un mode de réalisation de ce générateur, le collecteur du premier transistor est relié à la base du deuxième transistor par la deuxième résistance conditionnant la durée de l'impulsion.
Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 représente le symbole classique d'un cir- cuit logique auquel s'applique la présente invention selon son premier aspect ; la figure 2 représente le schéma électrique détaillé d'un circuit logique classique réalisant une fonction non- inverseuse ; les figures 3A et 3B illustrent le fonctionnement du circuit classique de la figure 2 ; la figure 4 représente, partiellement sous forme de bloc, un mode de réalisation d'un circuit logique réalisant une fonction non-inverseuse selon le premier aspect de la présente invention ; la figure 5 représente un premier mode de réalisation d'un circuit de commutation selon l'invention ; la figure 6 représente le schéma électrique détaillé d'un mode de réalisation du circuit logique de la figure 4 ; les figures 7A à 71 illustrent, par des chronogrammes, le fonctionnement dynamique du circuit de la figure 6 ; la figure 8 représente un deuxième mode de réalisation d'un circuit de commutation selon 1 ' invention ; la figure 9 représente un mode de réalisation d'un circuit de génération d'impulsions selon le deuxième aspect de la présente invention ; et les figures 10A et 10B illustrent, sous forme de chronogrammes, le fonctionnement du circuit de la figure 9. Les mêmes éléments ont été désignés par les mêmes références aux différentes figures. Pour des raisons de clarté, les chronogrammes des figures 3, 7 et 10 ne sont pas à 1 ' échelle .
La figure 4 représente un circuit logique 10 réalisant une fonction non-inverseuse selon le premier aspect de la présente invention.
Comme précédemment, un tel circuit logique 10 comporte deux bornes 2, 3 d'alimentation. La borne 2 est connectée à un potentiel plus positif VDD. La borne 3 est connectée à un poten- tiel plus négatif GND, par exemple, la masse. Une borne 4 d'entrée est destinée à recevoir un signal logique IN. Une borne 5 de sortie est destinée à fournir un signal logique OUT correspondant au signal d'entrée IN. Toujours comme précédemment, une branche de sortie du circuit 10 comporte, en série entre les bornes 2 et 3, une résistance Rn et un transistor bipolaire TNl de type NPN. L'émetteur du transistor TNl est relié à la borne de masse 3. Son collecteur est relié à la borne 5. La base du transistor TNl est, comme précédemment, reliée au collecteur d'un transistor TPI de type PNP dont l'émetteur est relié, par une résistance de polarisation Rpl, à la borne 2. La base du transistor TPI est reliée, par une résistance d'entrée Rel, à la borne 4. Toute la structure qui précède correspond au schéma électrique d'un circuit classique (1, figure 2) .
Une caractéristique de la présente invention est de prévoir un circuit 20 de commutation pour forcer la désaturation du transistor de sortie TNl et aider ainsi à la commutation du circuit logique 10. Le circuit 20 comporte essentiellement un commutateur K reliant la base du transistor TNl à la masse 3 et un circuit 21 de commande de ce commutateur K. Le circuit 21 comporte une borne de commande CTRL qui est connectée à la borne d'entrée 4 du circuit 10 recevant le signal logique à traiter.
Le rôle du circuit de commande 21 est de générer une impulsion de fermeture de 1 ' interrupteur K à chaque front montant du signal d'entrée IN. Une commande impulsionnelle a plusieurs avantages.
Tout d'abord, on dissocie le fonctionnement du circuit lors d'une commutation vers l'état bas par rapport à son fonctionnement lors d'une commutation vers l'état haut. Pour une commutation vers l'état bas, le fonctionnement du circuit n'est pas modifié, l'interrupteur K restant ouvert. On peut donc prévoir un courant de base suffisant pour saturer correctement l'étage d'entrée. Pour une commutation vers l'état haut, la fermeture contrôlée de l'interrupteur K permet de contrôler la désaturation du transistor TNl, donc la vitesse de commutation et ce, indépendamment de la vitesse de commutation vers l'état haut.
De plus, en statique, on évite toute consommation dans l'étage d'entrée (transistor TPI) quand le signal d'entrée est à l'état haut. Selon l'invention, on prévoit une durée d'impulsion de fermeture du commutateur K qui est suffisante pour aider à la dësaturation non seulement du transistor TNl lors d'une commutation vers l'état bas, mais également du transistor TPI. La figure 5 représente un premier mode de réalisation d'un circuit de commutation 20 selon l'invention. Le circuit 21 de commande y est constitué d'un transistor TP2 de type PNP et d'un transistor TN2 de type NPN. L'émetteur du transistor TP2 est relié au potentiel VDD par une résistance de polarisation Rp2. La base du transistor TP2 est reliée, par une résistance Re2, à la borne CTRL d'entrée ou de commande du circuit 21. Le collecteur du transistor TP2 est relié à la base du transistor TN2. L' émetteur du transistor TN2 est relié à la borne CTRL et son collecteur délivre le signal de sortie du bloc 21. Dans l'exemple de la figure 5, le commutateur K est constitué d'un transistor TN3 de type NPN dont la base est reliée au collecteur du transistor TN2 et dont l'émetteur est relié à la masse GND. Le collecteur du transistor TN3 constitue une borne 22 de sortie du circuit de commutation 20. Le fonctionnement du circuit de commutation de la figure 5 sera exposé ci-après en relation avec son application dans un circuit logique tel que celui illustré par la figure 4.
La figure 6 représente le schéma électrique détaillé d'un tel circuit. On y retrouve les composants du circuit logique exposé en relation avec la figure 4 ainsi que les composants du circuit de commutation de la figure 5. La borne d'entrée 4 est reliée aux résistances Rel et Re2 ainsi qu'à l'émetteur du transistor TN2. La borne 22 du circuit 20 (collecteur du transistor TN3) est reliée au collecteur du transistor TPI et à la base du transistor TNl. L'émetteur du transistor TN3 est relié à la borne 3 et la résistance Rp2 est reliée à la borne 2. On remarque que le montage du transistor TP2 se rapproche de celui du transistor TPI. Ces deux transistors reçoivent le signal d'entrée par l'intermédiaire d'une résistance d'entrée et sont polarisés par leurs émetteurs respectifs à la tension VDD.
En statique, le fonctionnement d'un circuit logique non-inverseur est respecté. Supposons une entrée IN à l'état haut. Le transistor
TPI est alors bloqué. Le transistor TNl ne peut recevoir aucun courant de base et est donc également bloqué. Le signal OUT est alors à l'état haut. Côté circuit de commutation 20, le transistor TP2 est bloqué. Le transistor TN2 ne reçoit aucun courant de base et est donc également bloqué, de même que le transistor TN3. Il en découle une absence de consommation dans le circuit de commande 20 quand le circuit est, en statique, à l'état haut. La consommation du circuit d'ensemble est alors limitée à la consommation dans la résistance Rn. On respecte ainsi la consommation d'un circuit logique classique de ce type (figure 2).
Supposons maintenant que 1 'entrée IN est à 1 'état bas . Dans ce cas, en statique, le transistor TPI est passant. Côté circuit de commutation 20, le transistor TP2 est polarisé pour être conducteur. La jonction base-émetteur du transistor TN2 est polarisée en direct et reçoit un courant de base. Toutefois, comme aucun courant ne peut être prélevé sur le collecteur du transistor TN2 (la base du transistor TN3) , sa tension collecteur- émetteur est minimale (quelques dizaines de mV) . Par conséquent, le niveau bas est sensiblement reporté sur la base du transistor TN3, ce qui confirme son blocage. Comme l'interrupteur TN3 est ouvert, le transistor TNl est rendu conducteur par la mise en conduction du transistor TPI. La sortie 5 est par conséquent à l'état bas. A l'état bas, la consommation du circuit logique correspond à la dissipation dans les résistances de polarisation
Rpl et Rp2 et dans les résistances d'entrée Rel et Re2.
Dans le montage de la figure 6, le rôle du transistor
TN3 est d'accélérer la désaturation du transistor TNl lors de son blocage. Pour cela, le transistor TN3 est rendu conducteur lorsque le signal d'entrée IN commute vers l'état haut. Toutefois, pour empêcher la consommation permanente du montage, le transistor TN3 doit être rebloqué après une courte période ayant permis la désaturation du transistor TN2. C ' est là le rôle du circuit 21. Les figures 7A à 71 illustrent, par des chronogrammes, le fonctionnement dynamique du circuit de la figure 6 lors d'une commutation du signal d'entrée IN de l'état bas vers l'état haut. La figure 7A représente l'allure de la tension d'entrée IN. Les figures 7B à 7H représentent les allures des courants Ibl, Ib2, Ic2, Ib3, Id, Ici et Ie2 dans, respectivement, la base du transistor TPI, la base du transistor TP2, le collecteur du transistor TP2 (donc la base du transistor TN2) , la base du transistor TN3 (donc le collecteur du transistor TN2) , la base du transistor TNl, le collecteur du transistor TPI et l'émetteur du transistor TN2. La figure 71 représente l'allure de la tension de sortie OUT. Les sens pris pour le tracé des courants des figures 7B à 7H sont repérés en figure 6.
Initialement, les signaux IN et OUT sont à l'état bas. Les transistors TPI, TP2, TNl et TN2 sont donc passants. Par conséquent, des courants de base Ibl, Ib2 et Id positifs circulent dans les transistors TPI et TP2 (sortant des bases) et dans le transistor TNl (entrant dans la base) . Des courants de collecteur Ici et Ic2 positifs circulent dans les transistors TPI et TP2 (sortant des collecteurs) . Enfin, un courant d'émetteur positif (sortant de l'émetteur) circule dans le transistor TN2.
On suppose une commutation du signal IN à partir d'un instant tlO. La commutation du signal IN dure jusqu'à un instant tll où la tension atteint le niveau haut (par exemple, VDD) . L'intervalle tlO-tll est généralement de l'ordre de 0,1 μs. Entre les instants tlO et tll, les courants de base Ibl et Ib2 décroissent jusqu'à atteindre des valeurs négatives II et 12 où les transistors TPI et TP2 sont en désaturation. Les valeurs II et 12 dépendent des tailles des transistors et des valeurs des résistances •Rel et Re2, respectivement. Les durées (instants tll à tl2 et tll à tl3, respectivement) pendant lesquelles les valeurs II et 12 sont maintenues dépendent du temps mis par les transistors TPI et TP2 pour se désaturer. A partir de l'instant tl2 pour le transistor TPI et de l'instant tl3 pour les transistors TP2, les courants de base Ibl et Ib2 tendent vers zéro. Ils s'annulent à des instants tl4 et tl5 où les transistors TPI et TP2 sont respectivement bloqués.
Côté transistor TP2, son blocage s'accompagne d'une évacuation des charges de son collecteur, donc d'une décroissance de son courant de collecteur. L'évacuation de ces charges s'effectue à travers la jonction base-collecteur du transistor TN2 qui se trouve polarisée en direct. En effet, le transistor TN3 étant initialement bloqué, sa base (donc le collecteur du transistor TN2) est à un potentiel inférieur à environ 0,6 V. Or, tant que le transistor TP2 n'est pas bloqué, la base du transistor TN2 est tirée vers le potentiel VDD (en négligeant la chute de tension dans la résistance Rp2) .
Le courant qui est alors injecté dans la base du transistor TN3 suffit à le rendre passant à un instant tl6 très proche de l'instant tlO (par exemple, quelques dizaines de nano- secondes après l'instant tlO) . A partir de l'instant tl6, le transistor TN3 étant passant, la base du transistor TNl et le collecteur du transistor TPI sont tirées à la masse. Pour le transistor TNl, cela se traduit par une désaturation brutale pendant laquelle son courant de base Id devient très négatif jusqu'à un instant tl7 où il s'annule, toutes les charges ayant été évacuées. Pour le transistor TPI, cela se traduit par un infléchissement de l'allure de son courant de collecteur. Entre les instants tlO et tl6, les charges du collecteur du transistor TPI s'évacuent par la base du transistor TNl, donc relativement lentement. A partir de l'instant tl6, le courant de collecteur croît fortement jusqu'à atteindre, à l'instant tl7, une valeur maximale 13. La valeur 13 dépend du gain du transistor TPI et de la valeur II de son courant de base.
A partir de l'instant tl7, le transistor TN3 absorbe la désaturation du transistor TPI, mais le transistor TNl est bloqué. Par conséquent, la tension OUT commence à croître jusqu'à un instant tlδ où elle atteint le niveau VDD. Côté transistor TPI, le courant de collecteur reste à la valeur 13 jusqu'à l'instant tl2, puis décroît pour s'annuler à l'instant tl4 où toutes les charges du collecteur ont été évacuées.
L'intervalle de temps tl7-tl8 est indépendant du circuit de l'invention. Il dépend de la charge connectée sur la borne 5. Dans les applications intéressant 1 ' invention, 1 ' intervalle tl7-tl8 est généralement inférieur à la microseconde. Par contre, alors que dans un circuit classique la désaturation du transistor TNl prend environ 1 μs, cette durée est, grâce à 1 ' invention, ramenée à quelques dizaines de nanosecondes (moins de 0,1 μs) . Cette durée est ajustée par la valeur de la résistance Re2. Le transistor TN3 reste passant tant que le transistor
TP2 n'est pas bloqué, c'est-à-dire tant qu'il n'a pas absorbé, par sa base, toutes les charges du collecteur du transistor TP2. A partir de l'instant tl5, le transistor TN3 est bloqué, plus aucun courant ne pouvant lui être injecté sur la base. Entre les instants tlO et tl6, le courant d'émetteur
Ie2 du transistor TN2 passe d'une valeur positive 14 à une valeur négative très faible (courant de fuite dans la jonction base-émetteur polarisée en inverse) , puis décroît à partir de l'instant tl3 jusqu'à s'annuler à l'instant tl5. La valeur 14 correspond sensiblement à la valeur du courant Ic2 évacué par
1 ' émetteur quand le transistor TN2 est passant .
Entre les instants tlO et tll, le courant Ic2 décroît de la valeur 14 à une valeur 16, avant de s'annuler entre les instants tl3 et tl5. La valeur 16 dépend du gain du transistor TP2 et de la valeur 12.
La durée de conduction du transistor TN3 dépend essentiellement du temps que met le transistor TP2 à se désaturer dans le transistor TN2. Par conséquent, cette durée dépend de la taille du transistor TP2 (de sa surface d'émetteur) et de son niveau de saturation, donc de la valeur de la résistance Re2. Dans le dimensionnement du circuit, on veillera à ce que le transistor TP2 soit plus long à se bloquer que le transistor TPI. Sinon, on risque de rendre de nouveau passant le transistor TNl au blocage du transistor TN3. Dans un exemple de réalisation particulier où les transistors TP2 et TPI ont des tailles identiques et des polarisations identiques, on peut dimensionner la résistance Re2 pour qu'elle corresponde au double de la valeur de la résistance Rel.
Lorsque le signal d'entrée commute de l'état haut vers l'état bas, le transistor TPI est rendu passant (saturé) de façon classique. Comme le transistor TN3 est bloqué, le transistor TNl est rendu passant. La vitesse de commutation n'est pas altérée par la mise en oeuvre de l'invention. A l'inverse, comme on peut désormais désaturer rapidement le transistor TNl, on peut augmenter le courant de base pour le rendre passant et accroître ainsi également la commutation de l'état haut vers l'état bas. Côté circuit de commutation, le transistor TP2 est convenablement polarisé pour être passant, de même que le transistor TN2. Toutefois, comme le transistor TN2 ne peut pas tirer du courant de base sur le transistor TN3, le blocage du transistor TN3 est confirmé.
La tension minimale d'alimentation du circuit est fixée par la tension maximale entre la somme des tensions base- collecteur du transistor TNl et collecteur-émetteur du transistor TPI et la somme des tensions base-émetteur du transistor TN2, collecteur-émetteur du transistor TP2 et niveau IN à 1 ' état bas.
La connexion représentée du transistor TP2 suppose que la borne d'entrée 4 est connectée à un circuit de type à sortie en courant (collecteur ouvert) . Le montage particulier du transistor TP2 constitue une précaution pour ne pas favoriser le thyristor parasite qu'il forme avec le transistor TN2. Dans le cas où la borne 4 est reliée à un circuit ayant une sortie en tension, ce problème ne se pose pas car les potentiels sont imposés. On peut donc inverser le transistor TP2 (émetteur relié à la base du transistor TN2 et collecteur relié à la résistance Rp2) .
Un avantage de la présente invention selon son premier aspect est qu'elle accroît considérablement la vitesse de commutation du circuit logique non inverseur.
Un autre avantage de l'invention est que cette rapidité est obtenue, ni au détriment de la consommation, ni au détriment de la tension d'alimentation.
Plus généralement, un avantage du circuit de commuta- tion de l'invention est qu'il constitue une solution intégrable pour générer des impulsions de durée prédéterminée.
La figure 8 représente un deuxième mode de réalisation d'un circuit 20' de commutation selon l'invention. Ce mode de réalisation se différencie de celui de la figure 5 essentiel- lement par le recours à un transistor MOS pour réaliser l'interrupteur K. Il s'agit d'un transistor MOS P3 à canal P dont la grille est reliée au collecteur du transistor bipolaire TN2. Une résistance R3 relie la grille du transistor MOS P3 à sa source connectée à la masse pour servir de convertisseur courant-tension, pour rendre le transistor P3 temporairement passant par la désaturation du transistor TN2.
Toutefois, le recours à une technologie bipolaire constitue une réalisation préférée de 1 ' invention car elle est moins onéreuse et est moins sensible aux perturbations électromagnétiques.
La figure 9 représente le schéma électrique d'un circuit 30 générateur d'impulsions selon un deuxième aspect de l'invention. Le circuit de commutation de l'invention est ici utilisé pour générer une impulsion, sur une borne 31 de sortie, à chaque front montant d'un signal logique introduit sur une borne 32 d'entrée. Dans le générateur 30, on retrouve le transistor TN2 dont la base est reliée au transistor TN3 dont le collecteur fournit le signal impulsionnel et dont l'émetteur est relié à la borne 3 de masse. La base du transistor TN2 est reliée au transistor TP2 par une résistance Rd. L'émetteur du transistor TP2 est ici directement relié à la borne 2 d'application de la tension d'alimentation VDD. La base du transistor TP2 est reliée, par la résistance Re2, à la borne d'entrée 32. Dans cet aspect de l'invention, le collecteur du transistor TN3 est relié à la borne 2 par une résistance R3. Pour délivrer une impulsion de même signe que le signal d'entrée, l'étage R3-TN3 du circuit 30 est reproduit sur une branche de sortie formant inverseur. Par conséquent, le collecteur du transistor TN3 est relié à la base d'un transistor TN4 de type NPN. L'émetteur du transistor TN4 est connecté à la borne 3. Son collecteur est relié à la borne 31 et, par une résistance R4, à la borne 2.
Le fonctionnement du générateur d'impulsions de la figure 9 est illustré par les figures 10A et 10B, qui représentent, sous forme de chronogrammes, un exemple de génération d'une impulsion sur la base d'un changement d'état d'un signal d'entrée VIN.
Initialement, le transistor TP2 est passant, sa base étant à la masse. Le transistor TN2 est par conséquent également passant ce qui garantit le blocage du transistor TN3. Le transistor TN4 est par conséquent passant. Il en résulte que l'état de la sortie 31 est bas (signal VOUT, figure 10B) .
On suppose qu'à un instant t20, le signal VIN (figure 10A) appliqué sur la borne 32 passe de l'état bas à l'état haut (VDD) . Le transistor TP2 se bloque par disparition de sa tension base-émetteur. Le transistor TN2 dont l'émetteur reçoit également le signal Vin se bloque également. On utilise alors la jonction base-collecteur du transistor TN2 pour désaturer le transistor TP2 dans la résistance Rd. Cela rend le transistor TN3 conducteur et bloque le transistor TN4. La sortie commute à l'état haut. Cet état se maintient le temps nécessaire à la désaturation du transistor TP2. À un instant t21 où l'on suppose que le transistor TP2 a terminé sa désaturation dans la base du transistor TN2, ce dernier se bloque, ce qui entraîne le blocage du transistor TN3 et le basculement de la sortie. Le générateur d'impulsion de l'invention ne génère une impulsion que sur les fronts montants du signal d'entrée. Comme cela a été exposé en relation avec le premier aspect de 1 ' invention, le transistor TN3 reste bloqué à l'apparition d'un front descendant (instant t22) .
La durée de 1 ' impulsion générée dépend de la saturation du transistor TP2 qui est fonction de la valeur de la résistance Re2. Plus cette valeur est élevée, plus la saturation sera faible et plus le temps de désaturation sera faible. La résistance Rd sert à limiter le courant de collecteur du transistor TP2. Elle participe donc également à la durée de 1 ' impulsion de sortie. Un générateur selon 1 ' invention peut être dimensionné, en restant intégrable, pour une durée d'impulsion d'environ 10 μs. Selon une variante non représentée, le transistor TP2 peut être remplacé par un transistor MOS à canal P pour ralentir la désaturation, pourvu de toujours recourir à un transistor bipolaire dont on utilise la jonction base-collecteur pour rendre temporairement passant le commutateur de désaturation du transistor de sortie.
Un avantage du générateur d'impulsions illustré par la figure 9 est qu'il évite le recours à des condensateurs pour générer une impulsion à partir d'un créneau de tension. Même avec une résistance Re2 de l'ordre de la centaine de iloohms, la place occupée est moindre que celle d'un condensateur de l'ordre de 10 picofarads qu'il serait nécessaire de prévoir pour obtenir une impulsion de quelques microsecondes.
Un autre avantage du générateur d'impulsions de l'invention est qu'il consomme peu. Dans son état de repos, la consommation est essentiellement liée au courant d'émetteur du transistor TN2, donc fonction de la valeur de la résistance Rd fournissant le courant de base de ce transistor. Le courant dans la résistance Re2 est négligeable car il correspond au courant de base du transistor TP2. La consommation du générateur de l'invention est très faible en comparaison à, par exemple, celle d'un circuit monostable qui constitue un autre moyen classique pour générer des impulsions.
Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à 1 'homme de l'art. En particulier, le dimensionnement des transistors et des résistances est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus et de l'application. En outre, bien que l'invention ait été exposée en relation avec la génération d'impulsions positives, sa transposition à une génération d'impulsions négatives est à la portée de l'homme du métier.

Claims

REVENDICATIONS
1. Circuit de commutation (20, 20', 30) propre à générer une impulsion à l'apparition d'un front montant (tlO-tll, t20) d'un signal appliqué sur une borne d'entrée (CTRL), caractérisé en ce qu'il comporte : un premier transistor bipolaire de type NPN (TN2) dont l'émetteur est relié à la borne d'entrée ; un deuxième transistor (TP2) dont une électrode de commande est reliée, par une première résistance (Re2) , à la borne d'entrée, la base du premier transistor étant reliée à un potentiel d'alimentation (VDD) par le deuxième transistor en série avec une deuxième résistance (Rp2, Rd) ; et un troisième transistor (TN3, P3) reliant une borne de sortie (22) du circuit de commutation à un potentiel de référence (GND) et dont une électrode de commande est reliée au collecteur du premier transistor (TN2) .
2. Circuit de commutation selon la revendication 1, caractérisé en ce que, au repos, les premier (TN2) et deuxième (TP2) transistors sont passants tandis que le troisième transistor (TN3, P3) est bloqué.
3. Circuit de commutation selon la revendication 1 ou
2, caractérisé en ce que la durée de l'impulsion (tl0-tl5, t20- t21) est réglée par le temps mis par le deuxième transistor
(TP2) pour se bloquer à travers la jonction base-collecteur du premier transistor (TN2) polarisé en direct et rendant temporairement passant le troisième transistor (TN3, P3) .
4. Circuit de commutation selon l'une quelconque des revendications 1 à 3, caractérisé en ce que la durée de l'impulsion (tl0-tl5, t20-t21) est réglée par la première résistance (Re2) .
5. Circuit de commutation selon 1 ' ne quelconque des revendications 1 à 4, caractérisé en ce que le deuxième transistor (TP2) est un transistor bipolaire de type PNP.
6. Circuit de commutation selon 1 'une quelconque des revendications 1 à 5, caractérisé en ce que le troisième transistor (TN3) est un transistor bipolaire de type NPN.
7. Circuit logique (10) remplissant une fonction non- inverseuse comprenant : un transistor bipolaire d'entrée (TPI) de type PNP dont l'émetteur est connecté, par une résistance de polarisation
(Rpl) , à une borne (2) d'application d'un potentiel positif
(VDD) et dont la base est reliée, par une résistance d'entrée (Rel), à une borne (4) d'application d'un signal logique (IN) ; un transistor bipolaire de sortie (TNl) de type NPN dont l'émetteur est connecté à une borne (3) d'application d'un potentiel de référence, dont la base est reliée au collecteur du transistor d'entrée et dont le collecteur constitue une borne (5) de sortie du circuit logique reliée, par une résistance de sortie (Rn) , à la borne d'application du potentiel positif, caractérisé en ce qu' il comporte un circuit de commutation (20, 20') conforme à l'une quelconque des revendications 1 à 6, la borne (22) de sortie du circuit de commutation étant reliée à la base du transistor de sortie (TNl) pour en accélérer la désaturation, la borne (CTRL) d'entrée du circuit de commutation étant reliée à la borne (4) d'entrée du circuit logique.
8. Circuit logique selon la revendication 7, caractê- risé en ce que la deuxième résistance (Rp2) est connectée entre le premier transistor (TP2) et la borne (2) d'application du potentiel positif (VDD) , le collecteur du premier transistor étant directement relié à la base du deuxième transistor (TN2) .
9. Générateur (30) d'impulsion à partir d'un créneau de tension appliqué sur une borne d'entrée (32) , caractérisé en ce qu'il comporte un circuit conforme à l'une quelconque des revendications 1 à 6, dont la borne de sortie constitue une borne de sortie du générateur d'impulsion reliée, par une résistance (R3) , à une borne d'application du potentiel plus positif.
10. Générateur d'impulsion selon la revendication 9, caractérisé en ce que le collecteur du premier transistor (TP2) est relié à la base du deuxième transistor (TN2) par la deuxième résistance (Rd) conditionnant la durée de l'impulsion.
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