EP1116329A1 - Frequency detection method for clock signal adjustment and frequency detection circuit for implementing said method - Google Patents

Frequency detection method for clock signal adjustment and frequency detection circuit for implementing said method

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Publication number
EP1116329A1
EP1116329A1 EP99953679A EP99953679A EP1116329A1 EP 1116329 A1 EP1116329 A1 EP 1116329A1 EP 99953679 A EP99953679 A EP 99953679A EP 99953679 A EP99953679 A EP 99953679A EP 1116329 A1 EP1116329 A1 EP 1116329A1
Authority
EP
European Patent Office
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frequency
counter
clock signal
signal
subtractor
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Ceased
Application number
EP99953679A
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German (de)
French (fr)
Inventor
Reinhold Unterricker
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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Publication of EP1116329A1 publication Critical patent/EP1116329A1/en
Ceased legal-status Critical Current

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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
    • H—ELECTRICITY
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
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    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
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    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector

Definitions

  • the invention relates to a frequency detection method for adjusting the clock signal frequency of a local oscillator to the data rate of a received binary data signal.
  • the invention also relates to a frequency detector circuit for carrying out the method.
  • a PLL (Phase Located Loop) phase-locked loop is frequently used for clock signal synchronization, in which the clock signal phase of a local oscillator is compared with a phase detector with the phase position of the received data signal and readjusted. Since a phase locked loop does not engage if the frequency of the local oscillator deviates too much from the data rate, a frequency must also be carried out by means of which the oscillator frequency is pre-tuned.
  • the invention has for its object to provide a method and a circuit with which a frequency comparison between the data rate of a received data signal and the clock signal frequency of a local oscillator can be carried out safely and without interference even with strong jitter of the received data signal, without accepting the disadvantage must have to supply a quartz-accurate reference signal or have to generate it with a quartz.
  • the useful information is usually scrambled in transmission systems since this improves the spectral properties of the data signal for transmission.
  • the probability that the state of a data signal bit changes at a possible point in time is 1/2. This property is used and exploited in the method according to the invention in order to obtain frequency information.
  • a reset signal is advantageously derived from the final state of the subtractor, which resets the counters operating in parallel and avoids overflow in the subtractor.
  • An advantageous further development of the invention consists in that after the frequency adjustment of the clock signal of the local oscillator has been carried out, the clock signal phase of the local oscillator is compared with the phase position of the received data signal by a PLL (phase locked loop) phase locked loop provided with a phase detector and a loop low-pass filter becomes.
  • the analog output signal is fed into the PLL phase-locked loop to the loop low-pass filter during frequency adjustment via an adder, whereby the clock signal frequency of the local oscillator is changed until it has adjusted to the data rate of the received data signal.
  • a lock-in signal is then advantageously derived, which is fed to the counters operating in parallel as a reset signal, so that the frequency control process is ended.
  • the PLL phase locked loop then begins its phase control work.
  • An advantageous further development of the method according to the invention consists in that, after a fixed number of clock signal pulses, a reset pulse is output by a counter called a plesiochronic counter, which resets the counters operating in parallel, so that the frequency control process is switched off.
  • a frequency detector circuit which solves the task is characterized in that in order to divide the clock signal of the local oscillator in a clock signal path, first a 1: frequency divider, then a pre-counter and finally a ring counter, i.e. a counter, which starts counting again from the beginning (zero) after reaching its final value, is provided that in order to divide down the received binary data signal in a data signal path, a pre-counter that is the same as the pre-counter in the clock signal path and then one that is present in the clock signal path Ring counters of the same ring counter are provided, that the outputs of the two ring counters are each connected to one of the two inputs of the subtractor, that the differential output of the subtractor is connected to a digital / analog converter, which converts the difference into an analog value, and that on Output of the digital / analog converter, the analog output signal for regulating the clock signal frequency of the local oscillator is present.
  • a 1: 2 frequency divider is expediently switched on in the clock signal path as well as in the data signal path between the pre-counter and the ring counter.
  • the subtractor is advantageously designed in such a way that it also forms the difference between the counting values present at its two inputs beyond the overflow limits of the ring counter.
  • the subtractor has yet another output at which a reset signal is present when the subtractor reaches a fixed positive or negative end position.
  • the reset signal is sent to the two ring counters and to the two 1: 2 frequency dividers at their reset inputs.
  • the reset signal can also be given to the two pre-counters at their reset inputs.
  • the reset signals mentioned and possibly a "lock" signal which is emitted by a phase-locked loop when it snaps into place after a completed frequency adjustment of the clock signal frequency of the local oscillator, are additionally via an OR before being fed to the reset inputs of the counters and dividers. Gate led.
  • a clock signal of a local oscillator which is introduced into a clock signal path 1, is first divided in a 1: 4 frequency divider 2 by the division factor "4", so that the frequency that occurs afterwards with the average frequency of a received binary data signal Edge change density 1/2 corresponds, which is introduced into a data signal path 3.
  • a precount 4 or 5 is provided in data signal path 3 and in clock signal path 1, respectively.
  • the two pre-counters 4 and 5 have the purpose of averaging longer identical or 0-1 sequences with short-term edge change densities 0 and 1, respectively.
  • the output signals of the pre-counters 4 and 5 are in one
  • a subtractor 10 is then provided, to which the output count signals of the two ring counters 8 and 9 of the clock signal path 1 and of the data signal path 3 are supplied at its two inputs A and B.
  • the subtractor 10 works tet as in the book by U. Tietze; Ch. Schenk: “Semiconductor circuit technology", seventh, revised edition, Springer-Verlag, Berlin, 1985, p. 247.
  • the subtractor 10 forms the difference between the ring counter readings supplied at the inputs A and B, even beyond the overflow limits, for example, in the case of a 4-bit subtractor 10, both 4-1 and 2-15 give the difference 3.
  • On the output D of the subtractor 10 connected digital / analog converter 11 converts the counter difference into an analog voltage, the most significant bit serving as the sign bit for the two's complement.
  • the reset signal is sent via an OR gate 12 with the reset signal of a plesiochronic counter 13, which is so-called because it resets the frequency detector in the initial state with an almost synchronous data and clock signal, and a possibly usable "lock" signal from a PLL - Phase control loop linked and given to the two 1: 2 divisors 6 and 7 and the two ring counters 8 and 9.
  • the reset inputs are each designated R in the FIGURE.
  • the reset signal can additionally be given to the pre-counters 4 and 5.
  • the analog output voltage is passed to the loop low-pass filter 15 of the PLL phase-locked loop, which has a phase detector 16 for phase tracking and synchronization of the clock signal of the local oscillator.
  • the pre-counter 4 located in the data signal path 3 will supply pulses with a higher frequency than the pre-counter 5 arranged in the clock signal path 1.
  • the ring counter 8 will therefore count faster than the ring counter 9 via the 1: 2 divider 6, so that a value corresponding to the difference frequency is output from the subtractor 10 at the output D.
  • the digital / analog converter 11 From this, the digital / analog converter 11 generates a positive analog voltage, which is passed via the adder 14 to the loop low-pass filter 15. This increases the clock frequency of the local oscillator until it has adjusted to the data signal rate.
  • the signal of the phase detector 16 in the PLL phase-locked loop plays no role here, since it supplies the mean value 0 when the PLL phase-locked loop is not locked.
  • the so-called plesiochron counter 13 can be dispensed with.
  • a possible circuit for a "lock" indicator is a window comparator which emits a signal if the voltage of the phase detector 16 does not exceed certain limits for a sufficiently long time. If no latching signal is available, the plesochronous counter 13 takes over the task of preventing any interfering actions of the frequency detector when the PLL phase-locked loop has already been latched.
  • the output signal of the pre-counter 4 is more or less irregular due to statistically distributed bit change clusters or identical sequences. Without regular resetting of the ring counters 8 and 9, their counter readings would gradually "diverge" and generate interfering frequency detector signals.
  • a reset pulse is output via the plesiochron counter 13, which resets the ring counters 8 and 9.
  • the output pulses of the pre-counters 4 and 5 can occur with a random shift from one another.
  • the 1: 2 frequency dividers 6 and 7 are inserted, which are reset via the plesiochron counter 13 or via the "lock" signal or via the signal from the output E of the subtractor 10 become.
  • the pre-counters 4 and 5 In order to make the circuit tolerant of g consecutive identical bits, the pre-counter must count up to g / 4.
  • a reset pulse is to be generated via this counter 13 before the ring counters 8 and 9 have a difference of 1 if there is a frequency difference ⁇ f at the input.
  • the beat frequency between the ring counter inputs is ⁇ f / 8VZ, where VZ are the pre-counting steps of the pre-counters 4 and 5 and the PZ specified below are the steps of the plesiochronous counter 13.
  • ring counters 8 and 9 With large ring counters 8 and 9, a linearly operating frequency control loop can be set up; the manipulated variable becomes proportional to the difference frequency. This allows an optimal frequency response to be set. A simple 3-bit or 4-bit counter is sufficient for lower demands on the frequency-catching behavior. A 2-bit counter is not possible due to the reset output E.
  • the ring gain must not be selected too large.
  • the output signal of the digital / analog converter 11 must therefore not be too large.
  • An analytical stability calculation is omitted here.
  • the described frequency adjustment circuit according to the invention is used in particular in receiver circuits at the end of transmission links in a telecommunications and data transmission network.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

Frequency detection method for adjusting the clock signal frequency to the data rate of a received data signals, wherein the clock signal is previously divided by 4 and the received data signal are divided on a frequency basis with the same division factor, the frequencies of both frequency divided signals are determined through pulse-count processes and compared using a subtractor (10), wherein the determined frequency difference is converted into an analog output signal to regulate clock signal frequency. Said method can be used in data transmission.

Description

Beschreibungdescription
Frequenzdetektionsverfahren zur Taktsignalfrequenz-Nachstellung und Frequenzdetektorschaltung zur Durchführung des Ver- fahrensFrequency detection method for clock signal frequency adjustment and frequency detector circuit for carrying out the method
Die Erfindung betrifft ein Frequenzdetektionsverfahren zur Nachstellung der Taktsignalfrequenz eines lokalen Oszillators auf die Datenrate eines empfangenen binären Datensignals.The invention relates to a frequency detection method for adjusting the clock signal frequency of a local oscillator to the data rate of a received binary data signal.
Darüber hinaus hat die Erfindung eine Frequenzdetektorschaltung zur Durchführung des Verfahrens zum Gegenstand.The invention also relates to a frequency detector circuit for carrying out the method.
Zur Taktsignalsynchronisation wird häufig eine PLL (Phase Lok- ked Loop) -Phasenregelschleife eingesetzt, in welcher die Taktsignalphase eines lokalen Oszillators durch einen Phasendetektor mit der Phasenlage des empfangenen Datensignals verglichen und nachgeregelt wird. Da eine Phasenregelschleife nicht einrastet, wenn die Frequenz des lokalen Oszillators zu stark von der Datenrate abweicht, muß auch ein Frequenz ergleich durchgeführt werden, mittels dem die Oszillatorfrequenz vorabgestimmt wird.A PLL (Phase Located Loop) phase-locked loop is frequently used for clock signal synchronization, in which the clock signal phase of a local oscillator is compared with a phase detector with the phase position of the received data signal and readjusted. Since a phase locked loop does not engage if the frequency of the local oscillator deviates too much from the data rate, a frequency must also be carried out by means of which the oscillator frequency is pre-tuned.
Eine diesbezüglich bekannte Methode, die im Aufsatz vonA known method in this regard, which is described in the article by
A. Pottbäcker et al: "A Si Bipolar Phase and Frequency Detec- tor IC for Clock Extraction up to 8 Gb/s" in "IEEE J. Sol. -State Circuits", Vol. 27, No. 12, Dec. 1992, S. 1747- 1751 und im Aufsatz von D. G. Messerschmitt: "Frequency De- tectors for PLL Acquisition in Timing and Carrier Recovery" in "IEEE Trans. Comm. , Vol. COM-27, No . 9, Sept. 1979, S. 1288-1295 beschrieben wird, ist die Verwendung sequentieller Schaltungen, z.B. des Rotationsfrequenzdetektors, der zur Gewinnung der Frequenzinformation einen Normal- und einen Qua- dratursignaltakt, d.h. einen um 90° verzögerten Signaltakt, mit dem Datensignal abtastet. Da empfangene Datensignale gewöhnlich mit mehr oder weniger starkem Jitter behaftet sind, ist diese Methode in der Praxis nur bedingt geeignet, denn bei starkem Jitter liefert der Frequenzdetektor falsche Informationen und kann die Taktsi- gnalsynchronisation auch nach bereits erfolgtem Fangvorgang stören.A. Pottbäcker et al: "A Si Bipolar Phase and Frequency Detector IC for Clock Extraction up to 8 Gb / s" in "IEEE J. Sol. -State Circuits", vol. 27, no. 12, Dec. 1992, pp. 1747-1751 and in DG Messerschmitt's article: "Frequency Detectors for PLL Acquisition in Timing and Carrier Recovery" in "IEEE Trans. Comm., Vol. COM-27, No. 9, Sept. 1979," S. 1288-1295 is described, the use of sequential circuits, such as the rotation frequency detector, which samples a normal and a quadrature signal clock to obtain the frequency information, ie a signal clock delayed by 90 °, with the data signal. Since received data signals are usually subject to more or less strong jitter, this method is only of limited use in practice, because in the case of strong jitter the frequency detector supplies incorrect information and can disrupt the clock signal synchronization even after the capture process has already taken place.
Um dieses Problem zu umgehen, wird in anderen Ansätzen ein quarzgenaues Referenzsignal verwendet, mit welchem der lokale Oszillator in den Fangbereich der Phasenregelschleife abgestimmt wird. Der Nachteil dieser z.B. aus dem Aufsatz von Sam Yinshang Sun: "A High Speed High Jitter Tolerant Clock and Data Recovery Circuit Using Crystal Based Dual PLL" in "IEEE 1991 Bipolar Circuits and Technology Meeting", S. 293-296 be- kannten Methode ist, daß ein Referenzsignal zugeführt bzw. mit einem Quarz erzeugt werden muß.To avoid this problem, a quartz-accurate reference signal is used in other approaches, with which the local oscillator is tuned into the capture range of the phase locked loop. The disadvantage of this e.g. from the essay by Sam Yinshang Sun: "A High Speed High Jitter Tolerant Clock and Data Recovery Circuit Using Crystal Based Dual PLL" in "IEEE 1991 Bipolar Circuits and Technology Meeting", pp. 293-296 is a known method Reference signal must be supplied or generated with a quartz.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Schaltung anzugeben, womit sich ein Frequenzvergleich zwischen der Datenrate eines empfangenen Datensignals und der Taktsignalfrequenz eines lokalen Oszillators auch bei starkem Jitter des empfangenen Datensignals sicher und störungsfrei durchführen läßt, ohne daß der Nachteil in Kauf genommen werden muß, ein quarzgenaues Referenzsignal zuführen bzw. mit einem Quarz erzeugen zu müssen.The invention has for its object to provide a method and a circuit with which a frequency comparison between the data rate of a received data signal and the clock signal frequency of a local oscillator can be carried out safely and without interference even with strong jitter of the received data signal, without accepting the disadvantage must have to supply a quartz-accurate reference signal or have to generate it with a quartz.
Diese Aufgabe wird gemäß der Erfindung, die sich auf ein Frequenzdetektionsverfahren der eingangs genannten Art bezieht, dadurch gelöst, daß das frequenzmäßig durch den Teilungsfak- tor 4 vorgeteilte Taktsignal und das empfangene Datensignal jeweils mit dem gleichen Teilungsfaktor frequenzgeteilt werden, daß die Frequenzen der beiden frequenzgeteilten Signale durch gleichzeitig für beide Signale in Zählern parallel ablaufende Zählvorgänge ermittelt und mittels einem die jewei- lige Zählerdifferenz auswertenden Subtrahierer verglichen werden und daß die mit dem Subtrahierer ermittelte Zählerdif- ferenz in ein analoges Ausgangssignal zur Regelung der Taktsignalfrequenz des lokalen Oszillators umgewandelt wird.This object is achieved in accordance with the invention, which relates to a frequency detection method of the type mentioned at the outset, in that the clock signal which is frequency-divided by the division factor 4 and the received data signal are frequency-divided in each case with the same division factor that the frequencies of the two frequency-divided Signals are determined by means of counts running in parallel for both signals in counters and compared by means of a subtractor evaluating the respective counter difference and that the counter difference determined with the subtractor is converted into an analog output signal for regulating the clock signal frequency of the local oscillator.
In Übertragungssystemen werden die Nutzinformationen gewöhn- lieh verwürfelt, da hierdurch die spektralen Eigenschaften des Datensignals für die Übertragung verbessert werden. Die Wahrscheinlichkeit, daß sich der Zustand eines Datensignal- bits zu einem möglichen Zeitpunkt ändert, ist in diesem Falle 1/2. Diese Eigenschaft wird beim Verfahren nach der Erfindung verwendet und ausgenutzt, um eine Frequenzinformation zu erhalten.The useful information is usually scrambled in transmission systems since this improves the spectral properties of the data signal for transmission. In this case, the probability that the state of a data signal bit changes at a possible point in time is 1/2. This property is used and exploited in the method according to the invention in order to obtain frequency information.
In vorteilhafter Weise wird aus dem Endstand des Subtrahierers ein Rücksetzsignal abgeleitet, das die parallel arbei- tenden Zähler zurücksetzt und ein Überlaufen im Subtrahierer vermeidet .A reset signal is advantageously derived from the final state of the subtractor, which resets the counters operating in parallel and avoids overflow in the subtractor.
Eine vorteilhafte Weiterbildung der Erfindung besteht darin, daß nach erfolgter Frequenznachstellung des Taktsignals des lokalen Oszillators die Taktsignalphase des lokalen Oszillators durch eine mit einem Phasendetektor und einem Schleifen- Tiefpaßfilter versehene PLL (Phase Locked Loop) -Phasenregelschleife mit der Phasenlage des empfangenen Datensignals verglichen und nachgeregelt wird. Das analoge Ausgangssignal wird während der Frequenznachstellung über einen Addierer in die PLL-Phasenregelschleife an das Schleifen-Tiefpaßfilter geleitet, wodurch die Taktsignalfrequenz des lokalen Oszillators geändert wird, bis sie sich der Datenrate des empfangenen Datensignals angeglichen hat.An advantageous further development of the invention consists in that after the frequency adjustment of the clock signal of the local oscillator has been carried out, the clock signal phase of the local oscillator is compared with the phase position of the received data signal by a PLL (phase locked loop) phase locked loop provided with a phase detector and a loop low-pass filter becomes. The analog output signal is fed into the PLL phase-locked loop to the loop low-pass filter during frequency adjustment via an adder, whereby the clock signal frequency of the local oscillator is changed until it has adjusted to the data rate of the received data signal.
Bei Einrasten der PLL-Phasenregelschleife wird in vorteilhafter Weise dann ein Einrastsignal abgeleitet, das den parallel arbeitenden Zählern als Rücksetzsignal zugeführt wird, so daß der Frequenzregelvorgang beendet wird. Danach beginnt die PLL-Phasenregelschleife ihre Phasenregelungsarbeit. Eine vorteilhafte Weiterbildung des Verfahrens nach der Erfindung besteht darin, daß nach einer festgelegten Anzahl von Taktsignalimpulsen von einem als Plesiochronzähler bezeichneten Zähler ein Rücksetzimpuls ausgegeben wird, der die paral- lel arbeitenden Zähler zurücksetzt, so daß der Frequenzregelvorgang abgeschaltet wird.When the PLL phase-locked loop locks in, a lock-in signal is then advantageously derived, which is fed to the counters operating in parallel as a reset signal, so that the frequency control process is ended. The PLL phase locked loop then begins its phase control work. An advantageous further development of the method according to the invention consists in that, after a fixed number of clock signal pulses, a reset pulse is output by a counter called a plesiochronic counter, which resets the counters operating in parallel, so that the frequency control process is switched off.
Eine Frequenzdetektorschaltung, welche die gestellte Aufgabe löst, ist dadurch gekennzeichnet, daß zur Herunterteilung des Taktsignals des lokalen Oszillators in einem Taktsignalpfad zunächst ein 1 : -Frequenzteiler, dann ein Vorzähler und schließlich ein Ringzähler, d.h. ein Zähler, der nach Erreichen seines Endstandes wieder von vorn (null) zu zählen beginnt, vorgesehen sind, daß zur Herunterteilung des empfange- nen binären Datensignals in einem Datensignalpfad ein mit dem im Taktsignalpfad vorhandenen Vorzähler gleicher Vorzähler und danach ein mit dem im Taktsignalpfad vorhandenen Ringzähler gleicher Ringzähler vorgesehen sind, daß die Ausgänge der beiden Ringzähler jeweils mit einem der beiden Eingänge des Subtrahierers verbunden sind, daß der Differenzausgang des Subtrahierers an einen Digital/Analog-Wandler angeschlossen ist, der die Differenz in einen analogen Wert umsetzt, und daß am Ausgang des Digital/Analog-Wandlers das analoge Ausgangssignal zur Regelung der Taktsignalfrequenz des lokalen Oszillators ansteht.A frequency detector circuit which solves the task is characterized in that in order to divide the clock signal of the local oscillator in a clock signal path, first a 1: frequency divider, then a pre-counter and finally a ring counter, i.e. a counter, which starts counting again from the beginning (zero) after reaching its final value, is provided that in order to divide down the received binary data signal in a data signal path, a pre-counter that is the same as the pre-counter in the clock signal path and then one that is present in the clock signal path Ring counters of the same ring counter are provided, that the outputs of the two ring counters are each connected to one of the two inputs of the subtractor, that the differential output of the subtractor is connected to a digital / analog converter, which converts the difference into an analog value, and that on Output of the digital / analog converter, the analog output signal for regulating the clock signal frequency of the local oscillator is present.
Dabei ist zweckmäßig sowohl im Taktsignalpfad als auch im Datensignalpfad jeweils zwischen dem Vorzähler und dem Ringzähler ein 1 :2-Frequenzteiler eingeschaltet.A 1: 2 frequency divider is expediently switched on in the clock signal path as well as in the data signal path between the pre-counter and the ring counter.
Der Subtrahierer ist vorteilhaft so ausgebildet, daß er die Differenz der an seinen beiden Eingängen anstehenden Zählwerte auch über die Überlaufsgrenzen der Ringzähler hinweg bildet. Außerdem weist der Subtrahierer noch einen weiteren Ausgang auf, an dem ein Rücksetzsignal ansteht, wenn der Subtrahierer einen festgelegten positiven oder negativen Endstand erreicht. Das Rücksetzsignal wird auf die beiden Ringzähler und auf die beiden 1 : 2-Frequenzteiler jeweils an deren Rücksetzeingang gegeben. Das Rücksetzsignal kann zusätzlich auf die beiden Vorzähler jeweils an deren Rücksetzeingang gegeben werden. Die genannten Rücksetzsignale und eventuell noch ein "Lock"- Signal, das von einer Phasenregelschleife bei Einrasten im Anschluß an eine abgeschlossene Frequenznachstellung der Taktsignalfrequenz des lokalen Oszillators abgegeben wird, sind noch zusätzlich vor ihrer Zuführung an die Rücksetzeingänge der Zähler und Teiler über ein Oder-Gatter geführt.The subtractor is advantageously designed in such a way that it also forms the difference between the counting values present at its two inputs beyond the overflow limits of the ring counter. In addition, the subtractor has yet another output at which a reset signal is present when the subtractor reaches a fixed positive or negative end position. The reset signal is sent to the two ring counters and to the two 1: 2 frequency dividers at their reset inputs. The reset signal can also be given to the two pre-counters at their reset inputs. The reset signals mentioned and possibly a "lock" signal, which is emitted by a phase-locked loop when it snaps into place after a completed frequency adjustment of the clock signal frequency of the local oscillator, are additionally via an OR before being fed to the reset inputs of the counters and dividers. Gate led.
Die Erfindung wird im folgenden anhand eines in einer FIGUR dargestellten Blockschaltbildes einer Frequenzdetektorschal- tung zur Durchführung des Verfahrens nach der Erfindung erläutert.The invention is explained below with reference to a block diagram of a frequency detector circuit shown in a FIGURE for carrying out the method according to the invention.
Ein Taktsignal eines lokalen Oszillators, das in einen Taktsignalpfad 1 eingeführt wird, wird zunächst in einem 1:4-Fre- quenzteiler 2 durch den Teilungsfaktor "4" geteilt, so daß die danach auftretende Frequenz mit der mittleren Frequenz eines empfangenen binären Datensignals, mit Flankenwechsel- dichte 1/2 übereinstimmt, das in einen Datensignalpfad 3 eingeführt wird. Im Datensignalpfad 3 und im Taktsignalpfad 1 ist jeweils ein Vorzähler 4 bzw. 5 vorgesehen. Die beiden Vorzähler 4 und 5 haben den Zweck, längere Gleich- oder 0-1-Folgen mit kurzzeitiger Flankenwechseldichte 0 bzw. 1 auszumitteln.A clock signal of a local oscillator, which is introduced into a clock signal path 1, is first divided in a 1: 4 frequency divider 2 by the division factor "4", so that the frequency that occurs afterwards with the average frequency of a received binary data signal Edge change density 1/2 corresponds, which is introduced into a data signal path 3. A precount 4 or 5 is provided in data signal path 3 and in clock signal path 1, respectively. The two pre-counters 4 and 5 have the purpose of averaging longer identical or 0-1 sequences with short-term edge change densities 0 and 1, respectively.
Die Ausgangssignale der Vorzähler 4 und 5 werden in einemThe output signals of the pre-counters 4 and 5 are in one
1 :2-Frequenzteiler 6 bzw. 7 nochmals durch 2 geteilt und in- krementieren jeweils einen nachgeschalteten Ringzähler 8 bzw. 9, die z.B. mit 4 Bit von 0 bis 15 zählen und dann wieder bei 0 beginnen. Danach ist ein Subtrahierer 10 vorgesehen, dem an seinen beiden Eingängen A und B die Ausgangszählsignale der beiden Ringzähler 8 bzw. 9 des Taktsignalpfads 1 bzw. des Da- tensignalpfads 3 zugeführt werden. Der Subtrahierer 10 arbei- tet wie im Buch von U. Tietze; Ch. Schenk: "Halbleiter- Schaltungstechnik", siebente, überarbeitete Auflage, Springer-Verlag, Berlin, 1985, S. 247 ausgeführt ist.1: 2 frequency dividers 6 and 7 divided by 2 again and incrementing a downstream ring counter 8 and 9, for example, which count with 4 bits from 0 to 15 and then start again at 0. A subtractor 10 is then provided, to which the output count signals of the two ring counters 8 and 9 of the clock signal path 1 and of the data signal path 3 are supplied at its two inputs A and B. The subtractor 10 works tet as in the book by U. Tietze; Ch. Schenk: "Semiconductor circuit technology", seventh, revised edition, Springer-Verlag, Berlin, 1985, p. 247.
Der Subtrahierer 10 bildet an seinem Ausgang D die Differenz der an den Eingängen A und B zugeführten Ringzählerstände auch über die Überlaufsgrenzen hinweg, z.B. ergibt bei einem 4-Bit-Subtrahierer 10 sowohl 4-1 als auch 2-15 die Differenz 3. Ein an den Ausgang D des Subtrahierers 10 angeschlossener Digital/Analog-Wandler 11 setzt die Zählerdifferenz in eine analoge Spannung um, wobei das höchstwertige Bit als Vorzeichenbit für das Zweierkomplement dient. Im folgenden sei dazu ein Beispiel angegeben: 0000 = 0 mV, 0001 = 10 mV, 0110 = 60 mV, 1111 = -10 mV, 1100 = -30 mV. Der weitere Aus- gang E des Subtrahierers 10 gibt ein Rücksetzsignal ab, wenn ddeerr ZZäähhlleerrssttaanndd 22nn 1--11 ((z. B. Olli = 7) bzw. -2n 1 (z.B. 1000 = -8) erreicht ist,At its output D, the subtractor 10 forms the difference between the ring counter readings supplied at the inputs A and B, even beyond the overflow limits, for example, in the case of a 4-bit subtractor 10, both 4-1 and 2-15 give the difference 3. On the output D of the subtractor 10 connected digital / analog converter 11 converts the counter difference into an analog voltage, the most significant bit serving as the sign bit for the two's complement. An example is given below: 0000 = 0 mV, 0001 = 10 mV, 0110 = 60 mV, 1111 = -10 mV, 1100 = -30 mV. The further output E of the subtractor 10 emits a reset signal when the counting count 22 nn 1 --11 ((eg Olli = 7) or -2 n 1 (eg 1000 = -8) is reached,
Das Rücksetzsignal wird über ein Oder-Gatter 12 mit dem Rück- stellsignal eines Plesiochronzählers 13, der so genannt wird, weil er bei fast synchronem Daten- und Taktsignal den Frequenzdetektor in den Anfangszustand zurücksetzt, und einem möglicherweise nutzbaren "Lock"-Signal einer PLL-Phasenregelschleife verknüpft und auf die beiden 1:2-Teiler 6 und 7 und die beiden Ringzähler 8 und 9 gegeben. Die Rücksetzeingänge sind in der FIGUR dort jeweils mit R bezeichnet.The reset signal is sent via an OR gate 12 with the reset signal of a plesiochronic counter 13, which is so-called because it resets the frequency detector in the initial state with an almost synchronous data and clock signal, and a possibly usable "lock" signal from a PLL - Phase control loop linked and given to the two 1: 2 divisors 6 and 7 and the two ring counters 8 and 9. The reset inputs are each designated R in the FIGURE.
In einer in der FIGUR nicht eigens eingezeichneten Variante kann das Rücksetzsignal zusätzlich auf die Vorzähler 4 und 5 gegeben werden. Über einen Addierer 14 wird die analoge Ausgangsspannung an das Schleifen-Tiefpaßfilter 15 der PLL- Phasenregelschleife gegeben, die einen Phasendetektor 16 zur Phasennachführung und -synchronisierung des Taktsignals des lokalen Oszillators aufweist.In a variant that is not specifically drawn in the FIGURE, the reset signal can additionally be given to the pre-counters 4 and 5. Via an adder 14, the analog output voltage is passed to the loop low-pass filter 15 of the PLL phase-locked loop, which has a phase detector 16 for phase tracking and synchronization of the clock signal of the local oscillator.
Für die nun folgende Funktionsbeschreibung der in der FIGUR schematisch dargestellten Frequenznachstellschaltung wird zu- nächst angenommen, daß die Datensignalrate höher als die Taktsignalfrequenz ist. In diesem Fall wird der im Datensignalpfad 3 liegende Vorzähler 4 Impulse mit einer höheren Frequenz liefern als der im Taktsignalpfad 1 angeordnete Vor- Zähler 5. Über den 1:2-Teiler 6 wird der Ringzähler 8 daher schneller zählen als der Ringzähler 9, so daß vom Subtrahierer 10 am Ausgang D ein entsprechend der Differenzfrequenz ansteigender Wert ausgegeben wird.For the following functional description of the frequency adjustment circuit shown schematically in the FIGURE, next assume that the data signal rate is higher than the clock signal frequency. In this case, the pre-counter 4 located in the data signal path 3 will supply pulses with a higher frequency than the pre-counter 5 arranged in the clock signal path 1. The ring counter 8 will therefore count faster than the ring counter 9 via the 1: 2 divider 6, so that a value corresponding to the difference frequency is output from the subtractor 10 at the output D.
Der Digital/Analog-Wandler 11 erzeugt hieraus eine positive analoge Spannung, die über den Addierer 14 zum Schleifen- Tiefpaßfilter 15 gegeben wird. Hierdurch wird die Taktfrequenz des lokalen Oszillators erhöht, bis sie sich der Datensignalrate angeglichen hat. Das Signal des Phasendetektors 16 in der PLL-Phasenregelschleife spielt hierbei keine Rolle, da es bei nicht eingerasteter PLL-Phasenregelschleife den Mittelwert 0 liefert.From this, the digital / analog converter 11 generates a positive analog voltage, which is passed via the adder 14 to the loop low-pass filter 15. This increases the clock frequency of the local oscillator until it has adjusted to the data signal rate. The signal of the phase detector 16 in the PLL phase-locked loop plays no role here, since it supplies the mean value 0 when the PLL phase-locked loop is not locked.
Erreicht der Subtrahierer 10 den positiven oder negativen Endstand, z.B. +7 oder bei zu hoher Oszillatorfrequenz -8), so wird an seinem Ausgang E ein Rücksetzimpuls erzeugt, der die Ringzähler 8 und 9 und die 1:2-Teiler 6 und 7 über deren Rücksetzeingänge R zurücksetzt. Dadurch wird ein neuer Zählvorgang begonnen und vermieden, daß die Differenz mit fal- schem Vorzeichen gebildet wird.When the subtractor 10 reaches the positive or negative end value, e.g. +7 or if the oscillator frequency is too high -8), a reset pulse is generated at its output E, which resets the ring counters 8 and 9 and the 1: 2 divider 6 and 7 via their reset inputs R. This starts a new counting process and prevents the difference from being formed with the wrong sign.
Rastet die PLL-Phasenregelschleife infolge der Frequenznach- stellung über das Signal des Phasendetektors 16 ein und wird hierdurch ein Einrastsignal ("Lock") erzeugt, so kann dieses dazu verwendet werden, den Frequenzregelvorgang zu beenden. Auf den sogenannten Plesiochronzähler 13 kann in diesem Fall verzichtet werden. Eine mögliche Schaltung für einen "Lock"- Indikator ist ein Fensterko parator, der ein Signal abgibt, wenn die Spannung des Phasendetektors 16 gewisse Grenzen für hinreichend lange Zeit nicht überschreitet. Steht kein Einrastsignal zur Verfügung, so übernimmt der Ple- siochronzähler 13 die Aufgabe, eventuell störende Aktionen des Frequenzdetektors zu verhindern, wenn die PLL-Phasenregelschleife bereits eingerastet ist. Durch statistisch verteilte Bitwechselhäufungen oder Gleichfolgen ist das Ausgangssignal des Vorzählers 4 mehr oder weniger unregelmäßig. Ohne regelmäßige Rücksetzung der Ringzähler 8 und 9 würden ihre Zählerstände allmählich "auseinanderlaufen" und störende Frequenzdetektorsignale erzeugen.If the PLL phase locked loop locks in as a result of the frequency adjustment via the signal of the phase detector 16 and a lock signal is generated thereby, this can be used to end the frequency control process. In this case, the so-called plesiochron counter 13 can be dispensed with. A possible circuit for a "lock" indicator is a window comparator which emits a signal if the voltage of the phase detector 16 does not exceed certain limits for a sufficiently long time. If no latching signal is available, the plesochronous counter 13 takes over the task of preventing any interfering actions of the frequency detector when the PLL phase-locked loop has already been latched. The output signal of the pre-counter 4 is more or less irregular due to statistically distributed bit change clusters or identical sequences. Without regular resetting of the ring counters 8 and 9, their counter readings would gradually "diverge" and generate interfering frequency detector signals.
Daher wird über den Plesiochronzähler 13 nach einer gewissen Zahl von Taktimpulsen ein Rücksetzimpuls ausgegeben, der die Ringzähler 8 und 9 zurücksetzt. Je größer der Plesiochronzähler 13 ist, desto genauer wird die Frequenz geregelt; gleich- zeitig steigt damit die Empfindlichkeit gegenüber Abweichungen des Datensignals von der Flankenwechseldichte 1/2.Therefore, after a certain number of clock pulses, a reset pulse is output via the plesiochron counter 13, which resets the ring counters 8 and 9. The larger the plesiochron counter 13, the more precisely the frequency is regulated; at the same time, the sensitivity to deviations of the data signal from the edge change density 1/2 increases.
Da das geteilte Datensignal seiner Natur nach nicht regelmäßig ist, können die Ausgangsimpulse der Vorzähler 4 und 5 mit einer zufälligen Verschiebung voneinander auftreten. Um zu vermeiden, daß der Frequenzdetektor dadurch ein Ausgangssignal erzeugt, werden die 1 : 2-Frequenzteiler 6 und 7 eingefügt, die über den Plesiochronzähler 13 bzw. über das "Lock"- Signal bzw. über das Signal vom Ausgang E des Subtrahierers 10 rückgesetzt werden.Since the divided data signal is not regular in nature, the output pulses of the pre-counters 4 and 5 can occur with a random shift from one another. In order to prevent the frequency detector from producing an output signal, the 1: 2 frequency dividers 6 and 7 are inserted, which are reset via the plesiochron counter 13 or via the "lock" signal or via the signal from the output E of the subtractor 10 become.
Es folgen nun noch einige wesentliche Dimensionierungsregeln der in der FIGUR dargestellten Frequenzregelschaltung:Here are some more important dimensioning rules of the frequency control circuit shown in the FIGURE:
Für die Vorzähler 4 und 5 gilt: Um die Schaltung tolerant gegenüber g aufeinanderfolgende Gleichbits zu machen, muß der Vorzähler bis g/4 zählen.The following applies to the pre-counters 4 and 5: In order to make the circuit tolerant of g consecutive identical bits, the pre-counter must count up to g / 4.
Für den Plesiochronzähler 13 gilt: Über diesen Zähler 13 soll ein Rücksetzimpuls erzeugt werden, bevor die Ringzähler 8 und 9 eine Differenz von 1 aufweisen, wenn am Eingang die Frequenzdifferenz Δf besteht. Die Schwebungsfrequenz zwischen den Ringzählereingängen ist Δf/8VZ, wobei VZ die Vorzähler- schritte der Vorzähler 4 und 5 und das nachfolgend angegebene PZ die Schritte des Plesiochronzählers 13 sind.The following applies to the plesiochron counter 13: a reset pulse is to be generated via this counter 13 before the ring counters 8 and 9 have a difference of 1 if there is a frequency difference Δf at the input. The beat frequency between the ring counter inputs is Δf / 8VZ, where VZ are the pre-counting steps of the pre-counters 4 and 5 and the PZ specified below are the steps of the plesiochronous counter 13.
Um diese Frequenz am Ausgang des Plesiochronzählers 13 zu erhalten, muß (Δf/8VZ) '4VZ-PZ = fTakt sein oder PZ = 2 fTakt/Δf. Wird beispielsweise der Fangbereich der PLL- Phasenregelschleife zu 10 MHz dimensioniert und ist die Taktfrequenz fiakt = 1 GHz, so muß der Plesiochronzähler 13 bis 200 zählen.In order to obtain this frequency at the output of the plesiochron counter 13, (Δf / 8VZ) '4VZ-PZ = f clock or PZ = 2 f clock / Δf. If, for example, the capture range of the PLL phase-locked loop is dimensioned to 10 MHz and the clock frequency fia k t = 1 GHz, the plesiochron counter must count 13 to 200.
Für die Ringzähler 8 und 9 gilt: Mit großen Ringzählern 8 und 9 kann eine linear arbeitende Frequenzregelschleife aufgebaut werden; der Stellwert wird proportional zur Differenzfre- quenz. Hiermit läßt sich ein optimales Frequenzfangverhalten einstellen. Bei geringeren Anforderungen an das Frequenzfangverhalten genügt ein einfacher 3- oder 4-Bit-Zähler . Ein 2- Bit-Zähler ist wegen des Rücksetzausgangs E nicht möglich.The following applies to ring counters 8 and 9: With large ring counters 8 and 9, a linearly operating frequency control loop can be set up; the manipulated variable becomes proportional to the difference frequency. This allows an optimal frequency response to be set. A simple 3-bit or 4-bit counter is sufficient for lower demands on the frequency-catching behavior. A 2-bit counter is not possible due to the reset output E.
Für die Frequenzregelschleife gilt: Um die Frequenzregelung stabil zu machen, darf die Ringverstärkung nicht zu groß gewählt werden. Das Ausgangssignal des Digital/Analog-Wandlers 11 darf daher nicht zu groß sein. Auf eine analytische Stabilitätsberechnung wird an dieser Stelle verzichtet.The following applies to the frequency control loop: To make the frequency control stable, the ring gain must not be selected too large. The output signal of the digital / analog converter 11 must therefore not be too large. An analytical stability calculation is omitted here.
Die beschrieben Frequenznachstellschaltung nach der Erfindung findet insbesondere Anwendung in Empfängerschaltungen am Ende von Übertragungsstrecken eines Telekommunikations- und Datenübertragungsnetzes . The described frequency adjustment circuit according to the invention is used in particular in receiver circuits at the end of transmission links in a telecommunications and data transmission network.

Claims

Patentansprüche claims
1. Frequenzdetektionsverfahren zur Nachstellung der Taktsignalfrequenz eines lokalen Oszillators auf die Datenrate ei- nes empfangenen binären Datensignals, dadurch gekennzeichnet, daß das frequenzmäßig durch den Teilungsfaktor 4 vorgeteilte Taktsignal und das empfangene Datensignal jeweils mit dem gleichen Teilungsfaktor frequenzgeteilt werden, daß die Frequenzen der beiden frequenzgeteilten Signale durch gleichzeitig für beide Signale in Zählern parallel ablaufende Zählvorgänge ermittelt und mittels einem die jeweilige Zählerdifferenz auswertenden Subtrahierer (10) verglichen werden und daß die mit dem Subtrahierer ermittelte Zählerdifferenz in ein analoges Ausgangssignal zur Regelung der Taktsignal- frequenz des lokalen Oszillators umgewandelt wird.1. Frequency detection method for adjusting the clock signal frequency of a local oscillator to the data rate of a received binary data signal, characterized in that the clock signal frequency-divided by the division factor 4 and the received data signal are each frequency-divided with the same division factor that the frequencies of the two frequency-divided Signals are determined by counting processes running in parallel for both signals in counters and compared by means of a subtractor (10) evaluating the respective counter difference and that the counter difference determined with the subtractor is converted into an analog output signal for regulating the clock signal frequency of the local oscillator.
2. Frequenzdetektionsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß aus dem Endstand des Subtrahierers (10) ein Rücksetzsignal abgeleitet wird, das die parallel ar- beitenden Zähler zurücksetzt und ein Überlaufen im Subtrahierer vermeidet.2. Frequency detection method according to claim 1, characterized in that a reset signal is derived from the final state of the subtractor (10), which resets the counter working in parallel and avoids an overflow in the subtractor.
3. Frequenzdetektionsverfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß nach erfolgter Frequenz- nachstellung des Taktsignals des lokalen Oszillators die3. Frequency detection method according to claim 1 or 2, characterized in that after the frequency adjustment of the clock signal of the local oscillator
Taktsignalphase des lokalen Oszillators durch eine mit einem Phasendetektor (16) und einem Schleifen-Tiefpaßfilter (15) versehene PLL (Phase Locked Loop) -Phasenregelschleife mit der Phasenlage des empfangenen Datensignals verglichen und nach- geregelt wird.Clock phase of the local oscillator is compared with a phase detector (16) and a loop low-pass filter (15) provided PLL (Phase Locked Loop) phase locked loop with the phase position of the received data signal and readjusted.
4. Frequenzdetektionsverfahren nach Anspruch 1 und 3, dadurch gekennzeichnet, daß das analoge Ausgangssignal über einen Addierer (14) in die PLL-Phasenregelschleife an das Schleifen-Tiefpaßfilter (15) geleitet wird, wodurch die Taktsignalfrequenz des lokalen Oszillators geändert wird, bis sie sich der Datenrate des empfangenen Datensignals angeglichen hat.4. Frequency detection method according to claim 1 and 3, characterized in that the analog output signal via an adder (14) in the PLL phase-locked loop to the loop low-pass filter (15) is passed, whereby the clock signal frequency of the local oscillator is changed until it has adapted to the data rate of the received data signal.
5. Frequenzdetektionsverfahren nach Anspruch 1 und 3, dadurch gekennzeichnet, daß nach einer festgelegten Anzahl von Taktsignalimpulsen von einem als Plesiochronzähler (13) bezeichneten Zähler ein Rücksetzimpuls ausgegeben wird, der die parallel arbeitenden Zähler zurücksetzt, so daß der Frequenzregelvorgang von neuem begonnen wird.5. Frequency detection method according to claim 1 and 3, characterized in that after a predetermined number of clock signal pulses from a plesiochronic counter (13) counter is issued a reset pulse which resets the counter working in parallel, so that the frequency control process is started again.
6. Frequenzdetektionsverfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß bei Einrasten der PLL-Phasenregelschleife ein Einrastsignal ("Lock") abgeleitet wird, das den parallel arbeitenden Zählern als Rücksetzsignal zuge- führt wird, so daß der Frequenzregelvorgang beendet wird.6. Frequency detection method according to claim 3 or 4, characterized in that when the PLL phase-locked loop locks in, a lock signal ("lock") is derived, which is fed to the counters operating in parallel as a reset signal, so that the frequency control process is ended.
7. Frequenzdetektorschaltung zur Durchführung des Verfahrens nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zur Herunterteilung des Taktsignals des lokalen Oszillators in einem Taktsignalpfad (1) zunächst ein 1 : -Frequenzteiler (2), dann ein Vorzähler (5) und schließlich ein Ringzähler (9) vorgesehen sind, daß zur Herunterteilung des empfangenen binären Datensignals in einem Datensignalpfad (3) ein mit dem im Taktsignalpfad vorhandenen Vorzähler gleicher Vorzähler (4) und danach ein mit dem im7. frequency detector circuit for performing the method according to any one of the preceding claims, characterized in that for dividing the clock signal of the local oscillator in a clock signal path (1) first a 1: frequency divider (2), then a pre-counter (5) and finally a ring counter (9) are provided that in order to divide the received binary data signal in a data signal path (3), a pre-counter (4) which is identical to the pre-counter present in the clock signal path and then a counter with the im
Taktsignalpfad vorhandenen Ringzähler gleicher Ringzähler (8) vorgesehen sind, daß die Ausgänge der beiden Ringzähler jeweils mit einem der beiden Eingänge (A, B) eines Subtrahierers (10) verbunden sind, daß der Differenzausgang (D) des Subtrahierers an einen Digital/Analog-Wandler (11) angeschlossen ist, der die Differenz in einen analogen Spannungswert umsetzt, und daß am Ausgang des Digital/Analog-Wandlers das analoge Ausgangssignal zur Regelung der Taktsignalfrequenz des lokalen Oszillators ansteht.Clock signal path existing ring counter of the same ring counter (8) are provided that the outputs of the two ring counters are each connected to one of the two inputs (A, B) of a subtractor (10), that the differential output (D) of the subtractor to a digital / analog Converter (11) is connected, which converts the difference into an analog voltage value, and that the analog output signal for regulating the clock signal frequency of the local oscillator is present at the output of the digital / analog converter.
8. Frequenzdetektorschaltung nach Anspruch 7, dadurch gekennzeichnet, daß sowohl im Taktsignalpfad (1) als auch im Datensignalpfad (3) jeweils zwischen dem Vorzähler (5, 4) und dem Ringzähler (9, 8) ein rücksetzbarer 1:2- Frequenzteiler (7, 6) eingeschaltet ist.8. Frequency detector circuit according to claim 7, characterized in that both in the clock signal path (1) a resettable 1: 2 frequency divider (7, 6) is also switched on in the data signal path (3) between the pre-counter (5, 4) and the ring counter (9, 8).
9. Frequenzdetektorschaltung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der Subtrahierer (10) so ausgebildet ist, daß er die Differenz der an seinen beiden Eingängen (A, B) anstehenden Zählwerte auch über die Überlaufsgrenzen hinweg bildet.9. Frequency detector circuit according to claim 7 or 8, characterized in that the subtractor (10) is designed such that it forms the difference between the counting values present at its two inputs (A, B) even beyond the overflow limits.
10. Frequenzdetektorschaltung nach einem der Ansprüche 7 bis10. Frequency detector circuit according to one of claims 7 to
9, dadurch gekennzeichnet, daß der Subtrahierer (10) noch einen weiteren Ausgang (E) aufweist, an dem ein9, characterized in that the subtractor (10) has a further output (E) at which a
Rücksetzsignal ansteht, wenn der Subtrahierer einen festge- legten positiven oder negativen Endstand erreicht.Reset signal is present when the subtractor reaches a specified positive or negative end position.
11. Frequenzdetektorschaltung nach einem der Ansprüche 7 bis11. Frequency detector circuit according to one of claims 7 to
10, dadurch gekennzeichnet, daß im Anschluß an den Ausgang des Vorzählers (5) im Taktsignalpfad (1) ein Plesio- chronzähler (13) vorgesehen ist, der die Taktsignalimpulse nach der Teilung im Vorzähler zählt und an dessen Ausgang bei Erreichen einer gewissen Anzahl von gezählten Taktsignalimpulsen ein Rücksetzsignal ansteht.10, characterized in that a plesio-chronometer (13) is provided in the clock signal path (1) following the output of the pre-counter (5), which counts the clock signal pulses after the division in the pre-counter and at its output when a certain number of counted clock signal pulses a reset signal is present.
12. Frequenzdetektorschaltung nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß das Rücksetzsignal auf die beiden Ringzähler (8, 9) und auf die beiden 1 : 2-Frequenz- teiler (6, 7) jeweils an deren Rücksetzeingang (R) gegeben wird.12. Frequency detector circuit according to claim 10 or 11, characterized in that the reset signal on the two ring counters (8, 9) and on the two 1: 2 frequency dividers (6, 7) are each given at their reset input (R).
13. Frequenzdetektorschaltung nach Anspruch 12, dadurch gekennzeichnet, daß das Rücksetzsignal zusätzlich auf die beiden Vorzähler (4, 5) jeweils an deren Rücksetzeingang gegeben wird.13. Frequency detector circuit according to claim 12, characterized in that the reset signal is additionally given to the two pre-counters (4, 5) in each case at their reset input.
14. Frequenzdetektorschaltung nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, daß die genannten Rück- setzsignale und eventuell noch ein "Lock"-Signal, das von einer Phasenregelschleife bei Einrasten im Anschluß an eine abgeschlossene Frequenznachstellung der Taktsignalfrequenz des lokalen Oszillators abgegeben wird, noch zusätzlich vor ihrer Zuführung an die Rücksetzeingänge (R) der Zähler (8, 9) und Teiler (6, 7) über ein Oder-Gatter (12) geführt sind.14. Frequency detector circuit according to one of claims 10 to 13, characterized in that the said return set signals and possibly a "lock" signal, which is emitted by a phase locked loop when it locks into place following a completed frequency adjustment of the clock signal frequency of the local oscillator, before it is also fed to the reset inputs (R) of the counters (8, 9) and Dividers (6, 7) are guided via an OR gate (12).
15. Frequenzdetektorschaltung nach einem der Ansprüche 7 bis15. Frequency detector circuit according to one of claims 7 to
14, dadurch gekennzeichnet, daß der Analog/Digital- Wandler (11) so ausgebildet ist, daß der vom Ausgang des Subtrahierers (10) entnommene digitale Differenzwert in eine analoge Spannung umgesetzt wird, wobei das höchstwertige Bit als Vorzeichenbit gilt.14, characterized in that the analog / digital converter (11) is designed such that the digital difference value taken from the output of the subtractor (10) is converted into an analog voltage, the most significant bit being the sign bit.
16. Frequenzdetektorschaltung nach einem der Ansprüche 7 bis16. Frequency detector circuit according to one of claims 7 to
15, dadurch gekennzeichnet, daß die beiden Vorzähler (4, 5) so dimensioniert sind, daß sie jeweils bis g/4 zählen, wobei g die zu erwartende Anzahl aufeinanderfolgender Gleichbits des Datensignals ist.15, characterized in that the two pre-counters (4, 5) are dimensioned such that they each count to g / 4, where g is the expected number of consecutive equal bits of the data signal.
17. Frequenzdetektorschaltung nach einem der Ansprüche 7 bis 16, gekennzeichnet durch die Anwendung in Empfängerschaltungen am Ende von Übertragungsstrecken eines Telekommunikations- und Datenübertragungsnetzes. 17. Frequency detector circuit according to one of claims 7 to 16, characterized by the application in receiver circuits at the end of transmission links of a telecommunications and data transmission network.
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