EP1074051A1 - VERTICAL BIPOLAR TRANSISTOR, IN PARTICULAR WITH SiGe BASE HETEROJUNCTION AND METHOD FOR MAKING SAME - Google Patents

VERTICAL BIPOLAR TRANSISTOR, IN PARTICULAR WITH SiGe BASE HETEROJUNCTION AND METHOD FOR MAKING SAME

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EP1074051A1
EP1074051A1 EP99913403A EP99913403A EP1074051A1 EP 1074051 A1 EP1074051 A1 EP 1074051A1 EP 99913403 A EP99913403 A EP 99913403A EP 99913403 A EP99913403 A EP 99913403A EP 1074051 A1 EP1074051 A1 EP 1074051A1
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EP
European Patent Office
Prior art keywords
region
collector
intrinsic
extrinsic
base
Prior art date
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Withdrawn
Application number
EP99913403A
Other languages
German (de)
French (fr)
Inventor
Alain Chantre
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Orange SA
Original Assignee
France Telecom SA
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Filing date
Publication date
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Withdrawn legal-status Critical Current

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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/7371—Vertical transistors
    • H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors

Definitions

  • the invention relates to vertical bipolar transistors, and more particularly to high speed bipolar transistors having a SiGe heterojunction base (Silicon-Germanium).
  • An object of the invention is to produce a high speed bipolar transistor of low complexity, compact, having a reduced collector-substrate capacity and a reduced capacity between the extrinsic base and the collector.
  • the bipolar transistor according to the invention consequently comprises a semiconductor region of intrinsic collector surrounded by a region of lateral isolation, a semiconductor layer, comprising for example a heterojunction SiGe, located partially between the emitter and the intrinsic collector and s' extending on either side of the transmitter above the lateral isolation region.
  • the bipolar transistor according to the invention also comprises an intrinsic base region formed in said semiconductor layer between the emitter and the intrinsic collector. It also comprises an extrinsic base region and an extrinsic collector region respectively comprising first zones formed in said semiconductor layer. These first zones are situated respectively on either side of the transmitter and above a first part of the lateral isolation region and are mutually electrically isolated by a second part of the lateral isolation region.
  • the extrinsic base and extrinsic collector regions also comprise second zones extending in the intrinsic collector, in practice produced by implantation.
  • the base and collector metallizations are respectively located in contact with said first corresponding zones above said first part of the lateral isolation region.
  • the bipolar transistor according to the invention does not include an extrinsic collector formed by a collector well and a buried layer.
  • the extrinsic collector is formed here essentially in the semiconductor layer, for example with heterojunction.
  • the base, and therefore the base metallization, does not completely surround the emitter. Therefore, it is necessary that the extrinsic collector and extrinsic base regions are electrically isolated which is achieved in the invention by a part of the lateral isolation region.
  • the bipolar transistor according to the invention therefore has not only a basic metallization overflowing on the field oxide, but also an extrinsic collector metallization overflowing on the field oxide which further contributes to increasing the operating speed of the transistor and which makes it possible to obtain both a reduced extrinsic base-collector capacity and also a reduced collector-substrate capacity.
  • the absence of a remote collector well makes it possible to obtain a particularly compact bipolar transistor.
  • the transistor has two layers of amorphous silicon resting on the first part of the lateral isolation region respectively under said first areas of the extrinsic base and of the extrinsic collector, these two layers of silicon amorphous projecting beyond the lateral isolation region respectively towards the emitter.
  • the emitter region comprises a projecting zone surrounded by insulating spacers and extending by a narrower window in contact with the intrinsic base. The distance between the edge of the window and the insulating spacer located on the extrinsic collector side is then advantageously greater than the distance between the edge of the window and the insulating spacer located on the side of the extrinsic base.
  • the invention also relates to a method of manufacturing a vertical bipolar transistor.
  • this method comprises a step of implanting an intrinsic collector region in a region of semiconductor substrate surrounded by an insulating lateral region and a step of producing the extrinsic base regions, base intrinsic and extrinsic collector.
  • This production step includes the formation, by selective epitaxy, of a semiconductor layer, for example with SiGe heterojunction, extending over the intrinsic collector region and above the lateral isolation region.
  • This production step also includes implantations of dopants through first predetermined zones of this semiconductor layer, for example heterojunction, located respectively on either side of the intrinsic collector and above a first part of the region d lateral isolation and mutually electrically isolated by a second part of the lateral isolation region. There are also plans for implantations in second predetermined zones of the intrinsic collector. The extrinsic base and extrinsic collector regions are thus formed.
  • the method according to the invention also comprises a step of producing contact metallizations comprising producing base and collector contact metallizations respectively on either side of the emitter region and above the first part of the region insulating side.
  • the formation of the semiconductor layer comprises the deposition of an amorphous silicon layer on the intrinsic collector and on the insulating lateral region, an etching of this layer of amorphous silicon so as to leave on each side of the exposed surface of the intrinsic collector two distinct zones of amorphous silicon extending respectively over the first part of the insulating lateral region and projecting respectively over the uncovered surface of the intrinsic collector, then said selective epitaxy on the uncovered area of the intrinsic collector and on the two distinct areas of amorphous silicon.
  • the method according to the invention also advantageously comprises a step of producing the emitter region comprising the deposition of an insulating bilayer on the semiconductor layer, for example with heterojunction, then the etching of the bilayer so as to produce a window uncovering an area of the semiconductor layer located above the intrinsic collector.
  • This step also includes depositing a layer of polysilicon on the unetched part of the insulating bilayer and in said window, then etching the polysilicon so as to produce a protruding part of polysilicon, wider than the window, the distance between the edge of the window and the edge of the projection on the extrinsic collector side being greater than the distance between the edge of the window and the edge of the projection on the extrinsic base side.
  • FIGS. 1 to 5 schematically illustrate a mode for implementing the method according to the invention making it possible to obtain a transistor according to the invention
  • FIG. 6 schematically illustrates a structure of a bipolar transistor according to the invention.
  • the reference 1 generally designates a P-type semiconductor substrate (for example).
  • lateral isolation regions 2 field oxide
  • a lateral isolation method by narrow trenches and a shallow insulating barrier layer 3 is formed, formed of silicon dioxide (SiO2) and having a typical thickness of the order of 100 ⁇ .
  • a standard N-type implantation is then carried out in the active zone so as to produce the intrinsic collector region 4.
  • a layer 5 of amorphous silicon typically having a thickness of 500 ⁇ .
  • a conventional etching of this layer is carried out with stopping on the oxide layer 3.
  • two layers of amorphous silicon 50 and 51 are obtained (FIGS. 3 and 4) extending above a first part 200 and 201 of the insulating lateral region 2, and mutually electrically insulated by a second part 202 of this insulating lateral region.
  • These two layers of amorphous silicon 50 and 51 also extend beyond the surface of the intrinsic collector 4 discovered after deoxidation.
  • this heterojunction layer consists of a stack of a first silicon sublayer surmounted by a sublayer of Si j _ ⁇ Ge ⁇ (with x typically of the order of 10%), this second sublayer being itself encapsulated by another silicon sublayer.
  • the epitaxy is selective in the sense that the growth of the heterojunction layer takes place only on the two layers of amorphous silicon 50 and 51 and on the intrinsic collector region 4.
  • a selective epitaxy is an operation perfectly known to those skilled in the art. It uses in particular gases such as dichlorosilane (SiH 2 Cl 2 ) Due to the presence of the two layers of amorphous silicon 50 and 51, there will be growth of polycrystalline silicon on these two layers. There will also be growth of monocrystalline silicon on the intrinsic collector region 4. Furthermore, the presence of these layers 50 and 51 on the collector makes it possible to obtain a substantially identical growth rate between the monocrystalline silicon and the polycrystalline silicon. This would not have been the case if silicon had been grown directly on oxide. Furthermore, the overflow of the layers 50 and 51 makes it possible to ensure that there are no parts formed of SiO 2 on which the selective epitaxy of the heterojunction layer would have led to an absence of silicon at these locations.
  • the thickness of the heterojunction layer 6 is typically of the order of 1000 to 1500 A.
  • the next step is the deposition on the heterojunction layer 6 (FIG. 4) of an insulating bilayer formed of a first insulating layer 7 of silicon oxide Si02 surmounted by a second insulating layer 8 of silicon nitride Si 3 N.
  • a photolithography step is then carried out (FIG. 5) making it possible to define the window 80 of the emitter, then an etching of the insulating bilayer 7, 8 so as to effectively define the emitting window 80.
  • the etching of the nitride layer of silicon is a plasma etching with stop on the layer 7 of silicon oxide while the etching of the oxide layer 7 is a chemical etching using the layer of silicon nitride as a mask.
  • a layer 9 of N + doped polysilicon is then deposited, typically having a thickness of the order of 2500 Angstroms, which is then etched so as to form the emitter region 90 formed of polysilicon (FIG. 6).
  • the emitter polysilicon is advantageously etched asymmetrically so as to obtain a distance L1 between the edge of the window 80 and the edge of the region 90 shorter than the distance L2 between the edge of the window 80 and the edge of the region 90.
  • This makes it possible to take account of the lateral diffusion differential between the implants of the extrinsic base and of the extrinsic collector, which will be described below.
  • spacers 100 formed of silicon nitride.
  • a P + type implantation for example with boron ions, of the assembly thus obtained so as to produce the extrinsic base.
  • An N + type implantation (for example based on phosphorus) is likewise carried out on the assembly thus obtained so as to produce the extrinsic collector.
  • This transistor has an intrinsic base 60 with a SiGe heterojunction disposed between the polysilicon emitter 90 and the intrinsic collector 4.
  • the extrinsic base has a first zone 61 formed in the heterojunction layer 6 and disposed on one side of the emitter, thus that a second implanted zone 62 projecting into the intrinsic collector.
  • the extrinsic collector comprises a first zone 63 formed in the heterojunction layer 6 on the other side of the emitter, and a second implanted zone 64 projecting into the intrinsic collector.
  • the first zones 61 and 63 of the extrinsic base and of the extrinsic collector are located above the field oxide 200 and 201. It is therefore the same for the contact metallizations.
  • the invention has been described with a heterojunction semiconductor layer 6 leading to the production of a heterojunction base for the vertical transistor, which makes it possible to optimize the adjustment of the transistor and in particular to further increase its speed (that is to say increasing the transition frequency and the maximum oscillation frequency), the invention also applies to any type of epitaxial base, in particular an entirely silicon base, and makes it possible in particular to obtain, even with any type of base, reduced collector-substrate and extrinsic-collector base capacities.

Abstract

The semiconductor region of an intrinsic collector (4) is surrounded with a lateral insulating region (2). A semi-conducting layer (6) comprising a SiGe heterojunction is partially located between the transmitter (90) and the intrinsic collector (4) and extends on either side of the transmitter above the lateral insulating region. The base intrinsic region (60) is formed in said semi-conducting layer with heterojunction between the transmitter (90) and the intrinsic collector (4). The base extrinsic region and the collector extrinsic region respectively comprise first zones (61, 63) formed in said semi-conducting layer with heterojunction, located respectively on either side of the transmitter and above the lateral insulating region first part (200, 201) and mutually electrically insulated by the lateral insulating region second part.

Description

Transistor bipolaire vertical, en particulier à base à hétérojonctionVertical bipolar transistor, in particular with heterojunction base
SiGe, et procédé de fabricationSiGe, and manufacturing process
L'invention concerne les transistors bipolaires verticaux, et plus particulièrement les transistors bipolaires haute vitesse présentant une base à hétérojonction SiGe (Silicium-Germanium).The invention relates to vertical bipolar transistors, and more particularly to high speed bipolar transistors having a SiGe heterojunction base (Silicon-Germanium).
Un but de l'invention est de réaliser un transistor bipolaire haute vitesse de faible complexité, compact, présentant une capacité collecteur-substrat réduite et une capacité réduite entre la base extrinsèque et le collecteur.An object of the invention is to produce a high speed bipolar transistor of low complexity, compact, having a reduced collector-substrate capacity and a reduced capacity between the extrinsic base and the collector.
Le transistor bipolaire selon l'invention comprend par conséquent une région semiconductrice de collecteur intrinsèque entourée d'une région d'isolement latéral, une couche semiconductrice, comportant par exemple une hétérojonction SiGe, située partiellement entre l'émetteur et le collecteur intrinsèque et s'étendant de part et d'autre de l'émetteur au-dessus de la région d'isolement latéral. Le transistor bipolaire selon l'invention comporte par ailleurs une région de base intrinsèque formée dans ladite couche semiconductrice entre l'émetteur et le collecteur intrinsèque. Il comprend également une région de base extrinsèque et une région de collecteur extrinsèque comportant respectivement des premières zones formées dans ladite couche semiconductrice. Ces premières zones sont situées respectivement de part et d'autre de l'émetteur et au-dessus d'une première partie de la région d'isolement latéral et sont mutuellement isolées électriquement par une deuxième partie de la région d'isolement latéral. Les régions de base extrinsèque et de collecteur extrinsèque comportent également des deuxièmes zones s'étendant dans le collecteur intrinsèque, en pratique réalisées par implantation. Enfin, les métallisations de base et de collecteur sont respectivement situées au contact desdites premières zones correspondantes au-dessus de ladite première partie de la région d'isolement latéral.The bipolar transistor according to the invention consequently comprises a semiconductor region of intrinsic collector surrounded by a region of lateral isolation, a semiconductor layer, comprising for example a heterojunction SiGe, located partially between the emitter and the intrinsic collector and s' extending on either side of the transmitter above the lateral isolation region. The bipolar transistor according to the invention also comprises an intrinsic base region formed in said semiconductor layer between the emitter and the intrinsic collector. It also comprises an extrinsic base region and an extrinsic collector region respectively comprising first zones formed in said semiconductor layer. These first zones are situated respectively on either side of the transmitter and above a first part of the lateral isolation region and are mutually electrically isolated by a second part of the lateral isolation region. The extrinsic base and extrinsic collector regions also comprise second zones extending in the intrinsic collector, in practice produced by implantation. Finally, the base and collector metallizations are respectively located in contact with said first corresponding zones above said first part of the lateral isolation region.
En d'autres termes, le transistor bipolaire selon l'invention ne comporte pas de collecteur extrinsèque formé d'un puits collecteur et d'une couche enterrée. Le collecteur extrinsèque est formé ici essentiellement dans la couche semiconductrice, par exemple à hétérojonction. La base, et par conséquent la métallisation de base, n'entoure pas complètement l'émetteur. De ce fait, il est nécessaire que les régions de collecteur extrinsèque et de base extrinsèque soient isolées électriquement ce qui est réalisé dans l'invention par une partie de la région d'isolement latéral.In other words, the bipolar transistor according to the invention does not include an extrinsic collector formed by a collector well and a buried layer. The extrinsic collector is formed here essentially in the semiconductor layer, for example with heterojunction. The base, and therefore the base metallization, does not completely surround the emitter. Therefore, it is necessary that the extrinsic collector and extrinsic base regions are electrically isolated which is achieved in the invention by a part of the lateral isolation region.
Le transistor bipolaire selon l'invention présente donc non seulement une métallisation de base débordant sur l'oxyde de champ, mais également une métallisation de collecteur extrinsèque débordant sur l'oxyde de champ ce qui contribue encore à augmenter la vitesse de fonctionnement du transistor et ce qui permet d'obtenir à la fois une capacité base extrinsèque-collecteur réduite et également une capacité collecteur-substrat réduite. En outre, l'absence de puits collecteur déporté permet d'obtenir un transistor bipolaire particulièrement compact.The bipolar transistor according to the invention therefore has not only a basic metallization overflowing on the field oxide, but also an extrinsic collector metallization overflowing on the field oxide which further contributes to increasing the operating speed of the transistor and which makes it possible to obtain both a reduced extrinsic base-collector capacity and also a reduced collector-substrate capacity. In addition, the absence of a remote collector well makes it possible to obtain a particularly compact bipolar transistor.
Selon un mode de réalisation de l'invention, le transistor comporte deux couches de silicium amorphe se reposant sur la première partie de la région d'isolement latéral respectivement sous lesdites premières zones de la base extrinsèque et du collecteur extrinsèque, ces deux couches de silicium amorphe débordant respectivement au-delà de la région d'isolement latéral en direction de l'émetteur.According to one embodiment of the invention, the transistor has two layers of amorphous silicon resting on the first part of the lateral isolation region respectively under said first areas of the extrinsic base and of the extrinsic collector, these two layers of silicon amorphous projecting beyond the lateral isolation region respectively towards the emitter.
La présence de ces couches de silicium amorphe permettent, lors de l'épitaxie sélective qui est l'une des caractéristiques du procédé de fabrication selon l'invention, d'obtenir une vitesse de croissance sensiblement analogue entre le silicium polycristallin de la couche semiconductrice, croissant au-dessus de la zone d'oxyde de champ, et le silicium monocristallin de cette couche semiconductrice croissant sur la région silicium du collecteur intrinsèque. Selon un mode de réalisation de l'invention, la région d'émetteur comporte une zone saillante entourée d'espaceurs isolants et se prolongeant par une fenêtre plus étroite au contact de la base intrinsèque. La distance entre le bord de la fenêtre et l'espaceur isolant situé du côté collecteur extrinsèque est alors avantageusement plus grande que la distance entre le bord de la fenêtre et l'espaceur isolant situé du côté de la base extrinsèque. Ceci permet d'éviter, lors de l'implantation N+ par exemple du collecteur intrinsèque, d'avoir un débordement de cette zone implantée dans la fenêtre de l'émetteur. L'invention a également pour objet un procédé de fabrication d'un transistor bipolaire vertical. Selon une caractéristique générale de l'invention, ce procédé comporte une étape d'implantation d'une région de collecteur intrinsèque dans une zone de substrat semiconducteur entourée d'une région latérale isolante et une étape de réalisation des régions de base extrinsèque, de base intrinsèque et de collecteur extrinsèque. Cette étape de réalisation comporte la formation, par une épitaxie sélective, d'une couche semiconductrice, par exemple à hétérojonction SiGe, s'étendant sur la région de collecteur intrinsèque et au-dessus de la région d'isolement latéral. Cette étape de réalisation comporte également des implantations de dopants à travers des premières zones prédéterminées de cette couche semiconductrice, par exemple à hétérojonction, situées respectivement de part et d'autre du collecteur intrinsèque et au-dessus d'une première partie de la région d'isolement latéral et mutuellement isolées électriquement par une deuxième partie de la région d'isolement latéral. Il est également prévu des implantations dans des deuxièmes zones prédéterminées du collecteur intrinsèque. On forme ainsi les régions de base extrinsèque et de collecteur extrinsèque. Le procédé selon l'invention comporte également une étape de réalisation des métallisations de contact comportant la réalisation des métallisations de contact base et collecteur respectivement de part et d'autre de la région d'émetteur et au-dessus de la première partie de la région latérale isolante.The presence of these layers of amorphous silicon makes it possible, during the selective epitaxy which is one of the characteristics of the manufacturing process according to the invention, to obtain a substantially similar growth rate between the polycrystalline silicon of the semiconductor layer, growing above the field oxide zone, and the monocrystalline silicon of this semiconductor layer growing on the silicon region of the intrinsic collector. According to one embodiment of the invention, the emitter region comprises a projecting zone surrounded by insulating spacers and extending by a narrower window in contact with the intrinsic base. The distance between the edge of the window and the insulating spacer located on the extrinsic collector side is then advantageously greater than the distance between the edge of the window and the insulating spacer located on the side of the extrinsic base. This makes it possible to avoid, during the N + implantation of the intrinsic collector, having an overflow of this zone implanted in the window of the transmitter. The invention also relates to a method of manufacturing a vertical bipolar transistor. According to a general characteristic of the invention, this method comprises a step of implanting an intrinsic collector region in a region of semiconductor substrate surrounded by an insulating lateral region and a step of producing the extrinsic base regions, base intrinsic and extrinsic collector. This production step includes the formation, by selective epitaxy, of a semiconductor layer, for example with SiGe heterojunction, extending over the intrinsic collector region and above the lateral isolation region. This production step also includes implantations of dopants through first predetermined zones of this semiconductor layer, for example heterojunction, located respectively on either side of the intrinsic collector and above a first part of the region d lateral isolation and mutually electrically isolated by a second part of the lateral isolation region. There are also plans for implantations in second predetermined zones of the intrinsic collector. The extrinsic base and extrinsic collector regions are thus formed. The method according to the invention also comprises a step of producing contact metallizations comprising producing base and collector contact metallizations respectively on either side of the emitter region and above the first part of the region insulating side.
Il convient de noter ici que la réalisation du collecteur, par implantation, et non pas par épitaxie, contribue à réduire la com- plexité et par conséquent le coût de réalisation du transistor. Selon un mode de mise en oeuvre du procédé selon l'invention, la formation de la couche semiconductrice, par exemple à hétérojonction, comporte le dépôt d'une couche de silicium amorphe sur le collecteur intrinsèque et sur la région latérale isolante, une gravure de cette couche de silicium amorphe de façon à laisser subsister de chaque côté de la surface découverte du collecteur intrinsèque deux zones distinctes de silicium amorphe s'étendant respectivement sur la première partie de la région latérale isolante et débordant respectivement sur la surface découverte du collecteur intrinsèque, puis ladite épitaxie sélective sur la zone découverte du collecteur intrinsèque et sur les deux zones distinctes de silicium amorphe.It should be noted here that the production of the collector, by implantation, and not by epitaxy, contributes to reducing the complexity and consequently the cost of production of the transistor. According to an embodiment of the method according to the invention, the formation of the semiconductor layer, for example with heterojunction, comprises the deposition of an amorphous silicon layer on the intrinsic collector and on the insulating lateral region, an etching of this layer of amorphous silicon so as to leave on each side of the exposed surface of the intrinsic collector two distinct zones of amorphous silicon extending respectively over the first part of the insulating lateral region and projecting respectively over the uncovered surface of the intrinsic collector, then said selective epitaxy on the uncovered area of the intrinsic collector and on the two distinct areas of amorphous silicon.
Le procédé selon l'invention comporte par ailleurs avantageusement une étape de réalisation de la région d'émetteur comportant le dépôt d'une bicouche isolante sur la couche semiconductrice, par exemple à hétérojonction, puis la gravure de la bicouche de façon à réaliser une fenêtre découvrant une zone de la couche semiconductrice située au-dessus du collecteur intrinsèque. Cette étape comporte également le dépôt d'une couche de polysilicium sur la partie non gravée de la bicouche isolante et dans ladite fenêtre, puis la gravure du polysilicium de façon à réaliser une partie saillante de polysilicium, plus large que la fenêtre, la distance entre le bord de la fenêtre et le bord de la partie saillante du côté collecteur extrinsèque étant plus grande que la distance entre le bord de la fenêtre et le bord de la partie saillante du côté base extrinsèque.The method according to the invention also advantageously comprises a step of producing the emitter region comprising the deposition of an insulating bilayer on the semiconductor layer, for example with heterojunction, then the etching of the bilayer so as to produce a window uncovering an area of the semiconductor layer located above the intrinsic collector. This step also includes depositing a layer of polysilicon on the unetched part of the insulating bilayer and in said window, then etching the polysilicon so as to produce a protruding part of polysilicon, wider than the window, the distance between the edge of the window and the edge of the projection on the extrinsic collector side being greater than the distance between the edge of the window and the edge of the projection on the extrinsic base side.
D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée d'un mode de mise en oeuvre et de réalisation, nullement limitatif, et des dessins annexés sur lesquels : les figures 1 à 5 illustrent schématiquement un mode de mise en oeuvre du procédé selon l'invention permettant l'obtention d'un transistor selon l'invention, la figure 6 illustre schématiquement une structure d'un transistor bipolaire selon l'invention. Sur la figure 1, la référence 1 désigne d'une façon générale un substrat semiconducteur de type P (par exemple). Après avoir délimité de façon classique et connue en soi la région active du transistor bipolaire par des régions d'isolement latéral 2 (oxyde de champ) (par exemple en utilisant le procédé classique LOCOS ou bien un procédé d'isolement latéral par tranchées étroites et peu profondes on dépose une couche isolante d'arrêt 3, formée de dioxyde de silicium (Si02) et ayant une épaisseur typique de l'ordre de 100 Â.Other advantages and characteristics of the invention will appear on examining the detailed description of an embodiment and embodiment, in no way limiting, and the appended drawings in which: FIGS. 1 to 5 schematically illustrate a mode for implementing the method according to the invention making it possible to obtain a transistor according to the invention, FIG. 6 schematically illustrates a structure of a bipolar transistor according to the invention. In FIG. 1, the reference 1 generally designates a P-type semiconductor substrate (for example). After having delimited in a conventional manner and known per se the active region of the bipolar transistor by lateral isolation regions 2 (field oxide) (for example by using the conventional LOCOS method or else a lateral isolation method by narrow trenches and a shallow insulating barrier layer 3 is formed, formed of silicon dioxide (SiO2) and having a typical thickness of the order of 100 Å.
On réalise ensuite une implantation classique de type N dans la zone active de façon à réaliser la région de collecteur intrinsèque 4. On dépose ensuite sur ce bloc semiconducteur ainsi formé, une couche 5 de silicium amorphe ayant typiquement une épaisseur de 500 À.A standard N-type implantation is then carried out in the active zone so as to produce the intrinsic collector region 4. Next, on this semiconductor block thus formed, a layer 5 of amorphous silicon typically having a thickness of 500 Å.
Après une photolithographie de cette couche 5 de silicium amorphe, on réalise une gravure classique de cette couche avec arrêt sur la couche d'oxyde 3. On obtient alors, après gravure et désoxydation classique, deux couches de silicium amorphe 50 et 51 (figures 3 et 4) s'étendant au-dessus d'une première partie 200 et 201 de la région latérale isolante 2, et mutuellement isolées électriquement par une deuxième partie 202 de cette région latérale isolante. Ces deux couches de silicium amorphe 50 et 51 débordent par ailleurs sur la surface du collecteur intrinsèque 4 découverte après désoxydation.After a photolithography of this layer 5 of amorphous silicon, a conventional etching of this layer is carried out with stopping on the oxide layer 3. Then, after etching and conventional deoxidation, two layers of amorphous silicon 50 and 51 are obtained (FIGS. 3 and 4) extending above a first part 200 and 201 of the insulating lateral region 2, and mutually electrically insulated by a second part 202 of this insulating lateral region. These two layers of amorphous silicon 50 and 51 also extend beyond the surface of the intrinsic collector 4 discovered after deoxidation.
On procède ensuite (figure 4) à une épitaxie sélective d'une couche 6 à hétérojonction. Plus précisément, cette couche à hétérojonction se compose d'un empilement d'une première sous- couche de silicium surmontée d'une sous-couche de Sij_χGeχ (avec x typiquement de l'ordre de 10%), cette deuxième sous-couche étant elle-même encapsulée par une autre sous-couche de silicium.We then proceed (FIG. 4) to a selective epitaxy of a layer 6 with heterojunction. More precisely, this heterojunction layer consists of a stack of a first silicon sublayer surmounted by a sublayer of Si j _ χ Ge χ (with x typically of the order of 10%), this second sublayer being itself encapsulated by another silicon sublayer.
L'épitaxie est sélective en ce sens que la croissance de la couche à hétérojonction ne s'effectue que sur les deux couches de silicium amorphe 50 et 51 et sur la région de collecteur intrinsèque 4.The epitaxy is selective in the sense that the growth of the heterojunction layer takes place only on the two layers of amorphous silicon 50 and 51 and on the intrinsic collector region 4.
Il n'y a aucune croissance ailleurs, c'est-à-dire sur la deuxième partie 202 de la région latérale isolante composée de Si02. Une épitaxie sélective est une opération parfaitement connue de l'homme du métier. Elle utilise notamment des gaz tels que le dichlorosilane (SiH2Cl2) De part la présence des deux couches de silicium amorphe 50 et 51 , il y aura croissance de silicium polycristallin sur ces deux couches. Il y aura par ailleurs croissance de silicium monocristallin sur la région de collecteur intrinsèque 4. Par ailleurs, la présence de ces couches 50 et 51 sur le collecteur permet d'obtenir une vitesse de croissance sensiblement identique entre le silicium monocristallin et le silicium polycristallin. Cela n'aurait pas été le cas si l'on avait fait croître directement du silicium sur de l'oxyde. Par ailleurs, le débordement des couches 50 et 51 permet de s'assurer qu'il n'y a pas de parties formées de Si02 sur lesquelles l'épitaxie sélective de la couche à hétérojonction aurait conduit à une absence de silicium à ces endroits.There is no growth elsewhere, i.e. on the second part 202 of the insulating lateral region composed of SiO2. A selective epitaxy is an operation perfectly known to those skilled in the art. It uses in particular gases such as dichlorosilane (SiH 2 Cl 2 ) Due to the presence of the two layers of amorphous silicon 50 and 51, there will be growth of polycrystalline silicon on these two layers. There will also be growth of monocrystalline silicon on the intrinsic collector region 4. Furthermore, the presence of these layers 50 and 51 on the collector makes it possible to obtain a substantially identical growth rate between the monocrystalline silicon and the polycrystalline silicon. This would not have been the case if silicon had been grown directly on oxide. Furthermore, the overflow of the layers 50 and 51 makes it possible to ensure that there are no parts formed of SiO 2 on which the selective epitaxy of the heterojunction layer would have led to an absence of silicon at these locations.
L'épaisseur de la couche à hétérojonction 6 est typiquement de l'ordre de 1000 à 1500 A.The thickness of the heterojunction layer 6 is typically of the order of 1000 to 1500 A.
On procède ensuite au dépôt sur la couche à hétérojonction 6 (figure 4) d'une bicouche isolante formée d'une première couche isolante 7 d'oxyde de silicium Si02 surmontée d'une deuxième couche isolante 8 de nitrure de silicium Si3N .The next step is the deposition on the heterojunction layer 6 (FIG. 4) of an insulating bilayer formed of a first insulating layer 7 of silicon oxide Si02 surmounted by a second insulating layer 8 of silicon nitride Si 3 N.
On effectue ensuite (figure 5) une étape de photolithographie permettant de définir la fenêtre 80 de l'émetteur, puis une gravure de la bicouche isolante 7, 8 de façon à définir effectivement la fenêtre émetteur 80. La gravure de la couche de nitrure de silicium est une gravure par plasma avec arrêt sur la couche 7 d'oxyde de silicium tandis que la gravure de la couche d'oxyde 7 est une gravure chimique utilisant la couche de nitrure de silicium comme masque. On dépose ensuite une couche 9 de polysilicium dopée N+, ayant typiquement une épaisseur de l'ordre de 2500 Angstrôms, que l'on grave ensuite de façon à former la région d'émetteur 90 formée de polysilicium (figure 6).A photolithography step is then carried out (FIG. 5) making it possible to define the window 80 of the emitter, then an etching of the insulating bilayer 7, 8 so as to effectively define the emitting window 80. The etching of the nitride layer of silicon is a plasma etching with stop on the layer 7 of silicon oxide while the etching of the oxide layer 7 is a chemical etching using the layer of silicon nitride as a mask. A layer 9 of N + doped polysilicon is then deposited, typically having a thickness of the order of 2500 Angstroms, which is then etched so as to form the emitter region 90 formed of polysilicon (FIG. 6).
A cet égard, on grave avantageusement de façon dissymétrique le polysilicium d'émetteur de façon à obtenir une distance Ll entre le bord de la fenêtre 80 et le bord de la région 90 plus courte que la distance L2 entre le bord de la fenêtre 80 et le bord de la région 90. Ceci permet de tenir compte du différentiel de diffusion latérale entre les implants de la base extrinsèque et du collecteur extrinsèque, qui seront décrits ci-après. On forme ensuite, de façon classique et connue en soi, par dépôt et gravure anisotrope, des espaceurs 100 formés de nitrure de silicium.In this respect, the emitter polysilicon is advantageously etched asymmetrically so as to obtain a distance L1 between the edge of the window 80 and the edge of the region 90 shorter than the distance L2 between the edge of the window 80 and the edge of the region 90. This makes it possible to take account of the lateral diffusion differential between the implants of the extrinsic base and of the extrinsic collector, which will be described below. Then formed, in a conventional manner and known per se, by anisotropic deposition and etching, spacers 100 formed of silicon nitride.
On procède ensuite après masquage, à une implantation de type P+, par exemple avec des ions bore, de l'ensemble ainsi obtenu de façon à réaliser la base extrinsèque. On effectue de même une implantation de type N+ (par exemple à base de phosphore) sur l'ensemble ainsi obtenu de façon à réaliser le collecteur extrinsèque.Then, after masking, a P + type implantation, for example with boron ions, of the assembly thus obtained so as to produce the extrinsic base. An N + type implantation (for example based on phosphorus) is likewise carried out on the assembly thus obtained so as to produce the extrinsic collector.
Après recuit et dépôt de titane pour former, de façon classique par un procédé salicide, un siliciure S sur la base, le collecteur et l'émetteur, permettant les prises de contact, on obtient le transistor illustré sur la figure 6.After annealing and depositing titanium to form, conventionally by a salicidal process, a silicide S on the base, the collector and the emitter, allowing the contacts to be made, the transistor illustrated in FIG. 6 is obtained.
Ce transistor comporte une base intrinsèque 60 à hétérojonction SiGe disposée entre l'émetteur polysilicium 90 et le collecteur intrinsèque 4. La base extrinsèque comporte une première zone 61 formée dans la couche à hétérojonction 6 et disposée d'un côté de l'émetteur, ainsi qu'une deuxième zone implantée 62 débordant dans le collecteur intrinsèque. Le collecteur extrinsèque comporte une première zone 63 formée dans la couche à hétérojonction 6 de l'autre côté de l'émetteur, et une deuxième zone implantée 64 débordant dans le collecteur intrinsèque.This transistor has an intrinsic base 60 with a SiGe heterojunction disposed between the polysilicon emitter 90 and the intrinsic collector 4. The extrinsic base has a first zone 61 formed in the heterojunction layer 6 and disposed on one side of the emitter, thus that a second implanted zone 62 projecting into the intrinsic collector. The extrinsic collector comprises a first zone 63 formed in the heterojunction layer 6 on the other side of the emitter, and a second implanted zone 64 projecting into the intrinsic collector.
Les premières zones 61 et 63 de la base extrinsèque et du collecteur extrinsèque sont situées au-dessus de l'oxyde de champ 200 et 201. Il en est par conséquent de même pour les métallisations de contact.The first zones 61 and 63 of the extrinsic base and of the extrinsic collector are located above the field oxide 200 and 201. It is therefore the same for the contact metallizations.
Bien que l'invention ait été décrite avec une couche semiconductrice 6 à hétérojonction conduisant à l'obtention d'une base à hétérojonction pour la transistor vertical, ce qui permet d'optimiser le réglage du transistor et notamment d'augmenter encore sa vitesse (c'est-à-dire augmenter la fréquence de transition et la fréquence maximale d'oscillation), l'invention s'applique également à tout type de base épitaxiée, en particulier une base entièrement silicium, et permet d'obtenir notamment, même avec tout type de base, des capacités collecteur-substrat et base extrinsèque-collecteur réduites. Although the invention has been described with a heterojunction semiconductor layer 6 leading to the production of a heterojunction base for the vertical transistor, which makes it possible to optimize the adjustment of the transistor and in particular to further increase its speed ( that is to say increasing the transition frequency and the maximum oscillation frequency), the invention also applies to any type of epitaxial base, in particular an entirely silicon base, and makes it possible in particular to obtain, even with any type of base, reduced collector-substrate and extrinsic-collector base capacities.

Claims

REVENDICATIONS
1. Transistor bipolaire vertical, caractérisé par le fait qu'il comprend une région semiconductrice de collecteur intrinsèque (4) entourée d'une région d'isolement latéral (2), une couche semiconductrice (6) située partiellement entre l'émetteur (90) et le collecteur intrinsèque (4) et s'étendant de part et d'autre de l'émetteur au dessus de la région d'isolement latéral, une région de base intrinsèque (60) formée dans ladite couche semiconductrice (6) entre l'émetteur (90) et le collecteur intrinsèque (4) une région de base extrinsèque et une région de collecteur extrinsèque comportant respectivement des premières zones (61, 63) formées dans ladite couche semiconductrice (6), situées respectivement de part et d'autre de l'émetteur et au dessus d'une première partie (200, 201) de la région d'isolement latéral et mutuellement isolées électriquement par une deuxième partie (202) de la région d'isolement latéral ainsi que des deuxièmes zones (62, 64) s'étendant dans le collecteur intrinsèque (4), et des métallisations (S) de base et de collecteur respectivement situées au contact desdites premières zones correspondantes au dessus de ladite première partie de la région d'isolement latéral.1. Vertical bipolar transistor, characterized in that it comprises a semiconductor region of intrinsic collector (4) surrounded by a region of lateral isolation (2), a semiconductor layer (6) located partially between the emitter (90 ) and the intrinsic collector (4) and extending on either side of the emitter above the lateral isolation region, an intrinsic base region (60) formed in said semiconductor layer (6) between the 'emitter (90) and the intrinsic collector (4) an extrinsic base region and an extrinsic collector region respectively comprising first zones (61, 63) formed in said semiconductor layer (6), located respectively on either side of the transmitter and above a first part (200, 201) of the lateral isolation region and mutually electrically isolated by a second part (202) of the lateral isolation region as well as of the second zones (62, 64) extending into the intrinsic collector (4), and metallizations (S) of base and collector respectively located in contact with said first corresponding zones above said first part of the lateral isolation region.
2. Transistor selon la revendication 1 , caractérisé par le fait qu'il comporte deux couches de silicium amorphe (50, 51) reposant sur la première partie de la région d'isolement latéral respectivement sous lesdites premières zones de la base extrinsèque et du collecteur extrinsèque, et débordant respectivement au-delà de la région d'isolement latéral en direction de l'émetteur. 2. Transistor according to claim 1, characterized in that it comprises two layers of amorphous silicon (50, 51) resting on the first part of the lateral isolation region respectively under said first zones of the extrinsic base and of the collector extrinsic, and respectively overflowing beyond the lateral isolation region towards the transmitter.
3. Transistor selon la revendication 1 ou 2, caractérisé par le fait que la région d'émetteur comporte une zone saillante (90) entourée d'espaceurs isolants (100) et se prolongeant par une fenêtre plus étroite (80) au contact de la base intrinsèque (20), et par le fait que la distance (L2) entre le bord de la fenêtre et l'espaceur isolant situé du côté collecteur extrinsèque est plus grande que la distance (Ll) entre le bord de la fenêtre et l'espaceur isolant situé du côté base extrinsèque.3. Transistor according to claim 1 or 2, characterized in that the emitter region comprises a projecting zone (90) surrounded by insulating spacers (100) and extended by a narrower window (80) in contact with the intrinsic base (20), and by the fact that the distance (L2) between the edge of the window and the insulating spacer located on the extrinsic collector side is greater than the distance (L1) between the edge of the window and the insulating spacer located on the extrinsic base side.
4. Transistor selon l'une des revendications précédentes, caractérisé par le fait que la couche semiconductrice (6) comporte une hétérojonction SiGe.4. Transistor according to one of the preceding claims, characterized in that the semiconductor layer (6) comprises a SiGe heterojunction.
5. Procédé de fabrication d'un transistor bipolaire, caractérisé par le fait qu'il comprend une étape d'implantation d'une région de collecteur intrinsèque (4) dans une zone de substrat semiconducteur entourée d'une région latérale isolante, une étape de réalisation des régions de base extrinsèque, de base intrinsèque et de collecteur extrinsèque comportant la formation par une épitaxie sélective d'une couche semiconductrice (6) s'étendant sur la région de collecteur intrinsèque (4) et au dessus de la région d'isolement latéral (2), ainsi que des implantations de dopants d'une part à travers des premières zones prédéterminées (60, 61) de cette couche semiconductrice (6), situées respectivement de part et d'autre du collecteur intrinsèque et au-dessus d'une première partie (200, 201) de la région d'isolement latéral et mutuellement isolées électriquement par une deuxième partie5. Method of manufacturing a bipolar transistor, characterized in that it comprises a step of implantation of an intrinsic collector region (4) in a region of semiconductor substrate surrounded by an insulating lateral region, a step for producing the extrinsic base, intrinsic base and extrinsic collector regions comprising the formation by a selective epitaxy of a semiconductor layer (6) extending over the intrinsic collector region (4) and above the region of lateral isolation (2), as well as implantations of dopants on the one hand through first predetermined zones (60, 61) of this semiconductor layer (6), located respectively on either side of the intrinsic collector and above a first part (200, 201) of the lateral isolation region and mutually electrically isolated by a second part
(202) de la région d'isolement latéral, et d'autre part dans des deuxièmes zones prédéterminées (62, 64) du collecteur intrinsèque, de façon à former les régions de base extrinsèque et de collecteur intrinsèque, et une étape de réalisation des métallisations de contact comportant la réalisation des métallisations de contact (S) base et collecteur respectivement de part et d'autre de la région d'émetteur (90) et au-dessus de la première partie de la région latérale isolante.(202) of the lateral isolation region, and on the other hand in second predetermined zones (62, 64) of the intrinsic collector, so as to form the regions of extrinsic base and of intrinsic collector, and a step of producing the contact metallizations comprising the production of base and collector contact metallizations (S) respectively on either side of the emitter region (90) and above the first part of the insulating lateral region.
6. Procédé selon la revendication 5, caractérisé par le fait que la formation de la couche semiconductrice (6) comporte le dépôt d'une couche de silicium amorphe (5) sur le collecteur intrinsèque et sur la région latérale isolante, une gravure de cette couche de silicium amorphe de façon laisser subsister de chaque côté de la surface découverte du collecteur intrinsèque deux zones distinctes de silicium amorphe (50, 51) s'étendant respectivement sur la première partie de la région latérale isolante et débordant respectivement sur la surface découverte de collecteur intrinsèque (4), puis ladite épitaxie sélective sur la zone découverte du collecteur intrinsèque et sur les deux zones distinctes de silicium amorphe (50, 51).6. Method according to claim 5, characterized in that the formation of the semiconductor layer (6) comprises the deposition of an amorphous silicon layer (5) on the intrinsic collector and on the insulating lateral region, an etching of this layer of amorphous silicon so as to leave on each side of the exposed surface of the intrinsic collector two distinct zones of amorphous silicon (50, 51) extending respectively on the first part of the lateral insulating region and respectively overflowing on the exposed surface of intrinsic collector (4), then said selective epitaxy on the uncovered zone of the intrinsic collector and on the two distinct zones of amorphous silicon (50, 51).
7. Procédé selon la revendication 5 ou 6, caractérisé par le fait qu'il comprend une étape de réalisation de la région d'émetteur 107. Method according to claim 5 or 6, characterized in that it comprises a step of producing the emitter region 10
comportant le dépôt d'une bi-couche isolante (7, 8) sur la couche semiconductrice (6), la gravure de la bicouche de façon à réaliser une fenêtre (80) découvrant une zone de la couche semiconductrice (6) située au dessus du collecteur intrinsèque, le dépôt d'une couche de polysilicium (9) sur la partie non gravée de la bicouche isolante et dans ladite fenêtre puis la gravure du polysilicium de façon à réaliser une partie saillante de polysilicium (90) plus large que la fenêtre (80), la distance (L2) entre le bord de la fenêtre et le bord de la partie saillante du côté collecteur extrinsèque étant plus grande que la distance (Ll) entre le bord de la fenêtre et le bord de la partie saillante du côté base extrinsèque. comprising depositing an insulating bilayer (7, 8) on the semiconductor layer (6), etching the bilayer so as to produce a window (80) revealing an area of the semiconductor layer (6) located above of the intrinsic collector, the deposition of a layer of polysilicon (9) on the unetched part of the insulating bilayer and in said window then the etching of the polysilicon so as to produce a protruding part of polysilicon (90) wider than the window (80), the distance (L2) between the edge of the window and the edge of the projection on the extrinsic collector side being greater than the distance (Ll) between the edge of the window and the edge of the projection on the side extrinsic basis.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2779573B1 (en) * 1998-06-05 2001-10-26 St Microelectronics Sa VERTICAL BIPOLAR TRANSISTOR HAVING AN EXTRINSIC BASE OF REDUCED ROUGHNESS, AND MANUFACTURING METHOD
US6784467B1 (en) * 2002-08-13 2004-08-31 Newport Fab, Llc Method for fabricating a self-aligned bipolar transistor and related structure
US6444535B1 (en) * 2001-05-09 2002-09-03 Newport Fab, Llc Method to reduce emitter to base capacitance and related structure
US20020197807A1 (en) * 2001-06-20 2002-12-26 International Business Machines Corporation Non-self-aligned SiGe heterojunction bipolar transistor
US6670654B2 (en) * 2002-01-09 2003-12-30 International Business Machines Corporation Silicon germanium heterojunction bipolar transistor with carbon incorporation
US6617619B1 (en) * 2002-02-04 2003-09-09 Newport Fab, Llc Structure for a selective epitaxial HBT emitter
US6597022B1 (en) * 2002-02-04 2003-07-22 Newport Fab, Llc Method for controlling critical dimension in an HBT emitter and related structure
KR20040038511A (en) * 2002-11-01 2004-05-08 한국전자통신연구원 A self-aligned heterojunction bipolar transistor and Method of manufacturing the same
US6686250B1 (en) * 2002-11-20 2004-02-03 Maxim Integrated Products, Inc. Method of forming self-aligned bipolar transistor
US6919253B2 (en) * 2003-02-07 2005-07-19 Matsushita Electric Industrial Co., Ltd. Method of forming a semiconductor device including simultaneously forming a single crystalline epitaxial layer and a polycrystalline or amorphous layer
US6797580B1 (en) * 2003-02-21 2004-09-28 Newport Fab, Llc Method for fabricating a bipolar transistor in a BiCMOS process and related structure
US6881640B2 (en) * 2003-09-05 2005-04-19 United Microelectronics Corp. Fabrication method for heterojunction bipolar transistor
US6972237B2 (en) * 2003-12-01 2005-12-06 Chartered Semiconductor Manufacturing Ltd. Lateral heterojunction bipolar transistor and method of manufacture using selective epitaxial growth
JP4874119B2 (en) 2003-12-12 2012-02-15 エヌエックスピー ビー ヴィ Method for reducing seed layer topography in a BICMOS process
CN100394562C (en) * 2003-12-12 2008-06-11 联华电子股份有限公司 Method for producing ambipolar transistor of heterochronous contact surfaces
EP1771887B1 (en) * 2004-07-15 2008-07-02 Nxp B.V. Bipolar transistor and method of manufacturing the same
DE102004053394B4 (en) * 2004-11-05 2010-08-19 Atmel Automotive Gmbh Semiconductor arrangement and method for producing a semiconductor device
US7511317B2 (en) * 2006-06-09 2009-03-31 International Business Machines Corporation Porous silicon for isolation region formation and related structure
SE535380C2 (en) * 2011-01-31 2012-07-17 Fairchild Semiconductor Silicon carbide bipolar transistor with overgrown emitter
US9887278B2 (en) 2015-09-28 2018-02-06 International Business Machines Corporation Semiconductor-on-insulator lateral heterojunction bipolar transistor having epitaxially grown intrinsic base and deposited extrinsic base
WO2023044773A1 (en) * 2021-09-24 2023-03-30 华为技术有限公司 Semiconductor structure and manufacturing method therefor, radio frequency circuit, and terminal

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3600651A (en) * 1969-12-08 1971-08-17 Fairchild Camera Instr Co Bipolar and field-effect transistor using polycrystalline epitaxial deposited silicon
US5059544A (en) * 1988-07-14 1991-10-22 International Business Machines Corp. Method of forming bipolar transistor having self-aligned emitter-base using selective and non-selective epitaxy
JP2538077B2 (en) * 1988-11-04 1996-09-25 松下電器産業株式会社 Method for manufacturing semiconductor device
KR930004720B1 (en) * 1988-11-04 1993-06-03 마쯔시따 덴끼 산교 가부시끼가이샤 Semiconductor device and its manufacturing method
US5073810A (en) * 1989-11-07 1991-12-17 Hitachi, Ltd. Semiconductor integrated circuit device and manufacturing method thereof
DE59010471D1 (en) * 1990-06-07 1996-10-02 Siemens Ag Process for the production of bipolar transistors with extremely reduced base-collector capacitance
JPH0488637A (en) * 1990-07-31 1992-03-23 Nec Corp Semiconductor integrated circuit device having vertical bipolar transistor
US5117271A (en) * 1990-12-07 1992-05-26 International Business Machines Corporation Low capacitance bipolar junction transistor and fabrication process therfor
US5834800A (en) * 1995-04-10 1998-11-10 Lucent Technologies Inc. Heterojunction bipolar transistor having mono crystalline SiGe intrinsic base and polycrystalline SiGe and Si extrinsic base regions
EP0779652A2 (en) * 1995-12-12 1997-06-18 Lucent Technologies Inc. Method for making a heterojunction bipolar transistor
JPH106515A (en) * 1996-06-26 1998-01-13 Canon Inc Recording head substrate and recording device employing recording head with recording head substrate
JPH1065015A (en) * 1996-08-19 1998-03-06 Sony Corp Semiconductor device and its manufacturing method
JPH10135238A (en) * 1996-11-05 1998-05-22 Sony Corp Semiconductor device and manufacture thereof
EP1048065A2 (en) * 1998-08-31 2000-11-02 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device with a bipolar transistor

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO9954939A1 *

Also Published As

Publication number Publication date
JP2002512452A (en) 2002-04-23
FR2778022B1 (en) 2001-07-13
FR2778022A1 (en) 1999-10-29
WO1999054939A1 (en) 1999-10-28
JP4643005B2 (en) 2011-03-02
US6384469B1 (en) 2002-05-07

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