EP1064681A1 - Method for producing integrated circuits with standard cells - Google Patents

Method for producing integrated circuits with standard cells

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Publication number
EP1064681A1
EP1064681A1 EP98925416A EP98925416A EP1064681A1 EP 1064681 A1 EP1064681 A1 EP 1064681A1 EP 98925416 A EP98925416 A EP 98925416A EP 98925416 A EP98925416 A EP 98925416A EP 1064681 A1 EP1064681 A1 EP 1064681A1
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EP
European Patent Office
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standard cells
subsequently
cell
transistors
length
Prior art date
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Withdrawn
Application number
EP98925416A
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German (de)
French (fr)
Inventor
Winfried Kamp
Ronald KÜNEMUND
Eva Lackerschmid
Heinz SÖLDNER
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Siemens AG
Original Assignee
Siemens AG
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Definitions

  • FIG. 1 shows a standard cell that can be parameterized with regard to the transistor widths in comparison to a conventional one
  • FIG. 2 shows a standard cell which can be parameterized with regard to the channel length in comparison to a conventional standard cell with a fixed channel length
  • Figure 3 shows a standard cell with respect to the width
  • FIG. 4 shows two standard cells with standard cells that can be parameterized with regard to their mutual position
  • FIG. 5 shows two standard cells with parameterizable cell width for generating additional over-wiring paths (feedthrough),
  • FIG. 6 shows two standard cells with polysilicon regions which can be parameterized with regard to their length in order to produce an internal connection of regions of two standard cells with the aid of polysilicon regions,
  • FIG. 7 shows two standard cells with polysilicon regions that can be parameterized with regard to their length in order to establish an internal connection between the standard cells with an additional output number for the intermediate node and
  • FIG. 1 shows two standard cells Z and Z 'in the form of inverter circuits, the left standard cell Z having a p-channel MOS transistor T10 and an n-channel transistor T2, each with a channel area of a width covered by a gate G. W10 has.
  • An inverter input E is contacted with the gate G and one connection of each 3 transistors T10 and T2 are connected to an output A via an aluminum track.
  • Another connection of the transistor T10 is connected to an aluminum conductor for the supply voltage VSUP1 and a further connection of the transistor T2 is connected to an aluminum conductor for the supply voltage VSUP2.
  • the right standard cell Z 'from FIG. 1 differs from the left standard cell in FIG.
  • the width of the channel area covered by the gate is subsequently increased from the width W10 to the generally different widths W1 'and W2'.
  • the width of the transistor T2 could also be increased / decreased compared to the width W10 of the transistor T10.
  • the generated layout that is to say the arrangement of the individual areas for connecting tracks, contacts, oxide layers and doping areas, after the placement and wiring of the standard cells, is subsequently changed with regard to the electrical properties of the integrated circuit, such as processing speed, current yield or the like adapted before transfer to a corresponding semiconductor material, for example using a photolithographic process.
  • the word “afterwards” is to be understood accordingly in the further explanations.
  • FIG. 1 it is also indicated that, despite the parameterization of certain layout areas, even areas, here the supply voltage lines VSUP1 and VSUP2, are not adapted accordingly, but rather retain their original position and / or size if, for example, the cell height H the cell Z is subsequently increased to the cell height H 'of the cell Z'.
  • the other layout areas of a standard cell can also be adapted by parameterizing individual layout areas or that they can remain as originally specified.
  • FIG. 2 shows two standard cells in the form of inverter circuits, the left standard cell having a p-channel MOS transistor T10 and an n-channel transistor T2, each with a channel area of length L covered by a gate G.
  • An inverter input E is contacted with the gate G and one connection of the transistors T10 and T2 is connected to an output A via an aluminum track.
  • Another connection of the transistor T10 is with an aluminum conductor for the supply voltage VSUP1 and another connection of the transistor T2 is with a
  • the right standard cell of FIG. 2 differs from the left standard cell in FIG. 2 by the differently designed transistors Tl ', T2' which have a gate G 'with widened subregions over the channel areas, the widened channel area having a length L' that is greater is the length L.
  • the length of the channel region covered by the gate is subsequently increased in both transistors from the length L to the length L '.
  • FIG. 3 shows that the conductor tracks for the VSUP1 and VSUP2 for the supply voltages are subsequently widened to lines VSUP1 'and VSUP2' for supply voltages if the line resistance is too high or higher currents are required.
  • interconnects VSUP2 and VSUP2 ′′ can subsequently be connected to form a common interconnect. Furthermore, the location of the supply railways can be changed later. 5
  • the cell widths of the standard cells can be parameterized, so that the internal areas of the standard cells can move so far apart that a so-called feedthrough can be formed between adjacent gates.
  • 5 shows a left cell with a width B + B1, an inverter structure with an input E1 and an output AI, and a right standard cell with a width B + B2, an inverter structure with an input E2 and an output A2, the left cell the figure 5 on the left side is subsequently widened by B1 and the right cell on the right side by B2.
  • So-called additional feed-throughs can be implemented in this widening area
  • FIG. 6 shows two different standard cells for inverter circuits lying directly next to one another, a polysilicon region LOCCON1 being provided at the output of the first inverter circuit and a polysilicon region LOCCON2 at the input of the second standard cell, and both polysilicon regions being variable in length are, whereby a local connection between the first and second standard cell and thus a series connection of two inverters can be subsequently established.
  • the channel width W1 for the transistor T1 and the width W2 for the transistor T2 or the width W1 'for the transistor T1' 'and the width W2' for the transistor T2 subsequently differ in size within a respective standard cell can be chosen. This means that the transistor widths within a standard cell and with different standard cells can be selected differently from one another.
  • FIG. 7 not only a polysilicon connection, as in FIG. 6, but also a direct contacting of the intermediate node is realized.
  • the polysilicon areas that can be subsequently parameterized in length are in this 6 sem case with LOCCON1 'and L0CC0N2' and the additional Viahole of the intermediate node with AZ.
  • an aluminum connection area L0CC0N1 '' is provided in a left standard cell, which immediately adjoins a right standard cell at the output of the inverter of the first standard cell, and an aluminum area L0CC0N2 '' is provided at the input of the inverter of the left standard cell, both in their Length can be parameterized in such a way that a connection is subsequently established locally between the output of the first inverter and the input of the second inverter, that is to say a series connection of inverters afterwards. As shown by way of example in FIG.
  • an output contact can be dispensed with and an aluminum conductor path between the transistors T1 and T2 can directly adjoin the connection area LOCCON1 '' and in the second standard cell, for example, the aluminum area LOCCON2 '' with the input contacting of the inverter of the right standard cell be contacted.
  • the local connecting elements can thus, for example, effect a series connection of gates after placement and wiring at the local level.

Abstract

According to the inventive method for producing integrated circuits with standard cells, some design parameters of said standard cells are established after the standard cells have been positioned and wired up. Local layout changes can be made or local connections created between standard cells, for example. A minimal power loss absorption is also possible since in this way, the IC is able to meet speed requirements exactly.

Description

Beschreibungdescription
Verfahren zur Herstellung von integrierten Schaltungen mit Standardzellen.Process for the production of integrated circuits with standard cells.
Beim Standardzellenentwurf wird üblicherweise mittels einer Zellbibliothek eine endliche Anzahl von Zellen mit festen Transistordimensionierungen für die Synthese bzw. für das Design zur Verfügung gestellt. Diese diskreten Transistordimen- sionierungen ermöglichen normalerweise nicht, daß die Schaltgeschwindigkeit der entworfenen Schaltung genau der durch das System geforderten Schaltgeschwindigkeit entspricht. Falls die Gatter in einem kritischen Pfad, die geforderte Schaltgeschwindigkeit nicht erreichen, müssen diese Gatter durch Gat- ter mit einer größeren Treiberstärke ersetzt werden. Durch die wenigen diskreten Transistorabstufungen, die in einer üblichen Standardzellenbibliothek für einen Gattertyp zur Verfügung gestellt werden, wird in den meisten Fällen die Geschwindigkeitsanforderung des Systems übererfüllt und somit ist die Verlustleistungsaufnahme der Schaltung größer als notwendig.In standard cell design, a finite number of cells with fixed transistor dimensions are usually made available for synthesis or for design by means of a cell library. These discrete transistor dimensions typically do not allow the switching speed of the designed circuit to exactly match the switching speed required by the system. If the gates in a critical path do not reach the required switching speed, these gates must be replaced by gates with a higher driver strength. Due to the few discrete transistor gradations that are available in a standard cell library for a gate type, the speed requirement of the system is exceeded in most cases and the power dissipation of the circuit is therefore greater than necessary.
Die der Erfindung zugrundeliegende Aufgabe besteht nun darin, die obengenannten Nachteile zu vermeiden, ohne daß dabei be- stehende Plazierungs- und Verdrahtungsverfahren geändert werden müssen. Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Patentanspruchs 1 gelöst. Vorteilhafte Weiterbildungen des Verfahrens ergeben sich aus den Unteransprüchen.The object on which the invention is based is now to avoid the above-mentioned disadvantages without having to change existing placement and wiring methods. This object is achieved by the features of claim 1. Advantageous further developments of the method result from the subclaims.
Die Erfindung wird anhand der Zeichnungen näher erläutert. Dabei zeigtThe invention is explained in more detail with reference to the drawings. It shows
Figur 1 eine hinsichtlich der Transistorweiten parametrisier- bare Standardzelle im Vergleich zu einer üblichenFIG. 1 shows a standard cell that can be parameterized with regard to the transistor widths in comparison to a conventional one
Standardzelle mit festen Transistorweiten, 2 Figur 2 eine hinsichtlich der Kanallänge parametrisierbare Standardzelle im Vergleich zu einer üblichen Standardzelle mit fester Kanallänge,Standard cell with fixed transistor widths, FIG. 2 shows a standard cell which can be parameterized with regard to the channel length in comparison to a conventional standard cell with a fixed channel length,
Figur 3 eine Standardzelle mit hinsichtlich der Breite undFigure 3 shows a standard cell with respect to the width and
Lage der Versorgungsspannungsbahnen parametrisierba- ren Standardzelle im Vergleich zu einer Standardzelle mit festen Leiterbahnbreiten der Versorgungsspannung,Position of the supply voltage paths, parameterizable standard cell compared to a standard cell with fixed conductor widths of the supply voltage,
Figur 4 zwei Standardzellen mit hinsichtlich ihrer gegenseitigen Lage parametrisierbarer Standardzellen,FIG. 4 shows two standard cells with standard cells that can be parameterized with regard to their mutual position,
Figur 5 zwei Standardzellen mit parametrisierbarer Zellenbreite zur Erzeugung zusätzlicher Überverdrahtungs- bahnen (feedthrough) ,FIG. 5 shows two standard cells with parameterizable cell width for generating additional over-wiring paths (feedthrough),
Figur 6 zwei Standardzellen mit hinsichtlich der Länge para- metrisierbaren Polysiliziumbereichen zur Herstellung einer interne Verbindung von Bereichen zweier Stan- dardzellen mit Hilfe von Polysiliziumbereichen,FIG. 6 shows two standard cells with polysilicon regions which can be parameterized with regard to their length in order to produce an internal connection of regions of two standard cells with the aid of polysilicon regions,
Figur 7 zwei Standardzellen mit hinsichtlich der Länge parametrisierbarer Polysiliziumbereichen zur Herstellung einer internen Verbindung zwischen den Standardzellen mit zusätzlichem Ausgangsviahole für den Zwischenknoten undFIG. 7 shows two standard cells with polysilicon regions that can be parameterized with regard to their length in order to establish an internal connection between the standard cells with an additional output number for the intermediate node and
Figur 8 zwei Standardzellen mit hinsichtlich der Länge parametrisierbarer Aluminiumbereichen zur internen Ver- bindung der zwei Standardzellen.8 shows two standard cells with aluminum areas which can be parameterized in terms of length, for the internal connection of the two standard cells.
In Figur 1 sind zwei Standardzellen Z und Z' in Form von In- verterschaltungen dargestellt, wobei die linke Standardzelle Z einen p-Kanal-MOS-Transistor T10 und einen n-Kanal- Transistor T2 mit jeweils von einem Gate G überdeckten Kanalbereich einer Weite W10 aufweist. Ein Invertereingang E ist dabei mit dem Gate G kontaktiert und jeweils ein Anschluß der 3 Transistoren T10 und T2 ist über eine Aluminiumbahn mit einem Ausgang A verbunden. Ein weiterer Anschluß des Transistors T10 ist mit einer Aluminiumleiterbahn für die Versorgungsspannung VSUP1 und ein weiterer Anschluß des Transistors T2 ist mit einer Aluminiumleiterbahn für die VersorgungsSpannung VSUP2 verbunden. Die rechte Standardzelle Z' von Figur 1 unterscheidet sich von der linken Standardzelle in Figur 2 durch die unterschiedlich weit ausgebildeten Transistoren Tl', T2', wobei das verbreiterte Kanalgebiet des Transistors Tl' eine Weite Wl' und das verbreiterte Kanalgebiet des Transistors T2' eine Weite W2' aufweist, die größer sind als die Weite W10. In Figur 1 wird also nachträglich die Weite des vom Gate überdeckten Kanalbereiches von der Weite W10 auf die im alllgemeinen unterschiedlichen Weiten Wl' und W2' vergrö- ßert. Die Weite des Transistors T2 könnte ebenfalls gegenüber der Weite W10 des Transistors T10 vergrößert/verkleinert werden.1 shows two standard cells Z and Z 'in the form of inverter circuits, the left standard cell Z having a p-channel MOS transistor T10 and an n-channel transistor T2, each with a channel area of a width covered by a gate G. W10 has. An inverter input E is contacted with the gate G and one connection of each 3 transistors T10 and T2 are connected to an output A via an aluminum track. Another connection of the transistor T10 is connected to an aluminum conductor for the supply voltage VSUP1 and a further connection of the transistor T2 is connected to an aluminum conductor for the supply voltage VSUP2. The right standard cell Z 'from FIG. 1 differs from the left standard cell in FIG. 2 by the transistors Tl', T2 'of different widths, the widened channel region of the transistor Tl' being a width Wl 'and the widened channel region of the transistor T2' one Width W2 'which is larger than the width W10. In FIG. 1, the width of the channel area covered by the gate is subsequently increased from the width W10 to the generally different widths W1 'and W2'. The width of the transistor T2 could also be increased / decreased compared to the width W10 of the transistor T10.
Durch das erfindungsgemäße Entwurfsverfahren wird das erzeug- te Layout, also die Anordnung der einzelnen Bereiche für Verbindungsbahnen, Kontaktierungen, Oxidschichten und Dotierungsbereiche, nach dem Plazieren und Verdrahten der Standardzellen noch nachträglich hinsichtlich der elektrischen Eigenschaften der integrierten Schaltung wie zum Beispiel Verarbeitungsgeschwindigkeit, Stromergiebigkeit oder ähnlichem angepaßt, bevor eine Übertragung auf ein entsprechendes Halbleitermaterial, mit beispielsweise einem photolithographischen Verfahren, erfolgt. Das Wort „nachträglich" ist in den weiteren Ausführungen entsprechend zu verstehen.By means of the design method according to the invention, the generated layout, that is to say the arrangement of the individual areas for connecting tracks, contacts, oxide layers and doping areas, after the placement and wiring of the standard cells, is subsequently changed with regard to the electrical properties of the integrated circuit, such as processing speed, current yield or the like adapted before transfer to a corresponding semiconductor material, for example using a photolithographic process. The word "afterwards" is to be understood accordingly in the further explanations.
In Figur 1 ist ferner angedeutet, daß trotz einer Parametri- sierung von bestimmten Layout-Bereichen auch Bereiche, hier die Versorgungsspannungsleitungen VSUP1 und VSUP2 nicht entsprechend mit angepaßt werden, sondern ihre ursprüngliche La- ge und/oder Größe beibehalten, wenn beispielsweise die Zellenhöhe H der Zelle Z auf die Zellenhöhe H' der Zelle Z' nachträglich vergrößert wird. Dies bedeutet, daß sowohl die 4 Möglichkeit besteht, daß durch eine Parametrisierung einzelner Layout-Bereiche die anderen Layout-Bereiche einer Standardzelle mit angepaßt werden oder aber wie ursprünglich vorgegeben bestehenbleiben.In FIG. 1 it is also indicated that, despite the parameterization of certain layout areas, even areas, here the supply voltage lines VSUP1 and VSUP2, are not adapted accordingly, but rather retain their original position and / or size if, for example, the cell height H the cell Z is subsequently increased to the cell height H 'of the cell Z'. This means that both the There is a possibility that the other layout areas of a standard cell can also be adapted by parameterizing individual layout areas or that they can remain as originally specified.
In Figur 2 sind zwei Standardzellen in Form von Inverter- schaltungen dargestellt, wobei die linke Standardzelle einen p-Kanal-MOS-Transistor T10 und einen n-Kanal-Transistor T2 mit jeweils von einem Gate G überdeckten Kanalbereich einer Länge L aufweist. Ein Invertereingang E ist dabei mit dem Gate G kontaktiert und jeweils ein Anschluß der Transistoren T10 und T2 ist über eine Aluminiumbahn mit einem Ausgang A verbunden. Ein weiterer Anschluß des Transistors T10 ist mit einer Aluminiumleiterbahn für die Versorgungsspannung VSUP1 und ein weiterer Anschluß des Transistors T2 ist mit einerFIG. 2 shows two standard cells in the form of inverter circuits, the left standard cell having a p-channel MOS transistor T10 and an n-channel transistor T2, each with a channel area of length L covered by a gate G. An inverter input E is contacted with the gate G and one connection of the transistors T10 and T2 is connected to an output A via an aluminum track. Another connection of the transistor T10 is with an aluminum conductor for the supply voltage VSUP1 and another connection of the transistor T2 is with a
Aluminiumleiterbahn für die Versorgungsspannung VSUP2 verbunden. Die rechte Standardzelle von Figur 2 unterscheidet sich von der linken Standardzelle in Figur 2 durch die unterschiedlich ausgebildeten Transistoren Tl', T2' die ein Gate G' mit verbreiterten Teilbereichen über den Kanalgebieten aufweist, wobei das verbreiterte Kanalgebiet eine Länge L' aufweist, die größer ist als die Länge L. In Figur 1 wird also nachträglich die Länge des vom Gate überdeckten Kanalbereiches bei beiden Transistoren von der Länge L auf die Länge L' vergrößert.Aluminum conductor connected for the supply voltage VSUP2. The right standard cell of FIG. 2 differs from the left standard cell in FIG. 2 by the differently designed transistors Tl ', T2' which have a gate G 'with widened subregions over the channel areas, the widened channel area having a length L' that is greater is the length L. In FIG. 1, the length of the channel region covered by the gate is subsequently increased in both transistors from the length L to the length L '.
In Figur 3 ist dargestellt, daß die Leiterbahnen für die VSUP1 und VSUP2 für die Versorgungsspannungen nachträglich zu Leitungen VSUP1' und VSUP2' für Versorgungsspannungen ver- breitert werden, falls der Leitungswiderstand zu groß ist oder höhere Ströme erforderlich sind. Bei sogenannten Double- Row-Standardzellen können dabei, wie in Figur 4 angedeutet, Leiterbahnen VSUP2 und VSUP2'' nachträglich zu einer gemeinsamen Leiterbahn verbunden werden. Desweiteren kann die Lage der Versorgungsbahnen nachträglich verschoben werden. 5FIG. 3 shows that the conductor tracks for the VSUP1 and VSUP2 for the supply voltages are subsequently widened to lines VSUP1 'and VSUP2' for supply voltages if the line resistance is too high or higher currents are required. In so-called double-row standard cells, as indicated in FIG. 4, interconnects VSUP2 and VSUP2 ″ can subsequently be connected to form a common interconnect. Furthermore, the location of the supply railways can be changed later. 5
Darüber hinaus können die Zellenbreiten der Standardzellen parametrisiert werden, wodurch die internen Bereiche der Standardzellen so weit auseinander rücken können, daß ein sogenannter Feedthrough zwischen benachbarten Gattern gebildet werden kann. Die Figur 5 weist dabei eine linke Zelle mit einer Breite B + Bl eine Inverterstruktur mit einem Eingang El und einem Ausgang AI und eine rechte Standardzelle mit einer Breite B + B2 eine Inverterstruktur mit einem Eingang E2 und einem Ausgang A2 auf, wobei die linke Zelle der -Figur 5 auf der linken Seite eine nachträgliche Verbreiterung um Bl und die rechte Zelle auf der rechten Seite um B2 erfährt. In diesem Verbreiterungsbereich können sogenannte zusätzliche Überverdrahtungen (feed through) realisiert werdenIn addition, the cell widths of the standard cells can be parameterized, so that the internal areas of the standard cells can move so far apart that a so-called feedthrough can be formed between adjacent gates. 5 shows a left cell with a width B + B1, an inverter structure with an input E1 and an output AI, and a right standard cell with a width B + B2, an inverter structure with an input E2 and an output A2, the left cell the figure 5 on the left side is subsequently widened by B1 and the right cell on the right side by B2. So-called additional feed-throughs can be implemented in this widening area
In Figur 6 sind zur Erläuterung des erfindungsgemäßen Verfahrens zwei unmittelbar nebeneinander liegende unterschiedliche Standardzellen für Inverterschaltungen dargestellt, wobei am Ausgang der ersten Inverterschaltung ein Polysiliziumbereich LOCCON1 und am Eingang der zweiten Standardzelle ein Polysi- liziumbereich LOCCON2 vorgesehen ist und beide Polysiliziu - bereiche in ihrer Länge variabel sind, wodurch bei Bedarf nachträglich eine lokale Verbindung zwischen der ersten und zweiten Standardzelle und damit eine Reihenschaltung zweier Inverter herstellbar ist. Darüber hinaus ist in Figur 2 ange- deutet, daß innerhalb einer jeweiligen Standardzelle die Kanalweite Wl beim Transistor Tl und die Weite W2 beim Transistor T2 bzw. die Weite Wl' beim Transistor Tl'' und die Weite W2' beim Transistor T2 nachträglich unterschiedlich groß gewählt werden können. Das heißt, die Transistorweiten inner- halb einer Standardzelle und bei unterschiedlichen Standardzellen können zueinander unterschiedlich gewählt werden.To explain the method according to the invention, FIG. 6 shows two different standard cells for inverter circuits lying directly next to one another, a polysilicon region LOCCON1 being provided at the output of the first inverter circuit and a polysilicon region LOCCON2 at the input of the second standard cell, and both polysilicon regions being variable in length are, whereby a local connection between the first and second standard cell and thus a series connection of two inverters can be subsequently established. In addition, it is indicated in FIG. 2 that the channel width W1 for the transistor T1 and the width W2 for the transistor T2 or the width W1 'for the transistor T1' 'and the width W2' for the transistor T2 subsequently differ in size within a respective standard cell can be chosen. This means that the transistor widths within a standard cell and with different standard cells can be selected differently from one another.
In Figur 7 ist, nicht wie bei Figur 6 nur eine Polysilizium- verbindung, sondern zusätzlich noch eine direkte Kontaktie- rung des Zwischenknotens realisiert. Die nachträglich in ihrer Länge parametrisierbaren Polysiliziumgebiete sind in die- 6 sem Fall mit LOCCON1' und L0CC0N2' und das zusätzliche Viahole des Zwischenknotens mit AZ bezeichnet.In FIG. 7, not only a polysilicon connection, as in FIG. 6, but also a direct contacting of the intermediate node is realized. The polysilicon areas that can be subsequently parameterized in length are in this 6 sem case with LOCCON1 'and L0CC0N2' and the additional Viahole of the intermediate node with AZ.
In Figur 8 ist in einer linken Standardzelle, die unmittelbar an eine rechte Standardzelle angrenzt am Ausgang des Inver- ters der ersten Standardzelle ein Aluminiumverbindungsgebiet L0CC0N1'' und am Eingang des Inverters der linken Standardzelle ist ein Aluminiumbereich L0CC0N2'' vorgesehen, die beide in ihrer Länge so parametrisiert werden können, daß auf diese Weise nachträglich lokal eine Verbindung zwischen dem Ausgang des ersten Inverters und dem Eingang des zweiten Inverters, also eine Reihenschaltung von Invertern im nachhinein entsteht. Wie in Figur 8 beispielhaft gezeigt, kann dabei auf eine Ausgangskontaktierung verzichtet werden und eine Aluminiumleiterbahn zwischen den Transistoren Tl und T2 direkt an das Verbindungsgebiet LOCCONl'' angrenzen und in der zweiten Standardzelle beispielsweise das Aluminiumgebiet LOCCON2'' mit der Eingangskontaktierung des Inverters der rechten Standardzelle kontaktiert sein. Die lokalen Verbin- dungselemente können also beispielsweise nach einer Plazierung und Verdrahtung auf lokaler Ebene zum Beispiel eine Reihenschaltung von Gattern bewirken. In FIG. 8, an aluminum connection area L0CC0N1 '' is provided in a left standard cell, which immediately adjoins a right standard cell at the output of the inverter of the first standard cell, and an aluminum area L0CC0N2 '' is provided at the input of the inverter of the left standard cell, both in their Length can be parameterized in such a way that a connection is subsequently established locally between the output of the first inverter and the input of the second inverter, that is to say a series connection of inverters afterwards. As shown by way of example in FIG. 8, an output contact can be dispensed with and an aluminum conductor path between the transistors T1 and T2 can directly adjoin the connection area LOCCON1 '' and in the second standard cell, for example, the aluminum area LOCCON2 '' with the input contacting of the inverter of the right standard cell be contacted. The local connecting elements can thus, for example, effect a series connection of gates after placement and wiring at the local level.

Claims

Patentansprüche claims
1. Verfahren zum Herstellen einer integrierten Schaltung mit Standardzellen, bei dem entsprechend eines Logikplans für die integrierte Schaltung Standardzellen (Z, Z' ) aus einer Zellenbibliothek entnommen werden und in entsprechende Anordnungen von Layout-Bereichen (E,A, G , VSUP1, VSUP2, T10, T2... ) umgesetzt werden und bei dem nachträglich nach einer Plazierung und Verdrahtung der Standardzellen noch freie im wesent- liehen kontinuierlich veränderbare geometrische Parameter (L, L', LOCCON1, LOCCON2, Bl, B2, ...) der Standardzellen so festgelegt werden, daß die integrierte Schaltung im allgemeinen Fall genau die geforderten Eigenschaften erhält.1. Method for producing an integrated circuit with standard cells, in which standard cells (Z, Z ') are taken from a cell library in accordance with a logic plan for the integrated circuit and in corresponding arrangements of layout areas (E, A, G, VSUP1, VSUP2 , T10, T2 ...) and in which after the placement and wiring of the standard cells there are still free, essentially continuously changeable geometric parameters (L, L ', LOCCON1, LOCCON2, Bl, B2, ...) of the Standard cells are set so that the integrated circuit receives exactly the required properties in the general case.
2. Verfahren nach Anspruch 1, bei dem die Kanallänge (L, L' ) von Transistoren (Tl, Tl', T2, T2' ) als noch freier geometrischer Parameter nachträglich festgelegt wird.2. The method according to claim 1, wherein the channel length (L, L ') of transistors (Tl, Tl', T2, T2 ') is subsequently determined as a free geometric parameter.
3. Verfahren nach Anspruch 1 oder 2, bei dem die Kanalweite (Wl, W2, Wl', W2' ) der Transistoren (Tl, T2, Tl'', T2'') als noch freier geometrischer Parameter nachträglich festgelegt wird.3. The method according to claim 1 or 2, in which the channel width (Wl, W2, Wl ', W2') of the transistors (Tl, T2, Tl '', T2 '') is subsequently determined as a still free geometric parameter.
4. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Zellhöhe der Transistoren als noch freier geometrischer Parameter nachträglich festgelegt wird.4. The method according to any one of the preceding claims, in which the cell height of the transistors is subsequently determined as a still free geometric parameter.
5. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Zellbreite (Bl, B2) der Transistoren als noch freier geometrischer Parameter nachträglich festgelegt wird.5. The method according to any one of the preceding claims, in which the cell width (B1, B2) of the transistors is determined subsequently as a still free geometric parameter.
6. Verfahren nach einem der vorhergehenden Ansprüche, bei dem Längen von Layout-Bereiche (LOCCON1, ... , LOCCON2' ' ) nachträglich so festgelegt werden, daß lokale Verbindungen zwischen Standardzellen entstehen. 6. The method according to any one of the preceding claims, in which lengths of layout areas (LOCCON1, ..., LOCCON2 '') are subsequently determined so that local connections between standard cells arise.
7. Verfahren nach Anspruch 6, bei dem die nachträglich in ihrer Länge festgelegten Layout- Bereiche (LOCCON1, .. ,LOCCON2' ) aus Polysilizium bestehen.7. The method as claimed in claim 6, in which the layout regions (LOCCON1, .., LOCCON2 '), which are subsequently defined in length, consist of polysilicon.
8. Verfahren nach Anspruch 6, bei dem die nachträglich in ihrer Länge festgelegten Layout- Bereiche (L0CC0N1", L0CC0N2") aus Aluminium bestehen..8. The method as claimed in claim 6, in which the layout regions (L0CC0N1 ", L0CC0N2") which are subsequently defined in their length are made of aluminum.
9. Verfahren nach Anspruch 6, bei dem lokalen Verbindungen nachträglich zusätzlich noch eine Kontaktierung (AZ) erhalten. 9. The method according to claim 6, in which local connections additionally additionally receive a contact (AZ).
EP98925416A 1998-03-20 1998-03-20 Method for producing integrated circuits with standard cells Withdrawn EP1064681A1 (en)

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PCT/DE1998/000820 WO1999049515A1 (en) 1998-03-20 1998-03-20 Method for producing integrated circuits with standard cells

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EP1064681A1 true EP1064681A1 (en) 2001-01-03

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4537869B2 (en) 2005-03-11 2010-09-08 株式会社東芝 Semiconductor integrated circuit design apparatus and automatic design method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4575745A (en) * 1983-06-21 1986-03-11 Rca Corporation Tailorable standard cells and method for tailoring the performance of IC designs
JP2573414B2 (en) * 1990-11-21 1997-01-22 株式会社東芝 Semiconductor integrated circuit manufacturing method
JPH06140505A (en) * 1992-10-28 1994-05-20 Mitsubishi Electric Corp Semiconductor integrated circuit device
US5689432A (en) * 1995-01-17 1997-11-18 Motorola, Inc. Integrated circuit design and manufacturing method and an apparatus for designing an integrated circuit in accordance with the method
US5619420A (en) * 1995-05-04 1997-04-08 Lsi Logic Corporation Semiconductor cell having a variable transistor width

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO9949515A1 *

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