EP1026569A1 - Voltage regulator - Google Patents

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EP1026569A1
EP1026569A1 EP00101965A EP00101965A EP1026569A1 EP 1026569 A1 EP1026569 A1 EP 1026569A1 EP 00101965 A EP00101965 A EP 00101965A EP 00101965 A EP00101965 A EP 00101965A EP 1026569 A1 EP1026569 A1 EP 1026569A1
Authority
EP
European Patent Office
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voltage
input
interruption
output
circuit arrangement
Prior art date
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Granted
Application number
EP00101965A
Other languages
German (de)
French (fr)
Other versions
EP1026569B1 (en
Inventor
Karim-Thomas Dr. Taghizadeh-Kaschani
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Siemens AG
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Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of EP1026569A1 publication Critical patent/EP1026569A1/en
Application granted granted Critical
Publication of EP1026569B1 publication Critical patent/EP1026569B1/en
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Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit

Definitions

  • the invention relates to a voltage regulator, its input is connected to a first supply voltage and its Output voltage at an output in normal operation via a Feedback line an input of an integrated circuit with a circuit block for controlling the actuator is supplied so as to monitor and control the output voltage to a predetermined first voltage value guarantee.
  • Linear Voltage regulators are for example from Tietze, Schenk; Semiconductor circuit technology, 10th edition, Springer-Verlag, 1993, pages 542 to 555.
  • Clocked voltage regulators for example in the form of a step-up or step-down converter are in the same reference on pages 563 to 571.
  • the object of the present invention is therefore to to provide a voltage regulator of the type described in the introduction, the one condition deviating from normal operation, in particular an interruption in the feedback line from the output recognizes a control and the with the output of the Voltage regulator connected consumers safe from malfunction or protects destruction.
  • a circuit arrangement in the voltage regulator to detect a break in the feedback line provided, at the output of the voltage regulator at an interruption of the feedback line from a given one first voltage value to a predetermined second Voltage value is switched.
  • The is advantageous Output of the voltage regulator with a mass-related charge storage connected, the one in a first period can store the first quantity of charge, which on the charge storage falling voltage of the control and in normal operation the circuit arrangement for detecting an interruption is fed to the feedback line.
  • the circuit arrangement to detect a break in the feedback line is advantageously with its output connected to the control. This ensures that in In the event of an interruption in the feedback line, regulate up the voltage at the output of the voltage regulator prevented can be, so that a malfunction or destruction of the connected Consumer cannot occur.
  • the circuit arrangement to detect a break in the feedback line is both in a linear and in a clocked voltage regulator can be used.
  • the circuit arrangement for detecting an interruption a predetermined first voltage value in the invention Voltage regulator is such that in the event of an interruption at the input of the circuit arrangement within a second period of time a second smaller, predetermined voltage value than that falling on the charge storage device in normal operation Voltage is present that is within one third period of time from the occurrence of the interruption Reference voltage value each one input of an evaluation is supplied, a signal at the output of the circuit arrangement generated, which is fed to the control.
  • the advantage of the circuit arrangement according to the invention is in that the actual function of the feedback line is not affected, namely the one at the exit Supply voltage to a control that the output voltage at a constant, predetermined first voltage value holds.
  • the second voltage value a series connection from a current source, one Switching device and a resistor between supply potential connections provided, the connection point between the resistor and the switching device on the one hand with the input of the circuit arrangement and on the other hand with is connected to the first input of the evaluation.
  • the reference voltage value is advantageously a Series connection of a second current source, a second Circuit device and a charge storage between the Supply potential connections are provided, the connection point between the second charge storage and the second Switching device with the second input of the evaluation is interconnected and the charge storage is at least one Semiconductor switch connected in parallel with its load path is.
  • the voltage caused by impressing a reference current can be established above the second charge store whether there is an interruption in the feedback line or not.
  • the first and the second charge storage are dimensioned such that the voltage during normal operation increases significantly more slowly at the input of the circuit arrangement than the voltage across the second charge storage. At an interruption of the feedback line does not determine the first charge store the voltage at the input of the circuit arrangement, but the one immediately falling above the resistance Voltage that is much smaller than that at the first charge storage falling target voltage is.
  • the evaluation of the circuit arrangement for detecting a Interruption of a predetermined first voltage value in the voltage regulator according to the invention is such that it has first and a second differential amplifier, their positive inputs with each other and with the input of the Circuitry are connected and the first input of the Form evaluation.
  • the negative input of the first differential amplifier is with one between two voltage values switchable device connected.
  • the negative input of the second differential amplifier is the connection point between the second charge storage device and the second switching device connected.
  • the output of the first differential amplifier controls the first and the second switching device conductive in the event of a fault, on the other hand the second Charge storage semiconductor switches connected in parallel in the Blocking error and is still with a first input a logical logic element connected.
  • the Output of the second differential amplifier is with a second Input of the logic logic element connected and the output of the logic logic element with the output the circuit arrangement for detecting an interruption a predetermined first voltage value.
  • the second Switching device advantageously has two with their Load path of series-connected semiconductor switches.
  • the logic gate is advantageously an AND gate, the first input being inverted.
  • the first and the second charge storage are advantageous Capacitors, the storage capacity of the first Charge storage is much larger than the storage capacity of the second charge storage is. It is advantageous between the negative input of the second differential amplifier and switched a voltage source to the second charge store.
  • the circuit arrangement in the voltage regulator according to the invention has the advantageous property that an error in the feedback line from a startup of the voltage regulator can be distinguished. Under a ramp up of the Voltage regulator is to be understood here that at the input of the Voltage regulator for the first time different from zero Voltage is applied so that the voltage regulator at the output tries to reach the specified setpoint voltage. On Undefined changing of the status output is prevented that is, it can be determined beyond any doubt whether a There is an error or not. Otherwise the status output points the circuit arrangement on a signal which the control or the correct one via a signal device Functionality of the voltage regulator indicates. Because of the special Design of the circuit arrangement is still achieved that this only has a low power consumption in normal operation has because the power sources through the special How the evaluation works can be switched off.
  • FIG. 1 shows the basic structure of an inventive clocked voltage regulator
  • the voltage regulator SR1 is designed in the form of a step-down converter.
  • the voltage regulator will IN at its input, which at the same time represents a first supply potential connection 1 with a generally positive supply voltage Vbb.
  • the voltage regulator SR1 contains a semiconductor switch S1, which can be designed as a MOSFET, for example can. However, it is also any other controllable switch conceivable.
  • the semiconductor switch S1 is with its drain connected to the input IN, while its source terminal S with the cathode connection of one connected to the reference potential Diode D1 is connected.
  • the reference potential GND provides at the same time a second supply potential connection 2 Furthermore, with the source terminal S of the semiconductor switch S1 connected to a terminal of an inductor whose another connection is connected to the output OUT and is connected to a charge storage LS, which is against reference potential is connected.
  • the charge storage LS is as Capacitor executed, which has a capacitance C1.
  • the Voltage regulator on a feedback line RL on the one hand with the output OUT and on the other hand with the input IN1 one integrated circuit IC is connected.
  • the integrated Circuit IC has a control AN, which depends on the output voltage Ua the clock frequency of the gate G des Semiconductor switch S1 controls.
  • the integrated circuit is continue with the input IN and the reference potential GND connected.
  • the integrated circuit IC also has one Circuit arrangement SDU for detecting an interruption the feedback line RL.
  • the circuit arrangement is SDU therefore also via the input IN1 with the feedback line RL connected.
  • It also has an output ST, which is connected on the one hand to the control AN in order to switch off the voltage regulator in the event of a defect can.
  • the output ST is the circuit arrangement SDU led out of the integrated circuit IC.
  • the clocked voltage regulator SR1 could also be used as a step-up converter or designed as a linear voltage regulator his.
  • FIG. 2 shows the essential element of the invention Voltage regulator, namely the circuit arrangement SDU for detection an interruption in the feedback line.
  • the Circuit arrangement SDU together with the control of the Switch S1 integrated monolithically on the integrated Circuit IC are present.
  • the circuit arrangement SDU has one Input IN1 to which the output voltage is in normal operation One of them is via the feedback line RL.
  • the entrance IN1 of the circuit arrangement SDU is with a first Input 51 of an evaluation 5 connected.
  • a Series connection from a first current source 3, a semiconductor switch M2 and a resistor R provided with a first supply potential connection 1, to which usually the supply voltage Vbb or one of them derived voltage is present, and a second supply potential connection 2, which represents the reference potential, connected is.
  • the semiconductor switch M2 is in the present Example as a p-channel enhancement MOSFET, it could however, for example, a bipolar transistor or any one controllable switch can be used.
  • the connection point 7 between the resistor R and the drain connection of the semiconductor switch M2 is connected to the input IN1 of the circuit arrangement SDU connected.
  • the circuit arrangement SDU has a further series connection from a second current source 4, two semiconductor switches Ml and M3 whose load paths are connected together in series, as well as a capacitor C on. This series connection is again between the first 1 and the second supply potential connection 2 located.
  • the first supply potential connection 1 is here in each case with the first or with the second current source 4 in connection.
  • the charge storage C are two more Semiconductor switches M4 and M5 with their load path in parallel switched.
  • the semiconductor switches M1 and M3 are as p-channel enhancement MOSFETs run while the semiconductor switch M4 and M5 are n-channel enhancement MOSFETs. Also could replace the semiconductor switches M1, M3, M4 and M5 any controllable switch occur.
  • the connection point 8 between the capacitor C and the drain of Semiconductor switch M3 is a voltage source 6, the provides the preset voltage V3 with a second Input 52 of evaluation 5 connected.
  • the evaluation 5 comprises a first 53 and a second Differential amplifier 54, their positive inputs to each other are connected. These are in turn with the first Input 51 and thus with input IN1 of the circuit arrangement SDU in connection.
  • the first differential amplifier 53 is advantageously carried out with input hysteresis, the means at its negative input two are different large, positive voltages V1 or V2 applied. For example, two separate voltage sources can be used for this purpose V1 or V2 can be provided for generation.
  • the second input 52 of evaluation 5 is directly connected to the negative input of the second differential amplifier 54.
  • the evaluation 5 also has a logical linking element 55, which is designed as an AND gate. This has an inverting input, which with is connected to the output of the first differential amplifier 53.
  • the non-inverting, second input stands with the output of the second differential amplifier 54 in connection.
  • the exit ST of the logic logic element 55 provides at the same time represents the output ST of the circuit arrangement SDU Output of the first differential amplifier 53 is also with the gate connections of the semiconductor switches M2, M3 and M4 connected.
  • the output ST of the logic logic element 55 which normally assumes a logic low level or but assumes a logic high level in the event of an error the gate of the semiconductor switches M1 and M5.
  • the current sources 3 and 4, the capacitor C and the voltage sources V1, V2 and V3 are dimensioned such that the voltage at the input node IN1 normally, that is to say with a correctly connected external capacitor LS, increases significantly more slowly than the voltage across the capacitor C.
  • the following dimensions are provided: V2 ⁇ V3 ⁇ I1 * R ⁇ V1 ⁇ V IN1, target .
  • This dimensioning has the consequence that the exit of the second differential amplifier 54 in the normal case at the output Logical L delivers and thus also the output ST with a logic L signals the correct functioning of the voltage regulator.
  • the diagnosis of an open circuit in the feedback line RL is present, is usually canceled as soon as the voltage at input IN1 via reference voltage V1 has risen.
  • the first differential amplifier changes 53 from a logical L to a logical H, see above that the current sources 3 and 4 using the semiconductor switch M2 and M3 can be switched off.
  • the contained in the capacitor C. Charge is released by closing the semiconductor switch M4 unload.
  • the voltage at input IN1 immediately changes to a voltage value UR, which is obtained from the product of current I1 and resistance R, due to the lack of an external charge store LS.
  • the second differential amplifier 54 changes from a logic L to a logic H at its output, while the state of the first differential amplifier 53 remains unchanged at a logic L.
  • the output ST also changes from a logic L to a logic H, so that an error is signaled. If the circuit arrangement SDU is connected to the control AN, the voltage regulator can, for. B. be switched off immediately.
  • the first differential amplifier 53 which is advantageously designed as a Schmitt trigger, is designed to suppress transient interference signals with a large hysteresis, that is to say: V1 - V2> I1 * R.
  • Figures 3a to 3c show the Voltage values present at input IN1 as well as the logical ones Signal values of the two differential amplifiers 53 and 54 and the Switching states of the semiconductor switches M1 to M5.
  • FIG. 3a illustrates the operation of the circuit arrangement SDU during startup of the voltage regulator and during operation of the voltage regulator in normal operation.
  • the voltage regulator is switched on at time t ⁇ .
  • both differential amplifiers have 53 and 54 a logic L at the output.
  • the semiconductor switches M1 and M3 are turned on, while the semiconductor switches M4 and M5 lock.
  • the logic L of the first differential amplifier 53 is inverted, so that at the output ST of the logic logic element there is a logical L This in turn means that the semiconductor switch M1 is turned on.
  • the first supply potential connection is made 1 the supply voltage Vbb is applied.
  • the ramp-up of the voltage regulator begins, i.e. the voltage at the input IN1, which is connected to the output via the feedback line RL OUT of the voltage regulator is connected starts continuously to rise to a value of ULS.
  • the tension value ULS is specified by the control loop.
  • the states of the individual components change Not.
  • the voltage present at input IN1 is voltage value V1. This has the consequence that the output of the first differential amplifier 53 changes from a logical L to a logical H.
  • the semiconductor switches M2 and M3 are thereby blocked switched, that is, the further current flow through the resistor R or a further increase in voltage at connection point 8 is prevented.
  • the Semiconductor switch M4 turned on, so that in the Charge storage C can drain stored charge and itself sets a voltage of 0 V at connection point 8. M5 remains unchanged in the locked state.
  • Figure 3b shows the operation of the voltage regulator according to the invention in the event of a run-up, if the feedback line is interrupted.
  • the run-up begins at time t ⁇ .
  • the differential amplifiers 53 and 54 instruct a logical L on their outputs.
  • the semiconductor switch M2 and M3 are switched on while the semiconductor switches Lock M4 and M5.
  • the status output ST points to A logical L also appears at time t ⁇ .
  • the semiconductor switch M1 is therefore switched on.
  • the output of the first differential amplifier 53 remains unchanged on a logical L. Since this is due to the inverting input in the logic logic element 55 becomes a logical H, changes on Output ST the signal from a logic L to a logic H and signals an error. As a result, the Semiconductor switch M1 is turned off and M5 is turned on and thus a discharge of the charge storage C is carried out becomes. The semiconductor switches M2 and M3 remain conductive, while the semiconductor switch M4 is still switched off State remains. The switching through of M5 has continued the advantage that the connection point 8 defines the reference potential lies. A voltage increase at connection point 8 through leakage currents through Ml is thus prevented.
  • an advantage of Circuit arrangement SDU according to the invention is that an error in the feedback line RL from a startup of the Voltage regulator can be distinguished.

Abstract

The input to the voltage regulator is connected to a first supply voltage (Vbb), and the output voltage (Ua) at an output (OUT) in normal operation via a feedback line (RL) to an input of an integrated circuit with a drive circuit (AN), for regulating the output voltage to a predetermined voltage. A circuit (SDU) is provided for detecting an interruption in the feedback line. In the event of an interruption, the output is switched from the predetermined voltage to a second predetermined voltage.

Description

Die Erfindung betrifft einen Spannungsregler, dessen Eingang mit einer ersten Versorgungsspannung verbunden ist und dessen Ausgangsspannung an einem Ausgang im Normalbetrieb über eine Rückkoppelleitung einem Eingang einer integrierten Schaltung mit einem Schaltungsblock zur Ansteuerung des Stellgliedes zugeführt wird, um so die Überwachung und Regelung der Ausgangsspannung auf einen vorgegebenen ersten Spannungswert zu gewährleisten.The invention relates to a voltage regulator, its input is connected to a first supply voltage and its Output voltage at an output in normal operation via a Feedback line an input of an integrated circuit with a circuit block for controlling the actuator is supplied so as to monitor and control the output voltage to a predetermined first voltage value guarantee.

Sowohl bei getakteten als auch bei linearen Spannungsreglern ist es erforderlich, daß die geregelte Ausgangsspannung ständig von einem Regler überwacht wird, um bei einer Abweichung von einem Sollwert sofort korrigierend eingreifen zu können. Somit kann die Ausgangsspannung konstant gehalten werden. Lineare Spannungsregler sind zum Beispiel aus Tietze, Schenk; Halbleiterschaltungstechnik, 10. Auflage, Springer-Verlag, 1993, Seiten 542 bis 555 bekannt. Getaktete Spannungsregler zum Beispiel in Form eines Aufwärts- oder eines Abwärtswandlers sind an der gleichen Literaturstelle auf den Seiten 563 bis 571 beschrieben.Both with clocked and linear voltage regulators it is necessary that the regulated output voltage is constant is monitored by a controller in the event of a deviation to be able to intervene immediately from a setpoint. The output voltage can thus be kept constant. Linear Voltage regulators are for example from Tietze, Schenk; Semiconductor circuit technology, 10th edition, Springer-Verlag, 1993, pages 542 to 555. Clocked voltage regulators for example in the form of a step-up or step-down converter are in the same reference on pages 563 to 571.

Sinkt bei einem getakteten Spannungsregler die Ausgangsspannung unter einen vorgegebenen Wert ab, so wird das Einschaltverhältnis ("duty cycle") des Schalters durch eine Ansteuerung erhöht, so daß sich die Ausgangsspannung dem vorgegebenen Sollwert wiederum annähert. Das Erzeugen einer konstanten Ausgangsspannung auf einen vorgegebenen Sollwert basiert somit auf einem ständig arbeitenden Regelkreis. Ein Problem tritt dann auf, wenn die Leitung, mit welcher der Spannungsregler die Ausgangsspannung überwacht, unterbrochen ist. In der Regel ist der Eingangsknoten der Ansteuerschaltung intern ohmsch mit Masse verbunden, so daß die Spannung am Eingangsknoten im Fall einer Leitungsunterbrechung auf Null absinkt. Der Spannungsregler muß dann davon ausgehen, daß seine Ausgangsspannung zu klein ist. Er versucht deshalb, ohne Rücksicht auf etwaige angeschlossene Verbraucher, die Ausgangsspannung auch über den Sollwert hinaus zu erhöhen. Dies führt jedoch unweigerlich zu einer Schädigung der angeschlossenen Verbraucher, sofern nicht zusätzliche externe Schutzmaßnahmen an den Verbrauchern vorgesehen sind.With a clocked voltage regulator, the output voltage drops below a predetermined value, the duty cycle ("duty cycle") of the switch by a control increases so that the output voltage is the predetermined Setpoint approximates again. Generating a constant Output voltage is therefore based on a predetermined setpoint on a constantly working control loop. A problem occurs when the line with which the voltage regulator the output voltage is monitored, interrupted. In As a rule, the input node of the control circuit is internal ohmic connected to ground so that the voltage at the input node drops to zero in the event of a line break. The voltage regulator must then assume that its output voltage is too small. He therefore tries without consideration on any connected consumers, the output voltage also increase beyond the setpoint. this leads to however, inevitably cause damage to the connected Consumers unless additional external protective measures are intended for consumers.

Die Aufgabe der vorliegenden Erfindung besteht deshalb darin, einen Spannungsregler der eingangs beschriebenen Art vorzusehen, der einen vom Normalbetrieb abweichenden Zustand, insbesondere eine Unterbrechung der Rückkoppelleitung vom Ausgang zu einer Ansteuerung erkennt und die mit dem Ausgang des Spannungsreglers verbundene Verbraucher sicher vor Fehlfunktion oder Zerstörung schützt.The object of the present invention is therefore to to provide a voltage regulator of the type described in the introduction, the one condition deviating from normal operation, in particular an interruption in the feedback line from the output recognizes a control and the with the output of the Voltage regulator connected consumers safe from malfunction or protects destruction.

Erfindungsgemäß ist in dem Spannungsregler eine Schaltungsanordnung zum Detektieren einer Unterbrechung der Rückkoppelleitung vorgesehen, wobei am Ausgang des Spannungsreglers bei einer Unterbrechung der Rückkoppelleitung von einem vorgegebenen ersten Spannungswert auf einen vorgegebenen zweiten Spannungswert umgeschaltet wird. Vorteilhafterweise ist der Ausgang des Spannungsreglers mit einem massebezogenen Ladungsspeicher verbunden, der in einer ersten Zeitspanne eine erste Ladungsquantität speichern kann, wobei die an dem Ladungsspeicher abfallende Spannung der Ansteuerung und im Normalbetrieb der Schaltungsanordnung zum Detektieren einer Unterbrechung der Rückkoppelleitung zugeführt wird. Die Schaltungsanordnung zum Detektieren einer Unterbrechung der Rückkoppelleitung ist dabei vorteilhafterweise mit ihrem Ausgang mit der Ansteuerung verbunden. Hierdurch wird erzielt, daß im Falle einer Unterbrechung der Rückkoppelleitung das Hochregeln der Spannung am Ausgang der Spannungsreglers verhindert werden kann, so daß eine Fehlfunktion oder Zerstörung der angeschlossenen Verbraucher nicht auftreten kann. Die Schaltungsanordnung zum Detektieren einer Unterbrechung der Rückkoppelleitung ist sowohl in einem linearen als auch in einem getakteten Spannungsregler einsetzbar.According to the invention, there is a circuit arrangement in the voltage regulator to detect a break in the feedback line provided, at the output of the voltage regulator at an interruption of the feedback line from a given one first voltage value to a predetermined second Voltage value is switched. The is advantageous Output of the voltage regulator with a mass-related charge storage connected, the one in a first period can store the first quantity of charge, which on the charge storage falling voltage of the control and in normal operation the circuit arrangement for detecting an interruption is fed to the feedback line. The circuit arrangement to detect a break in the feedback line is advantageously with its output connected to the control. This ensures that in In the event of an interruption in the feedback line, regulate up the voltage at the output of the voltage regulator prevented can be, so that a malfunction or destruction of the connected Consumer cannot occur. The circuit arrangement to detect a break in the feedback line is both in a linear and in a clocked voltage regulator can be used.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.Advantageous embodiments of the invention are in the subclaims specified.

Die Schaltungsanordnung zum Detektieren einer Unterbrechung eines vorgegebenen ersten Spannungswertes in dem erfindungsgemäßen Spannungsregler ist derart, daß im Falle einer Unterbrechung am Eingang der Schaltungsanordnung innerhalb einer zweiten Zeitspanne ein zweiter kleinerer, vorgegebener Spannungswert als die im Normalbetrieb an dem Ladungsspeicher abfallende Spannung anliegt, der mit einem innerhalb einer dritten Zeitspanne ab dem Eintreten der Unterbrechung erzeugten Referenzspannungswert jeweils einem Eingang einer Auswertung zugeführt wird, die ein Signal am Ausgang der Schaltungsanordnung erzeugt, das der Ansteuerung zugeführt wird. Der Vorteil der erfindungsgemäßen Schaltungsanordnung besteht darin, daß die eigentliche Funktion der Rückkoppelleitung nicht beeinträchtigt wird, nämlich die am Ausgang anliegende Spannung einer Ansteuerung zuzuführen, die die Ausgangsspannung auf einem konstanten, vorgegebenen ersten Spannungswert hält.The circuit arrangement for detecting an interruption a predetermined first voltage value in the invention Voltage regulator is such that in the event of an interruption at the input of the circuit arrangement within a second period of time a second smaller, predetermined voltage value than that falling on the charge storage device in normal operation Voltage is present that is within one third period of time from the occurrence of the interruption Reference voltage value each one input of an evaluation is supplied, a signal at the output of the circuit arrangement generated, which is fed to the control. The advantage of the circuit arrangement according to the invention is in that the actual function of the feedback line is not affected, namely the one at the exit Supply voltage to a control that the output voltage at a constant, predetermined first voltage value holds.

Zur Erzeugung des zweiten Spannungswertes ist vorteilhafterweise eine Serienschaltung aus einer Stromquelle, einer Schaltvorrichtung und einem Widerstand zwischen Versorgungspotentialanschlüssen vorgesehen, wobei der Verbindungspunkt zwischen dem Widerstand und der Schaltvorrichtung einerseits mit dem Eingang der Schaltungsanordnung und andererseits mit dem ersten Eingang der Auswertung verschalten ist. Zur Erzeugung des Referenzsspannungswertes ist vorteilhafterweise eine Serienschaltung einer zweiten Stromquelle, einer zweiten Schaltungsvorrichtung und einem Ladungsspeicher zwischen den Versorgungspotentialanschlüssen vorgesehen, wobei der Verbindungspunkt zwischen dem zweiten Ladungsspeicher und der zweiten Schaltvorrichtung mit dem zweiten Eingang der Auswertung verschalten ist und wobei dem Ladungsspeicher zumindest ein Halbleiterschalter mit seiner Laststrecke parallel geschalten ist.It is advantageous to generate the second voltage value a series connection from a current source, one Switching device and a resistor between supply potential connections provided, the connection point between the resistor and the switching device on the one hand with the input of the circuit arrangement and on the other hand with is connected to the first input of the evaluation. For generation the reference voltage value is advantageously a Series connection of a second current source, a second Circuit device and a charge storage between the Supply potential connections are provided, the connection point between the second charge storage and the second Switching device with the second input of the evaluation is interconnected and the charge storage is at least one Semiconductor switch connected in parallel with its load path is.

Durch das Einprägen eines definierten, internen Stromes in den Eingangsknoten der Schaltungsanordnung und dem Vergleich des resultierenden Spannungsabfalles an dem Widerstand mit der Spannung, die durch das Einprägen eines Referenzstromes über dem zweiten Ladungsspeicher entsteht, kann festgestellt werden, ob eine Unterbrechung in der Rückkoppelleitung vorliegt oder nicht. Der erste und der zweite Ladungsspeicher sind derart dimensioniert, daß im Normalbetrieb die Spannung am Eingang der Schaltungsanordnung deutlich langsamer ansteigt als die Spannung über dem zweiten Ladungsspeicher. Bei einer Unterbrechung der Rückkoppelleitung bestimmt nicht der erste Ladungsspeicher die Spannung am Eingang der Schaltungsanordnung, sondern die über dem Widerstand sofort abfallende Spannung, die wesentlich kleiner als die an dem ersten Ladungsspeicher abfallende Soll-Spannung ist.By impressing a defined, internal current in the input node of the circuit arrangement and the comparison of the resulting voltage drop across the resistor the voltage caused by impressing a reference current can be established above the second charge store whether there is an interruption in the feedback line or not. The first and the second charge storage are dimensioned such that the voltage during normal operation increases significantly more slowly at the input of the circuit arrangement than the voltage across the second charge storage. At an interruption of the feedback line does not determine the first charge store the voltage at the input of the circuit arrangement, but the one immediately falling above the resistance Voltage that is much smaller than that at the first charge storage falling target voltage is.

Die Auswertung der Schaltungsanordnung zum Detektieren einer Unterbrechung eines vorgegebenen ersten Spannungswertes in dem erfindungsgemäßen Spannungsregler ist derart, daß sie einem ersten und einen zweiten Differenzverstärker aufweist, deren positive Eingänge miteinander und mit dem Eingang der Schaltungsanordnung verbunden sind und den ersten Eingang der Auswertung bilden. Der negative Eingang des ersten Differenzverstärkers ist mit einer zwischen zwei Spannungswerten schaltbaren Vorrichtung verbunden. Der negative Eingang des zweiten Differenzverstärkers ist dem Verbindungspunkt zwischen dem zweiten Ladungsspeicher und der zweiten Schaltvorrichtung verbunden. Der Ausgang des ersten Differenzverstärkers steuert einerseits die erste und die zweite Schaltvorrichtung im Fehlerfall leitend, andererseits den dem zweiten Ladungsspeicher parallel geschalteten Halbleiterschalter im Fehlerfall sperrend und ist weiterhin mit einem ersten Eingang eines logischen Verknüpfungselementes verbunden. Der Ausgang des zweiten Differenzverstärkers ist mit einem zweiten Eingang des logischen Verknüpfungsgliedes verbunden und der Ausgang des logischen Verknüpfungsgliedes mit dem Ausgang der Schaltungsanordnung zum Detektieren einer Unterbrechung eines vorgegebenen ersten Spannungswertes. Beim Auftreten eines Fehlerfalles schaltet der Ausgang des logischen Verknüpfungsgliedes die zweite Schaltvorrichtung sperrend. Die zweite Schaltvorrichtung weist vorteilhafterweise zwei mit ihrer Laststrecke seriell verschaltete Halbleiterschalter auf. Das logische Verknüpfungsglied ist vorteilhafterweise ein UND-Gatter, wobei der erste Eingang invertierend ausgeführt ist. Der erste und der zweite Ladungsspeicher sind vorteilhafterweise Kondensatoren, wobei das Speichervermögen des ersten Ladungsspeicher sehr viel größer als das Speichervermögen des zweiten Ladungsspeichers ist. Vorteilhafterweise ist zwischen dem negativen Eingang des zweiten Differenzverstärkers und dem zweiten Ladungsspeicher eine Spannungsquelle geschalten.The evaluation of the circuit arrangement for detecting a Interruption of a predetermined first voltage value in the voltage regulator according to the invention is such that it has first and a second differential amplifier, their positive inputs with each other and with the input of the Circuitry are connected and the first input of the Form evaluation. The negative input of the first differential amplifier is with one between two voltage values switchable device connected. The negative input of the second differential amplifier is the connection point between the second charge storage device and the second switching device connected. The output of the first differential amplifier controls the first and the second switching device conductive in the event of a fault, on the other hand the second Charge storage semiconductor switches connected in parallel in the Blocking error and is still with a first input a logical logic element connected. The Output of the second differential amplifier is with a second Input of the logic logic element connected and the output of the logic logic element with the output the circuit arrangement for detecting an interruption a predetermined first voltage value. When a In the event of an error, the output of the logic logic element switches blocking the second switching device. The second Switching device advantageously has two with their Load path of series-connected semiconductor switches. The logic gate is advantageously an AND gate, the first input being inverted. The first and the second charge storage are advantageous Capacitors, the storage capacity of the first Charge storage is much larger than the storage capacity of the second charge storage is. It is advantageous between the negative input of the second differential amplifier and switched a voltage source to the second charge store.

Die Schaltungsanordnung in dem erfindungsgemäßen Spannungsregler weist die vorteilhafte Eigenschaft auf, daß ein Fehler in der Rückkoppelleitung von einem Hochlauf des Spannungsreglers unterschieden werden kann. Unter einem Hochlauf des Spannungsreglers ist hierbei zu verstehen, daß am Eingang des Spannungsreglers erstmalig eine von Null unterschiedliche Spannung angelegt wird, so daß der Spannungsregler am Ausgang die vorgegebene Sollwertspannung zu erreichen versucht. Ein undefiniertes Wechseln des Statusausganges ist somit unterbunden, das heißt es ist zweifelsfrei feststellbar, ob ein Fehler vorliegt oder nicht. Ansonsten weist der Statusausgang der Schaltungsanordnung ein Signal auf, welches der Ansteuerung oder aber auch über eine Signalvorrichtung die korrekte Funktionsweise des Spannungsreglers anzeigt. Durch die besondere Ausgestaltung der Schaltungsanordnung wird weiterhin erzielt, daß diese im Normalbetrieb einen nur geringen Stromverbrauch aufweist, da die Stromquellen durch die besondere Arbeitsweise der Auswertung abgeschaltet werden. Diese erzeugen folglich nur dann Strom, welcher sich in einem Spannungsabfall an dem Widerstand beziehungsweise dem zweiten Ladungsspeicher bemerkbar macht, wenn die Schaltungsanordnung überprüft, ob ein Fehlerfall vorliegen könnte. Weiterhin ist eine monolithische Integration der Schaltungsanordnung zum Detektieren einer Unterbrechung eines vorgegebenen ersten Spannungswertes zusammen mit der Ansteuerung möglich.The circuit arrangement in the voltage regulator according to the invention has the advantageous property that an error in the feedback line from a startup of the voltage regulator can be distinguished. Under a ramp up of the Voltage regulator is to be understood here that at the input of the Voltage regulator for the first time different from zero Voltage is applied so that the voltage regulator at the output tries to reach the specified setpoint voltage. On Undefined changing of the status output is prevented that is, it can be determined beyond any doubt whether a There is an error or not. Otherwise the status output points the circuit arrangement on a signal which the control or the correct one via a signal device Functionality of the voltage regulator indicates. Because of the special Design of the circuit arrangement is still achieved that this only has a low power consumption in normal operation has because the power sources through the special How the evaluation works can be switched off. Generate these consequently only current which is in a voltage drop at the resistor or the second charge store noticeable when checking the circuitry whether there could be an error. Furthermore, one monolithic integration of the circuit arrangement for detection an interruption of a predetermined first voltage value possible together with the control.

Die Erfindung wird anhand der nachfolgenden Figuren weiter erläutert.The invention is further elucidated on the basis of the following figures explained.

Es zeigen:

Figur 1
ein erfindungsgemäßer getakteter Spannungsregler in Form eines Abwärtswandlers,
Figur 2
die erfindungsgemäße Schaltungsanordnung zum Detektieren einer Unterbrechung der Rückkoppelleitung,
Figur 3a
die Arbeitsweise der Schaltungsanordnung beim Hochlaufen des Spannungsreglers sowie während eines Betriebes des Spannungsreglers im Normalbetrieb,
Figur 3b
die Arbeitsweise der Schaltungsanordnung des Spannungsreglers, wenn beim Hochlauf ein Fehler auftritt und
Figur 3c
die Arbeitsweise der Schaltungsanordnung des Spannungsreglers beim Auftreten eines Fehlers während des Betriebes des Spannungsreglers.
Show it:
Figure 1
an inventive clocked voltage regulator in the form of a step-down converter,
Figure 2
the circuit arrangement according to the invention for detecting an interruption in the feedback line,
Figure 3a
the mode of operation of the circuit arrangement when the voltage regulator starts up and during operation of the voltage regulator in normal operation,
Figure 3b
the operation of the circuit arrangement of the voltage regulator when an error occurs during startup and
Figure 3c
the operation of the circuit arrangement of the voltage regulator when an error occurs during the operation of the voltage regulator.

Figur 1 zeigt den prinzipiellen Aufbau eines erfindungsgemäßen getakteten Spannungsreglers, wobei der Spannungsregler SR1 in Form eines Abwärtswandlers ausgeführt ist. Der Spannungsregler wird an seinem Eingang IN, welcher gleichzeitig einen ersten Versorgungspotentialanschluß 1 darstellt, mit einer in der Regel positiven Versorgungsspannung Vbb versorgt. Der Spannungsregler SR1 beinhaltet einen Halbleiterschalter S1, der beispielsweise als MOSFET ausgeführt sein kann. Es ist jedoch auch jeder andere steuerbare Schalter denkbar. Der Halbleiterschalter S1 ist mit seinem Drain mit dem Eingang IN verbunden, während sein Sourceanschluß S mit dem Kathodenanschluß einer gegen Bezugspotential verschalteten Diode D1 verbunden ist. Das Bezugspotential GND stellt gleichzeitig einen zweiten Versorgungspotentialanschluß 2 dar. Weiterhin ist mit dem Sourceanschluß S des Halbleiterschalters S1 ein Anschluß einer Induktivität verbunden, deren anderer Anschluß mit dem Ausgang OUT in Verbindung steht und mit einem Ladungsspeicher LS verbunden ist, der gegen Bezugspotential verschalten ist. Der Ladungsspeicher LS ist als Kondensator ausgeführt, der eine Kapazität C1 besitzt. Um eine geregelte Spannung am Ausgang OUT zu erhalten, weist der Spannungsregler eine Rückkoppelleitung RL auf, die einerseits mit dem Ausgang OUT und andererseits mit dem Eingang IN1 einer integrierten Schaltung IC verbunden ist. Die integrierte Schaltung IC weist eine Ansteuerung AN auf, die abhängig von der Ausgangsspannung Ua die Taktfrequenz des Gates G des Halbleiterschalters S1 steuert. Die integrierte Schaltung ist weiterhin mit dem Eingang IN sowie dem Bezugspotential GND verbunden. Die integrierte Schaltung IC weist weiterhin eine Schaltungsanordnung SDU zum Detektieren einer Unterbrechung der Rückkoppelleitung RL auf. Die Schaltungsanordnung SDU ist deshalb ebenfalls über den Eingang IN1 mit der Rückkoppelleitung RL verbunden. Sie weist weiterhin einen Ausgang ST auf, der einerseits mit der Ansteuerung AN verbunden ist, um bei einem auftretenden Defekt den Spannungsregler abschalten zu können. Andererseits ist der Ausgang ST der Schaltungsanordnung SDU aus der integrierten Schaltung IC herausgeführt.Figure 1 shows the basic structure of an inventive clocked voltage regulator, the voltage regulator SR1 is designed in the form of a step-down converter. The voltage regulator will IN at its input, which at the same time represents a first supply potential connection 1 with a generally positive supply voltage Vbb. The voltage regulator SR1 contains a semiconductor switch S1, which can be designed as a MOSFET, for example can. However, it is also any other controllable switch conceivable. The semiconductor switch S1 is with its drain connected to the input IN, while its source terminal S with the cathode connection of one connected to the reference potential Diode D1 is connected. The reference potential GND provides at the same time a second supply potential connection 2 Furthermore, with the source terminal S of the semiconductor switch S1 connected to a terminal of an inductor whose another connection is connected to the output OUT and is connected to a charge storage LS, which is against reference potential is connected. The charge storage LS is as Capacitor executed, which has a capacitance C1. To one to get regulated voltage at the output OUT, the Voltage regulator on a feedback line RL on the one hand with the output OUT and on the other hand with the input IN1 one integrated circuit IC is connected. The integrated Circuit IC has a control AN, which depends on the output voltage Ua the clock frequency of the gate G des Semiconductor switch S1 controls. The integrated circuit is continue with the input IN and the reference potential GND connected. The integrated circuit IC also has one Circuit arrangement SDU for detecting an interruption the feedback line RL. The circuit arrangement is SDU therefore also via the input IN1 with the feedback line RL connected. It also has an output ST, which is connected on the one hand to the control AN in order to switch off the voltage regulator in the event of a defect can. On the other hand, the output ST is the circuit arrangement SDU led out of the integrated circuit IC.

Der getaktete Spannungsregler SR1 könnte auch als Aufwärtswandler oder aber als linearer Spannungsregler ausgeführt sein.The clocked voltage regulator SR1 could also be used as a step-up converter or designed as a linear voltage regulator his.

Figur 2 zeigt das wesentliche Element des erfindungsgemäßen Spannungsreglers, nämlich die Schaltungsanordnung SDU zum Detektieren einer Unterbrechung der Rückkoppelleitung. Die Schaltungsanordnung SDU kann zusammen mit der Ansteuerung des Schalters S1 monolithisch integriert auf der integrierten Schaltung IC vorliegen. Die Schaltungsanordnung SDU weist einen Eingang IN1 auf, an dem im Normalbetrieb die Ausgangsspannung Ua über die Rückkoppelleitung RL anliegt. Der Eingang IN1 der Schaltungsanordnung SDU ist mit einem ersten Eingang 51 einer Auswertung 5 verbunden. Weiterhin ist eine Serienschaltung aus einer ersten Stromquelle 3, einem Halbleiterschalter M2 sowie einem Widerstand R vorgesehen, die mit einem ersten Versorgungspotentialanschluß 1, an welchem üblicherweise die Versorgungsspannung Vbb oder eine daraus abgeleitete Spannung anliegt, und einem zweiten Versorgungspotentialanschluß 2, welches das Bezugspotential darstellt, verbunden ist. Der Halbleiterschalter M2 ist im vorliegenden Beispiel als p-Kanal-Enhancement-MOSFET ausgeführt, es könnte jedoch beispielsweise auch ein Bipolartransistor oder ein beliebiger steuerbarer Schalter eingesetzt werden. Der Verbindungspunkt 7 zwischen dem Widerstand R und dem Drainanschluß des Halbleiterschalters M2 ist mit dem Eingang IN1 der Schaltungsanordnung SDU verbunden. Die Schaltungsanordnung SDU weist eine weitere Reihenschaltung aus einer zweiten Stromquelle 4, zwei Halbleiterschaltern Ml und M3 deren Laststrekken in Serie miteinander verschalten sind, sowie einen Kondensator C auf. Diese Serienschaltung ist wiederum zwischen dem ersten 1 und dem zweiten Versorgungspotentialanschluß 2 gelegen. Der erste Versorgungspotentialanschluß 1 steht dabei jeweils mit der ersten beziehungsweise mit der zweiten Stromquelle 4 in Verbindung. Dem Ladungsspeicher C sind zwei weitere Halbleiterschalter M4 und M5 mit ihrer Laststrecke parallel geschaltet. Die Halbleiterschalter M1 und M3 sind als p-Kanal-Enhancement-MOSFETs ausgeführt, während der Halbleiterschalter M4 und M5 n-Kanal-Enhancement-MOSFETs sind. Auch an die Stelle der Halbleiterschalter M1, M3, M4 und M5 könnten beliebige steuerbare Schalter treten. Der Verbindungspunkt 8 zwischen dem Kondensator C und dem Drainanschluß des Halbleiterschalters M3 ist über eine Spannungsquelle 6, die die voreingestellte Spannung V3 liefert, mit einem zweiten Eingang 52 der Auswertung 5 verbunden.Figure 2 shows the essential element of the invention Voltage regulator, namely the circuit arrangement SDU for detection an interruption in the feedback line. The Circuit arrangement SDU together with the control of the Switch S1 integrated monolithically on the integrated Circuit IC are present. The circuit arrangement SDU has one Input IN1 to which the output voltage is in normal operation One of them is via the feedback line RL. The entrance IN1 of the circuit arrangement SDU is with a first Input 51 of an evaluation 5 connected. Furthermore, one Series connection from a first current source 3, a semiconductor switch M2 and a resistor R provided with a first supply potential connection 1, to which usually the supply voltage Vbb or one of them derived voltage is present, and a second supply potential connection 2, which represents the reference potential, connected is. The semiconductor switch M2 is in the present Example as a p-channel enhancement MOSFET, it could however, for example, a bipolar transistor or any one controllable switch can be used. The connection point 7 between the resistor R and the drain connection of the semiconductor switch M2 is connected to the input IN1 of the circuit arrangement SDU connected. The circuit arrangement SDU has a further series connection from a second current source 4, two semiconductor switches Ml and M3 whose load paths are connected together in series, as well as a capacitor C on. This series connection is again between the first 1 and the second supply potential connection 2 located. The first supply potential connection 1 is here in each case with the first or with the second current source 4 in connection. The charge storage C are two more Semiconductor switches M4 and M5 with their load path in parallel switched. The semiconductor switches M1 and M3 are as p-channel enhancement MOSFETs run while the semiconductor switch M4 and M5 are n-channel enhancement MOSFETs. Also could replace the semiconductor switches M1, M3, M4 and M5 any controllable switch occur. The connection point 8 between the capacitor C and the drain of Semiconductor switch M3 is a voltage source 6, the provides the preset voltage V3 with a second Input 52 of evaluation 5 connected.

Die Auswertung 5 umfaßt einen ersten 53 und einen zweiten Differenzverstärker 54, wobei deren positive Eingänge miteinander verbunden sind. Diese stehen wiederum mit dem ersten Eingang 51 und somit mit dem Eingang IN1 der Schaltungsanordnung SDU in Verbindung. Der erste Differenzverstärker 53 ist vorteilhafterweise mit Eingangshysterese ausgeführt, das heißt an seinem negativen Eingang werden zwei verschieden große, positive Spannungen V1 beziehungsweise V2 angelegt. Hierzu können beispielsweise zwei separate Spannungsquellen V1 beziehungsweise V2 zur Erzeugung vorgesehen sein. Der zweite Eingang 52 der Auswertung 5 steht in direkter Verbindung zum negativem Eingang des zweiten Differenzverstärkers 54. Die Auswertung 5 weist weiterhin ein logisches Verknüpfungselement 55 auf, welches als UND-Gatter ausgeführt ist. Dieses weist einen invertierenden Eingang auf, welcher mit dem Ausgang des ersten Differenzverstärkers 53 verbunden ist. Der nichtinvertierende, zweite Eingang steht mit dem Ausgang des zweiten Differenzverstärkers 54 in Verbindung. Der Ausgang ST des logischen Verknüpfungselementes 55 stellt gleichzeitig den Ausgang ST der Schaltungsanordnung SDU dar. Der Ausgang des ersten Differenzverstärkers 53 ist weiterhin mit den Gateanschlüssen der Halbleiterschalter M2, M3 sowie M4 verbunden. Der Ausgang ST des logischen Verknüpfungselementes 55, das im Normalfall einen logischen Low-Pegel annimmt oder aber im Fehlerfall einen logischen High-Pegel annimmt, steuert das Gate der Halbleiterschalter M1 und M5.The evaluation 5 comprises a first 53 and a second Differential amplifier 54, their positive inputs to each other are connected. These are in turn with the first Input 51 and thus with input IN1 of the circuit arrangement SDU in connection. The first differential amplifier 53 is advantageously carried out with input hysteresis, the means at its negative input two are different large, positive voltages V1 or V2 applied. For example, two separate voltage sources can be used for this purpose V1 or V2 can be provided for generation. The second input 52 of evaluation 5 is directly connected to the negative input of the second differential amplifier 54. The evaluation 5 also has a logical linking element 55, which is designed as an AND gate. This has an inverting input, which with is connected to the output of the first differential amplifier 53. The non-inverting, second input stands with the output of the second differential amplifier 54 in connection. The exit ST of the logic logic element 55 provides at the same time represents the output ST of the circuit arrangement SDU Output of the first differential amplifier 53 is also with the gate connections of the semiconductor switches M2, M3 and M4 connected. The output ST of the logic logic element 55, which normally assumes a logic low level or but assumes a logic high level in the event of an error the gate of the semiconductor switches M1 and M5.

Die Stromquellen 3 und 4, der Kondensator C sowie die Spannungsquellen V1, V2 und V3 sind so dimensioniert, daß die Spannung am Eingangsknoten IN1 im Normalfall, das heißt bei einem korrekt angeschlossenen externen Kondensator LS, deutlich langsamer ansteigt als die Spannung über dem Kondensator C. Hierzu ist folgende Dimensionierung vorgesehen: V2 < V3 < I1 * R < V1 < VIN1, Soll. The current sources 3 and 4, the capacitor C and the voltage sources V1, V2 and V3 are dimensioned such that the voltage at the input node IN1 normally, that is to say with a correctly connected external capacitor LS, increases significantly more slowly than the voltage across the capacitor C. The following dimensions are provided: V2 <V3 <I1 * R <V1 <V IN1, target .

Diese Dimensionierung hat zur Folge, daß der Ausgang des zweiten Differenzverstärkers 54 im Normalfall am Ausgang ein logisches L liefert und somit auch der Ausgang ST mit einem logischen L die korrekte Funktionsweise Spannungsreglers signalisiert. Die Diagnose, ob eine Unterbrechung der Rückkoppelleitung RL vorliegt, wird im Normalfall abgebrochen, sobald die Spannung am Eingang IN1 über die Referenzspannung V1 angestiegen ist. In diesem Fall wechselt der erste Differenzverstärker 53 von einem logischen L auf ein logisches H, so daß die Stromquellen 3 und 4 mit Hilfe der Halbleiterschalter M2 und M3 abgeschaltet werden. Die im Kondensator C enthaltene Ladung wird durch das Schließen des Halbleiterschalters M4 entladen. This dimensioning has the consequence that the exit of the second differential amplifier 54 in the normal case at the output Logical L delivers and thus also the output ST with a logic L signals the correct functioning of the voltage regulator. The diagnosis of an open circuit in the feedback line RL is present, is usually canceled as soon as the voltage at input IN1 via reference voltage V1 has risen. In this case, the first differential amplifier changes 53 from a logical L to a logical H, see above that the current sources 3 and 4 using the semiconductor switch M2 and M3 can be switched off. The contained in the capacitor C. Charge is released by closing the semiconductor switch M4 unload.

Durch das Abschalten der Stromquellen 3 und 4 ist ein geringer Stromverbrauch des Spannungsreglers im Normalbetrieb sichergestellt.By switching off the current sources 3 and 4 is a small one Power consumption of the voltage regulator ensured in normal operation.

Beim Auftreten eines Fehlers wechselt die Spannung am Eingang IN1 mangels des externen Ladungsspeichers LS sofort auf einen Spannungswert UR, der sich aus dem Produkt des Stromes I1 und des Widerstandes R ergibt. Dies hat zur Folge, daß der zweite Differenzverstärker 54 an seinem Ausgang von einem logischen L auf ein logisches H wechselt, während der Zustand des ersten Differenzverstärkers 53 unverändert auf einem logischen L verharrt. Dies hat nun zur Folge, daß auch der Ausgang ST von einem logischen L auf ein logisches H wechselt, so daß ein Fehler signalisiert wird. Ist die Schaltungsanordnung SDU mit der Ansteuerung AN verbunden, so kann der Spannungsreglers z. B. sofort abgeschaltet werden. Hat der Ausgang ST von einem logischem L auf ein logisches H gewechselt, so wird der Ladevorgang des Ladungsspeichers C durch das Öffnen des Leistungsschalters M1 unterbrochen und eine eventuell vorhandene Ladung durch Schließen von M5 wieder entfernt. Dieser Zustand bleibt solange erhalten, bis die Unterbrechung in der Rückkoppelleitung behoben ist. Der erste Differenzverstärker 53, der vorteilhafterweise als Schmitt-Trigger ausgeführt ist, ist zur Unterdrückung transienter Störsignale mit einer großen Hysterese auszuführen, das heißt: V1 - V2 > I1 * R. If an error occurs, the voltage at input IN1 immediately changes to a voltage value UR, which is obtained from the product of current I1 and resistance R, due to the lack of an external charge store LS. As a result, the second differential amplifier 54 changes from a logic L to a logic H at its output, while the state of the first differential amplifier 53 remains unchanged at a logic L. The result of this is that the output ST also changes from a logic L to a logic H, so that an error is signaled. If the circuit arrangement SDU is connected to the control AN, the voltage regulator can, for. B. be switched off immediately. If the output ST has changed from a logic L to a logic H, the charging process of the charge storage device C is interrupted by opening the circuit breaker M1 and any charge that may be present is removed again by closing M5. This state remains until the interruption in the feedback line is eliminated. The first differential amplifier 53, which is advantageously designed as a Schmitt trigger, is designed to suppress transient interference signals with a large hysteresis, that is to say: V1 - V2> I1 * R.

Die Arbeitsweise und die Vorteile des erfindungsgemäßen Spannungsreglers werden anhand drei verschiedener Betriebszustände genauer erklärt. Die Figuren 3a bis 3c zeigen hierzu die am Eingang IN1 anliegenden Spannungswerte sowie die logischen Signalwerte der zwei Differenzverstärker 53 und 54 sowie die Schaltzustände der Halbleiterschalter M1 bis M5. The mode of operation and the advantages of the voltage regulator according to the invention are based on three different operating states explained in more detail. Figures 3a to 3c show the Voltage values present at input IN1 as well as the logical ones Signal values of the two differential amplifiers 53 and 54 and the Switching states of the semiconductor switches M1 to M5.

Figur 3a veranschaulicht die Arbeitsweise der Schaltungsanordnung SDU beim Hochlaufen des Spannungsreglers sowie während eines Betriebes des Spannungsreglers im Normalbetrieb. Der Spannungsregler wird zum Zeitpunkt t` eingeschaltet. Vor dem Erreichen des Zeitpunktes t` weisen beide Differenzverstärker 53 und 54 ein logisches L am Ausgang auf. Hierdurch bedingt sind die Halbleiterschalter M1 und M3 leitend geschalten, während die Halbleiterschalter M4 und M5 sperren. Das logische L des ersten Differenzverstärkers 53 wird invertiert, so daß am Ausgang ST des logischen Verknüpfungselementes ein logisches L anliegt. Dieses hat wiederum zu Folge, daß der Halbleiterschalter M1 eingeschaltet ist.Figure 3a illustrates the operation of the circuit arrangement SDU during startup of the voltage regulator and during operation of the voltage regulator in normal operation. The voltage regulator is switched on at time t`. In front when the time t` is reached, both differential amplifiers have 53 and 54 a logic L at the output. Hereby conditionally the semiconductor switches M1 and M3 are turned on, while the semiconductor switches M4 and M5 lock. The logic L of the first differential amplifier 53 is inverted, so that at the output ST of the logic logic element there is a logical L This in turn means that the semiconductor switch M1 is turned on.

Zum Zeitpunkt t` wird an den ersten Versorgungspotentialanschluß 1 die Versorgungsspannung Vbb angelegt. Der Hochlauf des Spannungsreglers beginnt, das heißt die Spannung am Eingang IN1, welcher über die Rückkoppelleitung RL mit dem Ausgang OUT des Spannungsreglers verbunden ist beginnt kontinuierlich bis auf einen Wert ULS zu steigen. Der Spannungswert ULS ist durch den Regelkreis vorgegeben. Bis zum Zeitpunkt t`` verändern sich die Zustände der einzelnen Bauelemente nicht. Nach dem Erreichen des Zeitpunktes t`` übersteigt die am Eingang IN1 anliegende Spannung den Spannungswert V1. Dies hat zur Folge, daß der Ausgang des ersten Differenzverstärkers 53 von einem logischen L auf ein logisches H wechselt. Die Halbleiterschalter M2 und M3 werden hierdurch sperrend geschaltet, das heißt der weitere Stromfluß durch den Widerstand R beziehungsweise ein weiteres Ansteigen der Spannung am Verbindungspunkt 8 wird unterbunden. Gleichzeitig wird der Halbleiterschalter M4 leitend geschalten, so daß die in dem Ladungsspeicher C gespeicherte Ladung abfließen kann und sich am Verbindungspunkt 8 einen Spannung von 0 V einstellt. M5 bleibt unverändert im gesperrten Zustand. At time t`, the first supply potential connection is made 1 the supply voltage Vbb is applied. The ramp-up of the voltage regulator begins, i.e. the voltage at the input IN1, which is connected to the output via the feedback line RL OUT of the voltage regulator is connected starts continuously to rise to a value of ULS. The tension value ULS is specified by the control loop. Until now t '', the states of the individual components change Not. After reaching the time t ,, the voltage present at input IN1 is voltage value V1. This has the consequence that the output of the first differential amplifier 53 changes from a logical L to a logical H. The semiconductor switches M2 and M3 are thereby blocked switched, that is, the further current flow through the resistor R or a further increase in voltage at connection point 8 is prevented. At the same time the Semiconductor switch M4 turned on, so that in the Charge storage C can drain stored charge and itself sets a voltage of 0 V at connection point 8. M5 remains unchanged in the locked state.

Bedingt durch die Schaltverzögerung von M4, wechselt der Ausgang des zweiten Differenzverstärkers 54 erst kurz nach dem Zeitpunkt t`` von einem logischen L auf ein logisches H. Dies ist durch den Spannungsverlauf (U52) am zweiten Eingang 52 der Auswertung 5 bedingt. Zur Erklärung ist der Spannungsverlauf U52 mit eingezeichnet. Zum Zeitpunkt t' beginnt sich der Kondensator C aufzuladen. Durch das Öffnen des Halbleiterschalters M4 sinkt U52 auf den konstanten Spannungswert V3 ab. Beim Schnittpunkt der Spannungsverläufe von U52 und IN1 wechselt der Ausgang des zweiten Differenzverstärkers dann seinen wert. Dieses Verhalten hat jedoch keine Folge auf das am Ausgang ST anliegende Signal, welches weiterhin auf einem logischen L verbleibt. Dieses signalisiert eine korrekte Funktionsfähigkeit des Spannungsreglers. Die am Eingang IN1 anliegende Spannung steigt bis zum Zeitpunkt t1 + t` auf den Wert ULS. Der Ladungsspeicher LS hat seine vollständige Ladung aufgenommen und am Ausgang OUT liegt die vorgegebene Sollspannung an.Due to the switching delay of M4, the output changes of the second differential amplifier 54 only shortly after Time t ,, from a logical L to a logical H. This is due to the voltage curve (U52) at the second input 52 evaluation 5 conditional. The voltage curve is an explanation U52 also shown. At time t 'begins Charge capacitor C. By opening the semiconductor switch M4 drops U52 to the constant voltage value V3 from. At the intersection of the voltage profiles of U52 and IN1 the output of the second differential amplifier then changes its worth. However, this behavior has no consequence on that signal present at output ST, which is still on a logical L remains. This signals a correct one Functionality of the voltage regulator. The at the IN1 applied voltage rises to the time t1 + t` ULS value. The charge storage device LS has its full charge recorded and at the output OUT there is the specified one Target voltage.

Figur 3b zeigt die Arbeitsweise des erfindungsgemäßen Spannungsreglers bei einem Hochlauf, wenn die Rückkoppelleitung unterbrochen ist. Der Hochlauf beginnt zum Zeitpunkt t`. Bis zum Zeitpunkt t` weisen die Differenzverstärker 53 und 54 an ihren Ausgängen ein logisches L auf. Die Halbleiterschalter M2 und M3 sind leitend geschalten während die Halbleiterschalter M4 und M5 sperren. Der Statusausgang ST weist bis zum Zeitpunkt t` ebenfalls ein logisches L auf. Der Halbleiterschalter M1 ist deshalb leitend geschalten.Figure 3b shows the operation of the voltage regulator according to the invention in the event of a run-up, if the feedback line is interrupted. The run-up begins at time t`. To at time t 'the differential amplifiers 53 and 54 instruct a logical L on their outputs. The semiconductor switch M2 and M3 are switched on while the semiconductor switches Lock M4 and M5. The status output ST points to A logical L also appears at time t`. The semiconductor switch M1 is therefore switched on.

Ab dem Zeitpunkt t` liegt am ersten Versorgungspotentialanschluß 1 die positive Versorgungsspannung Vbb an, das heißt der Hochlauf beginnt. Da der externe Ladungsspeicher LS aufgrund der Unterbrechung der Rückkoppelleitung RL nicht mit den Eingang IN1 verbunden ist wird durch die Stromquelle 3 über den geschlossenen Schalter M2 im Widerstand R eine Spannung UR eingeprägt, die am Eingang IN1 und somit am ersten Eingang 51 der Auswertung anliegt. Diese Spannung steht sofort zur Verfügung. Die am Widerstand abfallende Spannung UR ist betragsmäßig größer als die Spannungen V2, die am negativen Eingang des ersten Differenzverstärkers 53 anliegt und größer als V3, die am negativen Eingang des zweiten Differenzverstärkers 54 anliegt. Überschreitet die am Eingang IN1 anliegende Spannung den Wert U52 zum Zeitpunkt t", so wechselt der zweite Differenzverstärker 54 am Ausgang sein Signal von L auf ein logisches H. Der Ausgang des ersten Differenzverstärkers 53 verbleibt unverändert auf einem logischen L. Da dieses durch den invertierenden Eingang im logischen Verknüpfungselement 55 zu einem logischen H wird, wechselt am Ausgang ST das Signal von einem logischen L auf ein logisches H und signalisiert einen Fehler. Dies hat zur Folge, daß der Halbleiterschalter M1 ausgeschaltet und M5 eingeschaltet wird und somit eine Entladung des Ladungsspeichers C durchgeführt wird. Die Halbleiterschalter M2 und M3 verbleiben leitend, während der Halbleiterschalter M4 weiterhin im ausgeschalteten Zustand verbleibt. Das Durchschalten von M5 hat weiterhin den Vorteil, daß der Verbindungspunkt 8 definiert auf Bezugspotential liegt. Ein Spannungsanstieg am Verbindungspunkt 8 durch Leckströme durch Ml ist somit verhindert.From the time t` on the first supply potential connection 1 the positive supply voltage Vbb, that is ramp-up begins. Because the external charge storage LS due the interruption of the feedback line RL the input IN1 is connected by the current source 3 a voltage across the closed switch M2 in the resistor R. UR stamped on the input IN1 and thus on the first Input 51 of the evaluation is present. This tension is instant to disposal. The voltage UR dropping across the resistor is larger in magnitude than the voltages V2, the negative ones Input of the first differential amplifier 53 is present and greater than V3, that at the negative input of the second differential amplifier 54 is present. Exceeds that at input IN1 applied voltage the value U52 at time t ", so changes the second differential amplifier 54 outputs its signal from L to a logical H. The output of the first differential amplifier 53 remains unchanged on a logical L. Since this is due to the inverting input in the logic logic element 55 becomes a logical H, changes on Output ST the signal from a logic L to a logic H and signals an error. As a result, the Semiconductor switch M1 is turned off and M5 is turned on and thus a discharge of the charge storage C is carried out becomes. The semiconductor switches M2 and M3 remain conductive, while the semiconductor switch M4 is still switched off State remains. The switching through of M5 has continued the advantage that the connection point 8 defines the reference potential lies. A voltage increase at connection point 8 through leakage currents through Ml is thus prevented.

Aus der Beschreibung wird ersichtlich, daß ein Vorteil der erfindungsgemäßen Schaltungsanordnung SDU darin besteht, daß ein Fehler in der Rückkoppelleitung RL von einem Hochlauf des Spannungsreglers unterschieden werden kann.From the description it can be seen that an advantage of Circuit arrangement SDU according to the invention is that an error in the feedback line RL from a startup of the Voltage regulator can be distinguished.

In Figur 3c wird die Arbeitsweise der Schaltungsanordnung des erfindungsgemäßen Spannungsreglers beim Auftreten eines Fehlers während des Betriebes erläutert. Der Fehler tritt zum Zeitpunkt tF auf. Bis zu diesem Zeitpunkt liegt am Eingang IN1 die Spannung ULS an. Die beiden Differenzverstärker 53 und 54 erzeugen an ihren Ausgängen ein logisches H. Die Halbleiterschalter M2 und M3 sind ausgeschaltet, während der Halbleiterschalter M4 leitend geschalten ist. Aufgrund der an den Ausgängen der beiden Differenzverstärker 53 und 54 anliegenden logischen H weist der Ausgang ST ein logisches L auf. Dies hat zur Folge, daß der Halbleiterschalter M1 eingeschalten ist und M5 ausgeschaltet.In Figure 3c, the operation of the circuit arrangement of the voltage regulator according to the invention when an error occurs explained during operation. The error occurs Time tF on. Up to this point lies at the entrance IN1 the voltage ULS. The two differential amplifiers 53 and 54 generate a logic H at their outputs. The semiconductor switches M2 and M3 are switched off during the Semiconductor switch M4 is turned on. Because of the the outputs of the two differential amplifiers 53 and 54 logic H, the output ST has a logic L. As a result, the semiconductor switch M1 is switched on and M5 is switched off.

Zum Zeitpunkt tF findet eine Unterbrechung in der Rückkoppelleitung RL statt. Dies hat zur Folge, daß die Spannung am Eingang IN1 von ULS auf den Wert 0 abzusinken beginnt. Sinkt die Spannung am Eingang IN1 unter den Wert V3 zum Zeitpunkt t54 ab, so ändert sich am Ausgang des zweiten Differenzverstärkers 54 das logische H zu einem logischen L. Die Spannung am Eingang IN1 sinkt bis zum Zeitpunkt t53 auf den Wert V2 ab, bei welchem sich das Signal am Ausgang des ersten Differenzverstärkers 53 auf ein logisches L verändert. Zu diesem Zeitpunkt t53 werden die Halbleiterschalter M2 und M3 leitend geschalten, so daß ein Strom I1 durch den Widerstand R fließen kann, welcher am Eingang IN1 eine Spannung UR erzeugt. Die Spannung am Eingang IN1 beginnt folglich von einem Wert V2 auf einen Wert UR anzusteigen. Dies hat in der Praxis einen sehr steilen Gratienten zur Folge. Dies ist in der Zeichnung der übersichtlichkeithalber jedoch mit einer leichten Rampe dargestellt. Gleichzeitig kann nun auch ein Strom I2 durch Ml und M3 fließen und den Kondensator C laden. Der damit an 8 verbundene Spannungsanstieg erfolgt jedoch deutlich langsamer als der an 7, so daß die Spannung an IN1 sehr schnell die Spannung U52 übersteigt. Übersteigt die am Eingang IN1 anliegende Spannung den Spannungswert V3, so ändert sich das am Ausgang des zweiten Differenzverstärkers anliegende Signal wiederum auf ein logisches H. Das Signal am Ausgang ST des logischen Verknüpfungselement 55 ändert sich demzufolge von einem logischen L auf ein logisches H und signalisiert einen Fehler. Gleichzeitig wird der Stromfluß im Referenzspannungszweig durch des Öffnen des Halbleiterschalters M1 unterbunden und C durch Einschalten von M5 entladen. Erst nachdem die Unterbrechung in der Rückkoppelleitung behoben ist, ändert sich das am Ausgang ST anliegende Signal wieder auf ein logisches L.At time tF there is an interruption in the feedback line RL instead. As a result, the voltage on the Input IN1 of ULS begins to drop to 0. Sinks the voltage at input IN1 below the value V3 at the time t54 decreases, so changes at the output of the second differential amplifier 54 the logical H to a logical L. The tension at input IN1 drops to value V2 until time t53 from which the signal at the output of the first differential amplifier 53 changed to a logical L. To this At time t53, the semiconductor switches M2 and M3 become conductive switched so that a current I1 flow through the resistor R. can, which generates a voltage UR at input IN1. The voltage at input IN1 therefore starts from a value V2 to rise to a UR value. In practice, this has one very steep slopes. This is in the drawing for the sake of clarity, however, with a slight Ramp shown. At the same time, a current I2 flow through Ml and M3 and charge the capacitor C. The one with it at 8 connected voltage rise occurs clearly slower than that at 7, so the voltage at IN1 is very quickly exceeds the voltage U52. Exceeds that at the entrance IN1 applied voltage changes the voltage value V3, so that is present at the output of the second differential amplifier Signal in turn to a logical H. The signal at the output ST of the logic logic element 55 changes accordingly from a logical L to a logical H and signaled an error. At the same time, the current flow in the reference voltage branch by opening the semiconductor switch M1 prevented and C discharged by switching on M5. First after the break in the feedback line was fixed the signal at output ST changes again to a logical L.

BezugszeichenlisteReference list

ININ
Eingang SpannungsreglerVoltage regulator input
OUTOUT
Ausgang SpannungsreglerOutput voltage regulator
LSLS
LadungsspeicherCharge storage
ULSULS
AusgangsspannungOutput voltage
tltl
ZeitspannePeriod of time
RLRL
RückkoppelleitungFeedback line
ICIC
integrierte Schaltungintegrated circuit
IN1IN1
Eingang integrierte SchaltungIntegrated circuit input
ANON
AnsteuerungControl
SDUSDU
Schaltungsanordnung zum Detektieren einer Unterbrechung in der RückkoppelleitungCircuit arrangement for detecting an interruption in the feedback line
VbbVbb
positives Versorgungspotentialpositive supply potential
GNDGND
Bezugspotential/MasseReference potential / ground
SR1SR1
SpannungsreglerVoltage regulator
S1S1
Halbleiterschalter (MOSFET)Semiconductor switch (MOSFET)
D1D1
Diodediode
L1L1
InduktivitätInductance
11
erster Versorgungspotentialanschlußfirst supply potential connection
22nd
zweiter Versorgungspotentialanschlußsecond supply potential connection
33rd
erste Stromquellefirst power source
44th
zweite Stromquellesecond power source
55
Auswertungevaluation
66
SpannungsquelleVoltage source
77
VerbindungspunktConnection point
88th
VerbindungspunktConnection point
5151
erster Eingangfirst entrance
5252
zweiter Eingangsecond entrance
5353
erster Differenzverstärker first differential amplifier
5454
zweiter Differenzverstärkersecond differential amplifier
5555
logisches Verknüpfungselementlogical link element
5656
VerbindungspunktConnection point
M1M1
Halbleiterschalter (zweite Schaltvorrichtung)Semiconductor switch (second switching device)
M3M3
Halbleiterschalter (zweite Schaltvorrichtung)Semiconductor switch (second switching device)
M2M2
Halbleiterschalter (erste Schaltvorrichtung)Semiconductor switch (first switching device)
M4M4
Halbleiterschalter (erste Schaltvorrichtung)Semiconductor switch (first switching device)
M5M5
HalbleiterschalterSemiconductor switch
RR
Widerstandresistance
URUR
Spannung (an R)Voltage (at R)
STST
Ausgang von SDUOutput from SDU
CC.
LadungsspeicherCharge storage

Claims (14)

Spannungsregler (SR1), dessen Eingang (IN) mit einer ersten Versorgungsspannung (Vbb) verbunden ist und dessen Ausgangsspannung (Ua) an einem Ausgang (OUT) im Normalbetrieb über eine Rückkoppelleitung (RL) einem Eingang (IN1) einer integrierten Schaltung (IC) mit einer Ansteuerung (AN) zugeführt wird zur Überwachung und Regelung der Ausgangsspannung (Ua) auf einen vorgegebenen ersten Spannungswert durch die Ansteuerung (AN) ,
dadurch gekennzeichnet,
daß eine Schaltungsanordnung (SDU) zum Detektieren einer Unterbrechung der Rückkoppelleitung (RL) vorgesehen ist und, daß am Ausgang (OUT) bei einer Unterbrechung von dem vorgegebenen ersten Spannungswert auf einen vorgegebenen zweiten Spannungswert umgeschaltet wird.Voltage regulator (SR1) whose input (IN) is connected to a first supply voltage (Vbb) and whose output voltage (Ua) at an output (OUT) in normal operation via a feedback line (RL) an input (IN1) of an integrated circuit (IC) supplied with a control (AN) for monitoring and regulating the output voltage (Ua) to a predetermined first voltage value by the control (AN),
characterized,
that a circuit arrangement (SDU) is provided for detecting an interruption of the feedback line (RL) and that at the output (OUT) there is an interruption from the predetermined first voltage value to a predetermined second voltage value. Spannungsregler nach Patentanspruch 1,
dadurch gekennzeichnet,
daß der Ausgang (OUT) mit einem massebezogenen, ersten Ladungsspeicher (LS) verbunden ist, wobei die an dem Ladungsspeicher (LS) abfallende Spannung (ULS) im Normalbetrieb der Ansteuerung und der Schaltungsanordnung (SDU) zum Detektieren einer Unterbrechung der Rückkoppelleitung (RL) zugeführt wird.Voltage regulator according to claim 1,
characterized,
that the output (OUT) is connected to a ground-related, first charge store (LS), the voltage (ULS) dropping across the charge store (LS) during normal operation of the control and the circuit arrangement (SDU) for detecting an interruption in the feedback line (RL) is fed. Spannungsregler nach Patentanspruch 1 oder 2,
dadurch gekennzeichnet,
daß die Schaltungsanordnung (SDU) zum Detektieren einer Unterbrechung der Rückkoppelleitung (RL) mit ihrem Ausgang (ST) mit der Ansteuerung (AN) verbunden ist. Voltage regulator according to claim 1 or 2,
characterized,
that the circuit arrangement (SDU) for detecting an interruption of the feedback line (RL) has its output (ST) connected to the control (AN). Schaltungsanordnung (SDU) zum Detektieren einer Unterbrechung eines vorgegebenen ersten Spannungswertes nach einem der Patentansprüche 1 bis 3,
dadurch gekennzeichnet,
daß im Falle einer Unterbrechung am Eingang (IN1) innerhalb einer zweiten Zeitspanne (t2) ein zweiter kleinerer, vorgegebener Spannungswert (UR) als die im Normalbetrieb abfallende Spannung (ULS) anliegt, der mit einem innerhalb einer dritten Zeitspanne (t3) ab dem Eintreten der Unterbrechung erzeugten Referenzspannungswert (Uref) jeweils einem Eingang (51,52) einer Auswertung (5) zugeführt wird, die ein Signal am Ausgang (ST) erzeugt, das der Auswertung (AN) zugeführt wird.Circuit arrangement (SDU) for detecting an interruption of a predetermined first voltage value according to one of Claims 1 to 3,
characterized,
that in the event of an interruption at the input (IN1) within a second time period (t2), a second smaller, predetermined voltage value (UR) than the voltage dropping in normal operation (ULS) is present, which occurs within a third time period (t3) from the time of entry of the interruption generated reference voltage value (Uref) is fed to an input (51, 52) of an evaluation (5) which generates a signal at the output (ST) which is fed to the evaluation (AN). Schaltungsanordnung (SDU) zum Detektieren einer Unterbrechung eines vorgegebenen ersten Spannungswertes nach Patentanspruch 4,
dadurch gekennzeichnet,
daß zur Erzeugung des zweiten Spannungswertes (UR) zwischen Versorgungspotentialanschlüssen (Vbb, GND) eine Serienschaltung aus einer ersten Stromquelle (3), einer ersten Schaltvorrichtung (M2) und einem Widerstand (R) vorgesehen ist, wobei der Verbindungspunkt (7) zwischen dem Widerstand (R) und der ersten Schaltungsvorrichtung (M2) einerseits mit dem Eingang (IN1) und andererseits mit dem ersten Eingang (51) der Auswertung (5) verschalten ist.Circuit arrangement (SDU) for detecting an interruption of a predetermined first voltage value according to claim 4,
characterized,
that a series circuit comprising a first current source (3), a first switching device (M2) and a resistor (R) is provided for generating the second voltage value (UR) between supply potential connections (Vbb, GND), the connection point (7) between the resistor (R) and the first circuit device (M2) are connected on the one hand to the input (IN1) and on the other hand to the first input (51) of the evaluation (5). Schaltungsanordnung (SDU) zum Detektieren einer Unterbrechung eines vorgegebenen ersten Spannungswertes nach einem der Patentansprüche 4 oder 5,
dadurch gekennzeichnet,
daß zur Erzeugung des Referenzspannungswertes (Uref) eine Serienschaltung aus einer zweiten Stromquelle (4), einer zweiten Schaltungsvorrichtung (M1, M3) und einem zweiten Ladungsspeicher (C) zwischen den Versorgungspotentialanschlüssen (Vbb, GND) vorgesehen ist, wobei der Verbindungspunkt zwischen dem zweiten Ladungsspeicher (C) und der zweiten Schaltvorrichtung (M1, M3) mit dem zweiten Eingang (52) der Auswertung (5) verschalten ist und wobei dem Ladungsspeicher (C) zumindest ein Halbleiterschalter (M4, M5) mit seiner Laststrecke parallel geschalten ist.Circuit arrangement (SDU) for detecting an interruption of a predetermined first voltage value according to one of Claims 4 or 5,
characterized,
that a series circuit comprising a second current source (4), a second circuit device (M1, M3) and a second charge store (C) is provided between the supply potential connections (Vbb, GND) for generating the reference voltage value (Uref), the connection point between the second Charge storage device (C) and the second switching device (M1, M3) are connected to the second input (52) of the evaluation (5) and the charge storage device (C) has at least one semiconductor switch (M4, M5) connected in parallel with its load path. Schaltungsanordnung (SDU) zum Detektieren einer Unterbrechung eines vorgegebenen ersten Spannungswertes Patentanspruch 6,
dadurch gekennzeichnet,
daß die zweite Schaltvorrichtung (M1, M3) zwei mit ihrer Laststrecke seriell verschaltete Halbleiterschalter aufweist.Circuit arrangement (SDU) for detecting an interruption of a predetermined first voltage value.
characterized,
that the second switching device (M1, M3) has two semiconductor switches connected in series with its load path. Schaltungsanordnung (SDU) zum Detektieren einer Unterbrechung eines vorgegebenen ersten Spannungswertes nach einem der Patentansprüche 4 bis 7,
dadurch gekennzeichnet, daß die Auswertung einen ersten (53) und einen zweiten Differenzverstärker (54) aufweist, deren positive Eingänge miteinander und mit dem Eingang (IN1) verbunden sind und den ersten Eingang der Auswertung bilden, daß der negative Eingang des ersten Differenzverstärkers (53) mit einer zwei Spannungswerten (V1, V2) bereitstellende Vorrichtung verbunden ist und daß der negative Eingang des zweiten Differenzverstärkers (54) mit dem Verbindungspunkt zwischen dem zweiten Ladungsspeicher (C) und der zweiten Schaltvorrichtung (M1, M3) verbunden ist, wobei der Ausgang des ersten Differenzverstärkers (53) einerseits die erste (M2) und die zweite Schaltvorrichtung (M3) im Fehlerfall leitend steuert, andererseits den Halbleiterschalter (M4) im Fehlerfall sperrend schaltet und weiterhin mit einem ersten Eingang eines logischen Verknüpfungsgliedes verbunden ist und wobei der Ausgang des zweiten Differenzverstärker (54) mit einem zweiten Eingang des logischen Verknüpfungsgliedes (55) verbunden ist und der Ausgang des logischen Verknüpfungsgliedes (55) mit dem Ausgang (ST) in Verbindung ist.Circuit arrangement (SDU) for detecting an interruption of a predetermined first voltage value according to one of the claims 4 to 7,
characterized, that the evaluation has a first (53) and a second differential amplifier (54), the positive inputs of which are connected to one another and to the input (IN1) and form the first input of the evaluation, that the negative input of the first differential amplifier (53) is connected to a device providing two voltage values (V1, V2) and that the negative input of the second differential amplifier (54) is connected to the connection point between the second charge store (C) and the second switching device (M1, M3), the output of the first differential amplifier (53) on the one hand controls the first (M2) and the second switching device (M3) in the event of a fault, on the other hand turns off the semiconductor switch (M4) in the event of a fault and is further connected to a first input of a logic logic element and wherein the output of the second differential amplifier (54) is connected to a second input of the logic gate (55) and the output of the logic gate (55) is connected to the output (ST). Schaltungsanordnung (SDU) zum Detektieren einer Unterbrechung eines vorgegebenen ersten Spannungswertes nach Patentanspruch 8,
dadurch gekennzeichnet,
daß der Ausgang (ST) des logischen Verknüpfungsgliedes (55) im Fehlerfall die zweite Schaltvorrichtung (M1) sperrend und den Halbleiterschalter (M5) leitend schaltet.Circuit arrangement (SDU) for detecting an interruption of a predetermined first voltage value according to claim 8,
characterized,
that the output (ST) of the logic gate (55) blocks the second switching device (M1) in the event of a fault and switches the semiconductor switch (M5) conductive. Schaltungsanordnung (SDU) zum Detektieren einer Unterbrechung eines vorgegebenen ersten Spannungswertes nach einem der Patentansprüche 8 oder 9,
dadurch gekennzeichnet,
daß der erste Eingang des logischen Verknüpfungsgliedes (55) invertierend ist und das logische Verknüpfungsglied (55) ansonsten ein UND-Gatter ist.Circuit arrangement (SDU) for detecting an interruption of a predetermined first voltage value according to one of Claims 8 or 9,
characterized,
that the first input of the logic gate (55) is inverting and the logic gate (55) is otherwise an AND gate. Schaltungsanordnung (SDU) zum Detektieren einer Unterbrechung eines vorgegebenen ersten Spannungswertes nach einem der Patentansprüche 6 bis 10,
dadurch gekennzeichnet,
daß der erste Ladungsspeicher (LS) und der zweite Ladungsspeicher (C) Kondensatoren sind, wobei die Kapazität (Cl) des ersten Ladungsspeichers (LS) größer als Kapazität (C2) des zweiten Ladungsspeichers (C) ist.Circuit arrangement (SDU) for detecting an interruption of a predetermined first voltage value according to one of Claims 6 to 10,
characterized,
that the first charge store (LS) and the second charge store (C) are capacitors, the capacitance (Cl) of the first charge store (LS) being greater than the capacitance (C2) of the second charge store (C). Schaltungsanordnung (SDU) zum Detektieren einer Unterbrechung eines vorgegebenen ersten Spannungswertes nach einem der Patentansprüche 8 bis 11,
dadurch gekennzeichnet,
daß zwischen den negativen Eingang des zweiten Differenzverstärkers (54) und den Ladungsspeicher (C) eine Spannungsquelle (6) geschalten ist.Circuit arrangement (SDU) for detecting an interruption of a predetermined first voltage value according to one of the claims 8 to 11,
characterized,
that a voltage source (6) is connected between the negative input of the second differential amplifier (54) and the charge store (C). Schaltungsanordnung (SDU) zum Detektieren einer Unterbrechung eines vorgegebenen ersten Spannungswertes nach einem der Patentansprüche 8 bis 12,
dadurch gekennzeichnet,
daß über ein externes Signal ( ) die Schaltungsanordnung in den Stand-by-Betrieb geschalten werden kann.Circuit arrangement (SDU) for detecting an interruption of a predetermined first voltage value according to one of the claims 8 to 12,
characterized,
that the circuit arrangement can be switched to stand-by mode via an external signal (). Schaltungsanordnung (SDU) zum Detektieren einer Unterbrechung eines vorgegebenen ersten Spannungswertes nach einem der Patentansprüche 8 bis 13,
dadurch gekennzeichnet,
daß der erste Differenzverstärker (53) als Schmitt-Trigger ausgeführt ist.Circuit arrangement (SDU) for detecting an interruption of a predetermined first voltage value according to one of the claims 8 to 13,
characterized,
that the first differential amplifier (53) is designed as a Schmitt trigger.
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