EP0996231A1 - Verfahren und Anordnung zum Erzeugen von fehlergesicherten Datenblöcken durch Erzeugen von Paritätsworten und Datenträger mit gemäss dem Verfahren erzeugten Datenblöcken - Google Patents

Verfahren und Anordnung zum Erzeugen von fehlergesicherten Datenblöcken durch Erzeugen von Paritätsworten und Datenträger mit gemäss dem Verfahren erzeugten Datenblöcken Download PDF

Info

Publication number
EP0996231A1
EP0996231A1 EP98119880A EP98119880A EP0996231A1 EP 0996231 A1 EP0996231 A1 EP 0996231A1 EP 98119880 A EP98119880 A EP 98119880A EP 98119880 A EP98119880 A EP 98119880A EP 0996231 A1 EP0996231 A1 EP 0996231A1
Authority
EP
European Patent Office
Prior art keywords
polynomial
result
multiplication
generator polynomial
block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
EP98119880A
Other languages
English (en)
French (fr)
Other versions
EP0996231B1 (de
Inventor
Gerhard Prof. Dr. Seehausen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DIG Microcode GmbH
Original Assignee
DIG Microcode GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by DIG Microcode GmbH filed Critical DIG Microcode GmbH
Priority to EP98119880A priority Critical patent/EP0996231B1/de
Priority to DE59800859T priority patent/DE59800859D1/de
Priority to AT98119880T priority patent/ATE202244T1/de
Priority to AU63367/99A priority patent/AU6336799A/en
Priority to PCT/EP1999/007570 priority patent/WO2000024130A1/de
Publication of EP0996231A1 publication Critical patent/EP0996231A1/de
Application granted granted Critical
Publication of EP0996231B1 publication Critical patent/EP0996231B1/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes

Definitions

  • the invention relates to a method and an arrangement for generating of fail-safe data blocks by generating parity words.
  • the focus here is on the compact disc system.
  • the starting point is the error protection of digital user data [X], which are combined to form a data block [Y], also called a frame, and supplemented by parity data or parity words.
  • Y data block
  • the redundancy thus created offers the possibility of error detection and error correction.
  • Errors can be corrected.
  • a systematic code is proposed in DE 31 19 669, where systematic means that the input information symbols are contained in the output block without coding.
  • the polynomials Q (q) and the elements ⁇ i for each GF (2 K ) are known.
  • Coefficients of Q (q) are elements from GF (2).
  • Q (q) is an irreducible polynomial over GF (2), which means that it cannot be split into a product of smaller order polynomials with the coefficients from GF (2).
  • the following example is intended to clarify the procedure again using the above option.
  • the invention has for its object a circuitry coding or calculation of the parity words easier to implement to enable, resulting in little effort at the same time sets higher data throughput.
  • the task is solved by a process with the characteristics of Claim 1.
  • the creation creates a data carrier Data blocks that are formed by this method.
  • An inventive Arrangement for performing the method is in the claim 5 specified.
  • G (z) (z- ⁇ b ) (z- ⁇ b + 1 ) ... (z- ⁇ b + 2e-1 )
  • the information data block [X] is expanded by the number 2e of the parity words so that the X i are shifted to the left by the number of parity words to release space.
  • the parity words P i can now be determined by means of polynomial division by the generator polynomial G (z) and subsequent residual determination.
  • T i One-cycle delay for K signal lines.
  • the result of the division i.e. the quotient at the top right
  • the result of the division is only important insofar as the individual coefficients ⁇ 2 , ⁇ 5 , ... are used for multiplication by individual terms of the generator polynomial can be used. It can be seen that the result obtained by multiplying the respective intermediate result by the individual terms of the generator polynomial need not be taken into account, since it does not apply to the subsequent addition (corresponding to the subtraction) defined in the GF (2 K ).
  • FIG. 1 is considered, from the explanation of which then also the understanding of the circuit according to Figure 2 results by itself.
  • S 2 , S 1 are switches for K signal lines with switch positions 1 and 2.
  • the input data block [X] is contained completely or element by element in a register 12, at the output of which a value X i is present.
  • the first five elements of the fail-safe data block [Y] consist of the elements of the input data block [X].
  • Two parity words should now be added to the saved data block [Y].
  • the individual values X i are given to the output at each division step via a switch S 1 in the "1" position, from which the error-protected data words are taken, shown here as an example as register 14.
  • delay elements Q + f (Cl, D) D CL Q Q + 0 0 0 0 0 0 1 1 0 1 0 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 0 1 1 1 1 exhibit.
  • modulo 2 addition ( ⁇ ) by the exclusive-or elements corresponds to the following table of warmth (table 3): X 1 X 2 Y 0 0 0 0 1 1 1 0 1 1 1 0
  • the circuit according to FIG. 1 also contains two table memories 22 and 24, here additionally designated LUT 2 and LUT 1 , derived from the term look-up table.
  • the number of memory locations in these table memories is 8 (2 K ).
  • These table memories can be implemented either by commercially available electronic read-only memory modules or by programmable logic cells (PLD). Addresses A i (at the respective clock) are applied to the address inputs and, depending on the address that is created, a data word D i stored under this address is read out.
  • each table memory contains for all possible values 0.1, ⁇ , ⁇ 2 .... the product result, which is obtained by multiplying the input value by the relevant coefficient of the generator polynomial. In the present case, the possible input values for the data value D 2 are multiplied by ⁇ 3 , for the data value D 1 by ⁇ .
  • the ⁇ i as K-bit words can be found in the GF (2 K ) (see Table 1).
  • the two switches S 1 and S 2 are initially in the "1" position.
  • polynomial division steps are performed on each clock, and also the elements of [X] are given on the output for Y during the first five clocks.
  • the intermediate results obtained depend on the existing data of the currently current clock and the data of the previous clock.
  • the clock is generated by a clock generator in the form of a clock signal CL.
  • the delay elements 18 and 20 shown in FIG. 1 each generate a delay by one clock, as can be seen from Table 2 above.
  • the individual words of the input data block are transferred to the saved data block (output data block) in the first five cycles.
  • the switches S 1 and S 2 are brought into the "2" position. Now the two parity words P 1 and P 2 at the output of the delay element 18 can be removed and added to the output data block.
  • the switches are switched by a switch controller depending on the number of words within an input data block that is to be assumed to be known.
  • Figure 2 shows a circuit for any values of 2e.
  • the modulo 2 adders are bitwise shown for each of the K bits.
  • the circuit can be set to one expand any number of bits, it can also be extended to any number Extend the value of 2e.
  • Figure 3 shows a slightly compared to the circuit of Figure 2 modified embodiment, but on the individual representations of the individual bit lines was dispensed with.
  • this circuit manages with only one switch S 1 .
  • the data words are clocked into the register for the output data word Y via the two EXCLUSIVE-OR gates 17 and 16, while the switch S 1 is in the "1" position.
  • the work processes in the remaining circuit correspond to the process explained above.
  • the switch S 1 is set to the "2" position so that the parity words are added to the output data word Y.
  • circuit shown in Figure 3 can also be carried out a modified method for the formation of parity words used as outlined below.
  • FIG 4 a circuit is shown, which first determines the divisor C (z) by division and then the output polynomial Y (z) by multiplication, the division in the delay elements T 1 to T 2e and the multiplication in the Delay elements T 2e + 1 to T 4e is performed. Switch S 1 is moved from position 1 to position 2 immediately after the mth cycle at which the division has ended. Overall, m + 2e clocks are required to form the output polynomial Y (z).
  • LUT Tables 4 and 5 can be used for this example.
  • the generator polynomial G (z) z 2nd + ⁇ 3rd z + ⁇
  • the following cycle-dependent status table of the coding steps results:
  • Switch S 1 is to be moved from position 1 to position 2 immediately after the nth cycle. To illustrate the sequence, the circuit parts are shown separately in FIG. 8.
  • the circuit design of the method is shown in FIG. 6.
  • the switches S 0 and S m-2e are in position 1 at the beginning of the operation.
  • the multiplication of the input polynomial X (z) by the inverse polynomial H (z) according to step (1) is carried out using the tables LUT i to LUT m -2e and the K-fold one-stroke delay elements T 1 to T m-2e .
  • step (1) is divided by the polynomial z m + 1 and the remainder is determined by switching the switches S 0 and S m-2e to position 2 immediately after the m-2 th clock.
  • step (2) Division of the rest from step (2) by the inverse polynomial H (z) takes place with the aid of the K-fold one-cycle delay elements T m-2e + 1 to T 2m-4e .
  • the parity words [P] corresponding to the division words are appended directly to the information words [X].
  • the advantage of the circuit is that only m-2e LUT tables be used, which is large with a number of 2e parity words compared to the number (m-2e) of information words in a block, leads to a reduction in circuitry.
  • G (z) z 4th + ⁇ 2nd e.g. 3rd + ⁇ 5 e.g. 2nd + ⁇ 5 z + ⁇ 6 based on.
  • H (z) (z m + 1):
  • G (z) z 3rd + ⁇ 2nd e.g. 2nd + z + ⁇ .
  • the structure of the LUT tables for this example is as follows: Address A Data D 1 Address A Data D 2 Address A Data D 3 0 0 0 0 0 0 0 ⁇ ⁇ 2 ⁇ ⁇ ⁇ ⁇ 3 ⁇ 2 ⁇ 2 ⁇ 2 ⁇ 4 ⁇ 3 ⁇ 4 ⁇ 3 ⁇ 3 ⁇ 3 ⁇ 5 ⁇ 4 ⁇ 5 ⁇ 4 ⁇ 4 ⁇ 6 ⁇ 5 ⁇ 6 ⁇ 5 ⁇ 5 ⁇ 5 1 ⁇ 6 1 ⁇ 6 ⁇ 6 ⁇ 6 ⁇ 1 ⁇ 1 1 ⁇ 2
  • the ⁇ i can be found as K-bit words from GF (2 K ).
  • [X] [ ⁇ 5 ⁇ 2nd ⁇ ]
  • the inverse polynomial H (z) z 3rd + ⁇ 2nd e.g.
  • M 5 to M 10 represent the coefficients of the result polynomial after the multiplication step (1).

Landscapes

  • Physics & Mathematics (AREA)
  • Algebra (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

Zur Fehlersicherung von Eingangsdatenblöcken werden Paritätswörter erzeugt, die an den Eingangsdatenblock angefügt werden. Um dies mit geringem schaltungstechnischen Aufwand zu erreichen, wird eine spezielle Hardware-Konfiguration zur Ausführung einer Polynom-Division vorgeschlagen. Der Eingangsdatenblock wird entsprechend der Anzahl der Paritätswörter verschoben in Richtung höherer Potenzen des Polynoms des Eingangsdatenblocks, um Platz zu machen für die Paritätswörter. Es erfolgt eine schrittweise Division des derart verschobenen Eingangsdatenblock-Polynoms durch das dem verwendeten Kode zugrundeliegende Generatorpolynom. Diese Division findet schrittweise statt, wobei jeweils abwechselnd ein Zwischenergebnis ermittelt und dieses mit den Koeffizienten des Generatorpolynoms multipliziert wird. Der Polynomrest definiert die gewünschten Paritätswörter. Hierzu enthält die Schaltung Tabellenspeicher (22, 24) für die erwähnte Multiplikation. Die Ergebnisse dieser Multiplikationen werden mit dem Eingangsdatenblock-Polynom bzw. den dann entstehenden Polynomen durch Modulo 2-Addition verknüpft. Nach einer der Anzahl von Worten in dem Eingangsdatenblock entsprechenden Anzahl von Schritten liegt das Restpolynom entsprechend den gesuchten Paritätsworten vor. <IMAGE>

Description

Die Erfindung betrifft ein Verfahren und eine Anordnung zum Erzeugen von fehlergesicherten Datenblöcken durch Erzeugen von Paritätsworten.
Das Erzeugen von fehlergesicherten Datenblöcken durch Erzeugen von Paritätsworten, die den einzelnen zu sichernden Informationsworten, hier als Eingangsdatenblöcke bezeichnet, hinzugefügt werden, ist auf verschiedenen Gebieten der Informationsverarbeitung bekannt. Im vorliegenden Fall geht es in erster Linie um die Fehlersicherung bei digitalen Speichersystemen.
Im Vordergrund steht hierbei das Compact Disc System. Ausgangspunkt ist die Fehlersicherung von digitalen Nutzdaten [X], die zu einem Datenblock [Y], auch Rahmen genannt, zusammengefaßt und durch Paritätsdaten oder Paritätsworte ergänzt werden. Aus der so entstehenden Redundanz besteht die Möglichkeit der Fehlererkennung und der Fehlerkorrektur. Die Anzahl der korrigierbaren und erkennbaren Fehler wird durch die sogenannte minimale Hammingdistanz dmin festgelegt, wobei k = dmin - 1
Fehler erkennbar und e = Int[k/2]; Int[X] = größte ganze Zahl ≤ X
Fehler korrigierbar sind. Beim Compact-Disc-System ist zum Beispiel e=2 und k=4. In der DE 31 19 669 wird ein systematischer Code vorgeschlagen, wobei systematisch bedeutet, daß die Eingangsinformationssymbole unkodiert im Ausgangsblock enthalten sind. Dieser Code basiert auf dem Galois-Feld oder Galois-Körper (GF(2K)), wobei der Grad K die Bitanzahl der zu kodierenden Worte und die maximale Blocklänge, d.h.: die maximale Anzahl der Worte in einem Block, zu m=2K-1 festlegt. Bei 8-Bit-Datenworten ist zum Beispiel K=8 und die maximale Blocklänge m = 2K-1 = 255. Jedes GF(2K) wird durch ein "primitives" Polynom Q(q) festgelegt, wobei die Elemente des GF(2K) durch Potenzieren αi = αi = α(q) = qi ¦ modQ(q) definiert sind. Die Polynome Q(q) und die Elemente αi für jedes GF(2K) sind bekannt. Koeffizienten von Q(q) sind Elemente aus GF(2). Q(q) ist ein irreduzibles Polynom über GF(2), das heißt es kann nicht in ein Produkt aus Polynomen kleineren Grades mit den Koeffizienten aus GF(2) aufgespalten werden. Für jedes GF(2K) sind eindeutige Rechenregeln festgelegt. Man kann die Elemente des GF(2K) tabellarisch darstellen. Zum Beispiel ergibt sich für GF(2K) mit Q(q) = q3 + q + 1 :
Figure 00020001
Zur Erläuterung der Rechenregeln sei vorausgesetzt, daß die beiden Elemente, oder Worte, [A] und [B] dem GF(2K) entstammen, wobei [A] = [ak-1, ..., a0] [A], [B] ∈ GF(2K) [B] = [bk-1, ..., b0] ai, bi ∈ GF(2) in vorstehender Form definiert sind. Gemäß der Additionsregel im GF(2K) wird die Addition von [A], [B] komponentenweise mod. 2 durchgeführt, so daß sich als Ergebnis [C] = [A] + [B] [C]= [ak-1 + bk-1, ..., a0 + b0] ergibt. Für die Multiplikation wird die Polynomschreibweise von [A] und [B] gemäß A(q) = ak-1qk-1 + ... + a1q + a0 B(q) = bk-1qk-1 + ... + b1q + b0 verwendet, wobei die Potenz von q die Lage einer Bitstelle innerhalb des Elementes [A] kennzeichnet. Die Multiplikation im GF(2K) wird als Polynom-Multiplikation modulo des erzeugenden "primitiven" Polynom Q(q) gemäß C(q) = A(q) · B(q) ¦ mod. Q(q) durchgeführt.
Zur Erzeugung des Codeblocks [Y] wird gemäß der DE 31 19 669 die Prüfmatrix in der Form
Figure 00030001
mit b = 0 verwendet. Alternativ wird eine Form vorgeschlagen, die aus der Umformung von [H] durch Multiplikation jeder Zeile i mit einem Koeffizienten αi hervorgeht, wobei i fortlaufend von oben nach unten von i=0 bis i=2e -1 anwächst. In der DE'669 wird die genannte Prüfmatrix [H] vorgeschlagen, indem die Eingangsdatenworte [X] und die zu ermittelnden Paritätsworte [P] zu [Y] = [X, P] zusammengefaßt, mit [H] multipliziert und im Ergebnis zu Null gesetzt werden. [Y] · [H] = 0
Aus dieser Operation entstehen 2e Gleichungen, aus denen die unbekannten 2e Paritätsworte [P] bestimmt werden können. In der DE'699 ist keine mögliche Schaltung zum Lösen des Gleichungssystems angegeben. Man kann nun daran denken, für jedes Paritätswort eine Reihe von Multiplikationen vorzunehmen. Das Erzeugen der Paritätsworte [P] gestaltet sich bei diesem Verfahren aufwendig und schaltungsintensiv. Die Schaltungsarchitektur ist bei hohen Datenraten und der Forderung nach Echtzeitfähigkeit sehr kostenintensiv, da sie den Gegebenheiten des Galois-Feldes und den darauf basierenden Rechenregeln angepaßt werden muß.
Das folgende Beispiel soll die Vorgehensweise nach der oben angegebenen Möglichkeit noch einmal verdeutlichen. In diesem Beispiel wird K = 3, 2e = 2, m = 2K -1 = 7 und b=0 angenommen. Der Eingangsinformationsblock sei [Y] = [X5, X4, X3, X2, X1] und der Ausgangsdatenblock sei [Y] = [X5, X4, X3, X2, X1, P2, P1]. Für dieses Beispiel berechnen sich aus [Y] · [H] = 0 die Paritätsworte P2, P1 folgendermaßen: P2 = α6 · X5 + α · X4 + α2 · X3 + α5 · X2 + α3 · X1 P1 = α2 · X5 + α3 · X4 + α6 · X3 + α4 · X2 + α · X1
Es sind nach diesem Verfahren 2e·(m-2e) = 10 Multiplikationen pro Rahmen im GF(2K) bzw. bei Einsatz tabellarischer Multiplikation, die schaltungstechnisch einfacher und schneller zu realisieren ist, 10 ROM-basierte Multiplikationstabellen zur Ermittlung von [P] erforderlich.
Für die Anwendung im Compact-Disc-System sind beispielsweise K = 8, e = 2, m = 32 und b = 0 zu setzen. Folglich ergeben sich 2e · (m- 2e) = 4 · 28 = 112 Multiplikationen pro Rahmen, was bei tabellarischer Multiplikation 112 Tabellen erfordert. Da dieser Aufwand zu groß ist, wird bei der Compact Disc auf die schnelle parallele Umsetzung verzichtet und in serieller Weise unter Einsatz eines komplexen rechnerbasierten Steuermechanismus verfahren. Die serielle Ausführung birgt allerdings den Nachteil, daß nur vergleichsweise niedrige Datenraten verarbeitet werden können.
Der Erfindung liegt die Aufgabe zugrunde, eine schaltungstechnisch einfacher zu realisierende Kodierung bzw. Berechnung der Paritätsworte zu ermöglichen, wodurch sich ein geringer Aufwand bei gleichzeitig höherem Datendurchsatz einstellt.
Gelöst wird die Aufgabe durch ein Verfahren mit den Merkmalen des Anspruchs 1. Außerdem schafft die Erfingung einen Datenträger mit Datenblöcken, die durch dieses Verfahren gebildet sind. Eine erfindungsgemäße Anordnung zum Durchführen des Verfahrens ist im Anspruch 5 angegeben.
Die Erfindung beruht auf der Ausnutzung des Umstands, daß die Blöcke [Y] zyklisch sind. Das heißt, daß ein neuer gültiger Block [Y]i entsteht durch zyklische Verschiebung der Elemente eines beliebigen gültigen Blockes [Y]i: [Y]j = [X5j, X4j, X3j, X2j, X1j, P2j, P1j] [Y]i = [X4j, X3j, X2j, X1j, P2j, P1j, X5j]
Folglich kann die Kodeerzeugung auf einfachere Weise mittels eines Generator-Polynoms G(z) vorgenommen werden, das auf 2e Nullstellen aus GF(2K) basiert: G(z) = (z-αb)(z-αb+1) ... (z-αb+2e-1)
Die zyklische Eigenschaft des durch G(z) erzeugten Kodes kann unter anderem durch die Eigenschaft zm + 1 ¦ mod G(z) = 0 nachgewiesen werden.
Es ist üblich, den Informations-Datenblock [X] = [Xn Xn-1 ... X2 X1] durch ein Polynom darzustellen X(z) = Xn · zn-1 + Xn-2 · zn-2 + .... + X2z + X1 wobei die Potenz von z die Lage des Informationswortes innerhalb des Datenblocks angibt. Zur Erzeugung des Ausgangs-Datenblocks [X] = [Xn Xn-1 ... X2 X1 P2e P2e-1 .... P2 P1], also zur Generierung der Paritätsworte Pi wird der Informations-Datenblock [X] um die Anzahl 2e der Paritätsworte so erweitert, daß die Xi zur Platzfreigabe um die Anzahl der Paritätsworte nach links verschoben werden. In der Polynom-Darstellung entspricht dieses der Multiplikation mit z2e, so daß sich die folgende Form einstellt: z2e · X(z) = Xn z2e+n-1 + Xn-1 z2e + n-2 + ... + X2z2e-1 + X1z2e
Erfindungsgemäß können nun die Paritätsworte Pi mittels Polynom-Division durch das Generator-Polynom G(z) und anschließender Restbestimmung ermittelt werden. Die Paritätsworte Pi ergeben sich dann ebenfalls in der folgenden Polynom-Darstellung: P(z) = P2ez2e-1 + P2e-1z2e-2 + ... + P2z + P1 = z2eX(z) ¦ modG(z) = Rest z2eX(z) : G(Z)].
Diese Polynom-Division ist schaltungstechnisch verhältnismäßig einfach durchzuführen, wie in Figur 1 gezeigt ist.
Das Verfahren soll anhand eines Beispiels erläutert werden. Für das Beispiel sei K = 3, 2e = 2, m = 2K-1 = 7 und b = 0 angenommen. Der zu kodierende Eingangs-Informationsblock sei [X] = [α2 0 α5 0 α]. Das zugehörige Informations-Polynom ist dann X(z) = α2z4 + α5z2 + α. Als Generator-Polynom ergibt sich G(z) = (z-αb)(z-αb+1) = (z-1)(z-α) = (z+1)(z+α) = z2 + (α+1)z+α = z2+α3z+α
Die Ermittlung der Paritätsworte durch Polynom-Division und Restbestimmung liefert dann P(z) = z2eX(z) ¦ mod G(z) = Rest [z2(α2z4 + α5z2 + α) : (z2 + α3z + α)] = α6z + α2
Folglich ergeben sich die gesuchten Paritätsworte als Koeffizienten von P(z) zu P2 = α6 , P1 = α2 und der gesuchte Ausgangsblock ist dann [Y] = [X5 X4 X3 X2 X1, P2 P1] = [α20 α50 α, α6 α2]
Die Lösung des aus der Prüfmatrix [H] entstehenden Gleichungssystems (1) und (2) führt zu dem gleichen Ergebnis, allerdings nach einem anderen, schaltungsmäßig aufwendigeren Verfahren: P2 = α6·α2 + α·0 + α2·α5 + α5·0 + α3·α = α6 P1 = α2·α2 + α3·0 + α6·α5 + α4·0 + α·α = α2
Bei einem sogenannten verkürzten Kode, wie er bei der Compact Disc Verwendung findet, wird nicht die maximal mögliche Anzahl m = 2K-1, sondern eine geringere Anzahl mv zu einem Block zusammengefaßt. Daß das erfindungsgemäße Verfahren auch auf verkürzte Kodes anzuwenden ist, soll das nachfolgende Beispiel zeigen. Hier wird K = 3, 2e = 2, m(max) = 2K-1=7, mv (verkürzt) = 5 und b = 0 gewählt.
Als Eingangs-Informationsdatenblock sei [X] = [X3X2X1] = [α4, α, α6] angenommen. Der Ausgangsblock ergibt sich dann in der Form [Y] = [X3X2X1, P2 P1].
Das zu [X] gehörende Informations-Polynom lautet dann X(z) = α4z2 + αz + α6.
Wird wieder das Generator-Polynom G(z) = (z-αb)(z-αb+1) = z2 + α3z + α verwendet, so erhält man das Paritätspolynom P(z) = z2eX(z) ¦ modG(Z) = = Rest [z2(α4z2 + αz + α6) : (z2 + α3z + α) = α2z + α6 ⇒ P2 = α2, P1 = α6
Das obige Gleichungssystem (1), (2) liefert: P2 = α2α4 + α5α + α3α6 = α2 P1 = α6α4 + α4α + αα6 = α6
Ti: Ein-Takt-Verzögerung für K Signalleitungen.
Um die einzelnen Schritte bei der schaltungstechnisch durchgeführten Polynom-Division zu verdeutlichen, soll das oben angegebene Beispiel des Paritätspolynoms gemäß Gleichung (3) im einzelnen ausgeführt werden:
Figure 00090001
Wie bereits erwähnt, ist zur Erzeugung der Paritätsworte hier lediglich der Polynomrest von Interesse, das Ergebnis der Division, also der rechts oben stehende Quotient ist nur insofern wichtig, als die einzelnen Koeffizienten α2, α5, ... für die Multiplikation mit den einzelnen Termen des Generatorpolynoms verwendet werden. Man erkennt, daß das bei der Multiplikation des jeweiligen Zwischenergebnisses mit den einzelnen Termen des Generatorpolynoms gewonnene Ergebnis nicht berücksichtigt zu werden braucht, da es bei der nachfolgenden im GF(2K) definierten Addition (entspricht der Subtraktion) wegfällt.
Für das hier betrachtete Beispiel sind also lediglich der Term α3z und α des Generatorpolynoms wichtig.
  • Figur 1 zeigt ein Blockschaltbild einer Schaltung zum Dividieren zweier Polynome, um zwei Paritätsworte zu erzeugen,
  • Figur 2 zeigt ein schematisches Schaltungsdiagramm, welches eine Verallgemeinerung der in Figur 1 gezeigten Schaltung auf beliebige Werte von 2e darstellt,
  • Figur 3 zeigt ein schematisches Schaltungsdiagramm einer alternativen Ausführungsform einer Schaltung zum Erzeugen von Paritätswörtern;
  • Figur 4 zeigt ein Schaltungsdiagramm einer weiteren alternativen Ausführungsform einer Schaltung zum Erzeugen von Paritätswörtern;
  • Figur 5 zeigt ein Schaltungsdiagramm einer Schaltung zum Erzeugen von zwei Paritätswörtern als Spezialfall der Schaltung gemäß Figur 4;
  • Figur 6 zeigt ein schematisches Schaltungsdiagramm einer weiteren alternativen Ausführungsform einer Schaltung zum Erzeugen von 2e Paritätswörtern;
  • Figur 7 zeigt die Schaltung nach Figur 6 für den Spezialfall der Erzeugung von zwei Paritätswörtern, und
  • Figur 8 zeigt ein Ersatzschaltbild für die in Figur 3 gezeigte Schaltung, wenn diese sowohl für Multiplikationen als auch für Divisionen verwendet wird.
    • Zunächst sei Figur 1 betrachtet, aus deren Erläuterung sich dann auch das Verständnis der Schaltung nach Figur 2 von allein ergibt.
    Die schaltungstechnische Realisierung der Polynom-Division gemäß der Rechenregeln im GF(2K) soll anhand von Figur 1, in der alle Signalverbindungen aus Bündeln von K-Leitungen bestehen, erläutert werden.
    S2, S1 sind Schalter für K-Signalleitungen mit den Schalterstellungen 1 und 2.
    Der Eingangsdatenblock [X] sei vollständig oder elementenweise in einem Register 12 enthalten, an dessen Ausgang jeweils ein Wert Xi ansteht.
    Da bei dem hier betrachteten Beispiel K=3, sind sämtliche Signalleitungen dreiadrig ausgeführt, eine Ader für jeweils ein Bit. Entsprechendes gilt auch für die übrigen Elemente der in Figur 1 gezeigten Schaltung.
    Wie oben gezeigt, bestehen die fünf ersten Elemente des fehlergesicherten Datenblocks [Y] aus den Elementen des Eingangsdatenblocks [X]. Dem gesicherten Datenblock [Y] sollen jetzt zwei Paritätswörter hinzugefügt werden. Während der schrittweise vorgenommenen Polynomdivision zur Erzeugung der Paritätswörter werden bei jedem Divisionsschritt die einzelnen Werte Xi über einen in der Stellung "1" befindlichen Schalter S1 auf den Ausgang gegeben, von dem die fehlergesicherten Datenwörter abgenommen werden, hier dargestellt beispielhaft als Register 14.
    Die Schaltung nach Figur 1 enthält Verzögerungsglieder 18 und 20, hier zusätzlich mit T2 bzw. T1 bezeichnet, entsprechend 2e=2. Für die Verzögerungsglieder können bekannte digitale D-Flipflops mit Taktsteuerung verwendet werden, die zum Beispiel die Zustandsfolgetabelle Q+=f (Cl, D)
    D CL Q Q+
    0 0 0 0
    0 0 1 1
    0 1 0 0
    0 1 1 0
    1 0 0 0
    1 0 1 1
    1 1 0 1
    1 1 1 1
    aufweisen.
    An den Ausgängen der beiden Verzögerungsglieder 18 und 20 befindet sich jeweils ein Element für die Modulo 2-Addition in Form eines Exklusiv-Oder-Glieds 16 bzw. 17 (es sei noch einmal angemerkt, daß entsprechend K=3 das Exklusiv-Oder-Glied 16 ebenso wie das Glied 17 tatsächlich aus drei Elementen gebildet ist).
    Die Modulo 2-Addition (⊕) durch die Exklusiv-Oder-Glieder entspricht folgender Wabrheitstabelle (Tabelle 3):
    X1 X2 Y
    0 0 0
    0 1 1
    1 0 1
    1 1 0
    Die Schaltung nach Figur 1 enthält außerdem zwei Tabellenspeicher 22 und 24, hier zusätzlich bezeichnet mit LUT2 bzw. LUT1, abgeleitet von dem Begriff Look-Up-Table. Die Anzahl der Speicherplätze in diesen Tabellenspeichern beträgt 8 (2K). Diese Tabellenspeicher können entweder durch handelsübliche elektronische Read-Only-Memory-Bausteine oder durch programmierbare Logikzellen (PLD) realisiert werden. An die Adresseneingänge werden Adressen Ai (bei dem jeweiligen Takt) gelegt, und abhängig von der angelegten Adresse wird ein unter dieser Adresse gespeichertes Datenwort Di ausgelesen. Betrachtet man die Polynom-Division, so enthält jeder Tabellenspeicher für alle in Frage kommenden Werte 0,1, α, α2 .... das Produktergebnis, welches durch Multiplizieren des Eingangswerts mit dem betreffenden Koeffizienten des Generator-Polynoms entsteht. Im vorliegenden Fall werden also die möglichen Eingangswerte für den Datenwert D2 mit α3 multipliziert, für den Datenwert D1 mit α.
    Allgemein gesprochen:
    Die LUTi stellen die Multiplikation der höchsten Stelle des bei der Polynom-Division entstehenden Zwischenergebnisse mit den jeweiligen Koeffizienten des Generator-Polynoms G(z) = z2e + g2ez2e-1 + .... + g2z + g1 her.
    Die LUTi sind gemäß folgender Gleichung zu programmieren Di = A · gi, i = 1 ..... 2e, wobei die Koeffizienten Di, gi, A Elemente aus GF(2K) sind und die Multiplikation im GF(2K) auszuführen ist. Dieser Vorgang ist einmalig bei der Programmierung durchzuführen.
    Für das vorliegende Beispiel (G(z) = z2 + α3z + α) sind die Tabellenspeicher mit folgendem Inhalt programmiert:
    Figure 00140001
    Zur Aufstellung der LUT-Tabellen sind die αi als K-Bit-Worte aus dem GF(2K) (s. Tabelle 1) zu entnehmen.
    Der Ablauf der Polynom-Division und die Restermittlung mit Hilfe der in Figur 1 gezeigten Schaltung läuft folgendermaßen ab, wobei noch einmal daran erinnert sei, daß im vorliegenden Beispiel der Eingangsdatenblock (X) = [α20 α50 α] ist.
    Wie bereits erwähnt, sind die beiden Schalter S1 und S2 zunächst in der Stellung "1". Wie ebenfalls schon erwähnt, werden bei jedem Takt Schritte der Polynom-Division durchgeführt, und außerdem werden während der ersten fünf Takte die Elemente von [X] auf den Ausgang für Y gegeben. Im vorliegenden Fall umfaßt der Eingangsdatenblock n=5 Informationsworte mit jeweils k=3 Bits. Wie aus der nachstehenden Tabelle 6 ersichtlich ist, hängen die erhaltenen Zwischenergebnisse von den vorhandenen Daten des gerade aktuellen Takts und den Daten des vorausgehenden Takts ab. Der Takt wird durch einen Taktgeber in Form eines Taktsignals CL erzeugt. Die in Figur 1 gezeigten Verzögerungsglieder 18 und 20 erzeugen jeweils eine Verzögerung um einen Takt, wie aus der obigen Tabelle 2 ersichtlich ist.
    Takt Yj Z2j Z1j X j
    0 0 0 0 0
    1 α2 = (X5) α5 α3 α2
    2 0 = (X4) 1 α6 0
    3 α5 = (X3) α2 α5 α5
    4 0 = (X2) 0 α3 0
    5 = n α = (X1) α6 α2 α
    6 α6 = (P2) α2 0 0
    7 = m α2 = (P1) 0 0 0
    Bei der Aufstellung der Zustandstabelle sind die nachfolgenden Zustandsgleichungen hilfreich: Z1j = α(Xj + Z2j-1) Z2j = α3(Xj + Z2j-1) + Z1j-1
    Die geklammerten Ausdrücke in Tabelle 6 geben die Positionen im Datenrabmen Y an, während sich j auf den Takt bezieht. (Dies gilt auch für die weiteren Tabellen unten.)
    Wie aus der obigen Tabelle ersichtlich ist, werden in den ersten fünf Takten die einzelnen Worte des Eingangsdatenblocks in den gesicherten Datenblock (Ausgangsdatenblock) übernommen. Vor dem Takt n+1 werden die Schalter S1 und S2 in die Stellung "2" gebracht. Nun können die zwei Paritätsworte P1 und P2 am Ausgang des Verzögerungsglieds 18 abgenommen und an den Ausgangsdatenblock angefügt werden. Nach dem Takt m=7 ist die Bildung des gesicherten Datenblocks [Y] beendet, und die Schaltung ist für die Bildung der Paritätswörter für den nächsten Eingangsdatenblock bereit, nachdem die Schalter S1 und S2 wieder in die Stellung "1" gebracht worden sind. Das Umschalten der Schalter erfolgt durch eine Schaltersteuerung in Abhängigkeit der als bekannt vorauszusetzenden Anzahl von Worten innerhalb eines Eingangsdatenblocks.
    Mit Hilfe der beiden Formeln unter der Tabelle 6 ergibt sich zum Beispiel für Z25: Z25 = α3(X5 + Z24) + Z14 = α3(α + 0) + α3 = α4 + α3 = α6
    Figur 2 zeigt eine Schaltung für beliebige Werte von 2e. Zusätzlich zu den Einzelheiten aus Figur 1 sind für die Verzögerungsglieder noch die einzelnen bitweisen Elemente jedes Verzögerungsglieds sowie der zugehörige Takteingang dargestellt. Die Modulo 2-Addierer sind bitweise für jedes einzelne der K-Bits dargestellt. Die Schaltung läßt sich auf eine beliebige Anzahl von Bits erweitern, ebenso läßt sie sich auf einen beliebigen Wert von 2e erweitern.
    Figur 3 zeigt eine gegenüber der Schaltung nach Figur 2 geringfügig abgewandelte Ausführungsform, wobei jedoch auf die Einzeldarstellungen der einzelnen Bitleitungen verzichtet wurde.
    Wie links in Figur 3 zu erkennen ist, kommt diese Schaltung mit nur einem Schalter S1 aus. Zunächst werden die Datenwörter über die beiden EXKLUSIV-ODER-Gatter 17 und 16 in das Register für das Ausgangsdatenwort Y eingetaktet, während der Schalter S1 in der Stellung "1" steht. Die Arbeitsabläufe in der übrigen Schaltung entsprechen dem oben erläuterten Ablauf. Nach Ende des Datenworts wird der Schalter S1 in die Stellung "2" gebracht, so daß die Paritätswörter an das Ausgangsdatenwort Y angefügt werden.
    Die in Figur 3 gezeigte Schaltung kann aber auch zum Durchführen eines abgewandelten Verfahrens zur Bildung von Paritätswörtern verwendet werden, wie unten ausgeführt wird.
    Eine weitere Möglichkeit der Paritätsbildung besteht darin, nicht wie in der Schaltung nach Figur 1 durchgeführt, den Rest aus der Division des verschobenen Eingangs-Polynoms zm-n X(z) durch das Generator-Polynom G(z) gemäß z2eX(z) ¦ modG(z) = Rest [z2eX(z) : G(z)] als Paritätsworte zu verwenden, sondern das Ausgangs-Polynom Y(z) durch Multiplikation eines Teilers C(z) mit dem Generatorpolynom G(z) gemäß Y(z) = C(z)G(z) zu gewinnen, wobei der Teiler aus der Division des verschobenen Eingangs-Polynoms zm-nX(z) durch das Generator-Polynom G(z) gemäß C(z) = z2eX(z) : G(z) resultiert. In Figur 4 ist eine Schaltung dargestellt, die zunächst die Ermittlung des Teilers C(z) durch Division und anschließend das Ausgangs-Polynom Y(z) durch Multiplikation erzeugt, wobei die Division in den Verzögerungsgliedern T1 bis T2e und die Multiplikation in den Verzögerungsgliedern T2e+1 bis T4e durchgeführt wird. Der Schalter S1 wird unmittelbar nach dem m-ten Takt, bei dem die Division beendet ist, von der Stellung 1 in die Stellung 2 gebracht. Insgesamt sind m + 2e Takte zur Bildung des Ausgangs-Polynoms Y(z) erforderlich.
    Das Schaltungsbeispiel in Figur 5 zeigt den Aufbau für den Fall, daß 2e=2 Paritätsworte für einen Informationsblock aus K = 3 Bit-Worten unter Verwendung des Generatorpolynoms G(z) = z2 + α3z + α ermittelt werden. Für dieses Beispiel können die LUT-Tabellen 4 und 5 verwendet werden. Für den Eingangs-Informationsblock [X] = [α20 α50 α] und das Generatorpolynom G(z) = z2 + α3z + α ergibt sich beispielsweise die folgende taktabhängige Zustandstabelle der Kodierschritte:
    Figure 00180001
    Bei der Aufstellung der Zustandstabelle ist es der Übersichtlichkeit halber sinnvoll, die nachfolgenden Zustandsgleichungen zu verwenden: Z1j = αZ2j-1 + Xj Z2j = α3Z2j-1 + Z1j-1 Z3j = αZ2j-1 Z4j = α3Z2j-1 + Z3j-1 Yj = Z2j-1 + Z4j-1
    Figur 3 zeigt die schaltungstechnische Ausführung des kombinierten Divisions-Multiplikationsverfahrens, das die Operationen C(z) = z2eX(z) : G(z) Y(z) = C(z)G(z) in denselben Speicherelementen durchführt. Der Schalter S1 ist unmittelbar nach dem n-ten Takt von der Stellung 1 in die Stellung 2 zu bringen. Zur Veranschaulichung des Ablaufs sind die Schaltungsteile in Figur 8 getrennt dargestellt.
    Zur Ermittlung der 2e Paritätsworte sind bei Verwendung des Generatorpolynoms G(z) insgesamt 2e LUT-Tabellen erforderlich. Falls demnach in einem Ausgangsdatenblock [Y] die Anzahl 2e der Paritätsworte [P] größer ist als die Anzahl der Informationsworte, so ist es zur Einsparung von LUT-Tabellen günstiger, die Berechnung der Paritätsworte mit Hilfe eines inversen Polynoms H(z) durchzuführen. Zwischen dem inversen Polynom H(z) und dem Generatorpolynom G(z) besteht der folgende Zusammenhang: H(z) = (zm + 1) : G(z)
    Da das dem Ausgangsdatenblock [Y] zugeordnete Ausgangspolynom Y(z) aus dem Informationspolynom X(z) und dem Paritätspolynom P(z) besteht, ergibt sich: Y(z) = z2eX(z) + P(z).
    Aus der Bedingung H(z) · Y(z) = C(z) · (zm +1), die für jedes Y(z) erfüllt sein muß, resultiert H(z) z2eX(z) + H(z) P(z) = C(z) (zm + 1).
    Folglich ist dann P(z) · H(z) ¦ mod zm+1 = P(z) · H(z) = z2e · X(z) · H(z) ¦ mod zm+1
    Die Umstellung nach P(z) liefert:
    Figure 00200001
    Für die Ermittlung der Paritätsworte ergeben sich demnach die folgenden Verfahrensschritte:
  • (1) Multiplizieren des verschobenen Eingangspolynoms X(z) mit dem inversen Polynom H(z) gemäß den Rechenregeln im GF(2K);
  • (2) Dividieren des Ergebnisses aus Schritt (1) durch das Polynom zm + 1 gemäß den Rechenregeln im GF(2K) und Bestimmen des Rests aus dieser Division;
  • (3) Dividieren des Rests aus Schritt (2) durch das inverse Polynom H(z) gemäß den Rechenregeln im GF(2K) und
  • (4) Gewinnen der Paritätsworte aus den aus Schritt (3) erhaltenen Teilerworten.
    • Die schaltungstechnische Ausführung des Verfahrens ist in Figur 6 dargestellt. Die LUTi stellen die Multiplikation der höchsten Stelle des bei der Polynom-Division bzw. Polynom-Multiplikation entstehenden Zwischenergebnisses mit den jeweiligen Koeffizienten des inversen Polynoms H(z) = zm-2e + h2ezm-2e-1 + .... h2z + h1 her.
    Die LUTi sind gemäß folgender Gleichung zu programmieren: Di = A · hi i = 1 .... 2e, wobei die Koeffizienten Di, hi, A Elemente aus GF(2K) sind und die Multiplikation im GF(2K) auszuführen ist. Dieser Vorgang ist einmalig bei der Programmierung durchzuführen. Die Schalter S0 und Sm-2e befinden sich zu Beginn der Operation in Stellung 1. Die Multiplikation des Eingangspolynoms X(z) mit dem inversen Polynom H(z) gemäß Schritt (1) geschieht unter Verwendung der Tabellen LUTi bis LUTm-2e und den K-fachen Ein-Takt-Verzögerungselementen T1 bis Tm-2e. Die Division des Ergebnisses aus Schritt (1) durch das Polynom zm + 1 und die Restbestimmung erfolgt durch Umschalten der Schalter S0, und Sm-2e unmittelbar nach dem m-2e-ten Takt in die Stellung 2. Die Division des Rests aus Schritt (2) durch das inverse Polynom H(z) erfolgt mit Hilfe der K-fachen Ein-Takt-Verzögerungselemente Tm-2e+1 bis T2m-4e. Die den Teilerworten entsprechenden Paritätsworte [P] werden direkt an die Informationsworte [X] angehangen.
    Der Vorteil der Schaltung liegt darin, daß nur m-2e LUT-Tabellen verwendet werden, was bei einer Anzahl von 2e Paritätsworten, die groß gegenüber der Anzahl (m-2e) der Informationsworte in einem Block ist, zur Reduzierung des Schaltungsaufwandes führt.
    Das Schaltungsbeispiel in Figur 7 zeigt den Aufbau für den Fall, daß 2e=4 Paritätsworte für einen Informationsblock aus K = 3 Bit-Worten ermittelt werden sollen. Der Ausgangsblock hat die Form: [Y] = [X3 X2 X1 P4 P3 P2 P1]
    Als Generatorpolynoms wird G(z) = z4 + α2z3 + α5z2 + α5z + α6 zugrunde gelegt. Folglich ergibt sich das inverse Polynom zu H(z) = (zm + 1) : G(z) = z3 + α2z2 + z + α. Der Aufbau der LUT-Tabellen ist für dieses Beispiel folgendermaßen durchzuführen:
    Adresse A Daten D1   Adresse A Daten D2   Adresse A Daten D3
    0 0 0 0 0 0
    α α2 α α α α3
    α2 α3 α2 α2 α2 α4
    α3 α4 α3 α3 α3 α5
    α4 α5 α4 α4 α4 α6
    α5 α6 α5 α5 α5 1
    α6 1 α6 α6 α6 α
    1 α 1 1 1 α2
    Zur Aufstellung der LUT-Tabellen sind die αi als K-Bit-Worte aus GF(2K) zu entnehmen. Für den Eingangs-Informationsblock [X] = [α5 α2 α] und das inverse Polynom H(z) = z3 + α2z2 + z + α ergibt sich beispielsweise die folgende taktabhängige Zustandstabelle der Kodierschritte:
    Takt Yj Z6j Z5j Z4j Z3j Z2j Z1j Xj
    0 0 0 0 0 0 0 0 0
    1 α5 = (X3) 0 0 0 α5=M10 1 α5 α5
    2 α2 = (X2) 0 0 0 α6=M9 1 1 α2
    3=m-2e α = (X1) 0 0 0 α3 =M8 α 1 α
    4 α = (P4) α3 α α2 α=M7 1 α2 0
    5 α = (P3) 1 α4 α2 1=M6 α2 0 0
    6 α6 = (P2) α2 1 1 α2=M5 0 0 0
    7 = m α2 = (P1) α5 α6 α3 0 0 0 0
    M5 bis M10 stellen die Koeffizienten des Ergebnis-Polynoms nach dem Multiplikationsschritt (1) dar. Bei der Aufstellung der Zustandstabelle ist es der Übersichtlichkeit halber sinnvoll, die nachfolgenden Zustandsgleichungen zu verwenden: Z1j = α Xj-1 + Xj   Z4j = α Yj Z2j = Z1j-1 + α2 Xj   Z5j = Z4j-1 + Yj Z3j = Z2j-1 + Xj   Z6j = Z5j-1 + α2 Yj Yj = Z6j-1 + Z3j

    Claims (11)

    1. Verfahren zum Erzeugen von fehlergesicherten Datenblöcken durch Erzeugen von 2e Paritätswörtern zu jeweils einem Eingangsdatenblock [X], wobei e die Anzahl der zu korrigierenden Fehler pro Block darstellt, für einen verkürzten oder unverkürzten, systematischen, zyklischen und 2K-wertigen Blockkode, dessen Elemente aus dem GF(2K) sind und dessen Generator-Polynom G(z) 2e Nullstellen im GF(2K) aufweist, gekennzeichnet durch folgende Schritte:
      a) Bilden des Generator-Polynoms G(z);
      b) Erweitern des Eingangsdatenblocks [X] = [Xi, Xi-1 ... X2 X1] durch Verschiebung um 2e Wortplätze zur Platzfreigabe für die 2e Paritätsworte [P2e, P2e-1 ... P2 P1], so daß der Ausgangsblock die Form [Y] = [Xi, Xi-1 ... X2 X1 P2e P2e-1 ... P2 P1] hat;
      c) Ermitteln eines ersten Zwischenergebnisses durch Division des Polynoms z2e · X(z) des im Schritt b) verschobenen Eingangsdatenblocks durch das Generatorpolynom G(z), wobei das erste Zwischenergebnis gleich dem ganzzahligen Anteil aus dieser Division ist,
      d) das im GF(2K) definierte Multiplizieren des ersten Zwischenergebnisses aus Schritt c) mit dem Generatorpolynom G(z), wobei das Ergebnis der Multiplikation zu dem Polynom z2e X(z) aus Schritt c) gemäß den Additionsregeln im GF(2K) addiert wird;
      e) Ermitteln eines weiteren Zwischenergebnisses durch Division des Ergebnisses aus dem vorhergehenden Schritt durch das Generatorpolynom G(z), wobei das weitere Zwischenergebnis gleich dem ganzzahligen Anteil aus dieser Division ist;
      f) das im GF(2K) definierte Multiplizieren des weiteren Zwischenergebnisses aus dem vorhergehenden Schritt mit dem Generatorpolynom G(z), wobei das Ergebnis der Multiplikation zu dem im Schritt e) erwähnten Ergebnis gemäß den Additionsregeln im GF(2K) addiert wird;
      g) sinngemäßes (i-1)-maliges Wiederholen der Schritte e) und f), und
      h) Gewinnen der Paritätsworte [P2e P2e-1 ... P2 P1] aus dem Ergebnis des letzten Schritts.
    2. Verfahren zum Erzeugen von fehlergesicherten Datenblöcken durch Erzeugen von 2e Paritätswörtern zu jeweils einem Eingangsdatenblock [X], wobei e = die Anzahl der zu korrigierenden Fehler pro Block darstellt, für einen verkürzten oder unverkürzten, systematischen, zyklischen und 2K-wertigen Blockkode, dessen Elemente aus dem GF(2K) sind und dessen Generatorpolynom G(z) 2e Nullstellen im GF(2K) sind und dessen Generatorpolyon G(z) 2e Nullstellen im GF(2K) erfüllt, gekennzeichnet durch folgende Schritte:
      a) Bilden des Generatorpolynoms G(z);
      b) Erweitern des Blocks durch Verschiebung des Eingangsblocks [X] = [Xi Xi-1 ... X2 X1] um 2e Wortplätze zur Platzfreigabe für die 2e Paritätsworte [P2e P2e-1 ... P2 P1], so daß der Ausgangsblock die Form [Y] = [Xi Xi-1 ... X2 X1 P2e P2e-1 ... P2 P1] hat;
      c) Bilden eines ersten Teilpolynoms T1(z) = T1,2ez2e + T1, 2ez2e + ... T1,1 z1 + T1,0 durch im GF(2K) definiertes Multiplizieren des erste Informationswortes Xi mit dem Generatorpolynom G(z);
      d) Bilden eines weiteren Teilpolynoms Tk(z) = Tk, 2e + k-1z2e + k-1 + Tk, 2e + k - 2z2e + k-2 + .... Tk, 1z1 + Tk, 0 durch im GF(2K) definiertes Multiplizieren des Generatorpolynoms G(z) mit der Summe aus dem nächsten Informationswort Xi-k+1 und dem Koeffizienten Tk-1, 2e + k-2 und anschließender Addition des Ergebnisses mit dem um einen Worttakt verschobenen Teilpolynom z Tk-1(z) gemäß der Additionsregeln im GF(2K);
      e) Wiederholen des Schrittes d), wobei k beginnend bei 2 bei jedem Durchlauf im 1 erhöht wird, bis k = i, und
      f) Gewinnen der Paritätsworte [P] = [P2e P2e-1 ... P2 P1] aus dem Teilpolynom Ti(z) des letzten Schrittes durch die Identität [P] = [Ti, 2e-1 Ti, 2e-1 ... Ti, 1 Ti, 0] (Fig. 2).
    3. Verfahren zum Erzeugen von fehlergesicherten Datenblöcken durch Erzeugen von 2e Paritätswörtern zu jeweils einem Eingangsdatenblock [X], wobei e = die Anzahl der zu korrigierenden Fehler pro Block darstellt, für einen verkürzten oder unverkürzten, systematischen, zyklischen und 2K-wertigen Blockkode, dessen Elemente aus dem GF(2K) sind und dessen Generatorpolynom G(z) 2e Nullstellen im GF(2K) erfüllt, gekennzeichnet durch folgende Schritte:
      a) Bilden des Generatorpolynoms G(z);
      b) Erweitern des Blocks durch Verschiebung des Eingangsblocks [X] = [Xi Xi-1 ... X2 X1] um 2e Wortplätze zur Platzfreigabe für die 2e Paritätsworte [P2e P2e-1 ... P2 P1], so daß der Ausgangsblock die Form [Y] = [Xi Xi-1 ... X2 X1 P2e P2e-1 ... P2 P1] hat;
      c) Bilden eines ersten Teilpolynoms T1(z) = T1,2ez2e + T1, 2ez2e + ... T1,1 z1 + T1,0 durch im GF(2K) definiertes Multiplizieren des erste Informationswortes Xi mit dem Generatorpolynom G(z);
      d) Bilden eines weiteren Teilpolynoms Tk(z) = Tk, 2e + k-1z2e + k-1 + Tk, 2e + k - 2z2e + k-2 + .... Tk, 1z1 + Tk, 0 durch im GF(2K) definiertes Multiplizieren des Generatorpolynoms G(z) mit der Summe aus dem nächsten Informationswort Xi-k+1 und dem Koeffizienten Tk-1, 2e + k-2 und anschließender Addition des Ergebnisses mit dem um einen Worttakt verschobenen Teilpolynom z Tk-1 (z) gemäß der Additionsregeln im GF(2K);
      e) Wiederholen des Schrittes d), wobei k beginnend bei 2 bei jedem Durchlauf im 1 erhöht wird, bis k = i, und
      f) Gewinnen der Teilerworte [C] = [Ci Ci-1 ... C2 C1] aus dem Teilpolynom Ti(z) des letzten Schrittes durch die Identität [C] = [Ti, m-1 Ti, m-2 ... Ti, 2e+1 Ti, 2e],
      g) Ermitteln eines ersten Multiplikations-Zwischenergebnisses durch im GF(2K) definierte Multiplikation des Teilerwortes Ci mit dem Generatorpolynom G(z) und Verschiebung des ersten Multiplikationszwischenergebnisses um einen Worttakt, was der Multiplikation mit dem Verschiebeoperator z entspricht,
      h) Ermitteln eines zweiten Multiplikations-Zwischenergebnisses durch im GF(2K) definierte Multiplikation des nächsten Teilerwortes Ck mit dem Generatorpolynom G(z) aus Schritt a), durch im GF(2K) definierte Addition dieses Ergebnisses mit dem ersten Multiplikations-Zwischenergebnis und Verschiebung des so erhaltenen Ergebnisses um einen Worttakt, was der Multiplikation mit dem Verschiebeoperator z entspricht,
      i) Wiederholen des Schrittes h), wobei k beginnend bei i-1 bei jedem Durchlauf um 1 erniedrigt wird, bis k = 1, und
      j) Gewinnen der Ausgangsworte [Y] = [Xi Xi-1 ... X2 X1 P2e P2e-1 ... P2 P1] aus dem Ergebnis des letzten Schrittes. (Fig. 3)
    4. Verfahren zum Erzeugen von fehlergesicherten Datenblöcken durch Erzeugen von 2e Paritätswörtern zu jeweils einem Eingangsdatenblock [X], wobei e = die Anzahl der zu korrigierenden Fehler pro Block darstellt, für einen verkürzten oder unverkürzten, systematischen, zyklischen und 2K-wertigen Blockkode, dessen Elemente aus dem GF(2K) sind und dessen Generatorpolynom G(z) 2e Nullstellen im GF(2K) erfüllt, gekennzeichnet durch folgende Schritte:
      a) Bilden des Generatorpolynoms G(z);
      b) Erweitern des Blocks durch Verschiebung des Eingangsblocks [X] = [Xi Xi-1 ... X2 X1] um 2e Wortplätze zur Platzfreigabe für die 2e Paritätsworte [P2e P2e-1 ... P2 P1], so daß der Ausgangsblock die Form [Y] = [Xi Xi-1 ... X2 X1 P2e P2e-1 ... P2 P1] hat;
      c) Ermitteln eines ersten Divisions-Zwischenergebnisses durch Division des Polynoms z2eX(z), das dem unter Schritt b) verschobenen Eingangsblock zugeordnet ist, durch das Generatorpolynom aus Schritt a), wobei das erste Divisions-Zwischenergebnis gleich dem ganzzahligen Anteil Ci aus dieser Division ist,
      d) das im GF(2K) definierte Multiplizieren des ersten Divisions-Zwischenergebnisses aus Schritt c) mit dem Generatorpolynom G(z) aus Schritt a), wobei das Ergebnis der Multiplikation zu dem Polynom z2eX(z) aus Schritt c) gemäß der Additionsregeln im GF(2K) addiert wird,
      e) Ermitteln eines weiteren Divisions-Zwischenergebnisses durch Division des Ergebnisses aus dem vorhergehenden Schritt durch das Generatorpolynom G(z), wobei das weitere Divisions-Zwischenergebnis gleich dem ganzzahligen Anteil Ck aus dieser Division ist,
      f) das im GF(2K) definierte Multiplizieren des weiteren Divisions-Zwischenergebnisses aus dem vorhergehenden Schritt mit dem Generatorpolynom G(z) aus Schritt a), wobei das Ergebnis der Multiplikation zu dem Ergebnis aus dem direkt vor dem vorhergehenden Schritt liegenden Schritt gemäß der Additionsregeln im GF(2K) addiert wird,
      g) Fortführen des Verfahrens durch sinngemäße Wiederholung der Schritte e) und f), wobei k beginnend bei i-1 bei jedem Schritt um 1 erniedrigt wird, bis k=1 ist, und
      h) Gewinnen der Teilerworte [Ci Ci-1 ... C2 C1] aus den Ergebnissen der Schritte e) bis g),
      i) Ermitteln eines ersten Multiplikations-Zwischenergebnisses durch im GF(2K) definierte Multiplikation des Teilerwortes Ci mit dem Generatorpolynom G(z) aus Schritt a) und Verschiebung des ersten Multiplikations-Zwischenergebnisses um einen Worttakt, was der Multiplikation mit dem Verschiebeoperator z entspricht,
      j) Ermitteln eines zweiten Multiplikations-Zwischenergebnisses durch im GF(2K) definierte Multiplikation des nächsten Teilerwortes Ck mit dem Generatorpolynom G(z) aus Schritt a), durch im GF(2K) definierte Addition dieses Ergebnisses mit dem ersten Multiplikations-Zwischenergebnisses und Verschiebung des so erhaltenen Ergebnisses um einen Worttakt, was der Multiplikation mit dem Verschiebeoperator z entspricht,
      k) Wiederholen des Schrittes j), wobei k, beginnend bei i-1 erniedrigt wird, bis k=1 ist, und
      l) Gewinnen der Ausgangsworte [Y] = [Xi Xi-1 ... X2 X1 P2e P2e-1 ... P2 P1] aus dem Ergebnis des letzten Schrittes. (Fig. 4)
    5. Verfahren zum Erzeugen von fehlergesicherten Datenblöcken durch Erzeugen von 2e Paritätswörtern zu jeweils einem Eingangsdatenblock [X], wobei e = die Anzahl der zu korrigierenden Fehler pro Block darstellt, für einen verkürzten oder unverkürzten, systematischen, zyklischen und 2K-wertigen Blockkode, dessen Elemente aus dem GF(2K) sind und dessen Generatorpolynom G(z) 2e Nullstellen im GF(2K) erfüllt, gekennzeichnet durch folgende Schritte:
      a) Bilden des Generatorpolynoms G(z);
      b) Bilden eines inversen Polynoms H(z) durch Division des Polynoms zm + 1 durch das Generatorpolynom G(z),
      c) Erweitern des Blocks durch Verschiebung des Eingangsblocks [X] = [Xi Xi-1 ... X2 X1 ] um 2e Wortplätze zur Platzfreigabe für die 2e Paritätsworte [P2e P2e-1 ... P2 P1], so daß der Ausgangsblock die Form [Y] = [Xi Xi-1 ... X2 X1 P2e P2e-1 ... P2 P1] hat
      d) Multiplizieren des Eingangspolynoms X(z), das dem Eingangsblock [XI zugeordnet ist, mit dem inversen Polynom H(z) gemäß den Rechenregeln im GF(2K),
      e) Dividieren des Ergebnisses aus Schrift d) durch das Polynom zm + 1 gemäß den Rechenregeln im GF(2K) und Bestimmen des Rests aus dieser Division,
      f) Dividieren des Rests aus Schritt e) durch das inverse Polynom H(z) und Ermitteln der Teileworte [C2e C2e-1 ... C2 C1] gemäß den Rechenregeln im GF(2K) und
      g) Gewinnen der Paritätsworte [P] = [P2e P2e-1 ... P2 P1] aus den aus Schritt f) erhaltenen Teilerworten durch die Identität [P] = C2e C2e-1 ... C2 C1]. (Fig. 6,7)
    6. Verfahren nach einem der Ansprüch 1 bis 5, dadurch gekennzeichnet, daß das Generatorpolynom gebildet wird durch die im GF(2K) definierte Multiplikation von insgesamt 2e verschiedenen Ausdrücken, wobei jeder Ausdruck aus der im GF(2K) definierten Addition des Verschiebeoperators z und einer der möglichen von Null verschiedenen Elemente des GF(2K) entsteht.
    7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Anzahl i der Worte in einem Eingangsblock [X] = [Xi Xi-1 ... X2 X1] entweder i=24 oder i=28, die Anzahl 2e der Paritätsworte [P2e P2e-1 ... P2 P1] 2e = 4, das Generatorpolynom G(z) = (z+α0)(z+α1)(z+α2)(z+α3)=z4 + α75z3 + α249z2 + α78z + α6 und das den Operationen und Elementen zugrundeliegende Galois-Feld GF(2K) mit K=8 ist, wobei αj eine Wurzel des Generatorpolynoms ist.
    8. Datenträger mit nach dem Verfahren gemäß einem der Ansprüche 1 bis 7 erzeugten Datenblöcken.
    9. Anordnung zum Durchführen des Verfahrens nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Multiplikations/Divisionsschritte mittels Tabellenspeichern (LUT), Verzögerungsgliedern und Exklusiv-ODER-Gliedern durchgeführt werden.
    10. Anordnung nach Anspruch 9, mit folgenden Merkmalen:
      in jedem von 2e Tabellenspeichern (22, 24) ist entsprechend einem der Koeffizienten des Generatorpolynoms G(z) die Menge möglicher Produkte aus dem Koeffizienten und den möglichen Zwischenergebnissen der Divisionsschritte gespeichert;
      es sind 2e Verzögerungsglieder (18, 20) mit je einem nachgeschalteten Exklusiv-Oder-Glied (16, 17) in Reihe geschaltet;
      die Ausgänge der Tabellenspeicher (22, 24) sind mit zugehörigen Verzögerungsgliedern über ein Exklusiv-Oder-Glied gekoppelt, wobei der dem Element z0 des Generatorpolynoms entsprechende Tabellenspeicher direkt an das zugehörige Verzögerungsglied (20) angekoppelt ist, und
      dem 2e-ten Exklusiv-Oder-Glied wird als zweites Eingangssignal der Eingangsdatenblock [X] wortweise zugeführt.
    11. Anordnung nach Anspruch 10, dadurch gekennzeichnet, daß nach einer der Länge (der Wortzahl) des Eingangsdatenblocks entsprechender Anzahl von Takten die Verbindung zwischen dem 2e-ten Exklusiv-Oder-Glied (16) und dem 2e-ten Tabellenspeicher (22) unterbrochen wird, und außerdem der den fehlergesicherten Datenblock (Y) liefernde Ausgang von dem Eingang für den Eingangsdatenblock (X) auf den Ausgang des 2e-ten Verzögerungsglieds umgeschaltet wird.
    EP98119880A 1998-10-20 1998-10-20 Verfahren und Anordnung zum Erzeugen von fehlergesicherten Datenblöcken durch Erzeugen von Paritätsworten und Datenträger mit gemäss dem Verfahren erzeugten Datenblöcken Expired - Lifetime EP0996231B1 (de)

    Priority Applications (5)

    Application Number Priority Date Filing Date Title
    EP98119880A EP0996231B1 (de) 1998-10-20 1998-10-20 Verfahren und Anordnung zum Erzeugen von fehlergesicherten Datenblöcken durch Erzeugen von Paritätsworten und Datenträger mit gemäss dem Verfahren erzeugten Datenblöcken
    DE59800859T DE59800859D1 (de) 1998-10-20 1998-10-20 Verfahren und Anordnung zum Erzeugen von fehlergesicherten Datenblöcken durch Erzeugen von Paritätsworten und Datenträger mit gemäss dem Verfahren erzeugten Datenblöcken
    AT98119880T ATE202244T1 (de) 1998-10-20 1998-10-20 Verfahren und anordnung zum erzeugen von fehlergesicherten datenblöcken durch erzeugen von paritätsworten und datenträger mit gemäss dem verfahren erzeugten datenblöcken
    AU63367/99A AU6336799A (en) 1998-10-20 1999-10-08 Method and device for producing data blocks which are error-protected through production of parity words, and data medium comprising data blocks produced according to said method
    PCT/EP1999/007570 WO2000024130A1 (de) 1998-10-20 1999-10-08 Verfahren und anordnung zum erzeugen von fehlergesicherten datenblöcken durch erzeugen von paritätsworten und datenträger mit gemäss dem verfahren erzeugten datenblöcken

    Applications Claiming Priority (1)

    Application Number Priority Date Filing Date Title
    EP98119880A EP0996231B1 (de) 1998-10-20 1998-10-20 Verfahren und Anordnung zum Erzeugen von fehlergesicherten Datenblöcken durch Erzeugen von Paritätsworten und Datenträger mit gemäss dem Verfahren erzeugten Datenblöcken

    Publications (2)

    Publication Number Publication Date
    EP0996231A1 true EP0996231A1 (de) 2000-04-26
    EP0996231B1 EP0996231B1 (de) 2001-06-13

    Family

    ID=8232827

    Family Applications (1)

    Application Number Title Priority Date Filing Date
    EP98119880A Expired - Lifetime EP0996231B1 (de) 1998-10-20 1998-10-20 Verfahren und Anordnung zum Erzeugen von fehlergesicherten Datenblöcken durch Erzeugen von Paritätsworten und Datenträger mit gemäss dem Verfahren erzeugten Datenblöcken

    Country Status (5)

    Country Link
    EP (1) EP0996231B1 (de)
    AT (1) ATE202244T1 (de)
    AU (1) AU6336799A (de)
    DE (1) DE59800859D1 (de)
    WO (1) WO2000024130A1 (de)

    Citations (6)

    * Cited by examiner, † Cited by third party
    Publication number Priority date Publication date Assignee Title
    DE3119669A1 (de) * 1980-05-21 1982-03-25 Naamloze Vennootschap Philips' Gloeilampenfabrieken, 5621 Eindhoven Verfahren mit fehlerkorrektur zum uebertragen von daten, eine anordnung zum durchfuehren eines derartigen verfahrens, ein mittels eines derartigen verfahrens erzeugter datentraeger, ein decoder zur verwendung bei einem derartigen verfahren und eine anordnung mit einem derartigen decoder
    DE3702697A1 (de) * 1986-02-04 1987-09-10 Victor Company Of Japan Paritaetserzeugungsschaltung
    US5040179A (en) * 1989-08-18 1991-08-13 Loral Aerospace Corp. High data rate BCH encoder
    US5140596A (en) * 1990-02-20 1992-08-18 Eastman Kodak Company High speed encoder for non-systematic codes
    US5285455A (en) * 1992-02-03 1994-02-08 Lsi Logic Corporation Serial data encoder
    EP0584864A1 (de) * 1992-08-21 1994-03-02 Koninklijke Philips Electronics N.V. Hardware-effizientes Verfahren und Anordnung zur Kodierung von BCH-Kodes und insbesondere Reed-Solomon-Kodes

    Patent Citations (6)

    * Cited by examiner, † Cited by third party
    Publication number Priority date Publication date Assignee Title
    DE3119669A1 (de) * 1980-05-21 1982-03-25 Naamloze Vennootschap Philips' Gloeilampenfabrieken, 5621 Eindhoven Verfahren mit fehlerkorrektur zum uebertragen von daten, eine anordnung zum durchfuehren eines derartigen verfahrens, ein mittels eines derartigen verfahrens erzeugter datentraeger, ein decoder zur verwendung bei einem derartigen verfahren und eine anordnung mit einem derartigen decoder
    DE3702697A1 (de) * 1986-02-04 1987-09-10 Victor Company Of Japan Paritaetserzeugungsschaltung
    US5040179A (en) * 1989-08-18 1991-08-13 Loral Aerospace Corp. High data rate BCH encoder
    US5140596A (en) * 1990-02-20 1992-08-18 Eastman Kodak Company High speed encoder for non-systematic codes
    US5285455A (en) * 1992-02-03 1994-02-08 Lsi Logic Corporation Serial data encoder
    EP0584864A1 (de) * 1992-08-21 1994-03-02 Koninklijke Philips Electronics N.V. Hardware-effizientes Verfahren und Anordnung zur Kodierung von BCH-Kodes und insbesondere Reed-Solomon-Kodes

    Non-Patent Citations (1)

    * Cited by examiner, † Cited by third party
    Title
    LIU: "architecture for VLSI design of Reed-Solomon encoders", IEEE TRANSACTIONS ON COMPUTERS, vol. c-31, no. 2, February 1982 (1982-02-01), pages 170 - 175, XP002096067 *

    Also Published As

    Publication number Publication date
    ATE202244T1 (de) 2001-06-15
    AU6336799A (en) 2000-05-08
    WO2000024130A1 (de) 2000-04-27
    EP0996231B1 (de) 2001-06-13
    DE59800859D1 (de) 2001-07-19

    Similar Documents

    Publication Publication Date Title
    DE69424877T2 (de) Reed-solomon-dekoder
    DE69320321T2 (de) Verfahren und Gerät zum Nachprüfen von CRC-Koden, wobei CRC Teilkode kombiniert werden
    DE69834542T2 (de) Hardwareoptimierter reed-solomon-decoder zur decodierung grosser datenblöcke
    DE3854791T2 (de) Reed-Solomon Code verwendendes Fehler-Korrektur-Verfahren
    DE3852423T2 (de) Kodierverfahren und Kodierer mit Reed-Solomon Fehlerkorrekturcode.
    DE2159108A1 (de) Anordnung zur Erzeugung zyklischer Redundanzprüfzeichen
    DE69907566T2 (de) Reed Solomon Kodierungsgerät und Reed Solomon Kodierungsverfahren
    DE69117857T2 (de) Gerät und Verfahren zur Parallelgeneration von zyklischen redundanten Prüfungskoden
    DE2106314B2 (de) Anordnung zur Fehlererkennung und -korrektur in einem aus b Bits bestehenden Byte eines K Datenbytes enthaltenden Datenblocks
    DE4229666A1 (de) Wechselseitig arbeitende divisionsschaltung
    EP0545498B1 (de) Verfahren und Schaltungsanordnung zum Decodieren von RS-codierten Datensignalen
    DE4220196C2 (de) Halbleiterspeichervorrichtung und Verfahren zum Korrigieren eines Datenfehlers in einer Halbleiterspeichervorrichtung entsprechend einer vorbestimmten Hamming-Matrix
    DE2162833B2 (de) Einrichtung zum Codieren und Decodieren eines aus k Bytes mit je b Bits bestehenden Datenblocks und Korrektur zweier fehlerhafter Bits
    DE4105860C2 (de) Schaltungsanordnung zum Erkennen und Korrigieren von Fehlern in Datenworten
    EP1342153B1 (de) Verfahren und vorrichtung zum erzeugen einer pseudozufallsfolge mittels diskretem logarithmus
    DE68925378T2 (de) Verfahren und Schaltung zur Daten-Fehler-Erkennung
    DE3789266T2 (de) Fehlerkorrekturgerät.
    DE3702697C2 (de)
    DE4117726C2 (de) Fehlerkorrekturverfahren und Einrichtung zu dessen Durchführung
    DE2933830C2 (de) Programmierbarer Polynomgenerator
    DE2838493C2 (de)
    EP0996231B1 (de) Verfahren und Anordnung zum Erzeugen von fehlergesicherten Datenblöcken durch Erzeugen von Paritätsworten und Datenträger mit gemäss dem Verfahren erzeugten Datenblöcken
    DE4333382A1 (de) Verfahren und Vorrichtung zum Bilden des Reziproken eines beliebigen Elementes in einem finiten Feld
    DE69026363T2 (de) Multipositionsverschieber mit Paritätsbitgenerator
    EP0267499B1 (de) Verfahren zur Paritätsbitermittlung und zur Überwachung der Übertragung beim Datenschieben sowie Schaltungsanordnung zur Durchführung der Verfahren

    Legal Events

    Date Code Title Description
    PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

    Free format text: ORIGINAL CODE: 0009012

    17P Request for examination filed

    Effective date: 19981020

    AK Designated contracting states

    Kind code of ref document: A1

    Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LI LU MC NL PT SE

    AX Request for extension of the european patent

    Free format text: AL;LT;LV;MK;RO;SI

    GRAG Despatch of communication of intention to grant

    Free format text: ORIGINAL CODE: EPIDOS AGRA

    GRAG Despatch of communication of intention to grant

    Free format text: ORIGINAL CODE: EPIDOS AGRA

    GRAH Despatch of communication of intention to grant a patent

    Free format text: ORIGINAL CODE: EPIDOS IGRA

    AKX Designation fees paid

    Free format text: AT BE CH CY DE DK ES FI FR GB GR IE IT LI LU MC NL PT SE

    AXX Extension fees paid

    Free format text: AL PAYMENT 20001010;LT PAYMENT 20001010;LV PAYMENT 20001010;MK PAYMENT 20001010;RO PAYMENT 20001010;SI PAYMENT 20001010

    GRAH Despatch of communication of intention to grant a patent

    Free format text: ORIGINAL CODE: EPIDOS IGRA

    GRAA (expected) grant

    Free format text: ORIGINAL CODE: 0009210

    AK Designated contracting states

    Kind code of ref document: B1

    Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LI LU MC NL PT SE

    AX Request for extension of the european patent

    Free format text: AL PAYMENT 20001010;LT PAYMENT 20001010;LV PAYMENT 20001010;MK PAYMENT 20001010;RO PAYMENT 20001010;SI PAYMENT 20001010

    LTIE Lt: invalidation of european patent or patent extension
    PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

    Ref country code: NL

    Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

    Effective date: 20010613

    Ref country code: IT

    Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT;WARNING: LAPSES OF ITALIAN PATENTS WITH EFFECTIVE DATE BEFORE 2007 MAY HAVE OCCURRED AT ANY TIME BEFORE 2007. THE CORRECT EFFECTIVE DATE MAY BE DIFFERENT FROM THE ONE RECORDED.

    Effective date: 20010613

    Ref country code: IE

    Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

    Effective date: 20010613

    Ref country code: GB

    Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

    Effective date: 20010613

    Ref country code: FR

    Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

    Effective date: 20010613

    Ref country code: FI

    Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

    Effective date: 20010613

    Ref country code: CY

    Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

    Effective date: 20010613

    REF Corresponds to:

    Ref document number: 202244

    Country of ref document: AT

    Date of ref document: 20010615

    Kind code of ref document: T

    REF Corresponds to:

    Ref document number: 59800859

    Country of ref document: DE

    Date of ref document: 20010719

    REG Reference to a national code

    Ref country code: IE

    Ref legal event code: FG4D

    Free format text: GERMAN

    PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

    Ref country code: SE

    Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

    Effective date: 20010913

    Ref country code: DK

    Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

    Effective date: 20010913

    PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

    Ref country code: GR

    Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

    Effective date: 20010914

    PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

    Ref country code: PT

    Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

    Effective date: 20010917

    PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

    Ref country code: MC

    Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

    Effective date: 20011020

    Ref country code: LU

    Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

    Effective date: 20011020

    Ref country code: AT

    Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

    Effective date: 20011020

    PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

    Ref country code: BE

    Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

    Effective date: 20011031

    NLV1 Nl: lapsed or annulled due to failure to fulfill the requirements of art. 29p and 29m of the patents act
    GBV Gb: ep patent (uk) treated as always having been void in accordance with gb section 77(7)/1977 [no translation filed]

    Effective date: 20010613

    PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

    Ref country code: ES

    Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

    Effective date: 20011220

    EN Fr: translation not filed
    PLBE No opposition filed within time limit

    Free format text: ORIGINAL CODE: 0009261

    STAA Information on the status of an ep patent application or granted ep patent

    Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT

    BERE Be: lapsed

    Owner name: DIG MICROCODE G.M.B.H.

    Effective date: 20011031

    26N No opposition filed
    PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

    Ref country code: DE

    Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

    Effective date: 20020702

    PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

    Ref country code: LI

    Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

    Effective date: 20021031

    Ref country code: CH

    Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

    Effective date: 20021031

    REG Reference to a national code

    Ref country code: CH

    Ref legal event code: PL