EP0452477A1 - Procede de formatage sur un bus numerique des informations de controle associees a un signal video numerise - Google Patents

Procede de formatage sur un bus numerique des informations de controle associees a un signal video numerise

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EP0452477A1
EP0452477A1 EP19900917715 EP90917715A EP0452477A1 EP 0452477 A1 EP0452477 A1 EP 0452477A1 EP 19900917715 EP19900917715 EP 19900917715 EP 90917715 A EP90917715 A EP 90917715A EP 0452477 A1 EP0452477 A1 EP 0452477A1
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EP
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information
line
signal
circuit
video signal
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EP19900917715
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Inventor
Jean-Yves Moraillon
Patrick Daniel
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Laboratoire Europeen de Recherches Electroniques Avancees SNC
Original Assignee
Laboratoire Europeen de Recherches Electroniques Avancees SNC
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Publication of EP0452477A1 publication Critical patent/EP0452477A1/fr
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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    • H04N7/08—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division
    • H04N7/084—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the horizontal blanking interval only
    • H04N7/085—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the horizontal blanking interval only the inserted signal being digital
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    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/90—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using coding techniques not provided for in groups H04N19/10-H04N19/85, e.g. fractals
    • H04N19/98—Adaptive-dynamic-range coding [ADRC]
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    • H04N7/00—Television systems
    • H04N7/015—High-definition television systems
    • H04N7/0152—High-definition television systems using spatial or temporal subsampling
    • H04N7/0155—High-definition television systems using spatial or temporal subsampling using pixel blocks

Definitions

  • the present invention relates to a method of formatting on a digital bus the control information associated with a digitized video signal as well as a device for implementing this method.
  • byte 138 is occupied by the particular value "FF" and byte 139 by a synchronization byte "XY".
  • the "LBLK" bit is set to 1 in the first "XY” byte and is set to zero in the second "XY” byte. This allows the useful video signal to be separated from the control information without using external signals. This specific configuration also simplifies the electronics used to generate the "BD" signals and

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Abstract

La présente invention concerne un procédé de formatage sur un bus numérique des informations numériques de contrôle associées à un signal vidéo numérisé. Conformément au procédé, pendant le retour-ligne, l'on transmet les informations de contrôle ("XY", "BD", "MV") associées au signal vidéo de la ligne suivante. Application notamment aux signaux vidéo HD-MAC.

Description

Procédé de formattage sur un bus numérique des informations de contrôle associées à un signal vidéo numérisé.
La présente invention concerne un procédé de formattage sur un bus numérique des informations de contrôle associées à un signal vidéo numérisé ainsi qu'un dispositif pour la mise en oeuvre de ce procédé.
Le problème général rencontré dans la transmission en télévision haute définition réside dans le fait que les canaux de transmission sont trop étroits. Ainsi, dans le cas du HD-MAC, une réduction de largeur de bande d'un facteur d'environ 4 doit être obtenue. Pour réaliser cette transmission, les participants au projet EUREKA ont mis au point un système de réduction de largeur de bande qui se montre performant ; car il réalise un bon compromis entre la restitution d'une très bonne résolution de l'image (définition spatiale) et une restitution temporelle de l'image. Le principe retenu consiste à adapter le mode de compression à la résolution temporelle de l'image qu'il faut transmettre. Selon le standard choisi, on utilise trois modes de compression possibles appelés 80 ms, 20 ms, 40 ms, chaque mode préservant la résolution spatiale, la résolution temporelle de l'image ou réalisant un compromis des deux. Dans ce cas, on utilise donc un traitement adaptatif du signal vidéo. Pour réaliser ce traitement, il est nécessaire de transmettre en plus du signal vidéo proprement dit des signaux contenant des signaux de synchronisation et des informations sur le type de traitement à effectuer telles que des informations vecteurs de mouvement ou des informations sur le mode de transmission, ces informations étant généralement appelées assistance digitale.
Dans le HD-MAC, ces informations numériques de contrôle sont transmises pendant le retour trame de chaque trame vidéo. Les informations numériques de contrôle sont utilisées après transmission, dans un décodeur de réduction de bande passante tel que décrit dans les articles de IEE Conférence Publication 293 en 1988. Dans ce cas, les
5 informations numériques de contrôle comportent principalement des signaux de synchronisation et des signaux d'assistance digitale. Le HD-MAC utilisant des techniques de sous -échantillonnage sur quatre trames, certaines structures étant des structures quinconce -ligne ou quinconque- trame, les
10 signaux de synchronisation sont constitués par le signal "RF" qui permet de différencier une trame parmi quatre et le signal "LTn permettant de repérer les lignes paires et impaires de la trame dans le cas de structure de sous-échantillonnage du type structure quinconce -trame. Les signaux d'assistance digitale
{ - comportent plus particulièrement un signal indiquant le mode de transmission utilisé appelé "BD" et un vecteur-mouvement appelé "MV" . Le mode de transmission utilisé étant constant sur un bloc d'image, le signal "BD" est échantillonné à la fréquence bloc. De même, il y a un vecteur de mouvement par bloc d'image. Ces
20 différents signaux seront décrits de manière plus détaillée ci-après .
En fait, la réalisation d'un décodeur selon l'art antérieur nécessite qu'après décodage des informations "BD" et "MV" , l'on génère ces mêmes signaux retardés de multiples de
25 20 ms. Ceci nécessite des circuits spécifiques permettant d'obtenir les informations "BD" retardées respectivement de 20, 60 et 80 ms et "MV" retardée de 60 ms . De plus, ces signaux devront toujours être mis en phase avec le signal vidéo à chaque endroit où ils sont utilisés . Il en est de même des signaux de
30 synchronisation "LT" et "RF" . Pour cette raison, toute modification du traitement de la vidéo entraînant un changement du retard nécessitera une reprogrammation du retard de tous les signaux de contrôle de la partie vidéo située en aval.
La présente invention a donc pour but de remédier à ces inconvénients en proposant un nouveau procédé de formattage sur un bus numérique des informations de contrôle associées à un signal vidéo numérisé.
La présente invention a aussi pour but de proposer un dispositif pour la mise en oeuvre du procédé qui est utilisé avec/ou qui est intégré sur le circuit du décodeur de réduction de bande passante de manière à décoder les informations numériques de contrôle seulement aux endroits où elles doivent être utilisées .
En conséquence, la présente invention a pour objet un procédé de formattage sur un bus numérique des informations de contrôle associées à un signal vidéo numérisé, caractérisé en ce que, les informations de contrôle des blocs vidéo d'une ligne sont transmises sur le même bus numérique que lesdits blocs pendant le retour ligne précédent. Selon un mode de réalisation préférentiel, la transmission est réalisée en multipléxant temporellement la partie utile des blocs vidéo et les informations de contrôle associées.
Ainsi, le procédé de la présente invention permet de simplifier le traitement de l'assistance digitale en supprimant des fonctions retards spécifiques, car les informations sont en effet automatiquement retardées en même temps que le signal vidéo dans les fonctions retard de 20 ms. D'autre part, toute modification du retard est automatiquement répercutée sur les signaux de contrôle sans nécessiter de reprogrammation.
Selon un mode de réalisation de la présente invention, dans le cas d'un signal vidéo de type haute définition, les informations de contrôle associées à chaque bloc vidéo sont constituées par des informations de synchronisation et des informations sur le traitement à effectuer ou informations d'assistance digitale.
De préférence, les informations de synchronisation ne sont transmises qu'une fois par ligne.
En fait, selon un mode de réalisation utilisé, les informations de synchronisation sont transmises dans un octet spécifique contenant des informations indiquant le début et la fin des effacements ligne et trame. De plus l'octet spécifique est précédé par un octet de valeur particulière. Ceci permet de séparer la vidéo utile des informations d'assistance digitale sans l'aide de signaux externes ou base de temps .
La présente invention a aussi pour objet un dispositif pour la mise en oeuvre du procédé décrit ci-dessus, caractérisé en ce qu'il comporte au moins une mémoire destinée à stocker, pour chaque bloc vidéo, l'information de décision de branche et l'information vecteur-mouvement correspondantes, cette mémoire étant écrite pendant l'effacement ligne à la fréquence de transmission et lue pendant la ligne utile à la fréquence bloc. Ce dispositif est utilisé dans le circuit du décodeur de réduction de bande passante à chaque endroit où un retard doit être réalisé.
D'autres caractéristiques et avantages de la présente Invention apparaîtront à la lecture de la description faite ci-après d'un mode de réalisation préférentiel d'un décodeur de réduction de bande passante utilisé dans le cas de la transmission d'un signal vidéo en HD-MAC mettant en oeuvre la présente invention. Cette description est faite . avec référence aux dessins ci-annexés dans lesquels :
- la figure 1 représente le protocole de codage des informations numériques de contrôle pendant le retour ligne du signal vidéo ; - la figure 2 est un schéma synoptique d'un circuit de décodage des informations numériques de contrôle selon un mode de réalisation de la présente invention ;
- la figure 3 est un diagramme des temps expliquant le fonctionnement du décodeur de figure 2 ; - les figures 4 et 5 sont des schémas synoptiques représentant respectivement un dispositif de traitement des signaux d'assistance digitale et un décodeur de réduction de bande passante comportant des décodeurs d'informations numériques de contrôle conformément à la présente invention.
Dans les figures, les mêmes éléments portent les mêmes références. D'autre part, la présente description sera faite en se référant au décodage d'un signal vidéo haute définition de type HD-MAC. Toutefois, 11 est évident pour l'homme de l'art que l'invention peut s'appliquer à tout système utilisant un traitement adaptatif du signal vidéo.
Dans la présente invention, on décrira plus particulièrement le traitement de signal de la voie luminance d'un signal vidéo HD-MAC. Dans ce cas, les informations de contrôle associées au signal vidéo HD-MAC comportent des signaux de synchronisation et des signaux d'assistance digitale.
Comme mentionné ci-dessus, les signaux de synchronisation comportent un premier signal de synchronisation noté "RF" qui permet de différencier une trame parmi quatre. Ce signal est donc constitué de deux bits. D'autre part, certaines structures de sous -échantillonnage sont des structures quinconce-ligne, ce qui signifie que la position horizontale des échantillons n'est pas la même sur les lignes paires et impaires de la trame. Le signal permettant de repérer ces lignes est noté "LT" . Il est constitué d'un bit. D'autre part, le traitement HD-MAC utilise un principe de codage avec trois modes de transmission différents. Le mode de transmission utilisé est constant sur un bloc d'image, les blocs étant en général constitués par une matrice de 16 points par 16 lignes. Le signal indiquant le mode de transmission utilisé est transmis parmi les données d'assistance digitale. Après décodage, il est appelé "BD" . Il comporte deux bits et est échantillonné à la fréquence bloc. Le mode "40 ms" ne transmet que les trames impaires de l'image haute définition d'origine ainsi qu'un ensemble de vecteurs de mouvement associés à la trame paire manquante. La trame paire manquante est donc interpolée en utilisant la position d'un point-image 20 ms plus tôt et 20 ms plus tard. Le procédé de calcul s'appelle : interpolation compensée en mouvement. Il nécessite l'utilisation d'un vecteur de mouvement par bloc . Ces vecteurs de mouvement sont codés sur 8 bits et notés "MV" .
En conséquence, le protocole utilisé pour la transmission des informations numériques de contrôle doit pouvoir transmettre les informations "BD" et "MV" correspondant à chaque bloc. Or, une ligne comporte 90 blocs. D'autre part, le protocole doit pouvoir transmettre les signaux "RF" et "LT" . En fait, ces signaux peuvent n'être transmis qu'une fois par ligne.
En conséquence, il est nécessaire de transmettre au moins 90 mots de 10 bits plus les trois bits des signaux de synchronisation .
Or, dans les systèmes de transmission actuels, on peut transmettre sur un bus numérique 864 octets par ligne dont 720 sont actifs et représentent le signal vidéo proprement dit. Il reste donc 144 octets pour transmettre les informations numériques de contrôle. En conséquence, conformément à la présente invention, on utilise les 144 octets libres pour transmettre les informations de contrôle correpondant aux 90 blocs vidéo suivants. En fait, comme représenté sur la figure 1, les 144 octets libres comportent tout d'abord un premier octet dans lequel a été enregistré une valeur particulière, par exemple la valeur "FF" . Cet octet est utilisé pour signaler que l'octet suivant est un octet de synchronisation noté "XY" . Cette valeur particulière "FF" devra être éliminée des valeurs possibles du signal vidéo. L'octet de synchronisation "XY" contient notamment les signaux "RF" et "LT" . Il contient, de plus, des informations permettant d'indiquer le début et la fin des effacements ligne et trame notés "LBLK", "FBLK" ainsi qu'un bit appelé "mode film" transmis dans l'assistance digitale pour forcer le décodeur en mode 40 ms. Le bit de poids fort de cet octet est forcé dans l'état zéro de façon à exclure le code "FF" . Un mode de codage possible de l'octet "XY" est représenté sur la figure 1 (le symbole N.U dans le protocole signifiant non utilisé) . Ensuite, comme représenté sur la figure 1, les octets 3 à 137 comportent les informations de décision de branche et de vecteurs de mouvement. Ces informations sont transmises selon une séquence de trois coups d'horloge. D'une manière plus spécifique, comme représentée sur la figure 1, on aura tout d'abord un premier vecteur mouvement "MV1" dans l'octet 3, puis l'octet 4 comportera les informations de décision de branche "BD1" et "BD2" avec le bit de poids fort forcé dans l'état zéro, les autres bits n'étant pas utilisés, puis l'octet 5 sera utilisé par l'information de mouvement "MV2" . Cette séquence est répétée jusqu'à l'introduction des informations "BD90" et "MV90" .
Dans le mode de réalisation représenté, l'octet 138 est occupé par la valeur particulière "FF" et l'octet 139 par un octet de synchronisation "XY" . Dans ce cas, le bit "LBLK" est mis à 1 dans le premier octet "XY" et est mis à zéro dans le deuxième octet "XY" . Ceci permet de séparer le signal vidéo utile des informations de contrôle sans utiliser de signaux externes. Cette configuration spécifique permet aussi de simplifier l'électronique servant à générer les signaux "BD" et
"MV" pendant la partie utile de la ligne, cette électronique étant essentiellement constituée d'une mémoire de 90 mots de 10 bits comme cela sera expliqué de manière plus détaillée avec référence à la figure 2. On décrira maintenant, avec référence aux figures 2 et
3, un mode de réalisation d'un circuit de décodage des informations de contrôle transmises selon le procédé ci-dessus permettant d'obtenir pour chaque bloc les informations de décision de branche "BD" et de vecteur de mouvement "MV" ainsi que les informations de synchronisation. Comme représenté sur la figure 2, le circuit dé décodage comporte un circuit NAND 1 à huit entrées qui reçoit sur ces huit entrées le signal de transmission "I" de manière à décoder les octets "FF" . La sortie du circuit NAND 1 est envoyée sur un circuit à retard 2 commandé par un signal horloge "H" à la fréquence de transmission. La sortie du circuit retard 2 est envoyée sur un circuit OU 3 dont l'autre entrée est alimentée par le signal horloge "H" . La sortie du circuit OU 3 commande un circuit "latch" 4 qui reçoit en entrée le signal de transmission "I" . Sur la sortie du "latch" 4, on obtient donc les signaux de contrôle "FBLK", "LBLK", "LT", "RF", "FM" . D'autre part, le signal issu du "latch" 4 est envoyé sur un inverseur 5 dont la sortie est envoyée sur un circuit OU 6. La sortie du circuit OU 6 est envoyée sur la remise à zéro d'un premier compteur synchrone 7 qui reçoit l'horloge "H" . La sortie "Ql" du compteur 7 est envoyée en entrée du circuit OU 6. D'autre part, la sortie "Q0" est envoyée sur un autres circuit OU 9 qui reçoit sur son autre entrée le signal d'horloge "H" . La sortie du circuit OU 9 délivre un signal horloge/écriture "HE" qui est envoyé en entrée d'un circuit OU 10 qui reçoit sur son autre entrée le signal issu de l'inverseur 5. D'autre part, la sortie "QO" est aussi envoyée en entrée d'un circuit à retard 8 commandé par l'horloge "H" de manière à sortir un signal "SO" qui sera utilisé dans le décodeur de réduction de bande passante décrit ci-après. La sortie du circuit OU 10 est envoyée sur un multiplexeur 11 qui est commandé par le signal issu de l'inverseur 5. De plus, comme représenté sur la figure 3, le signal issu du "latch" 4 est envoyé comme remise à zéro d'un second compteur 12 commandé par l'horloge "H" . Les sorties "Q0" et "Ql" constituent des entrées inversées d'un circuit NAND 13 qui reçoit aussi sur une troisième entrée la sortie "Q2" . La sortie d'un circuit NAND 13 et l'horloge "H" sont envoyées sur un circuit OU 14 qui donne en sortie le signal horloge/lecture "HL" . Ce signal est envoyé sur le multiplexeur 11. La sortie du multiplexeur 11 est envoyée sur une mémoire 15 de manière à commander alternativement l'écriture et la lecture de cette mémoire 15. Conformément à la présente invention, cette mémoire peut stocker 90 mots de 10 bits. Comme représenté sur la figure 3, cette mémoire reçoit en entrée un signal issu d'un circuit à retard 19 commandé par l'horloge "H" qui reçoit lui-même les signaux issus d'un multiplexeur "MV" 17 et d'un multiplexeur "BD" 18. De plus, le multiplexeur 17 est commandé par le signal "SO" . H reçoit sur une première entrée notée "1" directement le signal de transmission "I" et sur son autre entrée notée "0" le signal de transmission "I" retardé dans le circuit à retard 16 commandé par l'horloge "H" . De même le multiplexeur 18 reçoit sur son entrée zéro directement le signal de transmission "I" et sur son entrée 1 le signal de transmission retardé de "T" issu du circuit 16. On expliquera maintenant de manière plus détaillée, avec référence à la figure 3, le fonctionnement du circuit de la figure 2 permettant d'obtenir principalement le vecteur de mouvement "MV" et l'information de décision de branche "BD" associés à chaque bloc . En A, on obtient le signal de transmission représenté sur la figure 3 constitué par les octets
"FF", "XY", "MV1", un octet contenant "BD1" et "BD2", l'octet "MV2", l'octet "MV3", un octet contenant "BD3" et "BD4" etc . . au niveau du 138e octet la valeur "FF" , au niveau du 139e octet l'octet "XY", puis 5 octets ne contenant pas d'information et ensuite le signal vidéo. Ces informations sont transmises à une fréquence de 27 Mhz, par exemple, comme représenté par le signal d'horloge "H" sur la figure 3. D'autre part, en "B" , on obtient les mêmes informations qu'en "A" retardées d'une période d'horloge. En sortie du multiplexeur 17, on obtient les informations référencées "Mux MV" constituées par des informations "MV1", "MV2" , "MV2" "MV3" , "MV4" , "MV4" , "MV5" etc . . jusqu'à "MV90", "MV90" . Le multiplexeur 17 étant commandé par le signal référencé "SO" sur la figure 3 qui réalise un basculement du multiplexeur entre les entrées zéro et 1. De même, en sortie du multiplexeur 18, on obtient les informations référencées "Mux BD" , à savoir "BD1" , "BD2" , "BD3", "BD4" etc . . jusqu'à "BD90" . Ces informations sont transmises avec un retard d'une période horloge dans la mémoire 15 dans laquelle sont écrites les informations "MV" et "BD" sous -commande du signal d'horloge écriture "HE" issu du multiplexeur 11. Dans la mémoire, on stockera donc les informations "MV1" , BD1", "MV2" , "BD2" avec un interdiction d'écriture pour le second ensemble "MV2" , "BD2" , puis "MV3" , "BD3" , "MV4" , "BD4" avec une interdiction d'écriture pour le second ensemble "MV4" , "BD4" et ainsi de suite jusqu'à "MV90" , "BD90" . L'écriture dans la mémoire est réalisée pendant que le signal "LBLK" issu du circuit "latch" 4 se trouve au niveau "1" comme représenté sur la figure 3. Le signal horloge-écriture est issu du compteur 1 qui réalise le comptage représenté à la figure 3, à savoir zéro, 1, 2, zéro, 1, 2 de manière répétitive.
Comme représenté sur la figure 3, la lecture des informations "MV", "BD" stockées dans la mémoire 15 est réalisée pendant la transmission du signal vidéo, de manière à transmettre pour chaque bloc d'information vidéo les informations "MV" et "BD" correspondantes permettant de reconstituer les différentes trames . La mémoire est commandée par le signal horloge/lecture "HL" qui est issu du compteur 2. Dans ce cas, le compteur 2 compte sur 8 temps horloge de zéro à sept. De ce fait, on obtient sur une durée plus longue, à savoir à la fréquence bloc, respectivement les informations "MV1" et "BD1", "MV2" et
1,BD2", etc . . représentées par le signal sortie sur la figure 3.
On décrira maintenant, avec référence aux figures 4 et 5, l'utilisation des informations numériques de contrôle formattées selon le procédé conforme à la présente invention ainsi que le circuit de décodage décrit ci-dessus dans un décodeur de réduction de bande passante et un circuit de traitement des informations d'assistance digitale utilisées avec le signal de luminance d'un signal HD-MAC.
Sur la figure 4, on a représenté la partie décodage des informations d'assistance digitale du décodeur de réduction de bande passante utilisé dans un récepteur de TV-HD. Comme représenté sur la figure 4, la référence 20 représente un générateur des signaux d'assistance digitale. En fait, ce circuit est identique au circuit classique. Il ne sera donc pas décrit de manière plus détaillée. Il reçoit en entrée les données "D", un signal d'horloge "Hl" à 20, 25 Mhz et un signal de validation "VAL" et il donne en sortie les informations de décision de branche "BD" et de vecteur-mouvement "MV" . Il est connecté aussi à un générateur de base de temps 22. Le générateur de base de temps 22, qui est lui aussi identique au circuit de l'art antérieur, permet de générer les signaux de synchronisation "LT" et "RF" . Il reçoit en entrée le signal de transmission ligne 625 lignes et deux horloges, à savoir l'horloge "Hl" à 20, 25 Mhz et l'horloge "H" à 27 Mhz, par exemple . Conformément à la présente invention, la partie décodage des informations d'assistance digitale n'est plus envoyée sur des mémoires permettant de retarder les informations de 20 ms, mais est envoyée sur un circuit 21 réalisant le formatage des signaux d'assistance digitale qui 10 reçoit en entrée les informations "BD" et "MV" et sur un générateur de mots de synchronisation 23 qui reçoit outre les signaux de synchronisation "LT" et "RF" , un signal mode film tel que décrit ci-dessus . Comme représenté sur la figure 4, les sorties des circuits 21 et 23 sont respectivement envoyées sur \ - un multiplexeur 24 qui donne en sortie un signal "S" . Le multiplexeur 24 est commandé par un signal issu du générateur . de base de temps .
On décrira maintenant avec référence à la figure 5 un décodeur de réduction de bande passante dans lequel ont été 0 insérés des circuits de décodage des signaux de contrôle "CSD" , tels que décrits à la figure 2. Dans le cas de la présente invention, plusieurs "CSD" sont intégrés dans le décodeur de réduction de bande passante directement aux endroits où il est nécessaire d'avoir en sortie les signaux "BD1" , "BD3, "BD4" ou 5 les signaux de synchronisation, ce qui permet de supprimer les mémoires introduisant les retards de 20 ms nécessaires pour ces signaux. Ainsi, comme représenté sur la figure 5, le décodeur de réduction de bande passante permettant de mettre en oeuvre l'algorithme proposé par les participants au projet EUREKA 0 comporte cinq mémoires de trame 100, 101, 102, 103, 104. Ces mémoires sont connectées en séries et elles présentent chacune une capacité de 288 lignes x 720 points x 8 bits . D'autre part, comme représenté sur la figure 5, le décodeur de réduction de bande passante comporte un premier bloc référencé "ICI" qui permet de fournir en sortie des signaux correspondant aux structures d'échantillonnage de chaque voie même si le bloc d'image considéré a été transmis dans un autre mode . Comme représenté sur la figure 5, le circuit "ICI" comporte principalement un circuit de débrassage 105 qui reçoit en entrée le signal transmis, à savoir un signal composite constitué du signal vidéo, et pendant le retour ligne d'informations numériques de contrôle correspondant au signal vidéo de la ligne suivante . La sortie de ce circuit 105 est envoyée respectivement vers la première mémoire 100 ou vers un circuit 106 appelé convertisseur de structure de sous -échantillonnage et mentionné
"SSPC" . Le rôle du circuit 106 est de fournir sur des sorties "40A" , "40C" , "80 " "80 " des échantillons correspondant aux structures d'échantillonnage utilisées dans les modes 40 ou 80 ms quelque soit le mode utilisé en transmission. En entrée du "SSPC" est aussi connecté un circuit décodeur des cas "107" recevant des circuits "CDS" appropriés les informations "LT.," , "RF3", "BD^, "BD3" , "BD4 W et fournissant un certain nombre d'informations de contrôle. D'autre part, conformément à la présente invention, plusieurs circuits "CSD" ont été intégrés sur le bloc "ICI" , en particulier au niveau du circuit 105 pour obtenir les informations "BD" , "LT" et "RF" et en sortie des mémoires 100, 102, 103. Ces circuits "CSD" permettent de décoder notamment les informations "BD1" , "BD3" , "BD4" et les informations "LT," et "RF-" nécessaires à la synchronisation et au fonctionnement du circuit "107" . D'autre part, le circuit
"ICI" comporte un certain nombre de circuits à retard 109 et de multiplexeurs 108. Les connections de ces circuits ne seront pas décrites en détail.
Comme représenté sur la figure 5, le décodeur de réduction de bande passante conforme à la présente invention comporte aussi un deuxième bloc "IC2" . Le bloc "IC2" correspond à la partie interpolation compensée en mouvement de la voie 40 ms . Il doit utiliser l'information de vecteur de mouvement "MV3" qui est en fait le signal "MV" retardé de 60 ms afin de compenser tous les retards introduits dans les traitements vidéo précédents . Le circuit "IC2" comporte donc un circuit de codage 110 qui reçoit en fait l'information "MV.," du circuit "CSD" prévu sur ce bloc, un interpolateur 111 qui reçoit un certain nombre d'informations provenant des interpolateurs 40 ms prévus sur le bloc "IC3" décrit ultérieurement, un registre 112 comportant des coefficients, des additionneurs 113 et un multiplicateur 114. Le rôle de ce bloc "IC2" est de régénérer une partie des informations manquantes à partir des trames impaires transmises et des vecteurs de mouvement correspondant à chaque bloc.
Comme représenté sur la figure 5, le décodeur de réduction de bande passante comporte aussi un troisième bloc
"IC3" qui intègre les différents interpolateurs des différentes voies permettant de régénérer la structure orthogonale d'échantillonnage en sortie ainsi que le commutateur de sélection de voie. De manière plus détaillée, le circuit "IC3" comporte deux interpolateurs 40 ms 120, deux interpolateurs
20 ms 121. Les interpolateurs 120 sont reliés directement ou par l'intermédiaire d'un multiplexeur aux sorties 40A et 40C du circuit "SSPC" . Les interpolateurs 20 ms 121 sont connectés en sortie de multiplexeurs 122 qui reçoivent respectivement soit la sortie d'un circuit à retard 109 connecté aux voies 80.. et 802 du "SSPC" ou à la sortie d'un circuit convertissant la voie
40 ms en 80 ms référencé 123, le circuit 123 étant lui-même connecté en sortie du multiplicateur 104 du bloc "IC2" . Les sorties des interpolateurs 20 ms 121 sont connectées à des commutateurs de sélection de voies 124 qui reçoivent aussi les sorties du bloc "IC2" par l'intermédiaires de circuits à retard
"CD2". Les signaux issus des circuits 124 sont remis en forme dans des circuits améliorant la compatibilité 125. Comme représenté sur la figure 5, le bloc "IC3" comporte aussi plusieurs circuits "CSD" associés soit à des interpolateurs
40 ms, soit avec les interpolateurs 20 ms pour régénérer les signaux de synchronisation et d'assistance digitale nécessaires .
D'autre part, les multiplexeurs 108 du bloc "ICI" ont pour but d'effacer le retour ligne de la voie vidéo pour alimenter les interpolateurs .
On notera en fait que la surface de silicium utilisée par le circuit de la figure 5 nécessaire à l'entrée de chaque circuit intégré "CSD" pour décomprimer les signaux "BD" et
"MV" , effacer le signal vidéo pendant les retours, éventuellement comprimer à nouveau et insérer les signaux d'assistance digitale en sortie, est très faible et bien moins importante que les surfaces demandées par des mémoires . En conséquence, l'économie réalisée par la suppression des retards de 20 ms spécifiques aux signaux "BD" et "MV" est très importante .
La présente invention a été décrite en se référant à des Informations codées sur 8 bits ou octet. Toutefois, il est évident qu'elle peut s'appliquer à d'autres types de codage, fonction notamment du codage du signal vidéo.

Claims

REVENDICATIONS
1. Procédé de formattage sur un bus numérique des informations de contrôle associées à un signal vidéo numérisé, caractérisé en ce que les Informations de contrôle des blocs vidéo d'une ligne sont transmises sur le même bus numérique que lesdits blocs pendant le retour ligne précédent.
2. Procédé selon la revendication 1, caractérisé en ce que la transmission est réalisée en multiplexant temporellement la partie utile des blocs vidéo et les informations de contrôle associées .
3. Procédé selon l'une quelconque des revendications 1 et 2, caractérisé en ce que, dans le cas d'un signal vidéo de type haute définition, les informations de contrôle sont constituées par des informations de synchronisation ("RF", "LT") et des informations ("MV", "BD") sur le type de traitement à effectuer ou informations d'assistance digitale.
4. Procédé selon la revendication 3, caractérisé en ce que les informations de synchronisation ne sont transmises qu'une fois par ligne.
5. Procédé selon la revendication 3, caractérisé en ce que les informations de synchronisation sont transmises dans un octet spécifique ("XY") contenant des informations indiquant le début et la fin des effacements ligne et trame.
6. Procédé selon la revendication 5, caractérisé en ce que l'octet spécifique est précédé par un octet de valeur particulière ("FF") .
.7. Dispositif pour la mise en oeuvre duprocédé selon l'une quelconque des revendications 1 à 6, caractérisé en ce qu'il comporte au moins une mémoire (15) destinée à stocker, pour chaque ligne vidéo, les informations de décision de branche ("BD") et l'information "vecteur de mouvement" ("MV") associées à chaque bloc vidéo, cette mémoire étant écrite pendant l'effacement ligne à la fréquence de transmission et lue pendant la ligne utile à la fréquence bloc.
EP19900917715 1989-11-07 1990-11-06 Procede de formatage sur un bus numerique des informations de controle associees a un signal video numerise Ceased EP0452477A1 (fr)

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