EP0123791A2 - High resolution time generator - Google Patents

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Publication number
EP0123791A2
EP0123791A2 EP84100832A EP84100832A EP0123791A2 EP 0123791 A2 EP0123791 A2 EP 0123791A2 EP 84100832 A EP84100832 A EP 84100832A EP 84100832 A EP84100832 A EP 84100832A EP 0123791 A2 EP0123791 A2 EP 0123791A2
Authority
EP
European Patent Office
Prior art keywords
counter
counting
clock
microprocessor
content
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP84100832A
Other languages
German (de)
French (fr)
Other versions
EP0123791A3 (en
Inventor
Klaus Dr. Nagel
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of EP0123791A2 publication Critical patent/EP0123791A2/en
Publication of EP0123791A3 publication Critical patent/EP0123791A3/en
Withdrawn legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G04—HOROLOGY
    • G04G—ELECTRONIC TIME-PIECES
    • G04G99/00—Subject matter not provided for in other groups of this subclass
    • G04G99/006—Electronic time-pieces using a microcomputer, e.g. for multi-function clocks
    • G—PHYSICS
    • G04—HOROLOGY
    • G04G—ELECTRONIC TIME-PIECES
    • G04G3/00—Producing timing pulses

Definitions

  • the invention relates to a high-resolution timer using a counting device which counts counting cycles supplied by an oscillator and whose content is a measure of the time at which the counting device consists of a first counter part comprising the low-order counting points and counting the counting clock consists of a second counter part comprising the higher order count points and connected to the most significant count point output of the first counter part.
  • Such timers usually consist of a counting device which counts counting cycles of a certain frequency supplied by an oscillator and whose content is a measure of the elapsed time.
  • the counting device can consist of several counter parts, the lower-order counting points being contained in a first counter part, the higher-order counting points being contained in a second counter part, and the most significant counting point output of the first counter part being connected to the input of the second counter part.
  • the object on which the invention is based is to provide a timer with high resolution using a counting device, in which the time can be read out without disturbing the course of the timer and the implementation of which is nevertheless not expensive.
  • This object is achieved in a timer of the type specified in the introduction in that the first counter part implemented in a fast circuit technology consists of a first counter for the low-order counting points and an intermediate register, into which the content of the first counter is synchronized with the counter clock, however, phase-shifting takeover clock is adoptable, and that the second counter part, implemented in a slower circuit technology, consists of a microprocessor, in which internal counters and registers form a second counter for the higher-order counting points, and which, in the event of a request for timing by a consumer, contains the contents of the intermediate register takes over the first counter part and delivers this content together with the content of the second counter to the requesting consumer.
  • the first counter part can expediently be implemented in TTL technology, while the second counter part, that is to say the microprocessor, is implemented in MOS technology.
  • the intermediate register in the first counter part thus takes over the content of the first counter with the aid of the takeover clock, out of phase with the counter clock. If there is a request for timing from a consumer, the takeover clock is briefly switched off with the aid of a bistable multivibrator, which is arranged between the oscillator and the first counter part, and the content of the intermediate control sters in the microprocessor. After the contents of the intermediate register have been transferred to the microprocessor, the microprocessor releases the flip-flop, so that the takeover clocks can act on the intermediate register again.
  • the intermediate register can be a first-in / first-out buffer memory. With the help of an arrangement for connecting the transfer clock to the buffer memory, this is only applied to the release input of the buffer memory when the first counter indicates a carry or when a timing request from a consumer is present.
  • the microprocessor continuously flows the content of the buffer memory and increments the content of the second counter by one unit when the read counter content is 0.
  • the block diagram of a timer shown in FIG. 1 contains an oscillator OS which generates a clock signal of 6 MHz for a microprocessor MP and a counting clock of 1 MHz for the counting device.
  • the counting device consists of a first counter part ZA1 and a second counter part, which is contained in the microprocessor MP.
  • a bistable flip-flop FF is connected between the oscillator OS and the first counter part ZA1, which can be reset by a consumer from a timing request REQ or can be set by a signal of the microprocessor MP.
  • a transfer clock S 2 is in fact obtained from the count clock S 1 of 1 MHz, which is out of phase with the count clock. This takeover clock S 2 can be interrupted with the aid of the bistable multivibrator FF.
  • the takeover clock S 2 is also applied to the first counter part ZA1 and causes an intermediate register contained in the first counter part ZA1 to take over the content of the first counter also contained in the first counter part ZA1.
  • the content of the intermediate register in the first counter part ZA1 can be transferred to the microprocessor MP via a bus ZR.
  • the output of the most significant counting point of the first counter part ZA1 is applied to an input T1 of the microprocessor MP, from which it is applied to the input of the internal counter or second counter part in the microprocessor MP.
  • a buffer memory PF can be arranged between the consumer and the microprocessor MP, in which there is a buffer
  • the content of the counting device is transmitted via a bus DBI in accordance with a timing requirement REQ and from which the counting result can be read out to the consumer with the aid of a readout clock AT supplied by the consumer.
  • the counting result is output via the DBA bus. ben.
  • the consumer is informed via a control line DAR that the data to be read are available.
  • the microprocessor MP is informed at the INT input when a time request REQ is pending to cause the microprocessor MP to read the content of the first counter part ZA1.
  • the microprocessor MP outputs a signal at the output P27, which sets the bistable flip-flop FF again and thus again applies the takeover clock S2 to the first counting device ZA1.
  • FIG. 2 A precise realization of the timer according to FIG. 1 results from FIG. 2.
  • This contains a quartz crystal SQ which, for example, generates clock signals TS with a frequency of 6 MHz. These clock signals are fed via an inverter to a counter Z1, which converts the frequency of 6 MHz emitted by the quartz crystal SQ into a frequency of 1 MHz.
  • the counter clocks S1 are thus emitted.
  • the clock signals TS and the inverted clock signals TS are fed to the microprocessor MP, specifically to the inputs XTAL1 and XTAL2 of the microprocessor MP.
  • a SAB 8748 module is selected as the MP microprocessor.
  • the takeover clocks S2 are obtained from the counting clocks S1 with the aid of a delay circuit VZ, which is made up of NAND elements.
  • the takeover clocks S2 occur synchronously with the counter clocks S1, but are out of phase with these counter clocks S1.
  • the takeover clocks S2 can finally the delay using the NAND gate ND1 circuit VZ can be switched off.
  • the takeover clocks 52 are switched off via the NAND gate ND1 with the aid of the bistable multivibrator FF.
  • the set input of the flip-flop FF is connected to the output P27 of the microprocessor MP.
  • a timing request signal REQ is present at the reset input of the bistable multivibrator FF.
  • the bistable flip-flop FF is set and thus the NAND gate ND1 is released, so that the takeover clocks S2 are output at the output of the delay circuit VZ. If, on the other hand, a time request REQ from a consumer occurs, the bistable flip-flop FF is reset and the NAND gate N01 is thus blocked. The occurrence of the takeover clocks S2 at the output of the delay circuit VZ is thus prevented.
  • the entrance INT the microprocessor MP applies a signal which informs the microprocessor MP that there is a timing request from a consumer.
  • the counter clocks S1 and the takeover clocks S2 are fed to the first counter part ZA1.
  • the first counter part ZA1 is implemented in TTL technology and takes the low-order counting points. In Figure 2 it consists of two parts Z2 and Z3. Each part Z2 or Z3 has four counting points, so that the entire counter part ZA1 has eight counting points.
  • the components Z2 and Z3 can be, for example, synchronous binary counters 74 LS 691, each of which contains an intermediate register.
  • the building blocks Z2 and Z3 of the first counter part ZA1 are supplied with both the counting clocks S1 and the takeover clocks S2.
  • the modules Z2 and Z3 are usually combined to form a counter.
  • the carry "carry” emitted by the module Z2 is fed to the enable input EN of the component Z3.
  • the components Z2 and Z3 are connected via buses ZR to the microprocessor MP, via which the content in FIG the microprocessor MP can be transmitted.
  • the content of the intermediate register which has been accepted by the counter as a function of the takeover clock S2, is transferred to the microprocessor MP at the inputs P10 to P13 or P14 to P17.
  • the output of the most significant counting point of the first counter part ZA1 is still applied to the input T1 of the microprocessor MP.
  • the internal counter of the microprocessor MP is incremented by the signals occurring at this input T1.
  • the internal counter of the microprocessor MP or second counter part consists of the internal counter and internal registers of the microprocessor MP.
  • the second counter part can consist, for example, of the internal counter and five registers. Then the internal or second counter part would have a width of 48 bit and the total counter would have a width of 56 bit.
  • the transfer of the content of the first counter part ZA1 into the microprocessor MP can be initiated by a signal at the output P21.
  • This signal at output P21 will occur when there is a REQ timing request or a signal at the input INT applied to the microprocessor.
  • a module WO 1510-01 can be selected as the microprocessor.
  • the microprocessor MP can use the signal at output P24 to determine the direction in which the data are transmitted. If data are to be transferred from the microprocessor MP to the buffer memory PF, this is communicated to the buffer memory PF at the DIR input and then an enable signal is applied to the CSA input. Then the data, i.e. the counter content via which bus DBI is transferred to buffer memory PF.
  • the consumer Via the line DAR, which is connected to the output P25, the consumer is informed that the data, the counting result, is available in the buffer memory. The consumer can then use the read clock AT, which is present at the release input CSB, to call up the data via the bus DBA.
  • the resolution of the counter is 1 / usec. It is advisable to have the takeover cycle S.2 occur 500 ns after the count cycle S 1.
  • the takeover clock S 1 then occurs at a point in time at which the counter in the first counter part has already come to rest. Only now, the content can the counter in the insects g are taken ister. The counter continues counting the counting cycles without being disturbed by the transfer of the contents of the counter to the intermediate register. If a timing request occurs, the takeover clock S 2 is blocked, but at most for half the time between two overflows of the first counter part. This prevents a carry-over at the input T1 which increases the second counter part in the microprocessor MP from being suppressed during the transfer of the content of the first counter part into the microprocessor MP.
  • An oscillator OS generates a clock of 6 MHz for a microprocessor MP as well as a counting clock S1 for the counter.
  • the oscillator OS can be implemented according to Figure 2.
  • the counting clock S1 is fed to a counter Z4, which together with the intermediate register ZW forms the first counter part.
  • the intermediate register ZW can be implemented as a first-in / first-out memory and consist of the module WD 1510-01.
  • the content of the counter Z4 is then transferred to the intermediate register ZW when a counter transfer ZU occurs at the counter Z4 or a time request REQ is pending.
  • a transmission CLOSE at counter Z4 is determined on a negative edge of bit 2 7 of counter Z4 if counter Z4 consists of eight counting points.
  • the carry signal ZU and the timing request signal REQ are used to control an arrangement for switching the takeover clock S2 to the intermediate register ZW.
  • the arrangement for through-connection of the upper Ahmet act S2 be - is from monostables M1 and M2, a counter Z5, NOR gates NR1 to NR3, and an inverter IN.
  • the monostable multivibrator M2 generates a pulse P1 of, for example, 800 ns from the carry signal ZU from the counter Z4.
  • This first pulse P1 is fed to the NOR gate NR1 and from there to the NOR gate NR2, whereby the takeover clock S2 is applied to the enable input CSA of the intermediate register ZW.
  • the content of the counter Z4 is thus transferred to the intermediate register ZW.
  • the content of the counter Z4 is binary 0 on all counting points. Is there a request for timing REQ from a consumer; then the monostable multivibrator M1 generates a pulse P2 of, for example, 100 ns length from the trailing edge of the assigned signal.
  • the counter Z5 is reset with the pulse P2.
  • the next counting cycle S1 then controls the counter Z5 via the NOR gate NR3 at the counting input and thus the counting point 2 0 binary 1.
  • the pulse P3 appears at the output of the counting point 2 0 , which is fed to the NOR gate NR2 via the NOR gate NR1 , whereby again the takeover clock S2 is applied to the enable input CSA of the intermediate register ZW.
  • the content of the counter Z4 is thus read into the intermediate register ZW.
  • the counting point 2 1 of the counter Z5 is set, which with the NOR gate NR3 is connected, to which the counting clock S1 is also supplied. This prevents further counting cycles S1 from reaching counter Z5.
  • the content of the counter Z4 is therefore only transferred to the intermediate register ZW when either a counter transfer ZU or a time request REQ is present. Only then is the takeover clock S2 applied to the intermediate register ZW. Since the output 2 0 of the counter Z5 is also connected directly to the intermediate register ZW, the counter Z4 also enters for each count result transferred into the intermediate register ZW whether the reason for the transfer was a time request REQ.
  • the microprocessor MP is connected to the output of the intermediate register ZW via the bus ZR and continuously reads the content of the intermediate register ZW by signals at the release input CSB, as long as the intermediate register ZW is not empty.
  • the microprocessor MP detects an overflow CLOSED at the counter reading 0 and increases the internal part of the counter, i.e. the second counter part, which contains the high-quality counting points, by one unit. If the microprocessor MP at input TO recognizes from the content of the result taken from the intermediate register ZW that a timing request REQ has led to the acceptance of the count result, then the microprocessor MP initiates the transfer of the count result, i.e. the summary of the count result from the counter Z4 and from the internal one Counter, via the bus DB to the requesting consumer.
  • the timer according to FIG. 4 differs from FIG. 3 in that a further counter Z6 is connected to the output of the monostable multivibrator M2.
  • the output 2 0 of the counter Z6 is connected to a NOR gate NR4, to which the counting clock S1 is also fed.
  • the out The gate of the NOR gate NR4 is then at the counter input of the counter Z6.
  • the counter Z6 is reset and then set again by the counting cycle S 1.
  • pulse P4 which enables NOR gate NR2
  • pulse P4 By inserting the counter Z6, a synchronization of the pulse P4, which is triggered by the transmission signal ZU, is achieved with the counter clock S1.
  • the rest of the circuit corresponds to that of FIG. 3, with the exception that additional inverter elements for forming a delay circuit VZ are provided to generate the takeover clock S2 from the counting clock S1.
  • the sequence of the occurrence of the individual pulses in FIG. 4 results from FIG. 5.
  • the counting cycle S1 is shown in the first line.
  • the takeover clock S2 is generated from the counting clock S1, which is out of phase with the counting clock S1 by the time T0.
  • the third line shows the course of the pulse P4 at the output of the counter Z6. It can be seen that after triggering by the carry signal ZU the edges of the pulse P4 to. Time of the trailing edges of the counter clock S1 occur.
  • the fourth line of FIG. 5 shows the course of the pulse P3 at the output of the counter Z5.
  • a timekeeping request signal REQ is a prerequisite for its occurrence. It can be seen that the edges of the pulse P3 also occur with the trailing edges of the counting clock S1.
  • the pulses P3 and P4 determine when the transfer clock .S2 to the trigger input CSA of the intermediate control sters ZW is present.
  • the course of the signal at the input CSA of the intermediate register ZW is shown in the last line of FIG. 4.
  • Triggering edges are the pulse edges shown with AF. These occur synchronously with edges of the takeover signal S2.
  • An advantage of the exemplary embodiments in FIG. 3 and FIG. 4 over the exemplary embodiment in FIG. 1 and FIG. 2 is that the measurement repetition frequency is considerably higher.

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
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  • Measurement Of Predetermined Time Intervals (AREA)

Abstract

A time generator having a high resolution, eg. a resolution of 1 mu sec, is implemented using a counting device which counts the counter pulses delivered by an oscillator. The counting device consists of a first counter part for the lower-order counting positions, which is implemented using fast circuit technology, eg. TTL technology, and of a second counter part, which is implemented in a slower circuit technology, eg. MOS technology. The counter pulse (S1) is supplied to the first counter part (ZA1) from the oscillator (OS). If a carry occurs, this is communicated to the second counter part, which consists of a microprocessor (MP). The latter then increases by one unit a counter consisting of an internal counter and internal register. A synchronously occurring but phase-shifted transfer clock pulse (S2), which can be used to transfer the content of the first counter part (ZA1) into an intermediate register, is obtained from the counter pulse (S1). Upon application of a timing request (REQ) from a load, the microprocessor (MP) reads in the contents of the intermediate register in the first counter part (ZA1) and passes this, together with the contents of the internal counter part, to a buffer store (PF), from which the load can retrieve the counting result with a readout pulse (AT). <IMAGE>

Description

Die Erfindung bezieht sich auf einen Zeitgeber mit hoher Auflösung unter Verwendung einer Zähleinrichtung, die von einem Oszillator gelieferte Zähltakte zählt und deren Inhalt ein Maß für die Zeit ist, bei dem die Zähleinrichtung aus einem ersten, die niederwertigen Zählstellen umfassenden, den Zähltakt zählenden Zählerteil und aus einem zweiten, die höherwertigen Zählstellen umfassenden und mit dem höchstwertigen Zählstellenausgang des ersten Zählerteils verbundenen Zählerteil besteht.The invention relates to a high-resolution timer using a counting device which counts counting cycles supplied by an oscillator and whose content is a measure of the time at which the counting device consists of a first counter part comprising the low-order counting points and counting the counting clock consists of a second counter part comprising the higher order count points and connected to the most significant count point output of the first counter part.

Für die Prozeßsteuerung oder für die Zeitmessung interner Abläufe benötigen Computersysteme einen Zeitgeber, auch Echtzeituhr genannt, hoher Auflösung. Um auch kurze Intervalle messen zu können, müssen Messungen schnell hintereinander möglich sein. Probleme bereitet es, die Uhrzeit auszulesen, ohne den Gang des Zeitgebers zu stören.For process control or for timing internal processes, computer systems require a high-resolution timer, also called a real-time clock. In order to be able to measure even short intervals, measurements must be possible in quick succession. It is difficult to read out the time without disturbing the timer.

Solche Zeitgeber bestehen gewöhnlich aus einer Zähleinrichtung, die von einem Oszillator gelieferte Zähltakte bestimmter Frequenz zählt und deren Inhalt ein Maß für die abgelaufene Zeit ist. Die Zähleinrichtung kann dabei aus mehreren Zählerteilen bestehen, wobei in einem ersten Zählerteil die niederwertigen Zählstellen, in einem zweiten Zählerteil die höherwertigen Zählstellen enthalten sind und der höchstwertige Zählstellenausgang des ersten Zählerteils mit dem Eingang des zweiten Zählerteils verbunden ist.Such timers usually consist of a counting device which counts counting cycles of a certain frequency supplied by an oscillator and whose content is a measure of the elapsed time. The counting device can consist of several counter parts, the lower-order counting points being contained in a first counter part, the higher-order counting points being contained in a second counter part, and the most significant counting point output of the first counter part being connected to the input of the second counter part.

Um Zeitgeber hoher Auflösung zu realisieren, kann eine Zähleinrichtung verwendet werden, die aus schnellen Bausteinen niedrigen Integrationsgrades besteht. Dies führt allerdings zu aufwendigen, teuren Lösungen. Der Einsatz z.B. billiger MOS Mikroprozessoren scheitert dagegen an den hohen Frequen-Il 1 The - 18.1.1983 zen, die durch die hohe Auflösungsanforderung bei Computersystemen bedingt sind.In order to realize high resolution timers, a counting device can be used which consists of fast building blocks with a low degree of integration. However, this leads to complex, expensive solutions. The use of, for example, cheap MOS microprocessors, on the other hand, fails due to the high frequency Il 1 The - January 18, 1983 zen, which are due to the high resolution requirement in computer systems.

Die der Erfindung zugrundeliegende Aufgabe steht darin, einen Zeitgeber mit hoher Auflösung unter Verwendung einer Zähleinrichtung anzugeben, bei dem die Zeit ausgelesen werden kann, ohne den Gang des Zeitgebers zu stören und dessen Realisierung trotzdem nicht teuer ist. Diese Aufgabe wird bei einem Zeitgeber der eingangs angegebenen Art dadurch gelöst, daß der erste in einer schnellen Schaltkreistechnik realisierte Zählerteil aus einem ersten Zähler für die niederwertigen Zählstellen und einem Zwischenregister besteht, in das der Inhalt des ersten Zählers in Abhängigkeit eines mit dem Zählertakt synchron, jedoch phasenverschoben auftretenden übernahmetaktes übernehmbar ist, und daß der zweite in einer langsameren Schaltkreistechnik realisierte Zählerteil aus einem Mikroprozessor besteht, bei dem interne Zähler und Register einen zweiten Zähler für die höherwertigen Zählstellen bilden und der bei Anliegen einer Zeitnahmeanforderung von einem Verbraucher den Inhalt des Zwischenregisters des ersten Zählerteils übernimmt und diesen Inhalt zusammen mit dem Inhalt des zweiten Zählers an den anfordernden Verbraucher abgibt.The object on which the invention is based is to provide a timer with high resolution using a counting device, in which the time can be read out without disturbing the course of the timer and the implementation of which is nevertheless not expensive. This object is achieved in a timer of the type specified in the introduction in that the first counter part implemented in a fast circuit technology consists of a first counter for the low-order counting points and an intermediate register, into which the content of the first counter is synchronized with the counter clock, however, phase-shifting takeover clock is adoptable, and that the second counter part, implemented in a slower circuit technology, consists of a microprocessor, in which internal counters and registers form a second counter for the higher-order counting points, and which, in the event of a request for timing by a consumer, contains the contents of the intermediate register takes over the first counter part and delivers this content together with the content of the second counter to the requesting consumer.

Zweckmäßigerweise kann der erste Zählerteil in TTL Technik realisiert sein, während der zweite Zählerteil, also der Mikroprozessor, in MOS Technik realisiert ist.The first counter part can expediently be implemented in TTL technology, while the second counter part, that is to say the microprocessor, is implemented in MOS technology.

Das Zwischenregister im ersten Zählerteil übernimmt somit phasenverschoben zum Zählertakt jeweils den Inhalt des ersten Zählers mit Hilfe des übernahmetaktes. Liegt eine Zeitnahmeanforderung von einem Verbraucher vor, dann wird der übernahmetakt mit Hilfe einer bistabilen Kippschaltung, die zwischen Oszillator und erstem Zählerteil angeordnet ist, kurzzeitig abgeschaltet, und der Inhalt des Zwischenregisters in den Mikroprozessor übernommen. Nach der Übernahme des Inhalts des Zwischenregisters in den Mikroprozessor, gibt der Mikroprozessor die bistabile Kippschaltung wieder frei, so daß die Übernahmetakte wieder auf das Zwischenregister einwirken können.The intermediate register in the first counter part thus takes over the content of the first counter with the aid of the takeover clock, out of phase with the counter clock. If there is a request for timing from a consumer, the takeover clock is briefly switched off with the aid of a bistable multivibrator, which is arranged between the oscillator and the first counter part, and the content of the intermediate control sters in the microprocessor. After the contents of the intermediate register have been transferred to the microprocessor, the microprocessor releases the flip-flop, so that the takeover clocks can act on the intermediate register again.

Es ist vorteilhaft, zwischen dem Mikroprozessor und dem Verbraucher einen Pufferspeicher anzuordnen, in den der Mikroprozessor bei Anliegen einer Zeitnahmeanforderung das Zählergebnis überträgt, und von dem Verbraucher mit einem vom Verbraucher gelieferten Auslesetakt das Zählergebnis übernehmen kann.It is advantageous to arrange a buffer memory between the microprocessor and the consumer, into which the microprocessor transmits the counting result when there is a request for a timing, and can take over the counting result from the consumer with a readout clock supplied by the consumer.

In einem anderen Ausführungsbeispiel kann das Zwischenregister ein first-in / first-out Pufferspeicher sein. Mit Hilfe einer Anordnung zur Durchschaltung des übernahmetaktes an den Pufferspeicher wird dieser nur dann an den Freigabeeingang des Pufferspeichers angelegt, wenn der erste Zähler einen Übertrag anzeigt, bzw. wenn eine Zeitnahmeanforderung von einem Verbraucher anliegt.In another embodiment, the intermediate register can be a first-in / first-out buffer memory. With the help of an arrangement for connecting the transfer clock to the buffer memory, this is only applied to the release input of the buffer memory when the first counter indicates a carry or when a timing request from a consumer is present.

Bei diesem Ausführungsbeispielfliest der Mikroprozessor ständig den Inhalt des Pufferspeichers und erhöht den Inhalt des zweiten Zählers um eine Einheit, wenn der ausgelesene Zählerinhalt 0 ist.In this exemplary embodiment, the microprocessor continuously flows the content of the buffer memory and increments the content of the second counter by one unit when the read counter content is 0.

Andere Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.Other developments of the invention result from the subclaims.

Anhand von Ausführungsbeispielen, die in den Figuren dargestellt sind, wird die Erfindung weiter erläutert. Es zeigen

  • Figur 1 ein Blockschaltbild eines ersten Ausführungsbeispiels des erfindungsgemäßen Zeitgebers,
  • Figur 2 das Schaltbild des Zeitgebers der Figur 1,
  • Figur 3 ein zweites Ausführungsbeispiel des Zeitgebers,
  • Figur 4 ein drittes Ausführungsbeispiel des Zeitgebers,
  • Figur 5 ein Impulsdiagramm aufgetragen über der Zeit t, indem die an verschiedenen Stellen des Zeitgebers nach
  • Figur 4 auftretenden Impulse dargestellt sind.
The invention is further explained on the basis of exemplary embodiments which are shown in the figures. Show it
  • FIG. 1 shows a block diagram of a first exemplary embodiment of the timer according to the invention,
  • FIG. 2 shows the circuit diagram of the timer in FIG. 1,
  • FIG. 3 shows a second exemplary embodiment of the timer,
  • FIG. 4 shows a third embodiment of the timer,
  • Figure 5 is a timing diagram plotted against time t by the at various locations on the timer
  • Figure 4 occurring pulses are shown.

Das in Figur 1 gezeigte Blockschaltbild eines Zeitgebers enthält einen Oszillator OS, der ein Taktsignal von 6 MHz für einen Mikroprozessor MP und einen Zähltakt von 1 MHz für die Zähleinrichtung erzeugt. Die Zähleinrichtung besteht dabei aus einem ersten Zählerteil.ZA1 und einem zweiten Zählerteil, der in dem Mikroprozessor MP enthalten ist. Zwischen dem Oszillator OS und dem ersten Zählerteil ZA1 ist eine bistabile Kippschaltung FF eingeschaltet, die von einer Zeitnahmeanforderung REQ von einem Verbraucher zurückgesetzt werden kann bzw. von einem Signal des Mikroprozessors MP gesetzt werden kann. Aus dem Zähltakt S1 von 1 MHz wird nämlich ein Übernahmetakt S2 gewonnen, der gegenüber dem Zähltakt phasenverschoben ist. Dieser Übernahmetakt S2 kann mit Hilfe der bistabilen Kippschaltung FF unterbrochen werden. Der Übernahmetakt S2 liegt ebenfalls am ersten Zählerteil ZA1 an und bewirkt, daß ein im ersten Zählerteil ZA1 enthaltenes Zwischenregister den Inhalt des im ersten Zählerteil ZA1 ebenfalls enthaltenen ersten Zählers übernimmt.The block diagram of a timer shown in FIG. 1 contains an oscillator OS which generates a clock signal of 6 MHz for a microprocessor MP and a counting clock of 1 MHz for the counting device. The counting device consists of a first counter part ZA1 and a second counter part, which is contained in the microprocessor MP. A bistable flip-flop FF is connected between the oscillator OS and the first counter part ZA1, which can be reset by a consumer from a timing request REQ or can be set by a signal of the microprocessor MP. A transfer clock S 2 is in fact obtained from the count clock S 1 of 1 MHz, which is out of phase with the count clock. This takeover clock S 2 can be interrupted with the aid of the bistable multivibrator FF. The takeover clock S 2 is also applied to the first counter part ZA1 and causes an intermediate register contained in the first counter part ZA1 to take over the content of the first counter also contained in the first counter part ZA1.

Der Inhalt des Zwischenregisters im ersten Zählerteil ZA1 kann über einen Bus ZR in den Mikroprozessor MP übernommen werden. Der Ausgang der höchstwertigen Zählstelle des ersten Zählerteils ZA1 wird an einen Eingang T1 des Mikroprozessors MP angelegt, von dem er an den Eingang des internen Zählers oder zweiten Zählerteils im Mikroprozessor MP angelegt wird.The content of the intermediate register in the first counter part ZA1 can be transferred to the microprocessor MP via a bus ZR. The output of the most significant counting point of the first counter part ZA1 is applied to an input T1 of the microprocessor MP, from which it is applied to the input of the internal counter or second counter part in the microprocessor MP.

Zwischen Verbraucher und Mikroprozessor MP kann schließlich ein Pufferspeicher PF angeordnet werden, in den bei Vorliegen einer Zeitnahmeanforderung REQ der Inhalt der Zähleinrichtung über einen Bus DBI übertragen wird-und aus dem mit Hilfe eines vom Verbraucher gelieferten Auslesetaktes AT dieses Zählergebnis an den Verbraucher ausgelesen werden kann. Das Zählergebnis wird dabei über den Bus DBA abgege-. ben. Ober eine Steuerleitung DAR wird dem Verbraucher mitgeteilt, daß die auszulesenden Daten bereitstehen.Finally, a buffer memory PF can be arranged between the consumer and the microprocessor MP, in which there is a buffer The content of the counting device is transmitted via a bus DBI in accordance with a timing requirement REQ and from which the counting result can be read out to the consumer with the aid of a readout clock AT supplied by the consumer. The counting result is output via the DBA bus. ben. The consumer is informed via a control line DAR that the data to be read are available.

Dem Mikroprozessor MP wird am Eingang INT mitgeteilt, wenn eine Zeitnahmeanforderung REQ anliegt, um den Mikroprozessor MP zu veranlassen, den Inhalt des ersten Zählerteils ZA1 einzulesen. Wenn dies geschehen ist, gibt der Mikroprozessor MP am Ausgang P27 ein Signal ab, das die bistabile Kippschaltung FF wieder setzt und damit den Übernahmetakt S2 wieder an die erste Zähleinrichtung ZA1 anlegt.The microprocessor MP is informed at the INT input when a time request REQ is pending to cause the microprocessor MP to read the content of the first counter part ZA1. When this has happened, the microprocessor MP outputs a signal at the output P27, which sets the bistable flip-flop FF again and thus again applies the takeover clock S2 to the first counting device ZA1.

Eine genaue Realisierung des Zeitgebers nach Figur 1 ergibt sich aus Figur 2. Hier ist zunächst der Aufbau des Oszillators OS dargestellt. Dieser enthält einen Schwingquarz SQ, der z.B. Taktsignale TS der Frequenz von 6 MHz erzeugt. Diese Taktsignale werden über Inverter einem Zähler Z1 zugeführt, der die vom Schwingquarz SQ abgegebene Frequenz von 6 MHz in eine Frequenz von 1 MHz umwandelt. Am Ausgang des Zählers Z1 werden somit die Zähltakte S1 abgegeben. Die Taktsignale TS bzw. die invertierten Taktsignale TS werden dem Mikroprozessor MP zugeleitet und zwar den Eingängen XTAL1 bzw. XTAL2 des Mikroprozessors MP. Dabei wird als Mikroprozessor MP ein Baustein SAB 8748 gewählt.A precise realization of the timer according to FIG. 1 results from FIG. 2. Here the construction of the oscillator OS is shown first. This contains a quartz crystal SQ which, for example, generates clock signals TS with a frequency of 6 MHz. These clock signals are fed via an inverter to a counter Z1, which converts the frequency of 6 MHz emitted by the quartz crystal SQ into a frequency of 1 MHz. At the output of the counter Z 1 , the counter clocks S1 are thus emitted. The clock signals TS and the inverted clock signals TS are fed to the microprocessor MP, specifically to the inputs XTAL1 and XTAL2 of the microprocessor MP. A SAB 8748 module is selected as the MP microprocessor.

Aus den Zähltakten S1 werden die Übernahmetakte S2 mit Hilfe einer Verzögerungsschaltung VZ gewonnen, die aus NAND Gliedern aufgebaut ist. Die Obernahmetakte S2 treten synchron zu den Zähltakten S1 auf, sind jedoch gegenüber diesen Zähltakten S1 phasenverschoben. Die Übernahmetakte S2 können schließlich mit Hilfe des NAND-Gliedes ND1 der Verzögerungsschaltung VZ abgeschaltet werden.The takeover clocks S2 are obtained from the counting clocks S1 with the aid of a delay circuit VZ, which is made up of NAND elements. The takeover clocks S2 occur synchronously with the counter clocks S1, but are out of phase with these counter clocks S1. The takeover clocks S2 can finally the delay using the NAND gate ND1 circuit VZ can be switched off.

Das Abschalten der Übernahmetakte 52 über das NAND Glied ND1 erfolgt mit Hilfe der bistabilen Kippschaltung FF. Der Setzeingang der bistabilen Kippschaltung FF ist mit dem Ausgang P27 des Mikroprozessors MP verbunden. Am Rücksetzeingang der bistabilen Kippschaltung FF liegt ein Zeitnahmeanforderungsignal REQ an. Solange somit keine Zeitnahme angefordert wird, ist die bistabile Kippschaltung FF gesetzt und damit das NAND Glied ND1 freigegeben, so daß die Obernahmetakte S2 am Ausgang der Verzögerungsschaltung VZ abgegeben werden. Tritt dagegen eine Zeitnahmeanforderung REQ von einem Verbraucher auf, wird die bistabile Kippschaltung FF zurückgesetzt und damit das NAND Glied N01 gesperrt. Damit wird das Auftreten der Übernahmetakte S2 am Ausgang der Verzögerungsschaltung VZ unterbunden. Gleichzeitig wird an den Eingang INT des Mikroprozessors MP ein Signal angelegt, das dem Mikroprozessor MP mitteilt, daß eine Zeitnahmeanforderung von einem Verbraucher vorliegt.The takeover clocks 52 are switched off via the NAND gate ND1 with the aid of the bistable multivibrator FF. The set input of the flip-flop FF is connected to the output P27 of the microprocessor MP. A timing request signal REQ is present at the reset input of the bistable multivibrator FF. As long as no timekeeping is requested, the bistable flip-flop FF is set and thus the NAND gate ND1 is released, so that the takeover clocks S2 are output at the output of the delay circuit VZ. If, on the other hand, a time request REQ from a consumer occurs, the bistable flip-flop FF is reset and the NAND gate N01 is thus blocked. The occurrence of the takeover clocks S2 at the output of the delay circuit VZ is thus prevented. At the same time, the entrance INT the microprocessor MP applies a signal which informs the microprocessor MP that there is a timing request from a consumer.

Die Zähltakte S1 und die Übernahmetakte S2 werden dem ersten Zählerteil ZA1 zugeführt. Der erste Zählerteil ZA1 ist in TTL Technik realisiert und nimmt die niederwertigen Zählstellen auf. Er besteht in Figur 2 aus zwei Teilen Z2 und Z3. Jeder Teil Z2 bzw. Z3 weist vier Zählstellen auf, so daß der gesamte Zählerteil ZA1 acht Zählstellen hat. Die Bauteile Z2 und Z3 können z.B. synchrone Binärzähler 74 LS 691 sein, die jeweils ein Zwischenregister enthalten. Den BausteinenZ2 und Z3 des ersten Zählerteils ZA1 werden sowohl die Zähltakte S1 als auch die Übernahmetakte S2 zugeführt. Die Bausteine Z2 und Z3 sind dabei üblicherweise zu einem Zähler zusammengefaßt. Der vom Baustein Z2 abgegebene Übertrag "Carry" wird dabei dem Freigabeeingang EN des Bauteils Z3 zugeführt. Die Bauteile Z2 und Z3 sind über Busse ZR mit mit Mikroprozessor MP verbunden, über die der ählinhalt in den Mikroprozessor MP übertragen werden kann. Dabei wird der Inhalt der Zwischenregister, der vom Zähler in Abhängigkeit des Übernahmetaktes S2 übernommen worden ist, an den Mikroprozessor MP an den Eingängen P10 bis P13 bzw. P14 bis P17 übertragen. Der Ausgang der höchstwertigsten Zählstelle des ersten Zählerteiles ZA1 wird weiterhin am Eingang T1 des Mikroprozessors MP angelegt. Durch die an diesem Eingang T1 auftretenden Signale wird der interne Zähler des Mikroprozessors MP hochgezählt. Der interne Zähler des Mikroprozessors MP oder zweite Zählerteil besteht aus dem internen Zähler und internen Registern des Mikroprozessors MP. Der zweite Zählerteil kann z.B. aus dem internen Zähler und fünf Registern bestehen. Dann hätte der interne oder zweite Zählerteil eine Breite von 48 bit und der .gesamte Zähler eine Breite von 56 bit.The counter clocks S1 and the takeover clocks S2 are fed to the first counter part ZA1. The first counter part ZA1 is implemented in TTL technology and takes the low-order counting points. In Figure 2 it consists of two parts Z2 and Z3. Each part Z2 or Z3 has four counting points, so that the entire counter part ZA1 has eight counting points. The components Z2 and Z3 can be, for example, synchronous binary counters 74 LS 691, each of which contains an intermediate register. The building blocks Z2 and Z3 of the first counter part ZA1 are supplied with both the counting clocks S1 and the takeover clocks S2. The modules Z2 and Z3 are usually combined to form a counter. The carry "carry" emitted by the module Z2 is fed to the enable input EN of the component Z3. The components Z2 and Z3 are connected via buses ZR to the microprocessor MP, via which the content in FIG the microprocessor MP can be transmitted. The content of the intermediate register, which has been accepted by the counter as a function of the takeover clock S2, is transferred to the microprocessor MP at the inputs P10 to P13 or P14 to P17. The output of the most significant counting point of the first counter part ZA1 is still applied to the input T1 of the microprocessor MP. The internal counter of the microprocessor MP is incremented by the signals occurring at this input T1. The internal counter of the microprocessor MP or second counter part consists of the internal counter and internal registers of the microprocessor MP. The second counter part can consist, for example, of the internal counter and five registers. Then the internal or second counter part would have a width of 48 bit and the total counter would have a width of 56 bit.

Die Übergabe des Inhalts des ersten Zählerteils ZA1 in den Mikroprozessor MP kann durch ein Signal am Ausgang P21 veranlaßt werden. Dieses Signal am Ausgang P21 wird dann auftreten, wenn eine Zeitnahmeanforderung REQ bzw. ein Signal am Eingang INT am Mikroprozessor anliegt.The transfer of the content of the first counter part ZA1 into the microprocessor MP can be initiated by a signal at the output P21. This signal at output P21 will occur when there is a REQ timing request or a signal at the input INT applied to the microprocessor.

Die Zusammenschaltung des Pufferspeichers PF mit dem Mikroprozessor MP ergibt sich aus Figur 2. Als Mikroprozessor kann ein Baustein WO 1510-01 gewählt werden. Mit Hilfe des Signals am Ausgang P24 kann der Mikroprozessor MP die Richtung festlegen, in der die Daten übertragen werden. Sollen dabei Daten vom Mikroprozessor MP in den Pufferspeicher PF übertragen werden, so wird dies dem Pufferspeicher PF am Eingang DIR mitgeteilt und anschließend ein Freigabesignal am Eingang CSA angelegt. Dann können die Daten, d.h. der Zählerinhalt, über den Bus DBI in den Pufferspeicher PF übertragen werden.The interconnection of the buffer memory PF with the microprocessor MP results from FIG. 2. A module WO 1510-01 can be selected as the microprocessor. The microprocessor MP can use the signal at output P24 to determine the direction in which the data are transmitted. If data are to be transferred from the microprocessor MP to the buffer memory PF, this is communicated to the buffer memory PF at the DIR input and then an enable signal is applied to the CSA input. Then the data, i.e. the counter content via which bus DBI is transferred to buffer memory PF.

Ober die Leitung DAR, die am Ausgang P25 angeschlossen ist, wird dem Verbraucher mitgeteilt, daß die Daten, das Zählergebnis, im Pufferspeicher bereitliegt. Der Verbraucher kann dann mit dem Auslesetakt AT, der am Freigabeeingang CSB anliegt, die Daten über den Bus DBA abrufen.Via the line DAR, which is connected to the output P25, the consumer is informed that the data, the counting result, is available in the buffer memory. The consumer can then use the read clock AT, which is present at the release input CSB, to call up the data via the bus DBA.

Die weiteren in Figur 2 dargestellten Verbindungen zwischen den einzelnen Bausteinen sind bekannt und können den Datenblättern der entsprechenden Bausteine entnommen werden.The further connections shown in FIG. 2 between the individual components are known and can be found in the data sheets of the corresponding components.

Unter der Annahme, daß der Zähltakt 1 MHz ist, beträgt die Auflösung der Zähleinrichtung 1/usec. Es ist zweckmäßig den Übernahmetakt S.2 jeweils 500 ns nach dem Zähltakt S 1 auftreten zu lassen. Der Übernahmetakt S 1 tritt dann zu einem Zeitpunkt auf, zu dem der Zähler im-ersten Zählerteil bereits zur Ruhe gekommen ist. Erst jetzt kann der Inhalt des Zählers in das Zwischenregister übernommen werden. Der Zähler zählt die Zähltakte weiter, ohne daß er durch die Übernahme des Inhalts des Zähler in das Zwischenregister gestört wurde. Bei Auftreten einer Zeitnahmeanforderung wird der Übernahmetakt S 2 gesperrt, jedoch höchstens für die halbe Zeit zwischen zwei Überläufen des ersten Zählerteils. Dadurch wird verhindert, daß während der Übernahme des Inhalts des ersten Zählerteils in den Mikroprozessor MP ein den zweiten Zählerteil im Mikroprozessor MP erhöhende Übertrag am Eingang T1 unterdrückt wird.Assuming that the count clock is 1 MHz, the resolution of the counter is 1 / usec. It is advisable to have the takeover cycle S.2 occur 500 ns after the count cycle S 1. The takeover clock S 1 then occurs at a point in time at which the counter in the first counter part has already come to rest. Only now, the content can the counter in the Zwischenre g are taken ister. The counter continues counting the counting cycles without being disturbed by the transfer of the contents of the counter to the intermediate register. If a timing request occurs, the takeover clock S 2 is blocked, but at most for half the time between two overflows of the first counter part. This prevents a carry-over at the input T1 which increases the second counter part in the microprocessor MP from being suppressed during the transfer of the content of the first counter part into the microprocessor MP.

Aus Figur 3 ergibt sich eine weitere Ausbildung des Zeitgebers. Ein Oszillator OS erzeugt sowohl einen Takt von 6 MHz für einen Mikroprozessor MP als auch einen Zähltakt S1 für die Zähleinrichtung. Der Oszillator OS kann entsprechend Figur 2 realisiert sein. Der Zähltakt S1 wird einem Zähler Z4 zugeführt, der zusammen mit dem Zwischenregister ZW den ersten Zählerteil bildet. Das Zwischenregister ZW kann als first-in / first-out Speicher realisiert sein und aus dem Baustein WD 1510-01 bestehen.3 shows a further design of the timer. An oscillator OS generates a clock of 6 MHz for a microprocessor MP as well as a counting clock S1 for the counter. The oscillator OS can be implemented according to Figure 2. The counting clock S1 is fed to a counter Z4, which together with the intermediate register ZW forms the first counter part. The intermediate register ZW can be implemented as a first-in / first-out memory and consist of the module WD 1510-01.

Der Inhalt des Zählers Z4 wird dann in das Zwischenregister ZW übertragen, wenn beim Zähler Z4 ein Zählübertrag ZU auftritt bzw. eine Zeitnahmeanforderung REQ anliegt. Ein übertrag ZU am Zähler Z4 wird an einer negativen Flanke des Bits 27 des Zählers Z4 festgestellt, wenn der Zähler Z4 aus acht Zählstellen besteht.The content of the counter Z4 is then transferred to the intermediate register ZW when a counter transfer ZU occurs at the counter Z4 or a time request REQ is pending. A transmission CLOSE at counter Z4 is determined on a negative edge of bit 2 7 of counter Z4 if counter Z4 consists of eight counting points.

Das Übertragssignal ZU und das Zeitnahmeanforderungssignal REQ wird dazu verwendet, eine Anordnung zur Durchschaltung des Übernahmetaktes S2 an das Zwischenregister ZW anzusteuern.The carry signal ZU and the timing request signal REQ are used to control an arrangement for switching the takeover clock S2 to the intermediate register ZW.

Die Anordnung zur Durchschaltung des Obernahmetaktes S2 be- steht aus monostabilen Kippschaltungen M1 und M2, einem Zähler Z5, NOR Gliedern NR1 bis NR3 und einem Inverter IN.The arrangement for through-connection of the upper Ahmet act S2 be - is from monostables M1 and M2, a counter Z5, NOR gates NR1 to NR3, and an inverter IN.

Die monostabile Kippschaltung M2 erzeugt aus dem Übertragssignal ZU vom Zähler Z4 einen Impuls P1 von z.B. 800 ns. Dieser erste Impuls P1 wird dem NOR Glied NR1 zugeführt und gelangt von dort zum NOR Glied NR2, wodurch der Übernahmetakt S2 an den Freigabeeingang CSA des Zwischenregisters ZW angelegt wird. Damit wird der Inhalt des Zählers Z4 in das Zwischenregister ZW übernommen. Zu diesem Zeitpunkt ist der Inhalt des Zählers Z4 auf allen Zählstellen binär 0. Liegt von einem Verbraucher eine Zeitnahmeanforderung REQ vor; dann erzeugt die monostabile Kippschaltung M1 aus der Rückflanke des zugeordneten Signals einen Impuls P2 von z.B. 100 ns Länge. Mit dem Impuls P2 wird der Zähler Z5 zurückgesetzt. Durch den nächsten Zähltakt S1 wird dann der Zähler Z5 über das NOR Glied NR3 am Zähleingang angesteuert und damit die Zählstelle 20 binär 1. Damit erscheint am Ausgang der Zählstelle 20 der Impuls P3, der über das NOR Glied NR1 dem NOR Glied NR2 zugeführt wird, wodurch wieder.der übernahmetakt S2 an den Freigabeeingang CSA des Zwischenregisters ZW angelegt wird. Damit wird der Inhalt des Zählers Z4 in das Zwischenregister ZW eingelesen. Mit dem nächsten Zähltakt S1 wird die Zählstelle 21 des Zählers Z5 gesetzt, die mit dem NOR Glied NR3 verbunden ist, dem auch der Zähltakt S1 zugeführt wird. Damit wird verhindert, daß weitere Zähltakte S1 zum Zähler Z5 gelangen.The monostable multivibrator M2 generates a pulse P1 of, for example, 800 ns from the carry signal ZU from the counter Z4. This first pulse P1 is fed to the NOR gate NR1 and from there to the NOR gate NR2, whereby the takeover clock S2 is applied to the enable input CSA of the intermediate register ZW. The content of the counter Z4 is thus transferred to the intermediate register ZW. At this point in time, the content of the counter Z4 is binary 0 on all counting points. Is there a request for timing REQ from a consumer; then the monostable multivibrator M1 generates a pulse P2 of, for example, 100 ns length from the trailing edge of the assigned signal. The counter Z5 is reset with the pulse P2. The next counting cycle S1 then controls the counter Z5 via the NOR gate NR3 at the counting input and thus the counting point 2 0 binary 1. The pulse P3 appears at the output of the counting point 2 0 , which is fed to the NOR gate NR2 via the NOR gate NR1 , whereby again the takeover clock S2 is applied to the enable input CSA of the intermediate register ZW. The content of the counter Z4 is thus read into the intermediate register ZW. With the next count cycle S1, the counting point 2 1 of the counter Z5 is set, which with the NOR gate NR3 is connected, to which the counting clock S1 is also supplied. This prevents further counting cycles S1 from reaching counter Z5.

Der Inhalt des Zählers Z4 wird somit nur dann in das Zwischenregister ZW übertragen, wenn entweder ein Zählerübertrag ZU oder eine Zeitnahmeanforderung REQ vorliegt. Denn nur dann wird der Übernahmetakt S2 an das Zwischenregister ZW angelegt. Da der Ausgang 20des Zählers Z5 außerdem mit dem Zwischenregister ZW direkt verbunden ist, wird für jedes in das Zwischenregister ZW übernommene Zählergebnis vom Zähler Z4 auch eingetragen, ob der Grund für die Übernahme eine Zeitnahmeanforderung REQ war.The content of the counter Z4 is therefore only transferred to the intermediate register ZW when either a counter transfer ZU or a time request REQ is present. Only then is the takeover clock S2 applied to the intermediate register ZW. Since the output 2 0 of the counter Z5 is also connected directly to the intermediate register ZW, the counter Z4 also enters for each count result transferred into the intermediate register ZW whether the reason for the transfer was a time request REQ.

Der Mikroprozessor MP ist mit dem Ausgang des Zwischenregisters ZW über den Bus ZR verbunden und liest ständig durch Signale am Freigabeeingang CSB den Inhalt des Zwischenregisters ZW ein, solange das Zwischenregister ZW nicht leer ist. Dabei erkennt der Mikroprozessor MP einen Überlauf ZU am Zählerstand 0 und erhöht.den internen Teil des Zählers, also den zweiten Zählerteil, der die hochwertigen Zählstellen enthält, um eine Einheit. Erkennt der Mikroprozessor MP am Eingang TO aus dem Inhalt des übernommenen Ergebnisses aus dem Zwischenregister ZW, daß eine Zeitnahmeanforderung REQ zur Übernahme des Zählergebnisses geführt hat, dann veranlaßt der Mikroprozessor MP die Übergabe des Zählergebnisses, also der Zusammenfassung des Zählergebnisses vom Zähler Z4 und vom internen Zähler, über den Bus DB zum anfordernden Verbraucher.The microprocessor MP is connected to the output of the intermediate register ZW via the bus ZR and continuously reads the content of the intermediate register ZW by signals at the release input CSB, as long as the intermediate register ZW is not empty. The microprocessor MP detects an overflow CLOSED at the counter reading 0 and increases the internal part of the counter, i.e. the second counter part, which contains the high-quality counting points, by one unit. If the microprocessor MP at input TO recognizes from the content of the result taken from the intermediate register ZW that a timing request REQ has led to the acceptance of the count result, then the microprocessor MP initiates the transfer of the count result, i.e. the summary of the count result from the counter Z4 and from the internal one Counter, via the bus DB to the requesting consumer.

Der Zeitgeber nach Figur 4 unterscheidet sich von der Figur 3 dadurch, daß an den Ausgang der monostabilen Kippschaltung M2 ein weiterer Zähler Z6 angeschaltet ist. Der Ausgang 20 des Zählers Z6 ist mit einem NOR Glied NR4 verbunden, dem auch der Zähltakt S1 zugeführt wird. Der Ausgang des NOR Gliedes NR4 liegt dann am Zähleingang des Zählers Z6. Mit Hilfe des am Ausgang der monostabilen Kippschaltung M2 abgegebenen Impulses P1 wird der Zähler Z6 zurückgesetzt und dann durch den Zähltakt S 1 wieder gesetzt. Erst jetzt erscheint synchron zum Zähltakt S1 am Ausgang des Zählers Z6 der Impuls P4, der das NOR Glied NR2 freigibt, so daß der nächste Übernahmetakt S02 zum Freigabeeingang CSA des Zwischenregisters ZW gelangen kann. Durch die Einfügung des Zählers Z6 wird somit eine Synchronisierung des Impulses P4, der von dem übertragsignal ZU ausgelöst wird, auf den Zähltakt S1 erreicht. Die übrige Schaltung entspricht der der Figur 3, bis auf die Ausnahme, daß zur Erzeugung des Übernahmetaktes S2 aus dem Zähltakt S1 noch weitere Inverterglieder zur Bildung einer Verzögerungsschaltung VZ vorgesehen sind.The timer according to FIG. 4 differs from FIG. 3 in that a further counter Z6 is connected to the output of the monostable multivibrator M2. The output 2 0 of the counter Z6 is connected to a NOR gate NR4, to which the counting clock S1 is also fed. The out The gate of the NOR gate NR4 is then at the counter input of the counter Z6. With the aid of the pulse P1 emitted at the output of the monostable multivibrator M2, the counter Z6 is reset and then set again by the counting cycle S 1. Only now does pulse P4, which enables NOR gate NR2, appear at the output of counter Z6 in synchronism with counter clock S1, so that the next takeover clock S 0 2 can reach the enable input CSA of intermediate register ZW. By inserting the counter Z6, a synchronization of the pulse P4, which is triggered by the transmission signal ZU, is achieved with the counter clock S1. The rest of the circuit corresponds to that of FIG. 3, with the exception that additional inverter elements for forming a delay circuit VZ are provided to generate the takeover clock S2 from the counting clock S1.

Die Reihenfolge des Auftretens der einzelnen Impulse in Figur 4 ergibt sich aus Figur 5. Hier ist in der ersten Zeile der Zähltakt S1 dargestellt. Aus dem Zähltakt S1 wird mit Hilfe der Verzögerungsschaltung VZ der Übernahmetakt S2 erzeugt, der um die Zeit T0 gegenüber dem Zähltakt S1 phasenverschoben ist. In der dritten Zeile ist der Verlauf des Impulses P4 am Ausgang des Zählers Z6 dargestellt..Es ist zu sehen, daß nach Auslösung durch das Übertragssignal ZU die Flanken des Impulses P4 zum. Zeitpunkt der Rückflanken des Zähltaktes S1 auftreten.The sequence of the occurrence of the individual pulses in FIG. 4 results from FIG. 5. Here, the counting cycle S1 is shown in the first line. With the help of the delay circuit VZ, the takeover clock S2 is generated from the counting clock S1, which is out of phase with the counting clock S1 by the time T0. The third line shows the course of the pulse P4 at the output of the counter Z6. It can be seen that after triggering by the carry signal ZU the edges of the pulse P4 to. Time of the trailing edges of the counter clock S1 occur.

Die vierte Zeile der Figur 5 zeigt den Verlauf des Impulses P3 am Ausgang des Zählers Z5. Voraussetzung für dessen Auftreten ist das Anliegen eines Zeitnahmeanforderungssignales REQ. Es ist zu sehen, daß die Flanken des Impulses P3 ebenfalls mit den Rückflanken des Zähltaktes S1 auftreten.The fourth line of FIG. 5 shows the course of the pulse P3 at the output of the counter Z5. A timekeeping request signal REQ is a prerequisite for its occurrence. It can be seen that the edges of the pulse P3 also occur with the trailing edges of the counting clock S1.

Durch die Impulse P3 und P4 wird festgelegt, wann der Übernahmetakt .S2 an den Auslöseeingang CSA des Zwischenregisters ZW anliegt. Der Verlauf des Signals am Eingang CSA des Zwischenregisters ZW ist in der letzten Zeile der Figur 4 gezeigt. Auslösende Flanken sind dabei die mit AF dargestellten Impulsflanken. Diese treten-synchron zu Flanken des Obernahmesignals S2 auf.The pulses P3 and P4 determine when the transfer clock .S2 to the trigger input CSA of the intermediate control sters ZW is present. The course of the signal at the input CSA of the intermediate register ZW is shown in the last line of FIG. 4. Triggering edges are the pulse edges shown with AF. These occur synchronously with edges of the takeover signal S2.

Ein Vorteil der Ausführungsbeispiele der Figur 3 und der Figur 4 gegenüber dem Ausführungsbeispiel der Figur 1 und der Figur 2 besteht darin, daß die Meßwiederholfrequenz erheblich größer ist.An advantage of the exemplary embodiments in FIG. 3 and FIG. 4 over the exemplary embodiment in FIG. 1 and FIG. 2 is that the measurement repetition frequency is considerably higher.

Claims (10)

1. Zeitgeber mit hoher Auflösung unter Verwendung einer Zähleinrichtung, die die von einem Oszillator gelieferten Zähltakte zählt und deren Inhalt ein Maß für die Zeit ist, bei dem die Zähleinrichtung aus einem ersten, die niederwertigen Zählstellen umfassenden den Zähltakt zählenden Zählerteil und aus einem zweiten, die höherwertigen Zählstellen umfassenden, mit dem höchstwertigen Zählstellenausgang des ersten Zählerteils 'verbundenen Zählerteil besteht, dadurch gekennzeichnet , daß der erste in einer schnellen Schaltkreistechnik realisierte Zählerteil (ZA1 bzw. Z4, ZW) aus einem ersten Zähler (Z4) für die niederwertigeren Zählstellen und aus einem Zwischenregister (ZW) besteht, daß der Inhalt des ersten Zählers in Abhängigkeit eines mit dem Zähltakt (S1) synchron jedoch phasenverschoben auftretenden Übernahmetakt (S2) übernehmbar ist, und daß der zweite in einer langsameren Schaltkreistechnik realisierte Zählerteil aus einem Mikroprozessor (MP) besteht, bei dem interne Zähler und Register einen zweiten Zähler für die höherwertigeren Zählerstellen bilden und der bei Anlegen einer Zeitnahmeanforderung (REQ) von einem Verbraucher den Inhalt des Zwischenregisters des ersten Zählerteils übernimmt und diesen Inhalt zusammen mit dem Inhalt des zweiten Zählers an den anfordernden Verbraucher abgibt.1. High-resolution timer using a counting device which counts the counting clock pulses supplied by an oscillator and whose content is a measure of the time at which the counting device consists of a first counter part comprising the low-order counting points and a second, consists of the higher-order counting points, connected to the most significant counting point output of the first counter part, characterized in that the first counter part (ZA1 or Z4, ZW) realized in a fast circuit technology consists of a first counter (Z4) for the lower-value counting points and out There is an intermediate register (ZW) that the content of the first counter can be adopted as a function of a takeover clock (S2) which occurs synchronously but out of phase with the counting clock (S1), and that the second counter part, which is implemented in slower circuit technology, consists of a microprocessor (MP) , with the internal counter and reg ister form a second counter for the higher-order counter positions and which takes over the content of the intermediate register of the first counter part from a consumer when a timing request (REQ) is created and delivers this content together with the content of the second counter to the requesting consumer. 2. Zeitgeber nach Anspruch 1, dadurch gekennzeichnet , daß der erste Zählerteil (ZA1 bzw. Z4, ZW) in TTL Technik und der zweite Zählerteil (MP) in MOS Technik realisiert ist.2. Timer according to claim 1, characterized in that the first counter part (ZA1 or Z4, ZW) is realized in TTL technology and the second counter part (MP) in MOS technology. 3. Zeitgeber nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß zwischen Oszillator (OS) und erstem Zählerteil (ZA1 bzw. Z4, ZW) eine Verzögerungsschaltungs(VZ) zur Erzeugung des Übernahmetaktes (52) aus dem Zähltakt (51) angeordnet ist.3. Timer according to claim 1 or 2, characterized in that between the oscillator (OS) and the first counter part (ZA1 or Z4, ZW) a delay circuit (VZ) is arranged to generate the takeover clock (52) from the counting clock (51). 4. Zeitgeber nach Anspruch 3, dadurch gekennzeichnet , daß eine bistabile Kippschaltung (FF) vorgesehen ist, die bei Anliegen einer Zeitnahmeanforderung (REQ) den Ausgang der Verzögerungsschaltung (VZ) sperrt und nach Bearbeitung der Zeitnahmeanforderung durch den Mikroprozessor (MP) die Verzögerungsschaltung später freigibt.4. Timer according to claim 3, characterized in that a bistable flip-flop (FF) is provided which blocks the output of the delay circuit (VZ) when a timing request (REQ) is present and after processing the timing request by the microprocessor (MP) the delay circuit later releases. 5. Zeitgeber nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet , daß zwischen Mikroprozessor (MP) und Verbraucher ein Pufferspeicher (PF) angeordnet ist, in den der Mikroprozessor bei Anliegen einer Zeitnahmeanforderung (REQ) das Zählergebnis überträgt und von dem der Verbraucher mit einem Auslesetakt (AT) das Zählergebnis übernimmt.5. Timer according to one of claims 1 to 4, characterized in that a buffer memory (PF) is arranged between the microprocessor (MP) and the consumer, in which the microprocessor transmits the counting result when a timing request (REQ) is present and from which the consumer with a reading cycle (AT) takes over the counting result. 6. Zeitgeber nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß das Zwischenregister (ZW) aus einem first-in / first-out Speicher besteht, daß dem Oszillator (OS) eine Verzögerungsschaltung (VZ) nachgeschaltet ist, die aus dem Zähltakt (S1) den Übernahmetakt (S2) erzeugt, und daß eine Anordnung zur Durchschaltung des Übernahmetaktes an das Zwischenregister (ZW) vorgesehen ist, die den Übernahmetakt (S2) an den Freigabeeingang (CSA) des Zwischenregisters anlegt, wenn der erste Zähler (Z4) einen Übertrag (ZU) anzeigt oder wenn eine Zeitnahmeanforderung (REQ) anliegt.6. Timer according to claim 1 or 2, characterized in that the intermediate register (ZW) consists of a first-in / first-out memory, that the oscillator (OS) is followed by a delay circuit (VZ) which from the counting clock (S1 ) generates the takeover clock (S2), and that an arrangement for connecting the takeover clock to the intermediate register (ZW) is provided, which applies the takeover clock (S2) to the release input (CSA) of the intermediate register when the first counter (Z4) transmits Displays (CLOSE) or when there is a time request (REQ). 7. Zeitgeber nach Anspruch 6, gekennzeichnet durch die Anordnung aus einer ersten monostabilen Kippschaltung (M2), an der das Übertragssignal (ZU) des ersten Zählers (Z4) anliegt und die daraus einen ersten Impuls (P1) erzeugt, aus einer zweiten monostabilen Kippschaltung (M1), an der. die Zeitnahmeanforderung (REQ) anliegt und die daraus einen zweiten Impuls (P2) erzeugt, aus einem dritten Zähler (Z5), an dessen Rücksetzeingang der zweite Impuls (P2) anliegt, dessen Zähleingang mit einem an den Oszillator (OS) und den 21-Ausgang des dritten Zählers angeschlossenen NOR Glied (NR3) verbunden ist und dessen 20-Ausgang einen dritten Impuls (P3) abgibt und aus einer Verknüpfungsschaltung (NR1, NR2), an der der Obernahmetakt (S2) und der erste und dritte Impuls (P1, P3) anliegt und die für das Zwischenregister (ZW) synchron zu dem Übernahmetakt ein Signal zur Übernahme des Inhalts des ersten Zählers (Z4) erzeugt, wenn entweder ein Übertragssignal (ZU) oder eine Zeitnahmeanforderung (REQ) vorliegt.7. Timer according to claim 6, characterized by the arrangement of a first monostable multivibrator (M2) to which the carry signal (CLOSE) of the first counter (Z4) is applied and which generates a first pulse (P1) therefrom, from a second monostable multivibrator circuit (M1), at the. the timing request (REQ) is pending and generates a second pulse (P2) from it, from a third counter (Z5), at the reset input of which the second pulse (P2) is present, the counting input of which is sent to the oscillator (OS) and the 2 1 - Output of the third counter connected NOR gate (NR3) is connected and its 2 0 output emits a third pulse (P3) and from a logic circuit (NR1, NR2) on which the takeover clock (S2) and the first and third pulses ( P1, P3) and which generates a signal for taking over the content of the first counter (Z4) for the intermediate register (ZW) in synchronism with the takeover clock when either a carry signal (ZU) or a time request (REQ) is present. 8. Zeitgeber nach Anspruch 7, dadurch gekennzeichnet , daß zwischen der ersten monostabilen Kippschaltung (M2) und der Verknüpfungsschaltung (NR1,NR2) ein vierter Zähler (Z6) angeordnet ist, dessen Rücksetzeingang mit dem Ausgang der ersten monostabilen Kippschaltung (M1) verbunden ist, dessen Zähleingang mit einem an den Oszillator (OS) und den 20-Ausgang des vierten Zählers (Z6) angeschlossenen NOR Glied (NR4) verbunden ist und der am 20-Ausgang den der Verknüpfungsschaltung zuzuführenden Impuls (P4) erzeugt.8. Timer according to claim 7, characterized in that between the first monostable multivibrator (M2) and the logic circuit (NR1, NR2) a fourth counter (Z6) is arranged, the reset input of which is connected to the output of the first monostable multivibrator (M1) , whose counter input is connected to a NOR element (NR4) connected to the oscillator (OS) and the 2 0 output of the fourth counter (Z6) and which generates the pulse (P4) to be supplied to the logic circuit at the 2 0 output. 9. Zeitgeber nach Anspruch 7 oder 8, dadurch gekennzeichnet , daß der 20-Ausgang des dritten Zählers (Z5) direkt mit dem Eingang für eine Speicherstelle des Zwischenregisters (ZW) verbunden ist.9. Timer according to claim 7 or 8, characterized in that the 2 0 output of the third counter (Z5) is connected directly to the input for a memory location of the intermediate register (ZW). 10. Zeitgeber nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet , daß der Mikroprozessor (MP) ständig die in das Zwischenregister (ZW) eingeschriebenen Zählerinhalte ausliest und bei Zählerinhalt 0 den zweiten Zählerinhalt um eine Einheit erhöht.10. Timer according to one of claims 6 to 9, characterized in that the microprocessor (MP) continuously reads the counter contents written into the intermediate register (ZW) and increases the second counter content by one unit when the counter content is 0.
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