EP0050301A1 - Driver circuit for a bistable relay - Google Patents

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EP0050301A1
EP0050301A1 EP81108279A EP81108279A EP0050301A1 EP 0050301 A1 EP0050301 A1 EP 0050301A1 EP 81108279 A EP81108279 A EP 81108279A EP 81108279 A EP81108279 A EP 81108279A EP 0050301 A1 EP0050301 A1 EP 0050301A1
Authority
EP
European Patent Office
Prior art keywords
flip
circuit
flop
signal
input
Prior art date
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Granted
Application number
EP81108279A
Other languages
German (de)
French (fr)
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EP0050301B1 (en
Inventor
Hiromi Nishimura
Yoshie Watari
Yuusaku Matsubara
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SDS Elektro GmbH
Panasonic Electric Works Co Ltd
Original Assignee
Euro Matsushita Electric Works AG
SDS Elektro GmbH
Matsushita Electric Works Ltd
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Publication date
Priority claimed from JP14353780A external-priority patent/JPS5767247A/en
Priority claimed from JP14353680A external-priority patent/JPS5767246A/en
Priority claimed from JP8322981A external-priority patent/JPS57199134A/en
Application filed by Euro Matsushita Electric Works AG, SDS Elektro GmbH, Matsushita Electric Works Ltd filed Critical Euro Matsushita Electric Works AG
Priority to AT81108279T priority Critical patent/ATE8944T1/en
Publication of EP0050301A1 publication Critical patent/EP0050301A1/en
Application granted granted Critical
Publication of EP0050301B1 publication Critical patent/EP0050301B1/en
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H47/00—Circuit arrangements not adapted to a particular application of the relay and designed to obtain desired operating characteristics or to provide energising current
    • H01H47/22—Circuit arrangements not adapted to a particular application of the relay and designed to obtain desired operating characteristics or to provide energising current for supplying energising current for relay coil
    • H01H47/226—Circuit arrangements not adapted to a particular application of the relay and designed to obtain desired operating characteristics or to provide energising current for supplying energising current for relay coil for bistable relays

Definitions

  • the invention relates to a driver circuit for a bistable relay, which maintains its respective position even when the excitation voltage disappears after the relay has responded and switched.
  • this type of relay does not require excitation direct current for the relay coil in order to hold the relay in the respective position.
  • Corresponding driver or control circuits are known, for example, from Japanese Utility Model Publication No. 48 702/1977 (hereinafter referred to as the first prior publication) and from German Patent No. 1,279,777 (hereinafter referred to as the second prior publication).
  • circuits are designed so that a capacitor and a bistable relay are connected in series to a supply voltage of 100 to 200 volts, so that when a switch is closed, a direct current flows through the coil of the relay to be actuated until the capacitor is charged after a predetermined time is and interrupts the current, after which the bistable relay is then held mechanically in a respective position.
  • the switch When the switch is opened, the capacitor discharges, so that the discharge current flows in the opposite direction through the relay coil and through a semiconductor switch, such as a transistor, so that the relay changes position.
  • the arithmetic unit could switch the relay in a very short time, for example 100 f.s, through 8 output bits. Meanwhile, the time required for switching the bistable relay is i.e. the time period during which the relay coil has current flowing through it, 100 ms, is therefore considerably longer than the previously mentioned time.
  • bistable relay cannot follow such a rapid switching command. A circuit that takes this into account is not provided.
  • the invention has for its object to provide a driver circuit for a bistable relay, which not only solves the problem mentioned above, but includes a new development in manufacture and application in such a way that the first and the second input signal influence a flip-flop that first control signal and the inverse control signal alternately emitted, supplied to a timer and used as time-limiting output signals, so that even if the first and second input signals are extremely short, a semiconductor circuit is driven and for the necessary duration of an operating current to switch the polarized Relay remains switched on, which takes into account the high speed of the changeover signal.
  • Another object of the invention is to provide a driver circuit for a bistable relay, in which the flip-flop contains a delay circuit for suppressing interference signals on the input side, so that faulty switching of the relay is prevented.
  • Another object of the invention is to provide a driver circuit for a bistable relay which is provided with a flip-flop which has two series circuits comprising a delay circuit and contains a logic element, wherein an input / output connection of one of the series circuits is fed back to an input / output connection of the other series circuit, so that when the logic levels of both outputs temporarily assume the same value, set and reset signals of the same duration for the Timers are generated and the first and the second input signal is distinguished from interference signals.
  • Another object of the invention is to provide a driver circuit for a. to provide a bistable relay which includes a timer which comprises flip-flops connected in series in stages and a multivibrator which periodically supplies an oscillation signal to the flip-flop of the first stage, while the output signal of the flip-flop of the last stage stops the multivibrator and forms the output signal of the timer , wherein gate circuits are provided which block the reception of successive input signals and thereby suppress the subsequent signals which are applied to the bistable relay during its work.
  • Another object of the invention is to provide a bistable relay driver circuit that detects a supply voltage at a semiconductor switch and maintains the flip-flop in a predetermined stable state when the supply voltage is below the predetermined discriminator level so that the flip-flops even if for example, the power supply is interrupted while the relay is operating, always be kept in the reset state, thereby preventing the reset condition from being for only one of a number of relays is present.
  • the driver circuit for a bistable relay comprises a semiconductor circuit 1 which contains a bistable relay 2 with a single coil. If an excitation current flows in the direction of the arrows 4, 5 in this relay coil 3, a relay contact 6 led outwards changes its switching state in accordance with the direction of the excitation current, so that the switching condition is maintained even after the excitation current has been lost.
  • One connection of the relay coil 3 is connected to a connection point 80 between a first transistor 7 and a second transistor 8, the other connection of the relay coil is connected to a connection point 81 between a third transistor 9 and a fourth transistor 10.
  • the output of an amplifier 11 is connected to the base of transistor 10 and to the base of transistor 7 via an inverter N1.
  • the output of another amplifier 12 is at the base of the transistor 8 and via an inverter N2 to the base of transistor 9.
  • the inputs of the amplifiers 11 and 12 are connected to the outputs of AND gates G1, G2.
  • FIG. 2 shows the circuit diagram of the flip-flop 13 in FIG. 1, the one output QF of which is connected to one of the inputs of the AND gate G1 and the inverted output QF of which is connected to one of the inputs of the AND gate G2.
  • the set input S of the flip-flop 13 is connected to a NOR gate G3, which is followed by a delay circuit 82, which consists of a resistor 14, a capacitor 15 and two inverters 16, 17.
  • the reset input R of the flip-flop 13 is connected to a NOR gate G4.
  • the input signals at connections S and R are alternately changed by output bits of an arithmetic unit (not shown) at a high speed of 100 p.s.
  • the NOR gate G4 is followed by a further delay circuit 83 which comprises a resistor 18, a capacitor 19 and two inverters 20, 21.
  • the delay circuits 82, 83 serve to suppress an extremely short interference signal.
  • the output of the inverter 17, that is to say the set output QF of the flip-flop 13, is connected to a further input of the NOR gate G4.
  • the output of the inverter 21, that is to say the reset output QF of the flip-flop 13, which normally supplies the inverted signal with respect to the output QF, is connected to a further input of the NOR gate G3.
  • the NOR gates G3, G4 receive a surge signal from a surge circuit 22, which is initially applied to the input T of this circuit and
  • inverter 23 is inverted by an inverter 23. This signal is shown in Fig. 3 - (1).
  • the output of the inverter 22 is connected to the one input of a NAND element 27 via an inverter 24 and an RC element, which comprises a series resistor 25 and a parallel capacitor 26. Furthermore, the output of the inverter 23 is connected directly to the second input of the NAND gate 27.
  • the output signal of the NAND gate 27 is shown in Fig.3- (3).
  • the output signal of the NOR gate G3 is shown in Fig.3- (4).
  • the output signal of the inverter 17, that is to say at the set output QF of the flip-flop 13, is shown in FIG. 3- (5).
  • the output signal of the NOR gate G4 is shown in Fig.3- (6).
  • the output signal of the inverter 21, that is to say at the reset output QF of the flip-flop 13, is shown in FIG. 3- (7).
  • the described circuit of the flip-flop 13 leads to the fact that the set output QF and the reset output QF have the same logic level only during the times T 1 and T 2 shown in FIG. 3, as a result of which the first and the second input signal be distinguished from interference signals.
  • the circuit according to FIG. 1 contains four pulse shapers 28 to 31, of which the pulse shapers 29 to 31 are constructed in the same way in accordance with the circuit diagram shown in FIG.
  • a pulse shaper comprises resistors 32 to 36, integration capacitors 37 to 41 and Inverters 42 to 45 and a NAND gate G6, which receives at its one input the output signal of the circuit parts comprising the integration capacitors 40, 41.
  • Inverters 42 to 45 supply the signals shown in FIGS. 5- (2) to 5- (5) when a signal according to FIG. 5- (1) is applied.
  • the signal shown in Fig. 5- (6) then results at the output of the NAND gate G6.
  • 1 further comprises a timer 49 consisting of four flip-flops 50 to 53 connected in series with clock inputs T, and a multivibrator 54, which first supplies the flip-flop 50 with a periodic signal according to the diagram in FIGS. 7- (1) as long as the reset output Q4 of the flip-flop 53 of the last stage is high.
  • 7- (2) to 7- (5) show the course of the respective output signals at the outputs Q1 to Q4 of the flip-flops 50 to 52.
  • a monostable signal according to the diagram in Fig. 8- (1) is present.
  • This signal first passes through a level trigger Schmittrigger 58 to prevent malfunctions during the rise and fall times, as well as by low-level interference signals.
  • the signal then passes through pulse shaper 28.
  • Fig. 9- (1) shows the input signal of the pulse shaper 28.
  • Fig. 9- (2) shows the output signal of the pulse shaper 28.
  • Fig. 9- (3) shows the output signal of a NOR gate G7, which is part of a double function lock 59 .
  • a NAND gate G8 connected downstream of the NOR gate G7 supplies a signal according to FIG. Fig. 9- (3) inverted signal to the clock input T of the fliflop 13, so that the set output QF of the fliflop 13 according to Fig. 9- (4) becomes high and the reset output QF becomes low according to Fig. 9- (5).
  • a NAND gate G10 the inputs of which are connected to the set output QF and the reset output QF of the flip-flop 13, supplies the signal illustrated in FIG. 9- (6) at its output.
  • the output of the NAND gate G10 is only low during the time during which both outputs QF and QF are high and thereby resets the flip-flops 50 to 53 of the timer 49.
  • the NAND gate G10 thereby prevents the AND condition for the AND gates G1 and G2 from being met.
  • the reset output Q4 of the flip-flop 53 becomes high as a result of the reset signal coming from the NAND gate G10 and thereby activates the timer 49.
  • the output signals Q3 and Q4 of the flip-flops 52, 53 are shown in FIGS. 9- (7) and 9- ( 8).
  • the double function lock 59 contains a further NOR gate G9, the inputs of which are connected to the reset outputs Q3 and Q4 of the flip-flops 52, 53 of the clock generator 59.
  • the output signal of this NOR gate G9 is shown in Fig. 9- (9).
  • T4 determined by the timer 49
  • the output Q4 of the flip-flop 53 is also connected in parallel to one input of each of the AND gates G1 and G2. After the time interval T3 has elapsed, the output signal of the AND gate Gl switches the transistors 7 and 10 through the amplifier 11, so that a current flows through the excitation winding 3 of the relay in the direction of arrow 4.
  • the diagram in Fig. 8- (2) shows the corresponding output signal of the AND gate Eq.
  • the time interval is the time that is required for switching the excitation winding or relay coil 3 of the bistable relay 2 and which was assumed to be 100 ms here.
  • the time interval T3 supplied by the timer 49 is selected to be somewhat longer than the time required for switching the relay contact 6 of the bistable relay 2.
  • the current surge signal shown in the diagram in FIGS. 10- (1) which is fed to the input terminal P2, reaches the double-function lock 59 via a Schmit trigger 60 and the pulse shaper 29 and leads to the ones in FIGS. 10- (2 ⁇ and Fig. 10- (3) output signals of the AND gates G1, G2, therefore the relay contact 6 changes its position each time the impulse signal is applied.
  • the flip-flop 13 When a set signal shown in Fig. 11- (1) is applied to the input terminal P3, the flip-flop 13 is set via a smith trigger 61, the pulse shaper 30 and an OR gate G14.
  • the AND gate G1 therefore provides the signal shown in FIG. 11- (2) each time the set signal is applied, while the output of the AND gate G2 remains low, as shown in FIG. 11- (3).
  • FIG. 13 shows a circuit 69 with a bistable relay 68 with two excitation windings.
  • This circuit 69 can take the place of the circuit 1 in FIG. 1.
  • the bistable relay 68 changes the switching position of an output relay contact 71 when an excitation current flows through an excitation winding 70 and then holds the contact in this position.
  • the relay contact 71 changes its position again and remains in this new position.
  • Excitation windings 70, 72 are in series with transistors 73, 74, the bases of which are connected to amplifiers 11 and 12, respectively.
  • the circuit 69 can be used in the context of the invention in the same way as the circuit 1.
  • the signals of the connection points 75, 76 of the excitation windings 70, 72 with the transistors 73, 74 can be detected and thus allow an indirect control of whether the bistable relay 68 works.
  • the stabilized voltage Vcc of a constant voltage source is connected to the series circuit comprising a resistor 84 and a capacitor 85, the common connection point of which is connected to one input of an AND gate Gll and to its other input via an inverter N3 , the inverter being designed as a level discriminator.
  • the capacitor 85 charges.
  • the AND gate G11 outputs a high-level signal, by means of which the flip-flops 50 to 53 of the timer 49 are reset.
  • the discriminator level of the inverter N3 is chosen to be higher than the lowest voltage, so that the other reproduced components of the circuit are fed by the constant voltage source and work properly.
  • the output signal of the inverter N3 is fed to the first input of 2 AND gates G12 and G13.
  • the constant voltage source also feeds a resistor 86, which is in series with a switch 87.
  • the connection point of the resistor 86 to the switch 87 is connected to the second input of the AND gate G13 and via an inverter N4 to the second input of the AND gate G12, whose output signal sets the flip-flop 13 via the OR gate G14, while the Output signal of the AND gate G13 resets the flip-flop 13 via the OR gate G15.
  • the AND gate G13 delivers a high-level output signal as long as the voltage across the capacitor 85 is below the discriminator level of the inverter N3. This output signal of the AND gate G13 resets the flip-flop 13. If the stabilized supply voltage is applied or a brief electrical interruption disappears while switch 87 is closed, AND gate G12 provides a high level output signal as long as the voltage across capacitor 85 is below the discriminator level of inverter N3. The flip-flop 13 is set by this output signal of the AND gate G12. If the voltage across the capacitor 85 is higher than the discriminator level, the outputs of the AND gates Gll, G12 and G13 low, so that the circuit operates in accordance with the signals present at the input connections P1 to P4, as previously described.
  • a contact of the bistable relay 2 can be used for the switch 87, which contact is closed when the relay winding 3 has current flowing through it in the direction of the arrow 4 and is open when, conversely, the excitation current flows in the direction of the arrow 5.
  • the relay contact 6 of the bistable relay 2 is always returned to the reset position from the position before the supply voltage was applied or when a brief electrical interruption occurred, even after the supply voltage was switched on or the short-term electrical interruption disappeared. In this way, automatic setting and resetting is achieved, so that a bistable relay, which is connected, for example, to 8 bits of an arithmetic unit, is not set to a position that deviates from the specified program.

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Abstract

Die Treiberschaltung für ein bistabiles Relais (2) umfaßt ein Flipflop (13), dessen einer Ausgang (QF) mit einem ersten Eingang und dessen anderer Ausgang (QF) mit einem zweiten Eingang eines Halbleiterschaitkreises (1) verbunden ist, der in Abhängigkeit von den an seinen beiden Eingängen anliegenden Signalen den Erregerstrom zum Umschalten des bistabilen Relais (2) schaltet. Um das bistabile Relais (2) auch durch Impulse umschalten zu können, die wesentlich kürzer als die Umschaltzeit des Relais (2) sind, ist ein über die Ausgänge (QF, QF) des Flipflops (13) triggerbarer Zeitgeber (49) vorgesehen, der den Halbleiterschaltkreis (1) während einer für das Umschalten des Relaiskontaktes (6) ausreichenden Zeit aktiviert. Über weitere Schaltelemente (84-87, N3, N4, G11-G15) wird das bistabile Relais (2) bei jedem Einschalten oder Wiedereinschalten der Versorgungsspannung (Vcc) in eine definierte Lage gebracht. Die Treiberschaltung kann über getrennte Eingänge (P1 bis P4) wahlweise mit einem monostabilen Signal, unipolaren Stromstoßimpulsen sowie Setz- und Rücksetzimpuslen angesteuert werden.The driver circuit for a bistable relay (2) comprises a flip-flop (13), one output (QF) of which is connected to a first input and the other output (QF) of which is connected to a second input of a semiconductor circuit (1) which is a function of the the excitation current for switching the bistable relay (2) switches at its two inputs. In order to be able to switch the bistable relay (2) by means of pulses which are significantly shorter than the switchover time of the relay (2), a timer (49) which can be triggered via the outputs (QF, QF) of the flip-flop (13) is provided, which the semiconductor circuit (1) activated for a sufficient time for switching the relay contact (6). The bistable relay (2) is brought into a defined position each time the supply voltage (Vcc) is switched on or on again using additional switching elements (84-87, N3, N4, G11-G15). The driver circuit can be controlled via separate inputs (P1 to P4) optionally with a monostable signal, unipolar impulse pulses as well as set and reset impulses.

Description

Die Erfindung betrifft eine Treiberschaltung für ein bistabiles Relais, das seine jeweilige Lage auch dann beibehält, wenn die Erregerspannung nach Ansprechen und Umschalten des Relais verschwindet.The invention relates to a driver circuit for a bistable relay, which maintains its respective position even when the excitation voltage disappears after the relay has responded and switched.

Bekanntlich benötigt diese Art von Relais keinen Erregergleichstrom für die Relaisspule, um das Relais in der jeweiligen Lage zu halten.As is known, this type of relay does not require excitation direct current for the relay coil in order to hold the relay in the respective position.

Entsprechende Treiber- oder Ansteuerschaltungen sind beispielsweise aus der japanischen Gebrauchsmusterver- öffentlichung Nr. 48 702/1977 (nachstehend erste Vorveröffentlichung genannt) und aus der deutschen Patentschrift 1 279 777 (nachstehend zweite Vorveröffentlichung genannt) bekannt.Corresponding driver or control circuits are known, for example, from Japanese Utility Model Publication No. 48 702/1977 (hereinafter referred to as the first prior publication) and from German Patent No. 1,279,777 (hereinafter referred to as the second prior publication).

Diese Schaltungen sind so ausgelegt, daß ein Kondensator und ein bistabiles Relais in Serie an eine Versorgungsspannung 100 bis 200 Volt angeschlossen sind, so daß beim Schließen eines Schalters ein Gleichstrom durch die Spule des zu betätigenden Relais fließt, bis der Kondensator nach einer vorgegebenen Zeit aufgeladen ist und den Strom unterbricht, wonach dann das bistabile Relais mechanisch in einer jeweiligen Lage gehalten wird. Beim Öffnen des Schalters entlädt sich der Kondensator, so daß der Entladestrom in umgekehrter Richtung durch die Relaisspule und über einen Halbleiterschalter wie etwa einen Transistor fließt, so daß das Relais in seine andere Lage umschlägt.These circuits are designed so that a capacitor and a bistable relay are connected in series to a supply voltage of 100 to 200 volts, so that when a switch is closed, a direct current flows through the coil of the relay to be actuated until the capacitor is charged after a predetermined time is and interrupts the current, after which the bistable relay is then held mechanically in a respective position. When the switch is opened, the capacitor discharges, so that the discharge current flows in the opposite direction through the relay coil and through a semiconductor switch, such as a transistor, so that the relay changes position.

Diese Schaltungen haben den Nachteil, daß die betreffenden Kondensatoren eine verhältnismäßig große Kapazität haben müssen, so daß sie nicht integrationsfähig sind und auch nicht in dem Gehäuse von kleinbauenden bistabilen Relais untergebracht werden können.These circuits have the disadvantage that the capacitors in question must have a relatively large capacity, so that they are not capable of integration and also cannot be accommodated in the housing of small bistable relays.

Aus der japanischen Offenlegungsschrift 80231/1980 (nachstehend dritte Vorveröffentlichung genannt) ist ein Vorschlag zur Behebung dieses Nachteils bekannt. Hierbei wird anstelle eines Kondensators eine aus mehreren Transistoren bestehende Schaltung verwendet, die ähnlich wie bei den vorhergenannten Vorveröffentlichungen eine Transistoren umfassende Treiberschaltung und ein in Serie damit liegendes bistabiles Relais mit der Versorgungsspannung von 100 bis 200 Volt verbindet.From Japanese Patent Application Laid-Open 80231/1980 (hereinafter referred to as the third prior publication), a proposal to remedy this disadvantage is known. In this case, instead of a capacitor, a circuit consisting of several transistors is used which, similar to the previous publications mentioned, connects a driver circuit comprising transistors and a bistable relay in series therewith with the supply voltage of 100 to 200 volts.

Der Vorschlag nach dieser dritten Vorveröffentlichung ist ebensowenig wie diejenigen nach der ersten und der zweiten Vorveröffentlichung geeignet für die Ansteuerung eines bistabilen Relais durch die Ausgangsbits eines Rechners oder eines Mikroprozessors, dessen mit einem programmierbaren logischen Steuerwerk (PLC) verbundenes Rechenwerk (CPU) diese Ausgangsbits mit hoher Geschwindigkeit ausgibt.The proposal according to this third prior publication is just as unsuitable for the control of a bistable relay by the output bits of a computer or a microprocessor, whose arithmetic logic unit (CPU) connected to a programmable logic controller (PLC) also has these output bits outputs high speed.

Das Rechenwerk könnte das Relais in einer sehr kurzen Zeit von beispielsweise 100 f.s durch 8 Ausgangsbits umschalten. Indessen beträgt die für das Umschalten des bistabilen Relais notwendige Zeit, d.h. die Zeitspanne, während deren die Relaisspule stromdurchflossen ist, 100 ms, ist also wesentlich länger als die zuvor genannte Zeit.The arithmetic unit could switch the relay in a very short time, for example 100 f.s, through 8 output bits. Meanwhile, the time required for switching the bistable relay is i.e. the time period during which the relay coil has current flowing through it, 100 ms, is therefore considerably longer than the previously mentioned time.

Bei dem Vorschlag nach der dritten Vorveröffentlichung kann das bistabile Relais einem so raschen Umschaltbefehl nicht folgen. Eine Schaltung, die dem Rechnung trägt, ist nicht vorgesehen.In the proposal after the third prior publication, the bistable relay cannot follow such a rapid switching command. A circuit that takes this into account is not provided.

Der Erfindung liegt die Aufgabe zugrunde, eine Treiberschaltung für ein bistabiles Relais zu schaffen, die nicht nur das vorstehend genannte Problem löst, sondern eine Neuentwicklung in der Herstellung und Anwendung in der Weise beinhaltet, daß das erste und das zweite Eingangssignal ein Flipflop beeinflussen, das erste Steuersignal und das inverse Steuersignal abwechselnd abgegeben, einem Zeitgeber zugeführt und als zeitbegrenzende Ausgangssignale benutzt werden, so daß selbst dann, wenn das erste und das zweite Eingangssignal extrem kurz sind, ein Halbleiterschaltkreis angesteuert wird und für die notwendige Dauer eines Arbeitsstromes zum Umschalten des polarisierten Relais angeschaltet bleibt, wodurch der hohen Geschwindigkeit des Umschaltsignales Rechnung getragen wird.The invention has for its object to provide a driver circuit for a bistable relay, which not only solves the problem mentioned above, but includes a new development in manufacture and application in such a way that the first and the second input signal influence a flip-flop that first control signal and the inverse control signal alternately emitted, supplied to a timer and used as time-limiting output signals, so that even if the first and second input signals are extremely short, a semiconductor circuit is driven and for the necessary duration of an operating current to switch the polarized Relay remains switched on, which takes into account the high speed of the changeover signal.

Eine weitere Aufgabe der Erfindung besteht darin, eine Treiberschaltung für ein bistabiles Relais zu schaffen, bei der das Flipflop eine Verzögerungsschaltung zum Unterdrücken eingangsseitiger Störsignale enthält, so daß Fehlschaltungen des Relais verhindert werden.Another object of the invention is to provide a driver circuit for a bistable relay, in which the flip-flop contains a delay circuit for suppressing interference signals on the input side, so that faulty switching of the relay is prevented.

Eine weitere Aufgabe der Erfindung besteht darin, eine Treiberschaltung für ein bistabiles Relais zu schaffen, die mit einem Flipflop versehen ist, das zwei Serienschaltungen aus einer Verzögerungsschaltung und einem Logikglied enthält, wobei ein Eingangs/Ausgangs-Anschluß einer der Serienschaltungen auf einen Eingangs/ Ausgangs-Anschluß der anderen Serienschaltung rückgekoppelt ist, so daß dann, wenn die Logikpegel beider Ausgänge zeitweise den gleichen Wert annehmen, Setz- und Rücksetzsignale gleicher Zeitdauer für den Zeitgeber erzeugt werden und das erste und das zweite Eingangssignal von Störsignalen unterschieden wird.Another object of the invention is to provide a driver circuit for a bistable relay which is provided with a flip-flop which has two series circuits comprising a delay circuit and contains a logic element, wherein an input / output connection of one of the series circuits is fed back to an input / output connection of the other series circuit, so that when the logic levels of both outputs temporarily assume the same value, set and reset signals of the same duration for the Timers are generated and the first and the second input signal is distinguished from interference signals.

Eine weitere Aufgabe der Erfindung besteht darin, eine Treiberschaltung für ein . bistabiles Relais zu schaffen, die einen Zeitgeber enthält, der in mehreren Stufen hintereinandergeschaltete Flipflops und einen Multivibrator umfaßt, der an das Flipflop der ersten Stufe periodisch ein Schwingungssignal liefert, während das Ausgangssignal des Flipflops der letzten Stufe den Multivibrator stillsetzt und das Ausgangssignal des Zeitgebers bildet, wobei Torschaltungen vorgesehen sind, die den Empfang aufeinanderfolgender Eingangssignale sperren und dadurch die nachfolgenden Signale, die an dem bistabiles Relais anliegen, während dessen Arbeiten unterdrücken.Another object of the invention is to provide a driver circuit for a. to provide a bistable relay which includes a timer which comprises flip-flops connected in series in stages and a multivibrator which periodically supplies an oscillation signal to the flip-flop of the first stage, while the output signal of the flip-flop of the last stage stops the multivibrator and forms the output signal of the timer , wherein gate circuits are provided which block the reception of successive input signals and thereby suppress the subsequent signals which are applied to the bistable relay during its work.

Eine weitere Aufgabe der Erfindung besteht darin, eine Treiberschaltung für ein bistabiles Relais zu schaffen, die eine Versorgungsspannung an einem Halbleiterschalter detektiert und das Flipflop in einem vorgegebenen stabil en Zustand hält, wenn die Versorgungsspannung unter dem vorgegebenen Diskriminatorpegel liegt, so daß die Flipflops selbst wenn beispielsweise die Stromversorgung während des Arbeitens des Relais unterbrochen wird, stets im Rücksetzzustand gehalten werden, wodurch verhindert wird, daß die Rücksetzbedingung für lediglich eines aus einer Anzahl von Relais vorliegt.Another object of the invention is to provide a bistable relay driver circuit that detects a supply voltage at a semiconductor switch and maintains the flip-flop in a predetermined stable state when the supply voltage is below the predetermined discriminator level so that the flip-flops even if for example, the power supply is interrupted while the relay is operating, always be kept in the reset state, thereby preventing the reset condition from being for only one of a number of relays is present.

Die Treiberschaltung nach der Erfindung wird nachfolgend anhand der Zeichnung beschrieben, die ein Ausführungsbeispiel, dessen Einzelheiten und eine Reihe erläuternder Diagramme umfaßt. Es zeigt:

  • Fig.1 eine Treiberschaltung nach der Erfindung,
  • Fig.2 das Schaltbild des Flipflops 13 in Fig.l,
  • Fig.3 ein Signaldiagramm zur Erläuterung der Funktion des Flipflops 13,
  • Fig.4 ein Schaltbild der Impulsformer 28 bis 31 in Fig.l,
  • Fig.5 Signaldiagramme zur Erläuterung der und 6 Arbeitsweise der Impulsformer 28 bis 31,
  • Fig.7 ein Signaldiagramm zur Erläuterung der Arbeitsweise des Zeitgebers 49 in Fig.l,
  • Fig.8 ein Signaldiagramm zur Erläuterung einer monostabilen Arbeitsweise,
  • Fig.9 ein Signaldiagramm zur Erläuterung der Arbeitsweise der Schaltung 59 zur Verhinderung von Doppelbetätigungen in Fig.l,
  • Fig.10 ein Signaldiagramm zur Erläuterung eines Stromstoß-Betriebs,
  • Fig.11 ein Signaldiagramm zur Erläuterung des Setzens,
  • Fig.12 ein Signaldiagramm zur Erläuterung des Rücksetzens und
  • Fig.13 ein Schaltbild einer weiteren Ausführungsform des Halbleiterschaltkreises.
The driver circuit according to the invention is described below with reference to the drawing, which comprises an embodiment, its details and a series of explanatory diagrams. It shows:
  • 1 shows a driver circuit according to the invention,
  • 2 shows the circuit diagram of the flip-flop 13 in Fig.l,
  • 3 shows a signal diagram to explain the function of the flip-flop 13,
  • 4 shows a circuit diagram of the pulse shapers 28 to 31 in FIG. 1,
  • 5 signal diagrams to explain the and 6 operation of the pulse shapers 28 to 31,
  • 7 is a signal diagram to explain the operation of the timer 49 in Fig.l,
  • 8 shows a signal diagram to explain a monostable mode of operation,
  • 9 shows a signal diagram to explain the mode of operation of the circuit 59 for preventing double actuation in FIG.
  • 10 shows a signal diagram to explain a surge operation,
  • 11 shows a signal diagram to explain the setting,
  • 12 shows a signal diagram to explain the reset and
  • 13 shows a circuit diagram of a further embodiment of the semiconductor circuit.

Gemäß den Figuren 1 bis 13 umfaßt die Treiberschaltung für ein bistabiles Relais einen Halbleiterschaltkreis 1, der ein bistabiles Relais 2 mit einer einzigen Spule enthält. Wenn in dieser Relaisspule 3 ein Erregerstrom in Richtung der Pfeile 4, 5 fließt, ändert ein nach außen herausgeführter Relaiskontakt 6 seinen Schaltzustand entsprechend der Richtung des Erregerstromes, so daß die Schaltbedingung selbst nach Wegfall des Erregerstromes aufrechterhalten wird. Der eine Anschluß der Relaisspule 3 ist mit einem Verbindungspunkt 80 zwischen einem ersten Transistor 7 und einem zweiten Transistor 8 verbunden, der andere Anschluß der Relaisspule ist mit einem Verbindungspunkt 81 zwischen einem dritten Transistor 9 und einem vierten Transistor 10 verbunden.According to FIGS. 1 to 13, the driver circuit for a bistable relay comprises a semiconductor circuit 1 which contains a bistable relay 2 with a single coil. If an excitation current flows in the direction of the arrows 4, 5 in this relay coil 3, a relay contact 6 led outwards changes its switching state in accordance with the direction of the excitation current, so that the switching condition is maintained even after the excitation current has been lost. One connection of the relay coil 3 is connected to a connection point 80 between a first transistor 7 and a second transistor 8, the other connection of the relay coil is connected to a connection point 81 between a third transistor 9 and a fourth transistor 10.

Der Ausgang eines Verstärkers 11 ist mit der Basis des Transistors 10 sowie über einen Inverter N1 mit der Basis des Transistors 7 verbunden. Der Ausgang eines weiteren Verstärkers 12 ist mit der Basis des Transistors 8 sowie über einen Inverter N2 mit der Basis des Transistors 9 verbunden. Die Eingänge der Verstärker 11 bzw. 12 sind mit den Ausgängen von UND-Gliedern Gl, G2 verbunden.The output of an amplifier 11 is connected to the base of transistor 10 and to the base of transistor 7 via an inverter N1. The output of another amplifier 12 is at the base of the transistor 8 and via an inverter N2 to the base of transistor 9. The inputs of the amplifiers 11 and 12 are connected to the outputs of AND gates G1, G2.

Figur 2 zeigt das Schaltbild des Flipflops 13 in Fig.l, dessen einer Ausgang QF mit einem der Eingänge des UND-Gliedes Gl und dessen invertierter Ausgang QF mit einem der Eingänge des UND-Gliedes G2 verbunden ist. Der Setzeingang S des Flipflops 13 ist mit einem NOR-Glied G3 verbunden, dem eine Verzögerungsschaltung 82 nachgeschaltet ist, die aus einem Widerstand 14, einem Kondensator 15 und zwei Invertern 16, 17 besteht. Der Rücksetzeingang R des Flipflops 13 ist mit einem NOR-Glied G4 verbunden. Die Eingangssignale an den Anschlüssen S und R werden durch Ausgangsbits eines Rechenwerks (nicht dargestellt) mit einer hohen Geschwindigkeit von 100 p.s wechselweise geändert. Dem NOR-Glied G4 ist eine weitere Verzögerungsschaltung 83 nachgeschaltet, die einen Widerstand 18, einen Kondensator 19 und zwei Inverter 20, 21 umfaßt. Die Verzögerungsschaltungen 82, 83 dienen dazu, ein extrem kurzes Störsignal zu unterdrücken. Der Ausgang des Inverters 17, also der Setzausgang QF des Flipflops 13, ist mit einem weiteren Eingang des NOR-Gliedes G4 verbunden. Der Ausgang des Inverters 21, also der Rücksetzausgang QF des Flipflops 13, der in bezug auf den Ausgang QF normalerweise das invertierte Signal liefert, ist mit einem weiteren Eingang des NOR-Gliedes G3 verbunden. über je einen dritten Eingang erhalten die NOR-Glieder G3, G4 von einer Stromstoßschaltung 22 ein Stromstoßsignal, das zunächst am Eingang T dieser Schaltung anliegt undFIG. 2 shows the circuit diagram of the flip-flop 13 in FIG. 1, the one output QF of which is connected to one of the inputs of the AND gate G1 and the inverted output QF of which is connected to one of the inputs of the AND gate G2. The set input S of the flip-flop 13 is connected to a NOR gate G3, which is followed by a delay circuit 82, which consists of a resistor 14, a capacitor 15 and two inverters 16, 17. The reset input R of the flip-flop 13 is connected to a NOR gate G4. The input signals at connections S and R are alternately changed by output bits of an arithmetic unit (not shown) at a high speed of 100 p.s. The NOR gate G4 is followed by a further delay circuit 83 which comprises a resistor 18, a capacitor 19 and two inverters 20, 21. The delay circuits 82, 83 serve to suppress an extremely short interference signal. The output of the inverter 17, that is to say the set output QF of the flip-flop 13, is connected to a further input of the NOR gate G4. The output of the inverter 21, that is to say the reset output QF of the flip-flop 13, which normally supplies the inverted signal with respect to the output QF, is connected to a further input of the NOR gate G3. Via a third input each, the NOR gates G3, G4 receive a surge signal from a surge circuit 22, which is initially applied to the input T of this circuit and

durch einen Inverter 23 invertiert wird. Dieses Signal ist in Fig. 3 -(1) dargestellt. Der Ausgang des Inverters 22 ist mit dem einen Eingang eines NAND-Gliedes 27 über einen Inverter 24 und ein RC-Glied verbunden, das einen Serienwiderstand 25 und einen Parallelkondensator 26 umfaßt. Weiterhin ist der Ausgang des Inverters 23 mit dem zweiten Eingang des NAND-Gliedes 27 direkt verbunden.is inverted by an inverter 23. This signal is shown in Fig. 3 - (1). The output of the inverter 22 is connected to the one input of a NAND element 27 via an inverter 24 and an RC element, which comprises a series resistor 25 and a parallel capacitor 26. Furthermore, the output of the inverter 23 is connected directly to the second input of the NAND gate 27.

Das Signal an dem mit dem RC-Glied 25,26 verbundenen Eingang des NAND-Gliedes 27 ist in Fig.3-(2) dargestellt.The signal at the input of the NAND gate 27 connected to the RC gate 25, 26 is shown in Fig. 3- (2).

Das Ausgangssignal des NAND-Gliedes 27 ist in Fig.3-(3) dargestellt.The output signal of the NAND gate 27 is shown in Fig.3- (3).

Das Ausgangssignal des NOR-Gliedes G3 ist in Fig.3-(4) dargestellt.The output signal of the NOR gate G3 is shown in Fig.3- (4).

Das Ausgangssignal des Inverters 17, also am Setzausgang QF des Flipflops 13, ist in Fig.3-(5) dargestellt.The output signal of the inverter 17, that is to say at the set output QF of the flip-flop 13, is shown in FIG. 3- (5).

Das Ausgangssignal des NOR-Gliedes G4 ist in Fig.3-(6) dargestellt.The output signal of the NOR gate G4 is shown in Fig.3- (6).

Das Ausgangssignal des Inverters 21, also am Resetausgang QF des Flipflops 13, ist in Fig.3-(7) dargestellt.The output signal of the inverter 21, that is to say at the reset output QF of the flip-flop 13, is shown in FIG. 3- (7).

Wie aus diesem Diagramm hervorgeht,führt die beschriebene Schaltung des Flipflops 13 dazu, daß der Setzausgang QF und der Rücksetzausgang QF nur während der in Fig.3 eingezeichneten Zeiten T1 und T2 den gleichen logischen Pegel haben, wodurch das erste und das zweite Eingangssignal von Störsignalen unterschieden werden.As can be seen from this diagram, the described circuit of the flip-flop 13 leads to the fact that the set output QF and the reset output QF have the same logic level only during the times T 1 and T 2 shown in FIG. 3, as a result of which the first and the second input signal be distinguished from interference signals.

Die Schaltung nach Fig. 1 enthält vier Impulsformer 28 bis 31, von denen die Impulsformer 29 bis 31 gleichartig entsprechend dem in Fig.4 gezeigten Schaltbild aufgebaut sind. Ein solcher Impulsformer umfaßt Widerstände 32 bis 36, Integrationskondensatoren 37 bis 41 und Inverter 42 bis 45 sowie ein NAND-Glied G6, das an seinem einen Eingang das Ausgangssignal des die Integrationskondensatoren 40, 41 umfassenden Schaltungsteile erhält.The circuit according to FIG. 1 contains four pulse shapers 28 to 31, of which the pulse shapers 29 to 31 are constructed in the same way in accordance with the circuit diagram shown in FIG. Such a pulse shaper comprises resistors 32 to 36, integration capacitors 37 to 41 and Inverters 42 to 45 and a NAND gate G6, which receives at its one input the output signal of the circuit parts comprising the integration capacitors 40, 41.

Die Inverter 42 bis 45 liefern beim Anlegen eines Signales gemäß Fig. 5-(1) die in Fig. 5-(2) bis Fig. 5-(5) dargestellten Signale. Am Ausgang des NAND-Gliedes G6 ergibt sich dann das in Fig. 5-(6) dargestellte Signal. Bei diesem Aufbau der Impulsformer 28 bis 31 wird auch beim Auftreten der in Fig. 6-(1) dargestellten Impulse 46 bis 48 mit weniger als 30 µ.s verhindert, daß das in Fig. 6-(2) dargestellte Ausgangssignal des Inverters 42 sich ändert. Hierdurch werden Fehlschaltungen infolge von Störimpulsen verhindert. Der Impulsformer 28 unterscheidet sich von der beschriebenen Schaltung dadurch, daß er anstelle des NAND-Gliedes G6 ein EXKLUSIV-ODER-Glied enthält.Inverters 42 to 45 supply the signals shown in FIGS. 5- (2) to 5- (5) when a signal according to FIG. 5- (1) is applied. The signal shown in Fig. 5- (6) then results at the output of the NAND gate G6. With this construction of the pulse shapers 28 to 31, even if the pulses 46 to 48 shown in FIG. 6- (1) occur with less than 30 μ.s, the output signal of the inverter 42 shown in FIG. 6- (2) is prevented changes. This prevents incorrect switching due to interference pulses. The pulse shaper 28 differs from the circuit described in that it contains an EXCLUSIVE-OR gate instead of the NAND gate G6.

Die Schaltung nach Fig. 1 umfaßt weiterhin einen Zeitgeber 49, bestehend aus vier hintereinandergeschalteten Flipflops 50 bis 53 mit Takteingängen T, sowie einen Multivibrator 54, der an das Flipflop 50 zunächst ein periodisches Signal gemäß dem Diagramm in Fig. 7-(1) liefert, solange der Rücksetzausgang Q4 des Flipflops 53 der letzten Stufe hoch liegt. Die Diagramme gemäß Fig. 7-(2) bis Fig. 7-(5) zeigen den Verlauf der jeweiligen Ausgangssignale an den Ausgängen Ql bis Q4 der Flipflops 50 bis 52.1 further comprises a timer 49 consisting of four flip-flops 50 to 53 connected in series with clock inputs T, and a multivibrator 54, which first supplies the flip-flop 50 with a periodic signal according to the diagram in FIGS. 7- (1) as long as the reset output Q4 of the flip-flop 53 of the last stage is high. 7- (2) to 7- (5) show the course of the respective output signals at the outputs Q1 to Q4 of the flip-flops 50 to 52.

Es sei nun angenommen, daß an dem Eingang Pl ein monostabiles Signal entsprechend dem Diagramm in Fig. 8-(1) anliegt. Dieses Signal durchläuft zunächst einen Schmittrigger 58 zur Pegeldiskriminierung, um Fehlfunktionen während der Anstiegszeit und während der Abfallzeit, sowie durch niederpegelige Störsignale zu verhindern. Anschließend durchläuft das Signal den Impulsformer 28.It is now assumed that at the input P1 a monostable signal according to the diagram in Fig. 8- (1) is present. This signal first passes through a level trigger Schmittrigger 58 to prevent malfunctions during the rise and fall times, as well as by low-level interference signals. The signal then passes through pulse shaper 28.

Fig. 9-(1) zeigt das Eingangssignal des Impulsformers 28. Fig. 9-(2) zeigt das Ausgangssignal des Impulsformers 28. Fig. 9-(3) zeigt das Ausgangssignal eines NOR-Gliedes G7, das Bestandteil einer Doppelfunktionssperre 59 ist. Ein dem NOR-Glied G7 nachgeschaltetes NAND-Glied G8 liefert ein gegenüber dem Signal gem. Fig. 9-(3) invertiertes Signal an den Takteingang T des Fliflops 13, sodaß der Setzausgang QF des Fliflops 13 entsprechend Fig. 9-(4) hochpegelig wird und der Rücksetzausgang QF entsprechend Fig. 9-(5) niederpegelig wird. Daraufhin liefert ein NAND-Glied G10, dessen Eingänge mit dem Setzausgang QF und dem Rücksetzausgang QF des Flipflops 13 verbunden sind, an seinem Ausgang das in Fig. 9-(6) veranschaulichte Signal. Der Ausgang des NAND-Gliedes G10 ist also nur während der Zeit niederpegelig, während derer beide Ausgänge QF und QF hochpegelig sind und setzt hierdurch die Flipflops 50 bis 53 des Zeitgebers 49 zurück. Gleichzeitig verhindert das NAND-Glied G10 hierdurch die Erfüllung der UND-Bedingung für die UND-Glieder Gl und G2. Der Rücksetzausgang Q4 des Flipflops 53 wird infolge des von dem NAND-Glied G10 kommenden Rücksetzsignals hochpegelig und aktiviert hierdurch den Zeitgeber 49. Die Ausgangssignale Q3 und Q4 der Flipflops 52, 53 sind in Fig. 9-(7) und Fig. 9-(8) dargestellt.Fig. 9- (1) shows the input signal of the pulse shaper 28. Fig. 9- (2) shows the output signal of the pulse shaper 28. Fig. 9- (3) shows the output signal of a NOR gate G7, which is part of a double function lock 59 . A NAND gate G8 connected downstream of the NOR gate G7 supplies a signal according to FIG. Fig. 9- (3) inverted signal to the clock input T of the fliflop 13, so that the set output QF of the fliflop 13 according to Fig. 9- (4) becomes high and the reset output QF becomes low according to Fig. 9- (5). Then, a NAND gate G10, the inputs of which are connected to the set output QF and the reset output QF of the flip-flop 13, supplies the signal illustrated in FIG. 9- (6) at its output. The output of the NAND gate G10 is only low during the time during which both outputs QF and QF are high and thereby resets the flip-flops 50 to 53 of the timer 49. At the same time, the NAND gate G10 thereby prevents the AND condition for the AND gates G1 and G2 from being met. The reset output Q4 of the flip-flop 53 becomes high as a result of the reset signal coming from the NAND gate G10 and thereby activates the timer 49. The output signals Q3 and Q4 of the flip-flops 52, 53 are shown in FIGS. 9- (7) and 9- ( 8).

Die Doppelfunktionssperre 59 enthält ein weiteres NOR-Glied G9, dessen Eingänge mit den Reset-Ausgängen Q3 und Q4 der Flipflops 52, 53 des Taktgebers 59 verbunden sind. Das Ausgangssignal dieses NOR-Gliedes G9 ist in Fig. 9-(9) dargestellt. Die Zeit T4 in Fig. 9-(9) während derer der Ausgang des NOR-Gliedes G9 niederpegelig ist, ist gleich der Hälfte des durch den Zeitgeber 49 bestimmten Zeitintervalls T3 (T4 =

Figure imgb0001
), sodaß die Übertragung des nächsten Taktsignales über das NAND-Glied G3 auf das Flipflop 13 während der Zeit T4 gesperrt wird. Somit wird, wenn aufeinanderfolgend kontinuierliche Signale an das NOR-Glied G7 gelangen, eine Fehlfunktion oder Fehlschaltung durch Störimpulse verhindert, da sich die stabile Lage des Flipflops 13 nicht ändert. Der Ausgang Q4 des Flipflops 53 ist des weiteren parallel mit je einem Eingang jedes der UND-Glieder G1 und G2 verbunden. Nach Ablauf des Zeitintervalls T3 schaltet das Ausgangssignal des UND-Gliedes Gl über den Verstärker 11 die Transistoren 7 und 10 leitend, sodaß ein Strom durch die Erregerwicklung 3 des Relais in Richtung des Pfeils 4 fließt. Das Diagramm in Fig. 8-(2) zeigt das entsprechende Ausgangssignal des UND-Gliedes Gl. Als Zeitintervall wird diejenige Zeit bezeichnet, die für das Umschalten der Erregerwicklung oder Relaisspule 3 des bistabilen Relais 2 notwendig ist und die hier mit 100 ms angenommen wurde.The double function lock 59 contains a further NOR gate G9, the inputs of which are connected to the reset outputs Q3 and Q4 of the flip-flops 52, 53 of the clock generator 59. The output signal of this NOR gate G9 is shown in Fig. 9- (9). The time T4 in Fig. 9- (9) during which the output of the NOR gate G9 is low is equal to half the time interval T3 (T4 = determined by the timer 49)
Figure imgb0001
 ), so that the transmission of the next clock signal via the NAND gate G3 to the flip-flop 13 is blocked during the time T4. Thus, if consecutive continuous signals reach the NOR gate G7, a malfunction or malfunction due to interference pulses is prevented since the stable position of the flip-flop 13 does not change. The output Q4 of the flip-flop 53 is also connected in parallel to one input of each of the AND gates G1 and G2. After the time interval T3 has elapsed, the output signal of the AND gate Gl switches the transistors 7 and 10 through the amplifier 11, so that a current flows through the excitation winding 3 of the relay in the direction of arrow 4. The diagram in Fig. 8- (2) shows the corresponding output signal of the AND gate Eq. The time interval is the time that is required for switching the excitation winding or relay coil 3 of the bistable relay 2 and which was assumed to be 100 ms here.

Beim Abfall des in Fig. 8-(1) dargestellten, dem Eingangsanschluß Pl zugeführten monostabilen Signals gelangt das Ausgangssignal des Impulsformers 28 über die Doppelfunktionssperre 59 an den Takteingang T des Flipflops 13, wodurch dieses in die andere Lage kippt und am Ausgang des UND-Gliedes G2 das in Fig. 8-(3) dargestellte Signal erzeugt. Hierdurch werden die Transistoren 8, 9 leitend und durch die Relaisspule 3 fließt ein Erregerstrom in Richtung des Pfeiles 5 lediglich während des Zeitintervalles T3.When the monostable signal shown in FIG. 8- (1), which is fed to the input terminal P1, drops, the output signal of the pulse shaper 28 reaches the clock input T of the flip-flop 13 via the double-function lock 59, as a result of which it flips into the other position and at the output of the AND Gate G2 generates the signal shown in Fig. 8- (3). As a result, the transistors 8, 9 become conductive and through the relay coil 3 An excitation current flows in the direction of arrow 5 only during the time interval T3.

Das von dem Zeitgeber 49 gelieferte Zeitintervall T3 ist etwas größer gewählt als die Zeit, die zum Umschalten des Relaiskontaktes 6 des bistabilen Relais 2 erforderlich ist.The time interval T3 supplied by the timer 49 is selected to be somewhat longer than the time required for switching the relay contact 6 of the bistable relay 2.

Das im Diagramm der Fig. 10-(1) dargestellte Stromstoßsignal, das dem Eingangsanschluß P2 zugeführt wird, gelangt über einen Schmittrigger 60 und den Impulsformer 29 zur Doppelfunktionssperre 59 und führt zu den in Fig. 10-(2} und Fig. 10-(3) dargestellten Ausgangssignalen der UND-Glieder G1, G2. Daher ändert der Relaiskontakt 6 seine Lage bei jedem Anlegen des Stromstoßsignales.The current surge signal shown in the diagram in FIGS. 10- (1), which is fed to the input terminal P2, reaches the double-function lock 59 via a Schmit trigger 60 and the pulse shaper 29 and leads to the ones in FIGS. 10- (2} and Fig. 10- (3) output signals of the AND gates G1, G2, therefore the relay contact 6 changes its position each time the impulse signal is applied.

Wenn an den Eingangsanschluß P3 ein in Fig. 11-(1) dargestelltes Setzsignal angelegt wird, wird das Flipflop 13 über einen Schmittrigger 61, den Impulsformer 30 und ein ODER-Glied G14 gesetzt. Das UND-Glied G1 liefert daher bei jedem Anlegen des Setzsignales das in Fig. 11-(2) dargestellte Signal, während der Ausgang des UND-Gliedes G2 niederpegelig bleibt, wie in Fig. 11-(3) dargestellt ist.When a set signal shown in Fig. 11- (1) is applied to the input terminal P3, the flip-flop 13 is set via a smith trigger 61, the pulse shaper 30 and an OR gate G14. The AND gate G1 therefore provides the signal shown in FIG. 11- (2) each time the set signal is applied, while the output of the AND gate G2 remains low, as shown in FIG. 11- (3).

Ein an den Eingangsanschluß P4 angelegtes Rücksetzsignal, das in Fig. 12-(1) wiedergegeben ist, setzt das Flipflop 13 über einen Schmittrigger 62, den Impulsformer 31 und ein ODER-Glied G15 zurück. Daher liefert das UND-Glied G2 den in Fig. 12-(3) gezeigten Impuls, während der Ausgang des UND-Gliedes G1 niederpegelig bleibt, wie aus Fig. 12-(2) hervorgeht.A reset signal applied to the input terminal P4, which is shown in Fig. 12- (1), resets the flip-flop 13 via a smith trigger 62, the pulse shaper 31 and an OR gate G15. Therefore, the AND gate G2 provides the pulse shown in Fig. 12- (3), while the output of the AND gate G1 remains low as shown in Fig. 12- (2).

Fig. 13 zeigt einen Schaltkreis 69 mit einem bistabilen Relais 68 mit zwei Erregerwicklungen. Dieser Schaltkreis 69 kann an die Stelle des Schaltkreises 1 in Fig. 1 treten. Das bistabile Relais 68 ändert die Schaltlage eines herausgeführten Relaiskontaktes 71, wenn ein Erregerstrom die eine Erregerwicklung 70 durchfließt und hält den Kontakt dann in dieser Lage. Wenn der Erregerstrom die andere Erregerwicklung 72 durchfließt, ändert der Relaiskontakt 71 wiederum seine Lage und bleibt in dieser neuen Lage. Die Erregerwicklungen 70, 72 liegen inSerie mit den Transistoren 73, 74, deren Basen mit Verstärkern 11 bzw. 12 verbunden sind. Der Schaltkreis 69 kann im Rahmen der Erfindung in gleicher Weise verwendet werden wie der Schaltkreis 1. Die Signale der Verbindungspunkte 75, 76 der Erregerwicklungen 70, 72 mit den Transistoren 73, 74 können detektiert werden und erlauben so eine indirekte Kontrolle, ob das bistabile Relais 68 arbeitet.13 shows a circuit 69 with a bistable relay 68 with two excitation windings. This circuit 69 can take the place of the circuit 1 in FIG. 1. The bistable relay 68 changes the switching position of an output relay contact 71 when an excitation current flows through an excitation winding 70 and then holds the contact in this position. When the excitation current flows through the other excitation winding 72, the relay contact 71 changes its position again and remains in this new position. Excitation windings 70, 72 are in series with transistors 73, 74, the bases of which are connected to amplifiers 11 and 12, respectively. The circuit 69 can be used in the context of the invention in the same way as the circuit 1. The signals of the connection points 75, 76 of the excitation windings 70, 72 with the transistors 73, 74 can be detected and thus allow an indirect control of whether the bistable relay 68 works.

In der Schaltung nach Fig. 1 liegt die stabilisierte Spannung Vcc einer Konstantspannungsquelle an der Serienschaltung aus einem Widerstand 84 und einem Kondensator 85, wobei deren gemeinsamer Verbindungspunkt mit dem einen Eingang eines UND-Gliedes Gll sowie mit dessen anderem Eingang über einen Inverter N3 verbunden ist, wobei der Inverter als Pegeldiskriminator ausgelegt ist. Wenn die Konstantspannungsquelle eingeschaltet wird oder ein kurzzeitiger elektrischer Ausfall verschwindet, lädt sich der Kondensator 85 auf. Solange die an dem Kondensator 85 abgenommene Spannung unter dem Diskriminatorpegel des Inverters N3 liegt, gibt das UND-Glied G11 ein hochpegeliges Signal ab, durch welches die Flipflops 50 bis 53 des Zeitgebers 49 zurückgesetzt werden.In the circuit according to FIG. 1, the stabilized voltage Vcc of a constant voltage source is connected to the series circuit comprising a resistor 84 and a capacitor 85, the common connection point of which is connected to one input of an AND gate Gll and to its other input via an inverter N3 , the inverter being designed as a level discriminator. When the constant voltage source is turned on or a brief electrical failure disappears, the capacitor 85 charges. As long as the voltage taken across the capacitor 85 is below the discriminator level of the inverter N3, the AND gate G11 outputs a high-level signal, by means of which the flip-flops 50 to 53 of the timer 49 are reset.

Der Diskriminatorpegel des Inverters N3 ist höher gewählt als die niedrigste Spannung, sodaß die übrigen wiedergegebenen Bestandteile der Schaltung von der Konstantspannungsquelle gespeist werden und ordnungsgemäß arbeiten.The discriminator level of the inverter N3 is chosen to be higher than the lowest voltage, so that the other reproduced components of the circuit are fed by the constant voltage source and work properly.

Das Ausgangssignal des Inverters N3 wird dem jeweils ersten Eingang von 2 UND-Gliedern G12 und G13 zugeführt. Die Konstantspannungsquelle speist weiterhin einen Widerstand 86, der in Serie mit einem Schalter 87 liegt. Der Verbindungspunkt des Widerstandes 86 mit dem Schalter 87 ist mit dem zweiten Eingang des UND-Gliedes G13 und über einen Inverter N4 mit dem zweiten Eingang des UND-Gliedes G12 verbunden, dessen Ausgangssignal das Flipflop 13 über das ODER-Glied G14 setzt, während das Ausgangssignal des UND-Gliedes G13 das Flipflop 13 über das ODER-Glied G15 zurücksetzt.The output signal of the inverter N3 is fed to the first input of 2 AND gates G12 and G13. The constant voltage source also feeds a resistor 86, which is in series with a switch 87. The connection point of the resistor 86 to the switch 87 is connected to the second input of the AND gate G13 and via an inverter N4 to the second input of the AND gate G12, whose output signal sets the flip-flop 13 via the OR gate G14, while the Output signal of the AND gate G13 resets the flip-flop 13 via the OR gate G15.

Wenn die stabilisierte Versorgungsspannung angelegt wird oder ein kurzzeitiger elektrischer Ausfall verschwindet und hierbei der Schalter 87 geöffnet ist, liefert das.UND-Glied G13 ein hochpegeliges Ausgangssignal, solange die Spannung über dem Kondensator 85 unter dem Diskriminatorpegel des Inverters N3 liegt. Dieses Ausgangssignal des UND-Gliedes G13 setzt das Flipflop 13 zurück. Wenn die stabilisierte Versorgungsspannung angelegt wird oder eine kurzzeitige elektrische Unterbrechung verschwindet, während der Schalter 87 geschlossen ist, liefert das UND-Glied G12 ein hochpegeliges Ausgangssignal, solange die Spannung über dem Kondensator 85 unter dem Diskriminatorpegel des Inverters N3 liegt. Durch dieses Ausgangssignal des UND-Gliedes G12 wird das Flipflop 13 gesetzt. Wenn die Spannung über den Kondensator 85 höher als der Diskriminatorpegel ist, sind die Ausgänge der UND-Glieder Gll, G12 und G13 niederpegelig, sodaß die Schaltung entsprechend den an den Eingangsanschlüssen Pl bis P4 anliegenden Signalen arbeitet, wie zuvor beschrieben wurde.If the stabilized supply voltage is applied or a brief electrical failure disappears and switch 87 is open, the AND gate G13 delivers a high-level output signal as long as the voltage across the capacitor 85 is below the discriminator level of the inverter N3. This output signal of the AND gate G13 resets the flip-flop 13. If the stabilized supply voltage is applied or a brief electrical interruption disappears while switch 87 is closed, AND gate G12 provides a high level output signal as long as the voltage across capacitor 85 is below the discriminator level of inverter N3. The flip-flop 13 is set by this output signal of the AND gate G12. If the voltage across the capacitor 85 is higher than the discriminator level, the outputs of the AND gates Gll, G12 and G13 low, so that the circuit operates in accordance with the signals present at the input connections P1 to P4, as previously described.

Alternativ hierzu kann für den Schalter 87 ein Kontakt des bistabilen Relais 2 benutzt werden, der geschlossen ist, wenn die Relaiswicklung 3 in Richtung des Pfeiles 4 stromdurchflossen ist und geöffnet ist, wenn umgekehrt der Erregerstrom in Richtung des Pfeiles 5 fließt. Folglich wird der Relaiskontakt 6 des bistabilen Relais 2 aus der Stellung vor dem Anlegen der Versorgungsspannung oder bei Auftreten einer kurzfristigen elektrischen Unterbrechung stets in die Rücksetzstellung zurückgebracht, und zwar selbst nach dem Anschalten der Versorgungsspannung oder dem Verschwinden der kurzzeitigen elektrischen Unterbrechung. Auf diese Weise wird ein selbsttätiges Setzen und Rücksetzen erzielt, sodaß ein bistabiles Relais, das beispielsweise mit 8 Bit eines Rechenwerkes verbunden ist, nicht in eine von dem vorgegebenen Programm abweichende Stellung gesetzt wird.Alternatively, a contact of the bistable relay 2 can be used for the switch 87, which contact is closed when the relay winding 3 has current flowing through it in the direction of the arrow 4 and is open when, conversely, the excitation current flows in the direction of the arrow 5. As a result, the relay contact 6 of the bistable relay 2 is always returned to the reset position from the position before the supply voltage was applied or when a brief electrical interruption occurred, even after the supply voltage was switched on or the short-term electrical interruption disappeared. In this way, automatic setting and resetting is achieved, so that a bistable relay, which is connected, for example, to 8 bits of an arithmetic unit, is not set to a position that deviates from the specified program.

Claims (5)

1. Treiberschaltung für ein bistabiles Relais, die beim Anlegen eines ersten Eingangssignales ein erstes Steuersignal und beim Anlegen eines zweiten Eingangssignales ein in Bezug auf das erste Steuersignal inverses,zweites Steuersignal abgibt, wobei das Relais auch bei fehlendem Steuersignal zwischen dem ersten und dem zweiten Eingangssignal seine jeweilige Lage beibehält, dadurch gekennzeichnet, daß das erste und das zweite Steuersignal an den Eingängen eines Flipflops (13) anliegen, das entweder ein erstes oder ein zweites, inverses Steuersignal beim Wechsel seines stabilen Schaltzustandes abgibt, und daß das erste und das zweite Steuersignal einem Zeitgeber (49) zugeführt wird, der während einer vorgegebenen Zeitdauer einen Halbleiterschaltkreis (1) steuert, der das Relais (2) während einer vorgegebenen Zeit ansteuert, sodaß selbst dann, wenn das erste und das zweite Eingangssignal extrem rasch nach Ansprechen des Zeitgebers (49) auf das Steuersignal auftreten, die Zeitdauer lang genug ist, um den Halbleiterschaltkreis (1) für eine Zeit zu aktivieren, die der für das bistabile Relais (2) notwendige Arbeitsstrom erfordert.1. Driver circuit for a bistable relay which emits a first control signal when a first input signal is applied and a second control signal which is inverse with respect to the first control signal when a second input signal is applied, the relay also being present between the first and the second input signal when there is no control signal maintains its respective position, characterized in that the first and the second control signal are present at the inputs of a flip-flop (13) which emits either a first or a second, inverse control signal when its stable switching state changes, and in that the first and the second control signal is fed to a timer (49) which controls a semiconductor circuit (1) for a predetermined period of time, which drives the relay (2) for a predetermined time, so that even if the first and second input signals extremely quickly after the timer () 49) occur on the control signal for a long period of time is enough to activate the semiconductor circuit (1) for a time required by the working current required for the bistable relay (2). 2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Flipflop (13) mit einer Verzögerungsschaltung (82, 83) zur Unterdrückung voneingangsseitigen Störsignalen versehen ist.2. Circuit according to claim 1, characterized in that the flip-flop (13) is provided with a delay circuit (82, 83) for suppressing interference signals on the input side. 3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Flipflop (13) zwei Serienschaltungen aus jeweils einem lögischen Schaltglied (G3, G4) und einer Verzögerungsschaltung (82, 83) zur Unterdrückung eingangsseitiger Störsignale umfaßt, wobei jeweils der Ausgangsanschluß der einen Serienschaltung auf einen Eingangsanschluß der anderen Serienschaltung zurückgekoppelt ist, sodaß der stabile Zustand sich in Abhängigkeit von dem ersten und dem zweiten Eingangssignal ändert und der logische Zustand der beiden Ausgänge währenddessen zeitweise gleich ist.3. A circuit according to claim 1, characterized in that the flip-flop (13) has two series circuits each consisting of a logical switching element (G3, G4) and a delay circuit (82, 83) for suppressing input-side interference signals, the output connection of one series circuit being fed back to an input connection of the other series circuit, so that the stable state changes in dependence on the first and the second input signal and the logical state of the two Outputs meanwhile are the same. 4. Treiberschaltung für ein bistabiles Relais, insbesondere nach Anspruch 1, dadurch gekennzeichnet, daß ein Zeitgeber (49) eine Anzahl von hintereinandergeschalteten Flipflops (50 - 53) und einen Multivibrator (54) umfaßt, der an das Flipflop (50) der ersten Stufe periodisch ein Schwingungssignal abgibt, wobei das Ausgangssignal des Flipflops (53) der letzten Stufe den Multivibrator (54) abschaltet und das Ausgangssignal vorgegebener Dauer des Zeitgebers (49) bildet und daß eine Torschaltung (59) den Empfang aufeinanderfolgender Eingangssignale mittels des Ausgangssignal eines der dem letzten Flipflop (53) vorgeschalteten Flipflops (52) des Taktgebers (49) sperrt.4. Driver circuit for a bistable relay, in particular according to claim 1, characterized in that a timer (49) comprises a number of cascaded flip-flops (50-53) and a multivibrator (54) connected to the flip-flop (50) of the first stage periodically emits an oscillation signal, the output signal of the flip-flop (53) of the last stage switching off the multivibrator (54) and forming the output signal of a predetermined duration of the timer (49) and that a gate circuit (59) receiving successive input signals by means of the output signal of one of the last flip-flop (53) upstream flip-flops (52) of the clock (49) blocks. 5. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß eine selbsttätige Setz- und Rücksetzschaltung vorgesehen ist, die die Versorgungsspannung (Vcc) an dem Halbleiterschaltkreis detektiert, sodaß bei unter dem vorgegebenen Pegel liegender Versorgungsspannung das Flipflop (13) in einem vorgegebenen stabilen Zustand gehalten wird.5. A circuit according to claim 1, characterized in that an automatic set and reset circuit is provided which detects the supply voltage (Vcc) on the semiconductor circuit, so that the flip-flop (13) is kept in a predetermined stable state when the supply voltage is below the predetermined level becomes.
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