DE2059797C

DE2059797C - Clock supply system

Info

Publication number: DE2059797C
Authority: DE
Inventors: Hannes 8021 Icking Jaeger
Original assignee: Siemens AG
Current assignee: Siemens AG
Publication date: 1972-12-14

Description

erläutert wird, dadurch, daß jeweils' der Ausgang einer Stufe an den Eingang der jeweils anderen Stufe der bistabilen Schallung, rückgekoppelt ist. Die von den Taktgebern TG erzeugten Taktimpulse, im Beispiel die Taktphasen 77'1 und 77*2, werden ebenso wie ein sogenanntes Vorbcreitungssignal VBl und VBU, auf das später eingegangen wird, über die Übertragungsstrecke K zu der Taktempfangseinrichtung 7Vw übertragen. Diese enthält Taktverstärker, deren Anzahl sich nach der Anzahl der zu übertragenden Taktphasen richtet. Im Ausführungsbeispiel der Fig. 1, bei dem zwei Taktphasen, nämlich 77' 1 und TP 2, übertragen werden, sind zwei Taktverslärker TVl und TVU vorhanden. Zur weiteren Verteilung des Taktes auf der Empfangsseite kann jeder Taktverstärker eine Reihe von Taktverstärkerstufen enthalten. In der Fig. 1 sind diese mit TKIl, TV12 bzw. TV 21, TV 22 bezeichnet. In einer Bewertungseinrichtung BW, die ein Bestandteil der jeweils ersten Taktverstärkerstufe TV11 bzw. TV2\ sein kann, wird auf Grund der den Zustand der bistabilen Schaltung auf der Sendeseite kennzeichnenden Vorbereitungssignale VBl und VBU erkannt, welche der Takterzeugungseinheiten als aktive Takterzeugungseinheit anzusehen ist und welche als Reservecinhcit arbeitet. Die von der aktiven Takterzeugungseinheit ausgesendeten Taktphasen werden über eine Vcrzögcrungsschaltung VZi und eine Verstärkerschaltung VSl an die folgende Taktverstärkerstufe TVYl bzw. TV 22 weitergegeben. Diese enthält wiederum eine Veizögerungsschaltung VZ 22 und eine Verstärkerschaltung VS2. Im hier dargestellten Beispiel werden über den Ausgang der Taktverstärkerslitfe TV 12 bzw. ΓΚ22 die Eingänge TGE der einzelnen Taktgattcr in der zu versorgenden Systemeinheit erreicht. Jeder Taktempfangseiniichlung Tem ist zur dezentralen Taktübcrwachung ein Vergleicher VG und eine Taktübcrwachungsschaltung 77J1II zugeordnet. is explained by the fact that in each case 'the output of a stage is fed back to the input of the other stage of the bistable sound system. The clock pulses generated by the clock generators TG , in the example the clock phases 77'1 and 77 * 2, as well as a so-called preparation signal VBl and VBU, which will be discussed later, are transmitted via the transmission link K to the clock receiving device 7Vw. This contains clock amplifiers, the number of which depends on the number of clock phases to be transmitted. In the embodiment of FIG. 1, in which two clock phases, namely 77 '1 and TP 2, are transmitted, two clock amplifiers TV1 and TVU are present. For further distribution of the clock on the receiving side, each clock amplifier can contain a number of clock amplifier stages. In FIG. 1, these are denoted by TKI1, TV12 and TV 21, TV 22 , respectively. In an evaluation device BW, which can be a component of the respective first clock amplifier stage TV 11 or TV2 \ , based on the preparation signals VB1 and VBU characterizing the state of the bistable circuit on the transmission side, it is recognized which of the clock generation units is to be regarded as the active clock generation unit and which works as a reserve kit. The clock phases transmitted by the active clock generation unit are passed on to the following clock amplifier stage TVY1 or TV 22 via a delay circuit VZi and an amplifier circuit VS1. This in turn contains a delay circuit VZ 22 and an amplifier circuit VS2. In the example shown here, the inputs TGE of the individual clock gates in the system unit to be supplied are reached via the output of the clock amplifier cable TV 12 or ΓΚ22. A comparator VG and a clock monitoring circuit 77-1II are assigned to each clock receiving device Tem for decentralized clock monitoring.

Die prinzipielle Wirkungsweise der Taktversorgungsanlage nach der Erfindung ist dabei folgende: Beide Taktgeber TG arbeiten parallel, jedoch unabhängig voneinander, d. h.. Stromvcrsorgungseinrichtungcn, die im Beispiel nicht dargestellt sind, und Übcrtraiuingsleitungen sind jeweils getrennt vorhanden bzw. gelrennt geführt. Die beiden Taktphasen 77'1 und 77*2 werden also ständig von beiden Taklerzcugungseinhciten 77:1 und TtII ausgesendet. Da die beiden Taktgeber TCi unabhängig voneinander arbeiten, besteht zwischen den Taktphasen der beiden Taklcrzeugungscinhciten 77il und 7TiII keine feste zeitliche Beziehung. Lediglich die Taktphasen TP1 und TP 2 einer Takterzeugungseinheit stellen in einer festen, vorgegebenen zeitlichen Beziehung zueinander. Unter der Annahme, daß die Takterzeugungseinheit 77il die aktive Einheit, die Takterzeugungseinheit /Till die Rcservccinheit darstellt und beide fehlerfrei arbeiten, wird am Ausgang der Instabilen Stufe BK I eine logische 0 angeboten, die über den Riickkopplungseingang der Stufe BKU an deren Ausgang die logische 1 erzeugt. Der angenommene Ausgangszustand ist also durch die an den Ausgängen der Stufen IiKl und BKU erscheinenden logischen Zustände 0 und 1 eindeutig gekennzeichnet. In später beschiiebeiier Weise werden diese logischen Zustände in ilen Signalgebern .Sf #1 und .Vf/11 auf die Vorbcu'itungsMgnale VHl und VBU verteilt. In den Hewettunjisschiilliingen BW auf der Taktempfangsseite ist es dadurch möglich, die Taktphasen der jeweils aktiven Takterzeugungscinhcil zu bewerten und weiterzugeben. Tritt an mindestens einem der Fchlereingängc FE der in der aktiven Takterzeugungseinheit angeordneten StufeBKl eine Änderung des logischen Zustandcs von 1 auf 0 auf, so wird dadurch auch der logische Zustand des betreffenden Ausganges verändert. Ein als logische 1 erscheinendes Kriterium erzeugt über den Rückkopplungseingang der anderenThe basic mode of operation of the clock supply system according to the invention is as follows: Both clock generators TG work in parallel, but independently of one another, ie. Power supply devices, which are not shown in the example, and transmission lines are each present separately or routed separately. The two clock phases 77'1 and 77 * 2 are therefore constantly sent out by the two rigging units 77: 1 and TtII. Since the two clock generators TCi work independently of one another, there is no fixed temporal relationship between the clock phases of the two clock generation units 77il and 7TiII. Only the clock phases TP 1 and TP 2 of a clock generation unit are related to one another in a fixed, predetermined time relationship. Assuming that the clock generation unit 77il represents the active unit, the clock generation unit / Till represents the backup unit and that both work without errors, a logic 0 is offered at the output of the unstable stage BK I, which via the feedback input of the stage BKU the logic 1 at its output generated. The assumed initial state is clearly identified by the logical states 0 and 1 appearing at the outputs of stages IiKl and BKU. These logic states are distributed in all signal generators .Sf # 1 and .Vf / 11 to the preparatory signals VH1 and VBU in a later manner. In the Hewettunjisschiilliingen BW on the clock receiving side it is possible to evaluate and pass on the clock phases of the respectively active clock generation component. If a change in the logic state from 1 to 0 occurs at at least one of the Fchlerinputc FE of the stage BK1 arranged in the active clock generation unit , the logic state of the relevant output is also changed as a result. A criterion that appears as a logical 1 is generated via the feedback input of the other

ίο Stufe BKU an deren Ausgang nunmehr eine logische 0, falls an den Fehlereingängen FE dieser Stufe kein einen Fehler signalisierendes Kriterium anliegt. Die mit der Umschaltung eingetretene Änderung der logischen Kriterien an den Ausgängen der bistabilen Schaltung wird wiederum auf die Vorbereitungssignale VBI und VBII verteilt. Wie an Hand von F i g. 2 erläutert wird, wn ά damit die Abschaltung der bisher aktiven Einheil 7EI und die phasenrichtige Anschaltung der nunmehr aktiven Takterzeu-ίο stage BKU at its output now a logical 0, if there is no criterion signaling an error at the error inputs FE of this stage. The change in the logical criteria at the outputs of the bistable circuit that occurred with the switchover is in turn distributed to the preparation signals VB I and VB II. As shown in FIG. 2 explains the shutdown of the previously active Einheil 7ei and the in-phase connection wn ά so that the now active Takterzeu-

ao gungseinheitTEII eingeleitet. Auf der Taktempfangsseite wird auf Grund der sich ebenfalls ändernden Vorbereitungssignale durch die Bewertungseinrichtung BW der von der jetzt aktiven Takterzeugungseinheit 77? II gesendete Takt bewertet und weiterge-ao gungseinheitTEII initiated. On the clock reception side is due to the changing also preparing signals by the evaluator BW of the now active clock generation unit 77? II sent clock evaluated and forwarded

»5 geben.»Give 5.

Einzelheiten des bistabilen Prinzips sowie der Bildung der Vorbereitungssignale VBl und VBU werden im folgenden an Hand der F i g. 2 und 3 beschrieben. Details of the bistable principle and the formation of the preparation signals VB1 and VBU are given below with reference to FIGS. 2 and 3.

Im Beispiel der Fig. 2 sind die Stufen BK I und BKU, die zusammen die bistabile Schaltung bilden, durch NAND-Gatter GX und G2 realisiert. Ein Eingang dieser Gatter ist der an Hand von F i g. 1 bereits beschriebene Rückkopplungseingang. Weite: c Eingänge der Gatter (71 und G 2 bilden die Fehlereingänge FE, die unter anderem beispielsweise mit den Taktüberwachungsschallungen 77JI bzw. Tüll verbunden sind. Zusätzlich ist ein Bedienungsfcld BF vorhanden, in dem durch Tasten TSA und TS2 eine manuelle Umschaltung der Taktversorgung eingeleitet werden kann. Die Ausgänge beider Gatter Gl und G2 sind jeweils an einen Eingang des anderen Gatters rückgekoppelt. Die erwähnten Signalgeber 5G! und 5GlI enthalten im Beispiel der Fig. 2 jewcils eine rückfiankengcsteuertc Kippstufe K1 und K 2, die als sogenannte Mastcr-Slave-Kippstufcn ausgebildet sind und deren Vorbcreitiingscingängc jeweils durch UND-Gatter realisiert sind. Diese Vorbereitungseingänge sind dabei derart an die Stufen BKl und BKU geschaltet, daß die an ihrem Ausgang das Vorbcreitungssignal abgebende Stufe in jeder Kippstufe K1 bzw. K 2 mit dem invertierten Ausgangssignal der Gatter Gl bzw. G 2 und mit einem vom jeweils anderen Ausgang der Kippstufe in der anderen Takierzcugungseinhcit gelieferten Signal beaufschlagt ist. Die Vorbercitungseingänge der jeweils anderen Slufc der Kippstufen K1 bzw. K 2 sind direkt mit dem Ausgang der Gatter Gl bzw. G 2 verbunden. Zur Invertierung des Ausgangssignals des Gatters Gl bzw. G2 sind die Gatter G3 und G4 vorhanden, die Bestandteil der Signalgeber 5GI und 5GIl sein können.In the example of FIG. 2, the stages BK I and BKU, which together form the bistable circuit, are implemented by NAND gates GX and G2. One input of these gates is that shown in FIG. 1 feedback input already described. Width: c inputs of the gates (71 and G 2 form the error inputs FE, which are connected, inter alia, for example, with the clock monitoring scarf lungs 77JI or tulle addition, a Bedienungsfcld BF is present, is introduced into the through keys TSA and TS2 manual switching of the clock supply. may be used. the outputs of both gates Gl and G2 are each fed back to an input of the other gate. the above-mentioned signal transmitter 5G! and 5GlI included in the example of FIG. 2 jewcils a rückfiankengcsteuertc multivibrator K 1 and K 2, the so-called Mastcr slave -Kippstufcn are formed and their Vorbcreitiingscingängc are each implemented by AND gates. These preparation inputs are connected to the stages BK1 and BKU that the output of the preparatory signal output stage in each flip-flop K 1 or K 2 with the inverted output signal the gate Gl or G 2 and with one of the other output of the flip-flop in the other T. Akierzcugungseinhcit supplied signal is applied. The preparation inputs of the respective other Slufc of the flip-flops K 1 and K 2 are connected directly to the output of the gates Gl and G 2. The gates G3 and G4, which can be part of the signal generators 5GI and 5GIl, are provided for inverting the output signal of the gate Gl or G2.

Die Umsteuerung der Kippstufen erfolgt jewcüs mit der Rückflankc eines der auszusemk"■ d-n Takte.The reversal of the flip-flops takes place in each case with the back flank of one of the auszusemk "■ d-n clocks.

Im biet beschriebenen Beispiel geschieht s mit del Taktphasc 7 P 2. Jede Kippstufe Al bzw. KZ in den Signalgebern.VGI und 5GII besitzt darüber hinaus einen über den Ausgang der Taktiiberwachungsschal-In the example described above, it happens with the clock phase 7 P 2. Each trigger stage A1 or KZ in the signal generators. VGI and 5GII also have a clock monitoring switch via the output.

7 87 8

UingTUl bzw. 777II ansteuerbaien Eingang, über tungssignalc VBl und VBW sind in den Zeilen 9 UingTUl or 777II controllable input, via processing signal VBl and VBW are in lines 9

den entsprechend dein invertierten Ausgangssignal und IO der Fig. 3 dargestellt.corresponding to the inverted output signal and IO of FIG. 3.

der jeweiligen Taktübcrwachungssehaltung die jewei- Tritt zum Zeitpunkt 11 ein Taktfehler auf, der sich lige Kippstufe zusätzlich steuerbar ist, Dadurch er- beispielsweise in einer Änderung der Impulsdauer gibt sich die Möglichkeit, daß auch bei fehlerhafter 5 der Taktphase TPl der aktiven Takterzeugungsein-Taktphase 77'2 eine Umsteuerung der betreffenden heit TEl äußert, so wird dieser Fehler in der Takt-Kippstufe in eine solche Lage sichergestellt ist, die überwachung T(J I erkannt, und einer der Fehlereindcr Aussendung des sperrenden Vorbereitungssignals gänge FE der Stufe BKl wird mit einer logischen 0 entspricht. belegt. Am Ausgang des Gatters Gl erscheint dcm-of the respective clock monitoring circuit the respective clock error occurs at time 1 1, the flip-flop can also be controlled. As a result, for example by changing the pulse duration, there is the possibility that even if the clock phase TP1 is faulty, the active clock generation on clock phase 77'2 expresses a reversal of the relevant unit TEl , then this error in the clock flip-flop is ensured in such a position that the monitoring T (J I recognized, and one of the errors in the transmission of the blocking preparatory signal is FE of the stage BKl with corresponds to a logical 0. occupied. At the output of the gate Gl appears dcm-

Es soll nun angenommen werden, daß die Takt- io entsprechend zum Zeitpunkt ti die logische 1, die erzeugungscinheit TEl als aktive Einheit wirkt. In ihrerseits bewirkt, daß zum Zeitpunkt t3 am Ausdicscm Falle sind alle Eingänge des Gatters G 1 der gang des Gatters Gl der Stufe BK II die logische 0 Stufe BKl mit einem der logischen 1 entsprechenden zur Verfügung steht. Die in Fig. 3 auftretenden Zeit-Kriterium beaufschlagt. Dadurch erscheint am Aus- verschiebungen ergeben sich durch die Laufzeit der gang des Gatters Gl die logische 0, wodurch über 15 Signale im System. Durch die an den Gatterausgändie an den Rückkopplungseingang des Gatters Gl in gen Gl und Gl zur Verfügung stehenden Kriterien der Stufe BK II geführte Rückkopplung am Ausgang ist nunmehr die Takterzeugungseinheil TEU als akdieses Gatters C72 die logische 1 erscheint. Ein an tive Einheit und die vorher aktive Takterzeugungscinem der Fehlereingänge FE in der aktiven Takt- einheit TEl als Reserveeinheit gekennzeichnet. Die crzeugungseinheit TEl anliegendes, dem Kriterium ao Umsteuerung der Kippstufen Kl und Kl in den Silogisch 0 entsprechendes Signal, das beispielsweise gnalgcbern SGI und 5GiI, die zur Aussendung der durch einen Taktfehler verursacht wurde, führt zu entsprechenden Vorbereitungssignale VBI und VBU einer Invertierung des Ausgangssignals am Gatter führt, geschieht dabei derart, daß zuerst das sper-Gl und über den Rückkopplungseingang des ande- rendc Kriterium und erst dann das den nunmehr zu rcn Gatters G2 dort zu einer Invertierung des Aus- 35 bewertenden Takt der Takterzeugungseinheit 7*EII gangssignals, falls dessen Fchlereingänge FE mit den kennzeichnende Kriterium ausgesendet wird, wobei den fehlerfreien Betrieb angebenden und dem Krite- letzteres in der Weise geschehen muß, daß eine pharium logisch 1 entsprechenden Signal beaufschlagt senrichtige Anschaltung der Taklphasen TPl und sind. Die beiden stabilen Zustände der bistabilen 7T2 der nunmehr aktiven Taktcrzcugungscinhcit Schaltung kennzeichnen also in eindeutiger Weise, 30 TEIl bewirkt wird. Da nicht ausgeschlossen werden welche der beiden Takterzcugungseinhcitcn als aktive kann, daß der Taktfehler in der Takterzcugungs-Einhcit und welche als Reserveeinheit wirkt. einheit TEl auch die Tuktphase TPl erfaßt hat. istIt should now be assumed that the clock io corresponding to the logical 1 at the time ti , the generating unit TE1 acts as the active unit. In turn, it has the effect that at the time t3 in the Ausdicscm case, all inputs of the gate G 1 are the output of the gate Gl of the stage BK II, the logic 0 stage BKl with one of the logic 1 is available. The time criterion appearing in FIG. 3 is applied. This results in the shifts resulting from the running time of the output of the gate Gl the logic 0, which means over 15 signals in the system. Due to the feedback at the output at the gate output to the feedback input of the gate Gl in gen Gl and Gl available criteria of stage BK II, the clock generation unit TEU is now the logic 1 appears as this gate C72. An an tive unit and the previously active clock generation unit of the error inputs FE in the active clock unit TE1 are identified as a reserve unit. The crzeugungseinheit TEl applied, the criterion ao reversal of the flip-flops Kl and Kl in the Silogisch 0 corresponding signal, for example, gnalgcbern SG I and 5GiI, which was caused by a clock error, leads to corresponding preparation signals VB I and VBU an inversion of the Output signal at the gate, happens in such a way that first the blocking-Gl and via the feedback input of the other criterion and only then the gate G2 that is now to be rcn there to an inversion of the output 35 evaluating clock of the clock generation unit 7 * EII output signal , if its fan inputs FE is sent out with the characterizing criterion, the error-free operation indicating the error-free operation and the latter must be done in such a way that a signal corresponding to pharium logic 1 is applied to correct connection of the clock phases TP1 and are. The two stable states of the bistable 7T2 of the now active clock generation unit thus clearly characterize the effect of 30 TEI1. Since it cannot be ruled out which of the two clock generation units is active, that the clock error in the clock generation unit and which one acts as a reserve unit. unit TEl has also recorded the Tuktphase TPl . is

Zur Bildung der Vorbereitungssignalc VBl und der bereits erwähnte zusätzliche Steuercingang für die VBIF werden die Zustände am Ausgang der bistabilen Kippstufe K 1 vorhanden, über den diese unabhängig Schaltung über die beiden Signalgeber 5GI und 5GII 35 vom Takt TPl bei Auftreten eines Taktfchlcrs in mit jeweils einer der auszusendenden Taktphasen, im einer bestimmten Lage (im Beispiel in der O-Lage) Beispiel mit der Taktphase TPl. verknüpft. Zur Er- festgehalten wird. In der Fig. 3 wird das Vorbereiläuterung dieses Vorganges wird im weiteren auch tungssignal VBI zum Zeitpunkt/3 als logische 0 auf die F i g. 3 Bezug genommen, in der in Form eines ausgesendet, während das Vorbcrcilungssignal VBII Impulsdiagramms die an einzelnen ausgewählten 40 entsprechend den an seinen Vorbereitungscingängen Punkten der Schaltung nach Fig. 2 herrschenden liegenden Kriterien mit der RUckflankc der Takt-Zustände in Abhängigkeit von der Zeit dargestellt phase TPl der Takterzeugungseinheit 7"EII umgcsind. In den Zeilen 1 und 2 sind dort die vom Takt- steuert wird, also zum Zeitpunkt /5 als logische 1 geber TG der ersten Taktcrzeugungscin'icit TEi er- zur Aussendung gelangt. Selbst wenn das am Fehlcrzeugtcn Taktphasen TPl und TPl. in den Zeilen 3 45 eingang FE der bistabilen Stufe BK] anliegende und 4 die vom Taktgeber der zweiten Takterzcu- Fehlcrpotcntial verschwindet, bleibt infolge der Bigungseinheit TElI erzeugten Taktphasen TP1 und Stabilität der beiden Stufen BKl und BKU dieser TP1 dargestellt. Es wird angenommen, daß zum Zeit- Zustand erhalten. Im Signalgeber 5GI erfolgt die punkt/0 die Takterzeugungseinheit TEI als aktive Umsteuerung der Kippstufe K 1 und damit die BiI-Einhcit wirkt. Die diesem Zustand entsprechenden 50 dung des Vorbercitungssignals VBI unmittelbar über Ausgangskriterien an der Taktüberwachungsschal- den zusätzlichen Steucreingang durch das von der tungTÜI sowie an den Gattern Gl und G 2 sind in Taktüberwachungsschaltung7"ÜI gelieferte Kriterium, den Zeilen 6, 7 und 8 dargestellt. Entsprechend den Die Änderung des Vorbcreitungssignals KBII, also bisherigen Ausführungen steht am Ausgang der die Kennzeichnung der Takterzcugungscinheit, die Taktüberwachungsschaltung TU I die logische 1, am 55 nunmehr als aktive Einheit angeschaltet wird, gc-Ausgang des Gatters Gl die logische 0 und am Aus- schicht jedoch phasenrichlig. Die Änderung des Vorgang des Gatters G 2 die logische 1 zur Verfugung. bercitungssignals erfolgt hier erst zum Zeitpunkt i5 Die Kippstufe Kl ist über ihre Vorbcreitungscirigängc mit der Riickflankc der folgenden Taktphasc TPl derart vorbereitet worden, daß sie mit einer Rück- der nunmehr aktiven Takterzeugungseinheit 7"ElI. Hanke der Taktphasc TP1 in die Eins-Lage umgc- 60 Damit ist gewährleistet, daß das Vorbcrcitungssignal steuert wurde. Dieses Kriterium steht als Vorbcrei- VBU der anzuschaltenden Takterzcugungscinheit in iungssignal VBl zur Verfügung und kennzeichnet der der Taktphasc TPl folgenden Taktpause so jic Takterzeugungseinheit TE I als die aktive Einheit. rechtzeitig zu allen Taklempfangscinhciten gelangt Dber ihre bereits beschriebenen Vorbcrcitungscin- daß die jetzt folgende Taktphase TPl du <itsprclängc wird die Kippstufe Kl im Signalgeber 5GII in 65 chcndcn Empfangscinheitcn sicher erreicht
;inc solche Lage gebracht, in der sie an ihrem Aus- Hs wurde bereits darauf hingewiesen, daß »lie IJm-•ang als Vorbereitungssignal VBU das Kriterium schaltung von einer aktiven Taktcnamgungscinheit ogisch 0 zur Verfügung stellt. Die beiden Vorberei- auf eine Reserveeinheit bedarfsweise auchTo form the preparatory signal VBl and the already mentioned additional control input for the VB IF, the states at the output of the bistable multivibrator K 1 are available, via which this independent circuit via the two signal generators 5GI and 5GII 35 from the clock TPl when a clock fchlcrs occurs in each case one of the clock phases to be sent out, in a certain position (in the example in the 0 position) with the clock phase TP1. connected. To be held. In FIG. 3, the preparatory refining of this process is also shown in the further processing signal VB I at time / 3 as a logic 0 on FIG. 3, in the form of a transmitted, while the Vorbcrcilungssignal VB II pulse diagram the at individual selected 40 according to the rules at its preparatory steps points of the circuit according to FIG phase TP1 of the clock generation unit 7 "EII. In lines 1 and 2 there are those that are controlled by the clock, that is to say at time / 5 as a logical 1 transmitter TG of the first clock generation event TEi. Even if that occurs on Error generated clock phases TPl and TPl. In lines 3 45 input FE of the bistable stage BK] and 4 which disappears from the clock of the second clock pulse error potential remains due to the Bigungseinheit TEl I generated clock phases TP 1 and stability of the two stages BKl and BKU this TP1 It is assumed that the time state is received. In the signal generator 5GI the dot / 0 is the clock generation gseinheit TE I as an active reversal of the flip-flop K 1 and thus the BiI unit acts. The preparation of the preparation signal VB I corresponding to this state directly via output criteria on the clock monitoring switch additional control input through the criterion supplied by the device TÜI and gates Gl and G 2 in clock monitoring circuit 7 "ÜI, lines 6, 7 and 8 are shown. According to the changes in the preparation signal KBII, i.e. previous explanations, the output of the identification of the clock generation unit, the clock monitoring circuit TU I the logical 1, is now switched on as an active unit at 55, the gc output of the gate Gl the logical 0 and the output However layer phasenrichlig. the change in the operation of the gate G 2 the logic 1 for disposal. bercitungssignals only occurs at the time i5 the multivibrator Kl has been prepared via their Vorbcreitungscirigängc with the Riickflankc the following Taktphasc TPI such that it with a return of the now active clock generation unit 7 ″ ElI. If the clock phase TP1 is switched to the one position, this ensures that the preparatory signal has been controlled. This criterion is as Vorbcrei- VBU of the connected Takterzcugungscinheit in iungssignal VBI available and the Taktphasc TPI following clock pause features so jic clock generation unit TE I as the active unit. time for all Taklempfangscinhciten reaches Dcalc their Vorbcrcitungscin- already described that the now following clock phase TPI you <itsprclängc is reached, the flip-flop Kl in the siren 5GII in 65 chcndcn Empfangscinheitcn safe
; inc brought such a position in which it was pointed out that "lie IJm- • nes at their training in preparation Hs signal VBU the criterion of an active circuit Taktcnamgungscinheit ogisch 0 provides. The two preparatory units for a reserve unit as well, if necessary

möglich ist und daß dazu Tasten in einem Bedienungsfcld vorhanden sind. Auch in diesem Falle ist es erforderlich, daß die Aussendung beider Vorbereitungssignale, also Kßl und Kßll, definiert geschieht. Das wird dadurch erreicht, daß jeweils ein Eingang der Gatter Gl und G 2 der Stufen BK I und BKU in den Taklerzeugungseinheitcn TEI und TEII über eine manuelle Steuerung erreichbar ist. Für den Ablauf dieser Vorgänge kann jedoch davon ausgegangen werden, daß die zur Umsteuerung der Kippstufen K1 und Kl dienenden Taktphasen fehlerfrei zur Verfugung stehen. Während an den Vorbereitungscingängen dieser Kippstufen durch Betätigung einer der Tasten TSi bzw. TSl im Bedienungsfeld BF die logische 0 anliegt, kann also die Umsteuerung der Kippstufen jeweils durch die Rückflanke des Bezugstaktes, im Beispiel der Taktphase TPl, erfolgen. Die dann ablaufenden Vorgänge entsprechen dem bereits beschriebenen Prinzip. Im einzelnen handelt es sich um die in Fig. 3 vom Zeitpunkt /6 ab dargestellten Vorgänge. Dort sei angenommen, daß zum Zeitpunkt /6 in Zeile 5 die Taste TSl betätigt wird. Unter Berücksichtigung von Laufzeiten erscheint zum Zeitpunkt ti am Ausgang des Gatters Gl die logische 1 und damit zum Zeitpunkt f8 am Ausgang des Gallers Gl die logische 0, vorausgesetzt, daß die Fehlereingänge FE in der Takterzeugungseinheit TEI entsprechend dem fehlerfreien Zustand mit einer logischen 1 belegt sind. Über die Vorbereitungseingänge der Kippstufen KX und Kl in den Signalgebern SG I und SGW werden diese entsprechend vorbereitet und jeweils mit der Rückllanke des folgenden Bezugstaktes, im Beispiel mit der Taktphase TP2, umgesteuert. Das geschieht für die Kippstufe Kl zum Zeitpunkt /9 und für die Kippstufe Kl zum Zeitpunkt /10. Zu diesen Zeitpunkten tritt dann auch die Änderung der Vorbereitungssignale KBI (von 1 auf 0) und VBW (von 0 auf 1) auf. Bei einer manuellen Umschaltung, z. B. durch Tastendruck, erfolgt also auch das Sperren der betreffenden Takterzeugungseinheit phasenrichtig, d. h. immer nach einem zuletzt abgegebenen Taktimpuls TPl. is possible and that there are buttons in a control panel for this purpose. In this case, too, it is necessary that the two preparation signals, that is, Kßl and Kßll, are sent out in a defined manner. This is achieved in that one input of the gates Gl and G 2 of the stages BK I and BKU in the rig generating units TEI and TEII can be reached via a manual control. For the execution of these processes, however, it can be assumed that the clock phases used for reversing the flip-flops K 1 and Kl are available without errors. While the logic 0 is applied to the preparatory inputs of these flip-flops by pressing one of the buttons TSi or TSl in the control panel BF , the flip-flops can be reversed by the trailing edge of the reference clock, in the example the clock phase TPl . The processes then proceeding correspond to the principle already described. In detail, these are the processes shown in FIG. 3 from time / 6 onwards. It is assumed there that the TS1 key is pressed at time / 6 in line 5. Taking into account the running times, the logical 1 appears at the output of the gate Gl at the time ti and thus the logical 0 at the time f8 at the output of the Galler Gl, provided that the error inputs FE in the clock generation unit TEI are assigned a logical 1 in accordance with the error-free state . These are prepared accordingly via the preparation inputs of the flip-flops KX and Kl in the signal generators SG I and SGW and reversed with the return line of the following reference cycle, in the example with cycle phase TP 2. This happens for the flip-flop Kl at the time / 9 and for the flip-flop Kl at the time / 10. At these points in time, the preparation signals KBI (from 1 to 0) and VBW (from 0 to 1) also change. When switching manually, e.g. B. by pressing a button, so the blocking of the relevant clock generation unit takes place in the correct phase, ie always after a most recently emitted clock pulse TPl.

F.s sei in diesem Zusammenhang darauf hingewiesen, daß an Stelle von rückflankengesteuerten Kippstufen beispielsweise auch zweistufige Zählketten verwendet werden können, die erst nach Eintreffen des zweiten Taktimpulses TP 2 einen Ausgangsimpuls abgeben.F.s should be noted in this context that instead of trailing edge-controlled flip-flops For example, two-stage counting chains can also be used, which only after the arrival of the second clock pulse TP 2 emit an output pulse.

Um auch beim Ausfall der Versorgungsspannung der jeweils aktiven Takterzeugungseinheit ein die Umschaltung auslösendes Kriterium zu erhalten, ist der Rückkopplungseingang jeder Stufe BKl und BKU über einen Widerstand R mit der Versorgungsspannung verbunden. Bei Ausfall der Versorgungsspannung erscheint jeweils die logische 0 am betreffenden Eingang des Gatters, somit die logische 1 am Ausgang dieses Gatters, was zu den beschriebenen Vorgängen führt.In order to obtain a criterion that triggers the switchover even if the supply voltage of the respectively active clock generation unit fails , the feedback input of each stage BK1 and BKU is connected to the supply voltage via a resistor R. If the supply voltage fails, the logical 0 appears at the relevant input of the gate, thus the logical 1 at the output of this gate, which leads to the processes described.

Um zu verhindern, daß durch Unterbrechung oder Entfernen eines die beiden Takterzeugungseinheiten TEI und TEII verbindenden Übertragungsmediums beide Takterzeugungscinheiten als aktive Einheiten wirken, ist in F i g. 2 eine geerdete Kontrollader KA vorhanden, die über ein zusätzliches Gatter GS mit einem der Fchlercingängc einer der beiden Stufen verbunden ist. Diese betreffende Stufe, beispielsweise die Stufe BKI in Fig. 2, wird dann dadurch sicher gesperrt, daß an dem betreffenden Fehlereingang ein dem Kriterium logisch 0 entsprechendes Signal anliegt. In order to prevent both clock generating units from acting as active units by interruption or removal of a transmission medium connecting the two clock generating units TEI and TEII, FIG. 2 a grounded control wire KA is present, which is connected to one of the Fchlercingangc one of the two stages via an additional gate GS. This relevant stage, for example stage BK I in FIG. 2, is then safely blocked in that a signal corresponding to the logic 0 criterion is present at the relevant error input.

Die an den Ausgängen der Takterzeugungseinheiten gebildeten Vorbereitungssignale werden ebenso wie die Taktimpulse selbst, beispielsweise über Koaxialkabel gleicher Länge, zu der Taktempfangseinrichtung übertragen. Bereits bei der Aussendung können die Taktphasen und die Vorbereitungssignale verstärkt werden. Eine weitere Verstärkung findet aufThe preparation signals generated at the outputs of the clock generation units are also generated like the clock pulses themselves, for example via coaxial cables of the same length, to the clock receiving device transfer. The clock phases and the preparation signals can already be used during transmission be reinforced. Another reinforcement takes place

ίο der Taktempfangsscite statt. Die dort ablaufenden Vorgänge werden nunmehr unter Bezugnahme auf F i g. 4 beschrieben.ίο the clock reception scite takes place. The expiring there Operations will now be described with reference to FIG. 4 described.

Den Eingang der Taktverstärker TVl und TKII bildet jeweils die Bewertungsschaltung BW, die durch ein UND-ODER-Inverter-GatterGo bzw. G9 realisiert ist. Die jeweils vier Eingänge der Gatter G6 und G 9 sind mit den sich entsprechenden Taktphasen beider Takterzeugungseinheiten sowie mit den Vorbereitungssignalen VBI und VBIl beaufschlagt.The input of the clock amplifiers TV1 and TKII is each formed by the evaluation circuit BW, which is implemented by an AND-OR inverter gate Go or G9. The four inputs of each of the gates G6 and G 9 have the corresponding clock phases of the two clock generation units and the preparation signals VB I and VBIl applied to them.

ίο Zum besseren Verständnis sind in der Fig. 4 die Taktphasen mit TP Il und TPIIl bzw. TP12 und TPII2 bezeichnet. Unter der Annahme, daß die Takterzeugungseinheit TEI aktiv ist, die Takterzeugungseinheit TEII somit als Reserveeinheit wirkt, entsprechen die an den Eingängen der Gatter G6 und G9 in den Bevvertungsschaltungcn anliegenden invertierten Vorbcrcitungssignale Kßl und Kßll den logischen Kriterien I und 0.ίο For better understanding, the clock phases are designated with TP II and TPIIl or TP12 and TPII2 in FIG. 4. Assuming that the clock generation unit TEI is active, the clock generation unit TEII thus acts as a reserve unit, the inverted preparatory signals Kß1 and Kßll present at the inputs of the gates G6 and G9 in the evaluation circuit correspond to the logical criteria I and 0.

Man erkennt, daß während der Aussendung des die Takterzeugungseinheit 7ΈΙ als aktive Einheit kennzeichnenden Vorbereitungssignals VBI lediglieh der von dieser Takterzeugungseinheit gesendete Takt die Ausgangsimpulse der Gatter G 6 und G 9 bestimmt. Wird die an Hand von F i g. 3 beschriebene Umschaltung eingeleitet und trifft das geänderte Vorbereitungssignal Kßl ein, so wird, da zu diesem Zeitpunkt das Vorbereitungssignal Kßll noch nicht geändert wurde, kein Takt weitergegeben. Erst wenn das Vorbereitungssignal VBM mit geändertem logisehen Zustand eintrifft, werden nunmehr die von der Takterzeugungseinheit TEII gesendeten Taktphasen bewertet und über den Ausgang der Bewertungsschaltungen BW weitergegeben. It can be seen that while the preparation signal VB I characterizing the clock generation unit 7ΈΙ is sent out, only the clock sent by this clock generation unit determines the output pulses of the gates G 6 and G 9. If the on the basis of Fig. 3 is initiated and the changed preparation signal Kßl arrives, since the preparation signal Kß11 has not yet been changed at this point in time, no clock is passed on. Only when the preparation signal VBM arrives with a changed logic state, the clock phases sent by the clock generation unit TEII are now evaluated and passed on via the output of the evaluation circuits BW .

Es wurde bereits darauf hingewiesen, daß zum Ausgleich von Laufzeitunterschieden, die selbst bei exakt gleichen Leitungslängen auftreten können, Verzögerungseinrichtungen vorhanden sind. Diese sind in den Taktverstärkerstufen TKIl und TV21 der Fig. 4 mit KZl bezeichnet. Das Prinzip, das einer Taktverzögerung zugrunde liegt, wird im folgenden an Hand von Fig. 4 erläutert, in der zu diesem Zweck einzelne Punkte besonders bezeichnet wurden. Der am Punkt α der Verzögerungseinrichtung FZl herrschende Zustand entspricht dem am Ausgang des Gatters G 6 der Bewertungsschaltung BW herrschenden Zustand. Mit dem Eintreffen eines Impulses der Taktphase TP1 liegt dort infolge der invertierenden Wirkung des Gatters G 6 die logische 0, die an einen Gattereingang des nachfolgenden Gatters Gl weitergegeben wird. Der zweite Gattereingang dieses Gatters wird über eine Verzögerungsstufe VZSl erreicht. Entsprechend einer einstellbaren Verzögerungszeit erscheint die logische 0 an diesem Eingang des GattersG7, also am Punkte, verzögert. Der :mi Punkte erscheinende Impuls liegt an einem Ein^a. _o des folgenden Gatters G 8 direkt und am anderen Eingang über das Verzögerungsglied VZSl an. Dadurch entsteht am Ausgang des Gatters G 8, nämlich amIt has already been pointed out that delay devices are available to compensate for transit time differences which can occur even with exactly the same line lengths. These are designated in the clock amplifier stages TKIl and TV 21 of FIG. 4 with KZl. The principle on which a clock delay is based is explained below with reference to FIG. 4, in which individual points have been specially designated for this purpose. The state prevailing at the point α of the delay device FZ1 corresponds to the state prevailing at the output of the gate G 6 of the evaluation circuit BW . When a pulse of the clock phase TP 1 arrives, there is a logic 0 due to the inverting effect of the gate G 6, which is passed on to a gate input of the subsequent gate Gl . The second gate input of this gate is reached via a delay stage VZSl . According to an adjustable delay time, the logic 0 appears delayed at this input of gate G7, i.e. at the point. The impulse appearing with points is due to an in ^ a. _{o of} the following gate G 8 directly and at the other input via the delay element VZSl . This creates at the output of the gate G 8, namely on

II 12II 12

Punkt ei, ein gegenüber dem Eingangsimpuls verzö- zur Bildung eines Taktes mit einem Impuls-Pausengerter Impuls. Es ist selbstverständlich möglich, die Verhältnis von 1:1 herangezogen (Punkt c in Fig. 6; Verzögerungsglieder VZSl und VZS2 regelbar aus- Zeile 3 in Fig. 9). Ein weiteres Gatter G 13 bildet zubilden und damit die Verzögerungszeiten in belie- zusammen mit einer einstellbaren Verzögertingsbigem Maße zu verändern. Auf diese Weise können 5 schaltung VZSi einen als Piiifgenerator wirkenden sowohl die Vorderflanken als auch die Riickflanken Impulsgenerator, der Prüfimpiilse mit der Periodenjeder Taktphase getrennt verzögert werden, um der dauer TP liefert (Punkt c in Fig. 8; Zeile 4 in Forderung nach extrem kleinen Laufzeitstreuungen Fig. 9). Mit jedem Prüfimpuls wird ein Prüfvorgang nachzukommen. Im vorliegenden Beispiel wurde die gestartet (Punkt/ in F"ig. 8; Zeile 5 in Fig. 9). Das Verzögerung der Taktphasen im Hinblick auf die io geschieht dadurch, daß nach Ablauf der Verzöge-Taktphase 77'1 des von der Takterzeugereinheit TE I rungszeit τ 1 der Verzögerungsschallung VZSi eine gesendeten Taktes beschrieben. Da die Verzögerung»- rückflankengesteuerte Kippstufe Ki gesteuert wird, schaltungen im Prinzip gleich aufgebaut sind und die durch den vom zu überwachenden Impuls abgenach dem gleichen Prinzip arbeiten, trifft diese Be- leiteten Impuls vorbereitet wurde. Durch geeignete Schreibung auch auf die andere Taktphase zu. 15 Wahl der Periodcndauer Tp des vom Impulsgenerator Ausführungsbeispiele für die stetig regelbaren Ver- G13, VZSi gelieferten Impulses erreicht man, daß zögerungsglieder VZSl und VZS2 zeigen die der Wechsel des zu überwachenden Impulses stets Fig. 5, fi und 7. In der Fig. 5 ist dazu jeweils ein früher als die Rückflanke des vom Impulsgenerator LC-G!ied vorhanden, wobei die Einstellung der Ver- gelieferten Impulses erfolgt. Das bedeutet, daß zögerung durch einen regelbaren Kondensator Cl er- 20 durch die über die Gatter G15 und G16 laufenden reicht wird. Zur Bedämpfung des negativen und po- Steuerimpulse (Punkt # in Fig. 8; Zeile 6 in Fig. 9) sitiven Überschwingens sind die Längswiderständc die Kippstufe Ki stets in ihrer Grundstellung ge- Rl vorhanden. Die Dimensionicrung der Induktivi- halten wird, selbst dann, wenn in der Folge die täten Ll und der Widerstände R 1 ist jeweils von negativ gerichtete Impulsflanke am Takteingang der der Dauer des Zustandes logisch 0 an den Gatter- 35 Kippstufe K 3 anliegt. Nur dann, wenn der zu überausgängcn, d. Ii. von der Impuls- und Pausendauer wachende Impuls größer ist als der vom lmpulsdes zu übertragenden Taktes, abhängig, da noch generator G13, VZSi gelieferte Impuls, der am innerhalb dieser Zeit der Zustand logisch (J an den Punkt/ anliegt, entsteht am Ausgang der KippstMle Kondensatoren Cl erreicht sein muß. Ä"3 ein Impuls. Dieser Vorgang findet in der Dar-Mit der in Fig. 6 dargestellten Schaltung ist eine 30 stellung der Fig. 9 vom Zeitpunkt// ab .stall. Zu noch kleinere Verzögerung einstellbar, da dort die diesem Fehlerzeitpunkt // tritt in der Taktphase 77' I Widerstände R 1 nicht mehr erforderlich sind. Die ein Fehler auf, der dazu führt, daß die Impulse an Begrenzung geschieht hier bei negativ gerichtetem den Punkten r, i\ / und μ in Fig. 8 in der in I i g. 9 Überschwingen durch die Dioden D2 und D4, bei in den Zeilen 3, 4, 5 und 6 dargestellten Form aulpositiv gerichtetem Überschwingen durch die Dioden 35 treten. Das bedeutet, daß der die Kippstufe Ki Dl und Di. steuernde Taktimpuls mit seiner Rückflanke eine Um-Die in Fig. 7 angegebene Verzögerungsschaltung steuerung dieser Kippstufe bewirkt. Damit wird eine vermeidet die mit der Verwendung von Induktivi- aus den Gattern G17 und G18 gebildete Kippstufe täten verbundenen Nachteile. Die Einstellung der in ihre Arbeilslage umgesteuert. Über den Ausgang Verzögerungszeiten erfolgt hier ebenfalls durch die 40 des Gatters G18 wird demnach ein aufgetretener Kondensatoren Cl, C2. Durch die Verwendung von Taktfehler mit einer logischen 0 gemeldet (Punkt/1 als Emitterfolger betriebener Transistoren 7"1, 72 in Fig. 8; Zeile 7 in Fig. 9) und kann über einen bzw. 73, 74 ergibt sich eine besonders gut anpaß- der Fehlereingänge die Umsteuerung einer Stufe der bare Schaltung. bistabilen Schaltung in der betreffenden Takterzeu-Point ei, a pulse that is delayed compared to the input pulse to form a cycle with a pulse-pause. It is of course possible to use the ratio of 1: 1 (point c in FIG. 6; delay elements VZS1 and VZS2 can be regulated from line 3 in FIG. 9). Another gate G 13 is formed and thus the delay times can be changed to any desired extent with an adjustable delay. In this manner, 5 VZSi circuit comprises acting as Piiifgenerator both the leading edges and the Riickflanken pulse generator Prüfimpiilse be delayed separated with the period of each clock phase, as to the duration TP provides (point c in FIG. 8; line 4 in demand for extremely small Time spreads (Fig. 9). A test process must be followed with each test pulse. In the present example, the was started (point / in Fig. 8; line 5 in Fig. 9). The delay of the clock phases with regard to the io is done by the fact that after the delayed clock phase 77'1 of the clock generator unit TE I delay time τ 1 of the delay sound transmission VZSi a clock transmitted described Since the delay. "- rear edge-triggered flip-flop Ki is controlled circuits are created equal in principle and work through the from the monitored pulse abgenach the same principle, this loading meets initiated pulse By appropriate writing also for the other clock phase to. 15 Selection of the period Tp of the pulse generator Embodiments for the continuously controllable impulses G13, VZSi delivered, one achieves that delay elements VZS1 and VZS2 always show the change of the pulse to be monitored 5, 5 and 7. In FIG. 5, an earlier flank than the trailing edge of the pulse generator LC-G! Ied is present in each case , whereby the setting of the delivered impulses takes place. This means that the delay is achieved by a controllable capacitor C1 through which the gates G15 and G16 pass. To dampen the negative and positive overshoots (point # in FIG. 8; line 6 in FIG. 9), the series resistances of the flip-flop stage Ki are always present in their basic position . The dimensioning of the inductive circuit is kept, even if in the sequence the actual Ll and the resistors R 1 each have a negative pulse edge at the clock input of the duration of the state logic 0 is applied to the gate flip-flop K 3. Only if that is too excessive, i.e. Ii. The pulse that is monitored by the pulse and pause duration is greater than the pulse of the clock to be transmitted, as the pulse still being supplied by generator G13, VZSi, which is in the logical state (J at point /) within this time, arises at the output of the KippstMle Capacitors C1 must be reached. Ä "3 a pulse. This process takes place in the diagram of the circuit shown in FIG. 6 is a position of FIG there that this error time // occurs in the clock phase 77 'I resistors R 1 are no longer required, which causes the impulses to be limited here at negatively directed points r, i \ / and μ in 8 in which overshoots caused by diodes D2 and D4 in FIG. 9, in the form shown in lines 3, 4, 5 and 6, with positive directed overshoots occur through diodes 35. This means that the flip-flop Ki Dl and Di. controlling clock pulse With its trailing edge, the delay circuit shown in FIG. 7 controls this flip-flop. This avoids the disadvantages associated with the use of inductive flip-flops formed from gates G17 and G18. The attitude of the in their working position reversed. Via the delay times output, the 40 of the gate G18 also results in a capacitor C1, C2 that has occurred. By using clock errors reported with a logic 0 (point / 1 as emitter follower operated transistors 7 "1, 72 in FIG. 8; line 7 in FIG. 9) and can be matched particularly well via a or 73, 74 - the error inputs the reversal of a stage of the bare circuit. bistable circuit in the relevant clock generator

Die am Ausgang der Verzögerungsschaltungen 45 gungseinheit auslösen.The triggering unit at the output of the delay circuits 45.

VZl erscheinenden Taktirnpulse werden in den Ver- Die überwachung der Impulspausen des durch VZl appearing clock pulses are in the The monitoring of the pulse pauses of the

Stärkerschaltungen VSl so weit verstärkt, daß sie das Gatter G12 gebildeten Taktes erfolgt nach In-Amplifier circuits VSl so much that it takes place the gate G12 formed clock after in-

die erforderliche Leistung zur Steuerung von bei- vertierung durch das Gatter G19 in einer Taktüber-the power required to control incrementation through gate G19 in a clock over-

:pielsweise 10 folgenden Taktverstärkerstufen TVl2 wachungsschaltung TÜ\ in analoger Weise. Zur bzw. TV22 aufweisen. Jede Taktverstärkerstufe ent- 50 Rückstellung der Kippstufen Ki ist ein besonderer: for example, 10 following clock amplifier stages TVl 2 monitoring circuit TÜ \ in an analogous manner. Have to or TV22. Each clock amplifier stage corresponds 50 resetting the flip-flops Ki is a special

hält wiederum Verzögerungsschaltungen VZ 2 und Rückstelleingang RE vorhanden.again holds delay circuits VZ 2 and reset input RE available.

Verstärkerschaltungen VS2, die entsprechend den Die Taktüberwachung nach dem beschriebenenAmplifier circuits VS2, which correspond to the clock monitoring according to the described

beschriebenen Prinzipien aufgebaut sind. Über die Prinzip ist, wie in Fig. 1 und 2 dargestellt, in bei-principles described are structured. The principle is, as shown in Fig. 1 and 2, in both

Verstärkerstufen VSl werden die Taktimpulse der- den Takterzeugungseinheiten TEi und 7£II vorhanart verstärkt, daß beispielsweise bis zu 32 Taktgatter- 55 den. Das hat unter anderem den Vorteil, daß dieAmplifier stages VS1 , the clock pulses of the clock generating units TEi and 7 £ II are amplified, for example up to 32 clock gates. One of the advantages of this is that the

eingänge TGE angesteuert werden können. beiden Taktphasen TPI und TP 2 unmittelbar aninputs TGE can be controlled. two clock phases TP I and TP 2 immediately

Zur Überwachung der Taktphasen des System- den Steuerleitungen überwacht werden, taktes wird von dem Prinzip des Zeitvergleiches Ge- Daneben ist eine dezentrale Taktüberwachiing vorbrauch gemacht. Eine Schaltungsanordnung, die nach handen, die ebenfalls nach diesem Prinzip arbeitet diesem Prinzip arbeitet, zeigt die F i g. 8. Die dort 60 und die, wie in F i g. 4 angegeben, am Ausgang der ingegebene Schaltung ist jeweils in den mit T(J be- Taktverstärkung angeordnet ist. Auf diese Weise zeichneten Taktüberwachungseinrichtungen enthal- wird auch die Taktübertragungsst recke einschließen. Zur Erläuterung der Wirkungsweise wird zu- lieh der jeweiligen Verstärker in den Takterzeugungsiätzlich auf die F i g. 9 verwiesen, in der ein Impuls- einhciten bis zur Taktempfangseinrichluiig i'.hcr-Jiagramm dargestellt ist. Die an den Punkten a und 6 «5 wacht. Mit besonderem Vorteil ist die Vct/hl .ng η Fig. 8 anliegenden zu überwachenden Takte 7Fl im Impulsgenerator, der, wie beschrieben, aus einem md TP2 einer Takterzeugungscinheit (Zeilen I Gatter und einer Ver/öuerungsschaltung besieht, in !nd 2 in Fig. 9) werden über ein erstes GatterG12 diesem Falle derart iiciecell. dall sich ein im Vei-To monitor the clock phases of the system, the control lines are monitored, clock is based on the principle of time comparison. In addition, decentralized clock monitoring is pre-used. A circuit arrangement which works according to this principle, which also works according to this principle, is shown in FIG. 8. The 60 there and the one as in FIG. 4 indicated, at the output of the given circuit is in each case in the with T (J be clock amplification is arranged. Clock monitoring devices drawn in this way will also include the clock transmission path Reference is made to Fig. 9, in which a pulse unit is shown up to the clock receiving device i'.hcr -Jiagramm, which watches at points a and 6-5. The Vct / hl.ng η Fig 8 pending clocks 7Fl to be monitored in the pulse generator, which, as described, consists of a md TP2 of a clock generating unit (row I gate and a control circuit, in and 2 in FIG. 9) are in this case iiciecell .dall one in the

gleich zur zentralen Taklüberwachung verzögertes Ansprechen im Fehlerfall ergibt. Dadurch wird erreicht, daß im Falle eines zentralen Taklfehlers mit sofortiger Umschaltung die -dezentralen Taktüberr wachungen infolge Sperrens der defekten Takterzeugung nicht mehr ansprechen.delayed equal to the central tackle monitoring Response in the event of an error. This ensures that in the event of a central rate error with Immediate switchover of the decentralized clock monitoring as a result of blocking the defective clock generation do not speak anymore.

Die sperrende Wirkung der dezentralen Taktüberwachung TU III kann in an sich bekannter Weise geschehen. Aus diesem Grund ist auch von einer ins Einzelne gehenden Erläuterung und Darstellung abgesehen worden. Beispielsweise ist es möglich, durch ein das Ansprechen der Taktüberwachung TU IU kennzeichnendes Kriterium (Ausgangssignal am Gatter (718 der Fig. 8) die Takteingänge der zu versorgenden Einrichtung zu sperren. Um zu verhindern, daß eine durch das Umschalten verursachte Taktpause in den dezentralen Taktüberwachungen (TUMI in Fig. 4) als Taktierer gedeutet wird, wird in weiterer Ausgestaltung der Erfindung ein Vergleicher in der Taktempfangscinrichtung vm gesehen, dem die beiden Vorbercitungssignalc VBl und VBU zugeführt werden. Zur näheren Erläuterung wird in diesem Zusammenhang auf Fig.4 verwiesen, wo der Verslcicher mit VG bezeichnet ist Da wahrend der Dauer des Umschaltevorganges sowohl das Vorbereitungssignal VBl als auch das Vorbereitungs-The blocking effect of the decentralized clock monitoring TU III can take place in a manner known per se. For this reason, a detailed explanation and representation has been refrained from. For example, it is possible to block the clock inputs of the device to be supplied by a criterion characterizing the response of the clock monitoring TU IU (output signal at the gate (718 of FIG. 8)) (TU MI in Fig. 4) is interpreted as a clock, a comparator is seen in the clock receiving device vm in a further embodiment of the invention, to which the two preparatory signals VB1 and VBU are fed. For a more detailed explanation, reference is made in this context to Fig. where the Verslcicher with VG is designated Da during the duration of the Umschaltevorganges both the preparation signal VBI as well as the preparatory

signal VBU den gleichen logischen Zustand anbieten kann durch eine einfache Verknüpfung über den Ausgang des Vergleichers VG der dezentralen Taktüberwachung TU III ein Kriterium zugeführt werden, das über den Rücksetzeingang RE der insignal VBU offer the same logical state, a criterion can be fed to the decentralized clock monitoring TU III via the output of the comparator VG , which can be set via the reset input RE of the in

Fig 8 dargestellten Taktüberwachungsschaltung die dort mit K3 bezeichnete Kippstufe während dieser Zeitdauer definiert festhält.8 the clock monitoring circuit shown there with K3 designated flip-flop in a defined manner during this period of time.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims

Patent claims:

1. Clock supply system with duplicate, identically structured and parallel working clock generating units and with the option to switch from the clock generating unit acting as an active unit to the clock generating unit acting as a reserve unit, characterized in that in each clock generating unit (TEI, TEII) one stage (BATI, BK II) a bistable circuit is arranged, at the outputs of which a clear criterion for the active state or the reserve state of a clock generation unit (TEI, TEII) is available, that a signal generator (• SGI, SGII) continues in each clock generation unit (7ΈΊ, TEII) is present, which is prepared on the one hand via the outputs of the bistable circuit and at its output a criterion characterizing the state of the relevant clock generation unit (7ΈΙ, TEII) in the form of a preparation signal (VB I, VB II) is available, and that finally in the Clock receiving unit (Tem) to be supplied j e clock phase as (TPl, TPl) an evaluation circuit (BW) is present, which is acted upon both with the clock and with the preparation signals (VBl, VBU) of both clock generation units (TEI, TEII) and which only each of the as active unit marked clock generation unit (eg TEI) forwards the clock sent via clock amplifier stages to the individual clock gate inputs (TGE) .

2. Clock supply system according to claim 1, characterized in that each stage (BKl, BKIl) of the bistable circuit consists of a gate (Gl, G 2) present for each clock generation unit (TEI, TEII), the outputs of which are connected to a gate input of the other gate are fed back and thereby each mark only one clock generation unit as in the active state and the other as in the reserve state and which, on the other hand, are connected to the preparation inputs of a control device (Kl, Kl) that is present for each signal generator (5GI, SGII), the device recognizing the clock error (TUI, Tüll) or with the trailing edge of a following specific clock (e.g. TP 2) can be reversed and via an output a preparation signal (VBl, VBU) indicating the state of the stage assigned to it. (BATl, BKl) of the bistable circuit sends out.

3. Clock supply system according to claim 1 and 2, characterized in that for switching a stage (BKI, BATH) of the bistable circuit, the inputs (FE) of the gates (Gl, Gl) automatically via a clock monitoring circuit (TUI, Tüll) and / or via Keys (TSl, TS2) of a control panel (BF) can be controlled manually.

4. clock supply system according to claim 1 to 3, characterized in that with the change of the logic state at at least one input (FE) of the gates (Gl, Gl) initiated switching from an active clock generation unit (z. B. TEI) to the reserve clock generation unit (TEII) the bistable circuit can be reversed into its other stable position and that the reversal of the control device (ATl) and the transmission of the preparation signal (FBI) in the clock generation unit (TEI) to be switched off with one of the input (FE of the relevant stage ( BATI) of the bistable circuit derived criterion happens immediately during the reversal of the control device (AT 2) and the transmission of the relevant preparation signal (FBII) in the clock generation unit (TEII) that is now to be switched off with the trailing edge of the following specific clock (TP 2) happens.

5. clock supply system according to claim 1 to 3, characterized in that the control devices each contain a trailing edge-controlled multivibrator (ATI, AT2), on one of which: Output the preparation signal indicating the status of the clock generation unit assigned to it is available whose other output together with the output of the stage (BATI, BATH) of the bistable circuit the other clock generation unit the preparation input of the flip-flop in the other Forms clock generation unit.

6. Clock supply system according to claim I, characterized in that for each clock phase (TP 1. TP2) existing clock amplifiers (TFI, TFII) each contain an at least two-stage delay circuit (FZl, FZ2), via the individual stages (FZSl, FZS2 in FIG ) a delay of both the leading edges and the trailing edges of a clock pulse of the clock phases (TP 1, TP 2) can be carried out separately, and that the delay times of the individual stages (FZS1, FZS2) can be controlled separately.

7. Clock supply system according to claim 6, characterized in that a delay stage each consisting of an LC element (Ll, Cl) mil adjustable capacitive element (Cl) and a NAND gate (G 7, G 8).

8. clock supply system according to claim 6 and 7, characterized in that a delay stage has a damping resistance (Al) to avoid overshooting.

9. clock supply system according to claim 6 and 7, characterized in that a delay stage to avoid overshoot for each direction diodes (D2, D4; Dl, D 3) owns.

10. Clock supply system according to claim 6, characterized in that the time-delaying element of a delay stage is an ÄC element (R 3, C 3) which is connected between the emitter of a first (Tl) and the base of a second transistor (T 2) .

11. Clock supply system according to claim 1, characterized in that in addition to the central clock generation unit (TEI, TEII) present clock monitoring circuit (TU I, TU II) a decentralized clock monitoring circuit (TU III) arranged at the clock receiving device (Tem) is present, the one hand the clocks to be monitored (TPl, TP 2) are available at the output of the last clock amplifier stage (TV 12, TV 22) and the comparator (VG) to which the two preparation signals (FBI, FBII) are applied on the input side

can be controlled and via which the inputs (TGE) lines, after a switchover, more or less of the clock gates connected to the last clock amplifier stage (TV 12, disturbing runtime differences, especially with very TV22) , can lead to errors both in the case of short clock pulses and a clock error as well as during the duration of the invention, which is based on a clock supply

a switchover process are blocked. 5 system with duplicate, similarly structured

12. Clock supply system according to claim 11, built and working in parallel clock generation, characterized in that a clock unit refers, the object is to solve this wachungsscbaltung (TU I, TU II, TU Ul) a problem.

According to the invention, this is achieved in a manner known per se from a controllable

Delay element (VZG 3) and a gate io that in each clock generation unit contains a stage (G 13) built-up pulse generator, which is arranged in a bistable circuit, at whose outputs a clear criterion for the clocks to be monitored (TP 1, TP 2) the active one is controlled and whose output pulses are at the state or the reserve state of a clock pulse input of a trailing edge-controlled generation unit available that continue to get into flip-flop (K 3), at the preparation of which each clock generating unit a signal generator is in front of each of the clocks to be monitored, on the one hand via the outputs of the bistable. . len circuit prepared and on the other hand via a

the clock phase is controllable and at its output the state of the relevant clock pulse Generation unit characterizing criterion is available in the form of a preparation signal, and that finally in the clock reception to be supplied

The invention relates to a clock supply unit for each clock phase an evaluation circuit vorgungsanlage is to be dealt with in the same way with duplicates, both with the clock and with built up and parallel working clock generator as well as the preparation signals of both clock generation units and is acted upon with switching options of units and only the the clock generator acting as an active unit in each case from the clocking unit identified as the active unit to the clock sent as a reserve unit via the clock amplifier Clock generation unit. ker stages to the individual clock gate inputs

To the clock supply in electrical systems 30 ter depending.

then, above all, substantial requirements will be made in the following

ments provided, if it is a question of systems, on the basis of the F i g shown in the drawing. 1 in which clock-controlled pre-9 are given to a greater extent.

passages expire. To increase security, it is F i g. 1 shows the basic circuit diagram of a clock

known, the device for generating the clock 35 supply system according to the invention, on the basis of this to be doubled in such systems and, in the event of failure, the essential mode of operation is explained, of a clock supply unit, the other app. 2 shows details of the interconnection

switch on. If both clock generation units and the two clock generation units, this depends on the principle work from each other, d. i.e., albeit the zip of bistability and the principle of the formation of the The focus is on power supply facilities and the 40 preparatory signal, supply lines are separated from each other, Fig. 3 shows, based on Fig. 2, an im-

the safety achieved in this way is sufficient, since there is a pulse diagram, based on which the in the arrangement it is probable that both clock generation units according to FIG. 2 running processes in detail fail at the same time. Be refined in a clock supply.

system with similarly structured and parallel working 45 F i g. 4 shows the clock receiving device with the Tending clock generation units then arise all the information necessary to understand the invention the problem of switching from one activity to another.

ven clock generation unit on the other than Re- FIGS. 5, 6 and 7 show exemplary embodiments

serving unit existing clock generation unit. In the case of the delay circuits indicated in FIG. 4, the receiving device to be supplied with the clock 50 F i g. 8 shows an example of clock monitoring On the one hand, there must be an unambiguous criterion for interlocking.

for which one of the two clock cells is present

Generation units as an active clock generation unit are used in the clock monitoring circuit according to FIG. H and, on the other hand, it must be ensured that the processes in progress are described, by switching from a clock generation 55 To explain the invention, the following unit on the other no disruptive clock failure on the F i g. 1 of the drawing is referred to, stands. The last problem addressed is running. The clock supply system contains on the transmission

on addition, the clock previously acting as a reserve see Ts the two clock generation units TE \ generating unit for an example on the basis of one and Part two clock generation units for each error If triggered switch in phase, 60 weils the same structure, ie, in both, a respective Taktd.h . Starting with a complete pulse, specify TG , connect a clock monitoring circuit TU I each. TU 11 and one signal generator SG I and SGII each

Another one related to the switchover. According to the invention, each clock generating problem consists in the fact that on each of the clock transmission units TEI and TEII, a transmission path delay time differences cannot be avoided in a bistable circuit. In the clock generation units can be. Even with exactly the same line TEI, the stage is designated with BK1 and the clock generation lengths result, due to the presence unit TEII, with BK \ l . The two components, such as gates and amplifier switching stable behavior result, as later in the individual