DE9412676U1 - Bit-Fehlerratentester - Google Patents

Description

Testen von Bit-Fehlerraten Beschreibung

Diese Erfindung bezieht sich auf Bit-Fehlerratentester (BFRTs).

Ein wichtiger Parameter zum Bewerten der Qualität einer binären digitalen Kommunikationsverbindung ist seine Bit-Fehlerrate (BFR), d.h. der Wahrscheinlichkeit, das ein Bit durch einen Empfänger unkorrekt erfaßt wird. Die BFR wird typischerweise gemessen, indem eine lange quasizufällige Testfolge von Bits über die Verbindung übertragen wird, und indem gezählt wird, wieviele unkorrekt empfangen werden. Der korrekte oder unkorrekte Empfang kann durch Erzeugen einer bekannten korrekten Folge in einem Tester, der neben dem Empfänger liegt, und durch Vergleichen dieser Folge mit der Folge, die über die Kommunikat ions verbindung empfangen wird, bestimmt werden.

Bekannte BFRTs liefern nur eine Anzeige des Verhältnisses der Bits, die unkorrekt empfangen werden.

Es ist eine Aufgabe dieser Erfindung, einen BFRT zu schaffen, der zusätzliche Informationen, die die Identifikation und Korrektur der Ursachen der Fehler in empfangenen binären digitalen Signalen erleichtern, anzeigt.

Diese Aufgabe wird durch einen Bit-Fehlerratentester gemäß Anspruch 1 gelöst.

Gemäß einem Aspekt dieser Erfindung wird ein Bit-Fehlerra-

tentester geschaffen, der eine Einrichtung zum Bewirken eines Vergleichs eines Eingangsbitstroms mit einem Referenzbitstrom und zum Lokalisieren von Fehlerbits in dem Eingangsstrom, die sich von entsprechenden Bits in dem Referenzstrom unterscheiden, und eine Anzeigeeinrichtung zum Anzeigen eines Ergebnisses des Vergleichs einschließt, wobei die Anzeigeeinrichtung folgende Merkmale aufweist:

einen ersten Abschnitt, der eine erste vorbestimmte Anzahl von Bits des Eingangsstroms zeigt, die vor einem Fehlerbit auftreten;

einen zweiten Abschnitt, der das Fehlerbit zeigt; und

einen dritten Abschnitt, der eine zweite vorbestimmte Anzahl von Bits des Eingangsstroms zeigt, die nach dem Fehlerbit auftreten.

Ein Bit-Fehlerratentester gemäß der vorliegenden Erfindung wird nachfolgend unter Bezugnahme auf die beiliegende Zeichnung näher erläutert. Es zeigt:

Fig. 1 ein schematisches Blockdiagramm des Testers.

Gemäß Fig. 1 umfaßt ein Bit-Fehlerratentester 10 einen Eingangsanschluß 12 zum Empfangen eines Eingangsstroms von binären digitalen Signalen, deren Bit-Fehlerrate gemessen werden soll. Dieser Eingangsanschluß ist mit einem Eingang eines Exklusiv-Oder-Gatters 14 gekoppelt, das als ein Komparator verwendet wird, um Unterschiede zwischen dem Eingangssignalstrom und einem digitalen Referenzsignal-Strom oder -Muster und dem anderen Eingang des Gatters 14 von einem Referenzmustergenerator 16 zu erfassen. Der Mustergenerator 16 kann z.B. ein Speicher mit wahlfreiem Zugriff (RAM = Random Access Memory), der eine Folge von Bitmustern speichert, die gemäß Adreßsignalen, die dem Speicher geliefert werden, zur Ausgabe ausgewählt werden. Alternativ kann der Generator ein Generator für eine pseudozufällige binäre Folge (PRBS =

pseudo random binary sequence) eines bekannten Entwurfs sein, der auf einem Schieberegister mit Rückkopplungsverbindungen von seinem Ausgang zu ausgewählten seiner Stufen basiert.

Der Ausgang des Exklusiv-oder-Gatters 14 ist mit einer Fehlersuchsteuerung 18 gekoppelt, deren Entwicklung und Betrieb aus der folgenden Beschreibung deutlich wird, und die ferner ein "Start"-Signal von einem Positionskomparator 20 empfängt. Der Komparator wiederum empfängt ein Positionssignal von dem Mustergenerator 16 und ein extern zugeführtes "Suche Startposition"-Signal an einem Eingang 22, das eine Position bestimmt, von der aus die Suche nach Fehlerbits gestartet werden soll. Falls der Mustergenerator 16 auf einem RAM basiert, umfassen diese Positionssignale die Adressen der Speicherplätze in dem RAM. Im Falle eines PRBS-Generators umfassen diese Signale die Inhalte des PRBS-Schieberegisters.

Das Positionssignal von dem Mustergenerator 16 wird ferner einem Fehlerpositionszwischenspeicher 24, der einen "Laden" -Eingang, der durch die Steuerung 18 gesteuert wird, aufweist, geliefert. Der Inhalt dieses Zwischenspeichers wird wiederum einem Adreßabschnitt 26 einer Anzeige 28 und einem Musterkopiergenerator 30 geliefert, welcher insgesamt 32 Bits parallel zu einem Datenabschnitt 32 der Anzeige 28 ausgeben kann.

Wenn der Mustergenerator 16 auf einem RAM basiert, basiert der Kopiergenerator 30 ebenfalls auf einem RAM und speichert die gleichen Bitmuster wie der Generator 16. Der Kopiergenerator 30 ist angeordnet, um das (Fehler-)Bit auszugeben, das der Adresse in dem Zwischenspeicher 24 entspricht, und ferner die 28 Bits, die den unmittelbar vorhergehenden 28 Adressen entsprechen, und die 3 Bits, die den unmittelbar folgenden 3 Adressen entsprechen, auszugeben. Wenn der Mustergenerator 16 ein PRBS-Generator ist, beinhaltet der Kopiergenerator 30 eine ähnliche Schaltung auf der Basis von

Schieberegistern. Der Kopier generator 30 ist in diesem Fall angeordnet, um rückwärts schrittweise 28 Schieberegisterzustände zu durchlaufen, um die 28 Bits, die dem Fehlerbit unmittelbar vorhergehen, zu erzeugen, und vorwärts 3 Schieberegisterzustände zu durchlaufen, um die 3 unmittelbar folgenden Bits zu erzeugen. In jedem Fall kann der Kopiergenerator 30 angeordnet sein, um Daten von dem Mustergenerator 16 zu empfangen, um es bei Bedarf zu ermöglichen, das digitale Signalmuster, das von dem Mustergenerator 16 geliefert wird, zu reproduzieren.

Die Anzeige 28 ist gesteuert, um sichtbare Anzeigen in ihren Adressen und Datenabschnitten 26 und 32 als Reaktion auf ein Aktiviersignal von der Steuerung 18 zu liefern. Die Steuerung selbst hat einen Eingang 34 zum Empfangen eines extern zugeführten "Finde Fehler"-Signal.

Wenn ein Test durchgeführt werden soll, wird die Position in dem Referenzsignalmuster, an der die Fehlererfassung gestartet werden muß, über den Eingang 20 spezifiziert. Der Mustergenerator 16 ist mit dem Eingangssignal in bekannter Art und Weise synchronisiert, und das "Finde Fehler"-Signal des Eingangs 34 ist aktiviert.

Der Mustergenerator 16 liefert das Referenzmuster dem Exklusiv-Oder-Gatter 14, das dieses mit dem Eingangssignal, das an dem Eingangsanschluß 12 empfangen wird, vergleicht. Jeder Unterschied zwischen den zwei Signalen veranlaßt das Exklusiv-oder-Gatter, ein Fehlersignal zu der Fehlersuchsteuerung 18 zu liefern. Die Steuerung 18 ignoriert dieses Fehlersignal jedoch, bis das "Start"-Signal von dem Positionskomparator 22 empfangen wird.

Wenn das Positionssignal von dem Mustergenerator 16 die Position, die über den Eingang 20 spezifiziert ist, erreicht, wird das "Start"-Signal der Steuerung 18 zugeführt. Daraufhin veranlaßt das Auftreten eines beliebigen Fehlersignals die Steuerung 18, den "Laden"-Eingang des Zwischenspeichers

24 und den Aktiviere-Anzeige-Eingang der Anzeige 28 zu aktivieren. Folglich wird die Musterposition zur Zeit des Auftretens des Fehlersignals im Zwischenspeicher 24 gespeichert und als eine Adresse im Adreßabschnitt der Anzeige 28 angezeigt.

Zusätzlich wird der Inhalt des Zwischenspeichers 24 durch den Musterkopiergenerator 30 wie oben beschrieben verwendet, um im Datenabschnitt 32 der Anzeige 28 eine Anzeige des Bitwerts, der den Fehler verursacht (das Fehlerbit), zusammen mit den 28 ihm vorangehenden Bits und den 3 ihm folgenden Bits zu liefern. Es wurde herausgefunden, daß das Liefern dieser Information über die Folge der Datenbits, die vor und nach dem Fehlerbit auftreten, zusätzlich zu der Adresse des Bits bei der Interpretation der Fehlerinformationen und der Identifikation der Ursache signifikant helfen.

Der Tester kann ferner angeordnet sein, um den Test viele Male zu wiederholen, und die Bit-Fehlerrate für die Fehlerbitposition zu messen, z.B. durch Wiederholen der oben beschriebenen Erzeugung des Testmusters (in der Nähe der Position des Fehlerbits) und durch mehrmaliges Vergleichen mit dem Eingangssignal und durch Bestimmen des Verhältnisses des Gesamtauftretens von Fehlern, die speziell an der Fehlerbitposition auftreten, mit der Gesamtzahl der Tests. Dies kann z.B. durch Verwendung herkömmlicher Bit-Fehlerraten-Meßschaltkreise durchgeführt werden, jedoch so gesteuert, daß die Fehler nur gezählt werden, wenn sie an der Fehlerbitposition auftreten. Wenn das gemessene Fehlerverhältnis relativ gering ist, ist der Fehler wahrscheinlich zufälliger Natur. Wenn das gemessene Fehlerverhältnis jedoch relativ hoch ist, ist eine systematische Fehlerbedingung angezeigt, die eine weitere Untersuchung rechtfertigt.

Claims (3)

S chut &zgr; ansprüche

1. Bit-Fehlerratentester (10), der eine Einrichtung zum Bewirken eines Vergleichs eines Eingangsbitstroms mit einem Referenzbitstrom und zum Lokalisieren von Fehlerbits in dem Eingangsstrom, die sich von entsprechenden Bits in dem Referenzstrom unterscheiden, und eine Anzeigeeinrichtung (32) zum Anzeigen eines Ergebnisses des Vergleichs aufweist, dadurch gekennzeichnet, daß die Anzeigeeinrichtung (32) folgende Merkmale aufweist:

einen ersten Abschnitt, der eine erste vorbestimmte Anzahl von Bits des Eingangs Stroms anzeigt, die vor einem Fehlerbit erscheinen;

einen zweiten Abschnitt, der das Fehlerbit anzeigt; und

einen dritten Abschnitt, der eine zweite vorbestimmte Anzahl von Bits des Eingangsstroms anzeigt, die nach dem Fehlerbit erscheinen.

2. Bit-Fehlerratentester (10) nach Anspruch l, bei dem die Anzeigeeinrichtung einen vierten Abschnitt (26) einschließt, der den Standort des Fehlerbits in dem Eingangsstrom anzeigt.

3. Bit-Fehlerratentester (10) nach Anspruch 1 oder Anspruch 2, bei dem der Vergleich mehrmals wiederholt wird und eine Bit-Fehlerrate aus Fehlern bestimmt wird, die an dem Standort des Fehlerbits in dem Eingangsstrom erscheinen.

-&Iacgr; &Agr;. Bit-Fehlerratentester (10) nach einem beliebigen vorhergehenden Anspruch, bei dem die erste vorbestimmte Anzahl achtundzwanzig und die zweite vorbestimmte Anzahl drei ist.