HINTERGRUND
DER ERFINDUNGBACKGROUND
THE INVENTION
Die
vorliegende Erfindung betrifft eine digitale PLL-(Phasenregelschleife)-Schaltung
und ein Signalrückgewinnungsverfahren
und insbesondere eine digitale PLL-Schaltung und ein Signalrückgewinnungsverfahren,
die in optischen Kommunikationssystemen verwendet werden, wie beispielsweise PDS
(Passive Double Star) enthaltendes PON (Passives optisches Netzwerk),
etc.The
The present invention relates to a digital phase-locked loop (PLL) circuit
and a signal recovery method
and in particular a digital PLL circuit and a signal recovery method,
used in optical communication systems, such as PDS
(Passive Double Star) containing PON (Passive Optical Network),
Etc.
Beschreibung des Standes
der TechnikDescription of the state
of the technique
Derzeit
ist infolge der Entwicklung und Vergrößerung der Telekommunikationstechniken
zunehmend eine Datenübertragung
mit hoher Geschwindigkeit und hohem Datenvolumen erforderlich. Um solche
Anforderungen zu erfüllen,
sind beträchtliche Studien
an digitalen PLL-Schaltungen für
schnelles Extrahieren eines Taktsignals aus einem Burst-Eingangsdatensignal
und Durchführen
einer schnellen Signalrückgewinnung
aus dem Burst-Eingangsdatensignal, und an Signalrückgewinnungsverfahren, die
derartige digitale PLL-Schaltungen verwenden, durchgeführt worden,
wie in den Berichten der 1997 Electronic Society Conference of ICICE
(The Institute of Electronics, Information and Communication Engineers
(Japan)), C-12-25, C-12-26, den Berichten der 1996 Electronics Society
Conference of ICICE, SC-13-5, den Berichten der 1996 Communications Society
Conference of ICICE, B-844, etc., offenbart.Currently
is due to the development and expansion of telecommunications technologies
increasingly a data transfer
required at high speed and high data volume. To such
To meet requirements
are considerable studies
on digital PLL circuits for
quickly extracting a clock signal from a burst input data signal
and performing
a fast signal recovery
from the burst input data signal, and to signal recovery methods, the
using such digital PLL circuits,
as reported in the 1997 Electronic Society Conference of ICICE
(The Institute of Electronics, Information and Communication Engineers
(Japan)), C-12-25, C-12-26, the reports of the 1996 Electronics Society
Conference of ICICE, SC-13-5, the reports of the 1996 Communications Society
Conference of ICICE, B-844, etc., disclosed.
Um
eine solche digitale Hochgeschwindigkeits-PLL-Schaltung zu realisieren.
sind im Allgemeinen digitale PLL-Schaltungen mit "schneller Extraktion" erforderlich, d.h.
dem Ver mögen,
ein extrahiertes Taktsignal und ein regeneriertes Datensignal von
einem Burst-Eingangsdatensignal
mit hoher Geschwindigkeit (innerhalb ein paar Bits) zu extrahieren und
auszugeben.Around
to realize such a high-speed digital PLL circuit.
In general, "fast extraction" digital PLL circuits are required, i.
the asset,
an extracted clock signal and a regenerated data signal of
a burst input data signal
to extract at high speed (within a few bits) and
issue.
Hierbei
bedeutet "Extraktion" eine Operation der
digitalen PLL-Schaltung zum Extrahieren eines regenerierten Datensignals,
das keine Fehler hat, aus dem Burst-Datensignal, das an der digitalen PLL-Schaltung
eingegeben worden ist.in this connection
"extraction" means an operation of
digital PLL circuit for extracting a regenerated data signal,
which has no errors from the burst data signal connected to the digital PLL circuit
has been entered.
Und
ein Wort "Extraktionszeit" wird im untenstehend
beschriebenen Sinne verwendet. Die 1A und 1B sind
schematische Darstellungen der Bedeutung des Wortes "Extraktionszeit". 1A zeigt
ein Eingangsdatensignal, das der digitalen PLL-Schaltung von einem
Anschluss zugeführt wird,
und 1B zeigt ein regeneriertes Datensignal, das durch
die digitale PLL-Schaltung aus dem Eingangsdatensignal regeneriert
worden ist. Mit Bezug auf 1A hat
das Eingangsdatensignal einen Kopfteil und einen Datenbereich. Der
Kopfteil ist als Präambel
des Datensignals vorgesehen und wird als Übungsbits für die digitale PLL-Schaltung
verwendet. In der 1A ist jedes Bit in dem Datenbereich
in dem Eingangsdatensignal einer Bitzahl zugeordnet, wobei die Zuordnung
am vorderen Ende des Datenbereichs begonnen wird. In der 1B ist
jedem Bit in dem Datenbereich des regenerierten Datensignals ebenfalls
eine Bitzahl auf die gleiche Weise zugeordnet. Mit Bezug auf das
regenerierte Datensignal der 1B könnte der
Teil in dem Datenbereich, der vom dritten Bit beginnt, durch die
digitale PLL-Schaltung ohne Fehler rückgewonnen werden. Daher ist
die "Extraktionszeit" im Fall der 1A und 1B gleich
3 Bits. Im Folgenden wird das wichtige Konzept der "Extraktionszeit" im vorstehend erläuterten Sinne
verwendet.And one word "extraction time" is used in the sense described below. The 1A and 1B are schematic representations of the meaning of the word "extraction time". 1A shows an input data signal supplied from a terminal to the digital PLL circuit, and 1B shows a regenerated data signal which has been regenerated by the digital PLL circuit from the input data signal. Regarding 1A the input data signal has a header and a data area. The header is provided as a preamble of the data signal and is used as training bits for the digital PLL circuit. In the 1A For example, each bit in the data area in the input data signal is assigned a bit number, and the assignment is started at the leading end of the data area. In the 1B Each bit in the data area of the regenerated data signal is also assigned a bit number in the same manner. With reference to the regenerated data signal the 1B For example, the part in the data area starting from the third bit could be recovered by the digital PLL circuit without error. Therefore, the "extraction time" in the case of 1A and 1B equal to 3 bits. In the following, the important concept of "extraction time" as described above is used.
Im
Folgenden wird mit Bezug auf die 2 eine herkömmliche,
digitale PLL-Schaltung und deren Signalrückgewinnungsverfahren erläutert. 2 ist
ein schematisches Blockschaltbild, das eine herkömmliche digitale PLL-Schaltung
zeigt, die vom vorliegenden Erfinder vorgeschlagen worden ist.The following is with reference to the 2 a conventional digital PLL circuit and its signal recovery method explained. 2 Fig. 10 is a schematic block diagram showing a conventional digital PLL circuit proposed by the present inventor.
Die
in der 2 gezeigte digitale PLL-Schaltung hat eine Datenabtastsektion 1,
eine Datenrückgewinnungssektion 3,
eine Flankenpunktdetektionsbetriebssektion 4 und eine Taktsignalextraktionssektion 5.The in the 2 The digital PLL circuit shown has a data sampling section 1 , a data recovery section 3 , a flank point detection operation section 4 and a clock signal extracting section 5 ,
Der
Der Datenabtastsektion 1 wird ein Eingangsdatensignal 10 und
ein N-Phasentaktsignal 11 (N: ganze Zahl größer als 1)
zugeführt,
das aus N Taktsignalen zusammengesetzt ist, deren Frequenzen weitgehend
gleich der Bitrate des Eingangsdatensignals 10 ist, und
deren Phasen sukzessive um 1/N des Taktzyklus verschoben worden
sind. Die Datenabtastsektion 1 tastet das Eingangsdatensignal 10 unter
Verwendung des N-Phasentaktsignals 11 ab und gibt dadurch
ein paralleles Abtastdatensignal 6 aus, das aus N Abtastdatensignalen
zusammengesetzt ist.The The data sampling section 1 becomes an input data signal 10 and an N-phase clock signal 11 (N: integer greater than 1 ), which is composed of N clock signals whose frequencies are substantially equal to the bit rate of the input data signal 10 and whose phases have been successively shifted by 1 / N of the clock cycle. The data sampling section 1 samples the input data signal 10 using the N-phase clock signal 11 and thereby outputs a parallel scan data signal 6 which is composed of N sample data signals.
Die
Flankenpunktdetektionsbetriebssektion 4 wird mit dem parallelen
Abtastdatensignal 6, das von der Datenabtastsektion 1 ausgegeben
worden ist und einem extrahierten Taktsignal 12, das von
der Taktsignalextraktionssektion 5 ausgegeben worden ist,
gespeist. Die Flankenpunktdetektionsbetriebssektion 4 erlangt
die N Abtastdatensignale des parallelen Abtastdatensignals 6 mit
synchroner Zeitabstimmung zu dem extrahierten Taktsignal 12,
erzielt eine Taktphasenzahl, die die Position einer Anstiegsflanke
in dem Eingangsdatensignal 10 in einem Zyklus des extrahierten
Taktsignals 12 anzeigt und eine Taktphasenzahl, die die
Position einer abfallenden Flanke in dem Eingangsdatensignal 10 in
einem Zyklus des extrahierten Taktsignals 12 anzeigt, berechnet
den Mittelwert der Taktphasenzahlen bezüglich der Anstiegsflanken in
einer vorbestimmten Periode bis zu dem momentanen Zeitpunkt und
dem Mittelwert der Taktphasenzahlen bezüglich der abfallenden Flanken
in einer vorbestimmten Periode bis zum momentanen Zeitpunkt, erzielt
die Zahl der Anstiegsflanken und die Zahl der abfallenden Flanken
des Eingangsdatensignals 10 in einem Zyklus des extrahierten
Taktsignals 12, und gibt ein Flankenpunktbetriebsausgangssignal 8,
das die Information über
den Mittelwert der Taktphasenzahl bezüglich der Anstiegsflanken,
die Information über
den Mittelwert der Taktphasenzahl bezüglich der abfallenden Flanken und
Information über
die Zahl der ansteigenden Flanken und die Zahl der abfallenden Flanken
des Eingangsdatensignals 10 in einem Zyklus des extrahierten
Taktsignals 12 enthält.The flank point detection operation section 4 is with the parallel scan data signal 6 that from the data sampling section 1 has been output and an extracted clock signal 12 that of the clock signal extraction section 5 has been spent, fed. The flank point detection operation section 4 obtains the N sample data signals of the parallel sample data signal 6 with synchronous timing to the extracted clock signal 12 , obtains a clock phase number which is the position of a rising edge in the input data signal 10 in one cycle of the extracted clock signal 12 and a clock phase number indicating the position of a falling edge in the input data signal 10 in one cycle of the extracted clock signal 12 indicates calculates the average of the clock phase numbers with respect to the rising edges in a predetermined period to the current time and the average of the clock phase numbers with respect to the falling edges in a predetermined period up to the present time, the number of rising edges and the number of falling edges of the input data signal 10 in one cycle of the extracted clock signal 12 , and outputs a flank point operation output 8th containing the information about the mean value of the clock phase number with respect to the rising edges, the information about the mean value of the clock phase number with respect to the falling edges and information about the number of rising edges and the number of falling edges of the input data signal 10 in one cycle of the extracted clock signal 12 contains.
Die
Taktsignalextraktionssektion 5 wird mit dem N-Phasentaktsignal 11 und
dem Flankenpunktbetriebsausgangssignal 8, das durch die
Flankenpunktdetektionsbetriebssektion 4 ausgegeben wird, gespeist.
Die Taktsignalextraktionssektion 5 wählt aus den N Taktsignalen,
welche das N-Phasentaktsignal 11 bilden, basierend auf
der Information des Flankenpunktbetriebsausgangssignals 8 ein
Taktsignal aus und gibt das gewählte
Taktsignal als extrahiertes Taktsignal 12 aus.The clock extraction section 5 is with the N-phase clock signal 11 and the edge point operation output 8th by the flank point detection operation section 4 is output, fed. The clock extraction section 5 selects from the N clock signals representing the N-phase clock signal 11 based on the information of the edge point operation output signal 8th a clock signal and outputs the selected clock signal as an extracted clock signal 12 out.
Die
Datenrückgewinnungssektion 3 wird
mit dem parallelen Abtastdatensignal 6, das von der Datenabtastsektion 1 ausgegeben
ist, dem Flankenpunktbetriebsausgangssignal 8, das von
der Flankenpunktdetektionsbetriebssektion 4 ausgegeben worden
ist, und dem extrahierten Taktsignal 12, das von der Taktsignalextraktionssektion 5 ausgegeben worden
ist, gespeist. Die Datenrückgewinnungssektion 3 wählt ein
Abtastdatensignal aus den N Abtastdatensignalen des parallelen Abtastdatensignals 6,
basierend auf der Information des Flankenpunktbetriebsausgangssignals 8,
aus und gibt das gewählte Abtastdatensignal
als regeneriertes Datensignal 13 synchron mit dem extrahierten
Taktsignal 12 aus.The data recovery section 3 is with the parallel scan data signal 6 that from the data sampling section 1 is output, the edge point operation output 8th from the flank point detection operation section 4 has been output, and the extracted clock signal 12 that of the clock signal extraction section 5 has been spent, fed. The data recovery section 3 selects a sample data signal from the N sample data signals of the parallel sample data signal 6 based on the information of the edge point operation output signal 8th , and outputs the selected scan data signal as a regenerated data signal 13 synchronous with the extracted clock signal 12 out.
Bei
der in der 2 gezeigten digitalen PLL-Schaltung
und ihrem Signalrückgewinnungsverfahren
wird das parallele Abtastdatensignal 6, welches N Abtastdatensignale
enthält,
durch die Datenabtastsektion 1 erhalten, indem das Eingangsdatensignal 10 unter
Verwendung des N-Phasentaktsignals 11, das aus N Taktsignalen
zusammengesetzt ist, deren Frequenzen weitgehend die gleichen wie die
Bitrate des Eingangsdatensignals 10 sind, und deren Phasen
sukzessive um 1/N des Taktzyklus verschoben sind, digital abgetastet
wird. Die Flankenpunkte des Eingangsdatensignals 10 werden
in einem Zyklus des extrahierten Taktssignals 12 detektiert,
indem auf die N Abtastdatensignale des parallelen Abtastdatensignals 6 Bezug
genommen wird, und das Flankenpunktbetriebsausgangssignal 8,
das die Information über
die Flankenpunkte enthält,
wird durch die Flankenpunktdetektionsbetriebssektion 4 erzeugt.
Das extrahierte Taktsignal 12 wird basierend auf der Information
des Flankenpunktbetriebsausgangssignals 8 durch die Signalextraktionssektion 5 aus
den N Taktsignalen des N-Phasentaktsignals 11 gewählt. Und
ein Abtastdatensignal wird basierend auf der Information des Flankenpunktbetriebsausgangssignals 8 durch
die Taktsignalextraktionssektion 5 aus den N Abtastdatensignalen
des parallelen Abtastdatensignals 6 gewählt und das gewählte Abtastdatensignal
wird als ein regeneriertes Datensignal 13 synchron mit
dem extrahierten Taktsignal 12 ausgegeben.When in the 2 shown digital PLL circuit and its signal recovery method is the parallel scan data signal 6 containing N sample data signals through the data sampling section 1 received by the input data signal 10 using the N-phase clock signal 11 which is composed of N clock signals whose frequencies are substantially the same as the bit rate of the input data signal 10 are digitally sampled, and whose phases are successively shifted by 1 / N of the clock cycle. The edge points of the input data signal 10 are in one cycle of the extracted clock signal 12 detected by the N sample data signals of the parallel sample data signal 6 And the flank point operation output 8th containing the information about the edge points is detected by the edge point detection operation section 4 generated. The extracted clock signal 12 is based on the information of the edge point operation output signal 8th through the signal extraction section 5 from the N clock signals of the N-phase clock signal 11 selected. And a sampling data signal is based on the information of the edge point operation output signal 8th by the clock signal extracting section 5 from the N sample data signals of the parallel sample data signal 6 is selected and the selected sample data signal is considered a regenerated data signal 13 synchronous with the extracted clock signal 12 output.
Solche
digitalen PLL-Schaltungen und Signalrückgewinnungsverfahren werden
im Allgemeinen für
die Realisierung einer bidirektionalen optischen Kommunikation über optische
Fibern in optischen Kommunikationssystemen, wie beispielsweise PDS (Passive
Double Star) verwendet, in welchen Anschlüsse und Basisstationen in Form
eines Sterns durch Sternkoppler etc. verbunden sind.Such
digital PLL circuits and signal recovery methods
in general for
the realization of a bidirectional optical communication via optical
Fibers in optical communication systems, such as PDS (Passive
Double Star) used in which ports and base stations in shape
of a star are connected by star couplers, etc.
Das
Datensignal, welches zwischen Basisstationen und dem Anschluss mittels
der optischen Kommunikation übertragen
wird, hat beispielsweise den Aufbau. der in den 1A und 1B gezeigt ist.
Im Allgemeinen überträgt die Basisstation
ein Datensignal, das einen Kopfteil und eine Datenbereich in einem
Burst-Rahmen enthält,
und der Anschluss überträgt ein Datensignal,
das einen Kopfteil enthält, der
synchron mit dem Takt der Basisstation ist.The data signal transmitted between base stations and the terminal by the optical communication has, for example, the structure. in the 1A and 1B is shown. In general, the base station transmits a data signal containing a header and a data area in a burst frame, and the terminal transmits a data signal containing a header which is synchronous with the clock of the base station.
Ein
derartiges Datensignal, das vom dem Anschluss oder den Basisstationen übertragen
wird, hat im Allgemeinen in Abhängigkeit
von der optischen Weglänge,
der Schaltungszusammensetzung, etc. Fluktuationen zur Folge, wie
beispielsweise Auslastungsverzerrung, Jitter, Frequenzabweichung
etc. Daher sind digitale PLL-Schaltungen und Signalrückgewinnungsverfahren
erforderlich, um derartiger Fluktuation oder Verschlechterung der
Qualität
des Datensignals zu widerstehen.One
such data signal transmitted from the terminal or base stations
is generally dependent
from the optical path length,
the circuit composition, etc. Fluctuations result, as
for example, load distortion, jitter, frequency deviation
etc. Therefore, digital PLL circuits and signal recovery methods are
required to such fluctuation or deterioration of
quality
to withstand the data signal.
Ein
Kopfteil in dem in den 1A und 1B gezeigten
Datensignal wird von den digitalen PLL-Schaltungen als Trainingsbits
verwendet, wie dies vorstehend angegeben ist. Daher kann die Signalrückgewinnung
durch die digitale PLL-Schaltung korrekter durchgeführt werden,
wenn die Anzahl der Bits des Kopfteils größer gemacht werden kann. Wenn
jedoch ein langer Kopfteil verwendet wird, wird der Datenbereich
in einem Burst-Rahmen notwendigerweise kleiner. Daher müssen die
digitalen PLL-Schaltungen und die Signalrückgewinnungsverfahren die schnelle
Extraktion realisieren, bei gleichzeitiger Minimierung der Länge des
Kopfteils und effizienter Ausnutzung des Datenbereichs.A headboard in the in the 1A and 1B shown data signal is used by the digital PLL circuits as training bits, as indicated above. Therefore, the signal recovery by the digital PLL circuit can be performed more correctly if the number of bits of the header can be made larger. However, if a long header is used, the data area in a burst frame necessarily becomes smaller. Therefore, the digital PLL circuits and the signal recovery methods must realize the fast extraction while minimizing the length of the header and making efficient use of the data area.
Es
wird ein Beispiel der in der 2 gezeigten,
herkömmlichen,
digitalen PLL-Schaltung konkreter beschrieben. 3 ist
ein Blockschaltbild, das den Aufbau einer digitalen PLL-Schaltung zeigt,
die durch den vorliegenden Erfinder unter der Patentveröffentlichungsnummer
US-A-5687203 vorgeschlagen worden ist. Die in der 3 gezeigte
herkömmliche,
digitale PLL-Schaltung ist gestaltet worden, um das schnelle Extrahieren
des regenerierten Datensignals, welches keine Fehler hat, aus den
Burst-Eingangsdaten zu realisieren, die Phasenfluktuation aufweisen,
wie beispielsweise Auslastungsverzerrung, Jitter, Frequenzabweichung,
etc.It will be an example of in the 2 shown conventional, digital PLL circuit konkre ter described. 3 Fig. 10 is a block diagram showing the construction of a digital PLL circuit proposed by the present inventor under the patent publication No. US-A-5687203. The in the 3 The conventional digital PLL circuit shown has been designed to realize the fast extraction of the regenerated data signal having no errors from the burst input data having phase fluctuation such as load distortion, jitter, frequency deviation, etc.
Mit
Bezug auf 3 hat die herkömmliche, digitale
PLL-Schaltung einen Eingangsanschluss 100 zum Empfangen
eines Eingangsdatensignals 10, eine Datenabtastschaltung 123,
eine Flankendetektionsschaltung 124, einen Zähler für die abfallenden
Flanken 125, einen Taktwähler 127 und eine
Datenerkennungstaktregenerierungsschaltung 128. Die Datenabtastschaltung 123 führt eine
digitale Abtastung des Eingangsdatensignals 10 unter Verwendung
eines N-Phasentaktsignals 11 durch, das aus N Taktsignalen
zusammengesetzt ist, deren Phasen sukzessive um 1/N des Taktzyklus
verschoben sind und wodurch N Abtastsignale D0 ~ DN erzielt werden.
Die Flankendetektionsschaltung 124 detektiert variierende
Punkte (als "Flanken" oder als "Flankenpunkte" bezeichnet) in dem
Eingangsdatensignal 10, indem auf die Abtastdatensignale
D0 ~ DN Bezug genommen wird, die durch die Datenabtastschaltung 123 erhalten
worden sind und gibt dadurch Information 107, 109 und 110 bezüglich der
Flanken aus. Die Information 107, 109 und 110 ist
Information bezüglich
der Positionen der Flankenpunkte, Information bezüglich der
Anzahl von Anstiegsflanken und Information bezüglich der Anzahl von abfallenden
Flanken, was weiter unten beschrieben wird. Der Zähler 125 für die abfallenden
Flanken berechnet den Mittelwert 104 der Positionen der
abfallenden Flanken, die durch die Flankendetektionsschaltung 124 detektiert worden
sind in einer vorbestimmten Periode. Der Taktwähler 127 wählt aus
den N Taktsignalen des N-Phasentaktsignals 11 ein Taktsignal
aus und gibt das gewählte
Taktsignal als ein extrahiertes Taktsignal 12 aus. Die
Datenerkennungstaktregenerierungsschaltung 128 gibt ein
regeneriertes Datensignal 13 aus, das synchron mit extrahierten
Taktsignal 12 ist.Regarding 3 For example, the conventional digital PLL circuit has an input terminal 100 for receiving an input data signal 10 , a data sampling circuit 123 , an edge detection circuit 124 , a counter for the falling edges 125 , a clock picker 127 and a data recognition clock regenerating circuit 128 , The data sampling circuit 123 performs a digital scan of the input data signal 10 using an N-phase clock signal 11 , which is composed of N clock signals whose phases are successively shifted by 1 / N of the clock cycle, and whereby N samples D0 ~ DN are obtained. The edge detection circuit 124 detects varying points (referred to as "edges" or as "edge points") in the input data signal 10 by referring to the scan data signals D0~DN generated by the data sample circuit 123 have been obtained and thereby gives information 107 . 109 and 110 regarding the flanks. The information 107 . 109 and 110 is information regarding the positions of the edge points, information on the number of rising edges, and information on the number of falling edges, which will be described later. The counter 125 for the falling edges calculates the mean 104 the positions of the falling edges detected by the edge detection circuit 124 have been detected in a predetermined period. The clock picker 127 selects from the N clock signals of the N-phase clock signal 11 outputs a clock signal and outputs the selected clock signal as an extracted clock signal 12 out. The data recognition clock regenerating circuit 128 gives a regenerated data signal 13 out, in sync with the extracted clock signal 12 is.
Die
digitale PLL-Schaltung detektiert in jedem Zyklus des extrahierten
Taktsignals 12 durch digitales Abtasten des Eingangsdatensignals 10 unter Verwendung
des N-Phasentaktsignals 11 (zusammengesetzt
aus N Taktsignalen, deren Phasen sukzessive um 1/N des Taktzyklus
verschoben worden sind), Flanken (d.h. variierende Punkte) in dem
Eingangsdatensignal 10 und erzielt dadurch die N Abtastdatensignale
D0 ~ DN. Das extrahierte Taktsignal 12 wird basierend auf
dem Detektionsergebnis der Flanken in jedem Zyklus des extrahierten
Taktsignals 12 aus den N Taktsignalen des N-Phasentaktsignals 11 gewählt. Das
regenerierte Datensignal 13 wird durch Ausführen einer
Wahl aus den N Abtastdatensignalen D0 ~ DN basierend auf dem Detektionsergebnis
der Flanken erzielt.The digital PLL circuit detects in each cycle of the extracted clock signal 12 by digitally sampling the input data signal 10 using the N-phase clock signal 11 (composed of N clock signals whose phases have been successively shifted by 1 / N of the clock cycle), edges (ie, varying points) in the input data signal 10 and thereby obtains the N sample data signals D0~DN. The extracted clock signal 12 is based on the detection result of the edges in each cycle of the extracted clock signal 12 from the N clock signals of the N-phase clock signal 11 selected. The regenerated data signal 13 is achieved by making a selection from the N sample data signals D0~DN based on the detection result of the edges.
Im
Folgenden wird der Betrieb der digitalen PLL-Schaltung gemäß 3 unter
Bezugnahme auf die 3 und 4 beschrieben.The operation of the digital PLL circuit will be described below 3 with reference to the 3 and 4 described.
4 ist
eine schematische Darstellung, die dem Betrieb der digitalen PLL-Schaltung
gemäß 3 konzeptionell
erläutert. 4 zeigt
einen Fall, bei dem die Zahl der Phasen des N-Phasentaktsignals 11 gleich
8 ist (d.h. N = 8). Nebenbei gesagt wird der in der 4 gezeigte
Flankendetektionsvorgang auch in einer digitalen PLL-Schaltung gemäß der vorliegenden
Erfindung verwendet. 4 is a schematic representation of the operation of the digital PLL circuit according to 3 conceptually explained. 4 shows a case where the number of phases of the N-phase clock signal 11 is equal to 8 (ie, N = 8). By the way, the one in the 4 shown edge detection operation is also used in a digital PLL circuit according to the present invention.
In
dem Fall, bei dem das Eingangsdatensignal 10 momentan durch
die Datenabtastschaltung 123 unter Verwendung des 8-Phasentaktsignals, welches
8 Taktsignale enthält,
deren Phasen um 1/8 des Taktzyklus verschoben worden sind, abgetastet wird,
erhalten die Abtastdaten D0 ~ DN, die durch die Datenabtastschaltung 123 erzielt
worden sind, eine Sequenz von 0/1 Daten, wie bei (A) in 4 dargestellt.In the case where the input data signal 10 currently through the data sampling circuit 123 using the 8-phase clock signal, which includes 8 clock signals whose phases have been shifted by 1/8 of the clock cycle, is sampled, the sampling data D0~DN obtained by the data sampling circuit 123 have been obtained, a sequence of 0/1 data as in (A) in 4 shown.
In
der Sequenz der 0/1 Daten wird ein Punkt, bei dem die Abtastdaten
von 0 zu 1 variieren, als ein Anstiegsflankenpunkt bezeichnet und
ein Punkt, bei dem die Abtastdaten von 1 nach 0 variieren, wird
als ein Abstiegsflankenpunkt bezeichnet.In
the sequence of 0/1 data becomes a point at which the sample data
vary from 0 to 1, referred to as a rising edge point and
a point at which the sample data varies from 1 to 0 becomes
referred to as a descent point.
Dem
Anstiegsflankenpunkt und dem Abstiegsflankenpunkt müssen einzelnen
Zahlen (ganzen Zahlen) zugewiesen werden, um die Flankenpunkte digital
zu handhaben. Daher ist mit Bezug auf einen Anstiegsflankenpunkt,
wo die Abtastdaten von 0 nach 1 variieren, die Phasenzahl (1, 2,
3, 4, 5, 6, 7 oder 8) eines Taktsignals (das in dem 8-Phasentaktsignal
enthalten ist), bei der die Abtastdaten nach 1 variieren (in der 4 bei
(A) " 2") dem Anstiegsflankenpunkt
zugewiesen. Andererseits ist mit Bezug auf einen Abstiegsflankenpunkt,
wo die Abtastdaten von 1 nach 0 variieren, die Phasenzahl eines
Taktsignals (das in dem 8-Phasentaktsignal enthalten ist) bei der die
Abtastdaten nach 0 variieren (in der 4 bei (A) "7") dem Abstiegsflankenpunkt zugewiesen.The rising edge point and the falling edge point must be assigned individual numbers (integers) to digitally handle the edge points. Therefore, with respect to a rising edge point where the sampling data varies from 0 to 1, the phase number (1, 2, 3, 4, 5, 6, 7, or 8) of a clock signal (included in the 8-phase clock signal) is included which vary the sample data of 1 (in the 4 at (A) "2") is assigned to the rising edge point. On the other hand, with respect to a falling-edge point where the sampling data varies from 1 to 0, the phase number of a clock signal (included in the 8-phase clock signal) at which the sampling data varies to 0 (in FIG 4 at (A) "7") is assigned to the descent point.
Die
Flankendetektionsschaltung 124 führt die Detektion der Flankenpunkte
gemäß dem vorstehend
beschriebenen Verfahren durch. Die Flankendetektionsschaltung 124 erzielt
auch die Zahl der Anstiegsflankenpunkte in einem Zyklus des extrahierten Taktsignals 12 und
die Zahl der Abstiegsflankenpunkte in einem Zyklus des extrahierten
Taktsignals 12. Die Flankendetektionsschaltung 124 gibt
die Taktphasenzahlinformation 107 bezüglich der Flankenpunkte an
den Zähler 125 für die Abstiegsflanke und
gibt die Information 109 über die Zahl der Anstiegsflankenpunkte
in einem Zyklus des extrahierten Taktsignals 12 und die
Information 110 bezüglich
der Zahl der Abstiegsflankenpunkte in einem Zyklus des extrahierten
Taktsignals 12 an die Datenerkennungstaktrückgewinnungsschaltung 128.The edge detection circuit 124 performs the detection of the flank points according to the method described above. The edge detection circuit 124 also obtains the number of rising edge points in one cycle of the extracted clock signal 12 and the number of falling edge points in one cycle of the extracted clock signal 12 , The edge detection circuit 124 gives the clock phase number information 107 concerning the edge points to the counter 125 for the descent side and gives the information 109 on the number of rising edge points in one cycle of the extracted clock signal 12 and the information 110 in terms of the number of descent points in one cycle of the extracted clock signal 12 to the data recognition clock recovery circuit 128 ,
Der
Zähler 125 für die Abstiegsflanke,
der die Taktphasenzahlinformation 107 empfängt, erzielt
den Mittelwert der Taktphasenzahlen der Abstiegsflankenpunkte in
einer vorbestimmten Periode bis zum Augenblick.The counter 125 for the descending flank, which is the clock phase number information 107 receives the average of the clock phase numbers of the descent ramp points in a predetermined period until the moment.
Wenn
hierbei das Eingangsdatensignal 10 keine Phasenfluktuation,
wie beispielsweise Auslastungsverzerrung, Jitter, etc.. hat, besteht
keine Notwendigkeit, den Mittelwert durch den Abstiegsflankenzähler 125 zu
bilden. Es gilt jedoch als Tatsache, dass das Eingangsdatensignal 10 im
Allgemeinen eine Phasenfluktuation infolge von Jitter, Auslastungsverzerrung,
etc. zur Folge hat und somit variiert die Taktphasenzahl des Anstiegsflankenpunktes
und die Taktphasenzahl des Abstiegsflankenpunktes mit der Zeit.
Daher bildet der Abstiegsflankenzähler 125 den Mittelwert
der Taktphasenzahlen der Abstiegsflankenpunkte in einer vorbestimmten
Periode bis zum Augenblick. Wie in der 4 gezeigt,
ist ein derartiger Mittelwert keine ganze Zahl und somit wird der Mittelwert
an die nächste
ganze Zahl abgerundet. Nebenbei gesagt wird der Mittelwert der Phasenzahlen
durch den Abstiegsflankenzähler 125 zwischen Abstiegsflanken
gebildet und somit wird die mittlere Phasenzahl aktualisiert, wenn
in den Abtastdatensignalen D0 ~ DN eine neue Abstiegsflanke detektiert wird.If in this case the input data signal 10 has no phase fluctuation, such as load distortion, jitter, etc., there is no need to average through the descent edge counter 125 to build. However, it is considered a fact that the input data signal 10 generally results in a phase fluctuation due to jitter, load distortion, etc., and thus the clock phase number of the rising edge point and the clock phase number of the falling edge point varies with time. Therefore, the descending edge counter forms 125 the average of the clock phase numbers of the descent ramp points in a predetermined period to the moment. Like in the 4 is shown, such a mean is not an integer and thus the mean is rounded off to the nearest integer. Incidentally, the average value of the phase numbers is determined by the descending edge counter 125 is formed between the falling edges, and thus the average number of phases is updated when a new falling edge is detected in the sampling data signals D0 ~ DN.
Die
Mittelwertbildung des Abstiegsflankenzählers 125 wird durchgeführt, um
die Phase des zentralen Punktes des Jitters (Fluktuation mit der Zeit)
der Abstiegsflanken in dem Eingangsdatensignal 10 zu erzielen.
Wenn daher die Phase des Mittelpunktes des Jitters mit geringer
Geschwindigkeit variiert, variiert der Mittelwert, der durch den
Abstiegsflankenzähler 125 gebildet
wird, der Variation folgend.The averaging of the descent edge counter 125 is performed to determine the phase of the central point of the jitter (fluctuation with time) of the falling edges in the input data signal 10 to achieve. Therefore, when the phase of the center of the jitter varies at a low speed, the average value passing through the descent edge counter varies 125 is formed following the variation.
Die
Mittelwertbildung durch den Abstiegsflankenzähler 125 hat die Bedeutung
des Unterdrückens
des Jitters der Flankenpunkte in dem Eingangsdatensignal 10.
Im Betrieb der digitalen PLL-Schaltung werden durch die Mittelwertbildung Hochfrequenzkomponenten
des Jitters unterdrückt (ignoriert)
und niederfrequente Komponenten des Jitters werden nicht ignoriert
und somit folgt die digitale PLL-Schaltung der langsamen Änderung
der Flankenpunkte.The averaging by the descent edge counter 125 has the meaning of suppressing the jitter of the edge points in the input data signal 10 , In operation of the digital PLL circuit, the averaging suppresses (ignores) high frequency components of the jitter, and low frequency components of the jitter are not ignored, and thus the digital PLL circuit follows the slow change of the edge points.
Der
Abstiegsflankenzähler 125 gibt
den Mittelwert 104, d.h. die Information bezüglich der
mittleren Phasenzahl (mittlere Position) der Abstiegsflanken an
den Taktwähler 127 aus.The descent counter 125 gives the mean 104 , ie the information regarding the average number of phases (middle position) of the descent edges to the clock selector 127 out.
Der
Taktwähler 127 wählt ein
Taktsignal, das dem Mittelwert 104 der N Taktsignale in
dem N-Phasentaktsignal 11 entspricht und gibt das gewählt Taktsignal
an die Datenabtastschaltung 123, die Datenerkennungstaktrückgewinnungsschaltung 128 und
nach außen
als das extrahierte Taktsignal 12 aus.The clock picker 127 selects a clock signal that is the mean 104 of the N clock signals in the N-phase clock signal 11 corresponds and outputs the selected clock signal to the data sampling circuit 123 , the data recognition clock recovery circuit 128 and to the outside as the extracted clock signal 12 out.
Das
extrahierte Taktsignal 12, welches vom Taktwähler 127 gewählt worden
ist, wird durch die Datenerkennungstaktrückgewinnungsschaltung 128 für die Wahl
des regenerierten Datensignals 113 aus den N Abtastdatensignalen
D0 ~ DN verwendet.The extracted clock signal 12 which of the clock selector 127 has been selected by the data recognition clock recovery circuit 128 for the choice of the regenerated data signal 113 from the N sample data signals D0 ~ DN.
Der
Datenerkennungstaktrückgewinnungsschaltung 128 wird
mit der Information 109 bezüglich der Zahl der Anstiegsflankenpunkte
und der Information 110 der Zahl der Abstiegsflankenpunkte,
die von der Flankendetektionsschaltung 124 ausgegeben sind,
den N Abtastdatensignalen D0 ~ DN, die von der Datenabtastschaltung 123 ausgegeben
worden sind, und dem extrahierten Taktsignal 12, das von dem
Taktwähler 127 ausgegeben
worden ist, gespeist.The data recognition clock recovery circuit 128 will with the information 109 in terms of the number of rising edge points and the information 110 the number of falling edge points detected by the edge detection circuit 124 are outputted, the N sample data signals D0~DN received from the data sample circuit 123 and the extracted clock signal 12 that from the clock selector 127 has been spent, fed.
Im
Folgenden wird der Datenrückgewinnungsvorgang
der Datenerkennungstaktrückgewinnungsschaltung 128 unter
Bezugnahme auf die 5 beschrieben. 5 ist
eine schematische Darstellung zur konzeptionellen Erläuterung
des Datenrückgewinnungsvorgangs
in der Datenerkennungstaktrückgewinnungsschaltung 128.
Nebenbei gesagt wird das in 5 gezeigte
Konzept des Datenrückgewinnungsvorganges
auch bei der digitalen PLL-Schaltung
gemäß der vorliegenden
Erfindung verwendet.Hereinafter, the data recovery operation of the data recognition clock recovery circuit will be described 128 with reference to the 5 described. 5 Fig. 12 is a schematic diagram for conceptually explaining the data recovery operation in the data recognition clock recovery circuit 128 , By the way, that will be in 5 used in the digital PLL circuit according to the present invention shown concept of the data recovery operation.
Wie
in der 5 gezeigt, wird der Datenrückgewinnungsvorgang der Datenerkennungstaktrückgewinnungsschaltung 128 in
Abhängigkeit
von der Zahl der Flankenpunkte in einem Zyklus T des extrahierten
Taktsignals 12 gesteuert. Die Datenerkennungstaktrückgewinnungsschaltung 128 wird
mit der Information 109 bezüglich der Zahl der Anstiegsflankenpunkte
in einem Zyklus T des extrahierten Taktsignals 12 und der
Information 110 bezüglich
der Zahl der Abstiegsflankenpunkte in einem Zyklus T des extrahierten
Taktsignals 12 von der Flankendetektionsschaltung 124 gespeist,
wie dies in der 3 gezeigt ist, und die Datenerkennungstaktrückgewinnungsschaltung 128 bestimmt
den Wert des regenerierten Datensignals 13 unter Verwendung
der Information 109 und 110.Like in the 5 is shown, the data recovery operation of the data recognition clock recovery circuit 128 depending on the number of edge points in a cycle T of the extracted clock signal 12 controlled. The data recognition clock recovery circuit 128 will with the information 109 in terms of the number of rising edge points in a cycle T of the extracted clock signal 12 and the information 110 in terms of the number of descent ramp points in a cycle T of the extracted clock signal 12 from the edge detection circuit 124 fed, like this in the 3 and the data recognition clock recovery circuit 128 determines the value of the regenerated data signal 13 using the information 109 and 110 ,
In
dem Fall, bei dem beispielsweise die Zahl der Flankenpunkte in einem
Zyklus T des extrahierten Taktsignals 12 gleich 0 ist,
sollte das Eingangsdatensignal 10 während des Zyklus T (Muster
(A) in 5) einen konstanten Wert 0 oder 1 haben. Daher kann
jedes eine der N Abtastdatensignale D0 ~ DN während des Zyklus T des extrahierten
Taktsignals 12 als das regenerierte Datensignal 13 gewählt werden.In the case where, for example, the number of edge points in a cycle T of the extracted clock signal 12 is equal to 0, the input data signal should be 10 during the cycle T (pattern (A) in 5 ) have a constant value of 0 or 1. Therefore, each one of the N sample data signals D0~DN during the cycle T of the extracted clock signal 12 as the regenerated data signal 13 to get voted.
In
dem Fall, bei dem die Zahl der Flankenpunkte in einem Zyklus T des
extrahierten Taktsignals 12 2 ist, sollte das Eingangsdatensignal 10 einen konvexen
Impuls (Anstiegsflanke + Abstiegsflanke) oder einen konkaven Impuls
(Abstiegsflanke + Anstiegsflanke) während des Zyklus T (Muster
(B) in 5) haben. Daher wird eines der N Abtastdatensignale
D0 DN direkt nach dem ersten Flankenpunkt im Zyklus T als das regenerierte
Datensignal 13 gewählt.
Konkret wird in dem Fall, bei dem der erste Flankenpunkt in dem
Zyklus T ein Anstiegsflankenpunkt ist, wie dies in der 5 bei "b1" gezeigt ist, während des
Zyklus T das Datum als 1 beurteilt. Andererseits wird in dem Fall,
bei dem der ersten Flankenpunkt in dem Zyklus T ein Abstiegsflankenpunkt ist,
wie dies in der 5 unter "b2" gezeigt
ist, das Datum während
des Zyklus T als 0 beurteilt.In the case where the number of edge points in a cycle T of the extracted clock signal 12 2, the input data signal should be 10 a convex pulse (rising edge + falling edge) or a concave pulse (falling edge + rising edge) during the cycle T (pattern (B) in FIG 5 ) to have. Therefore, one of the N sample data signals D0 DN immediately after the first edge point in cycle T becomes the regenerated data signal 13 selected. Concretely, in the case where the first edge point in the cycle T is a rising edge point, as shown in FIG 5 at "b1", during the cycle T, the date is judged as 1. On the other hand, in the case where the first flank point in the cycle T is a descending flank point, as shown in FIG 5 under "b2", the date during the cycle T is judged to be 0.
In
dem Fall, bei dem die Zahl der Flankenpunkte in einem Zyklus T des
extrahierten Taktsignals 12 gleich 1 ist, sollte das Eingangsdatensignal 10 während des
Zyklus T (Muster (C) in 5) seinen Wert von 1 nach 0
oder von 0 nach 1 geändert haben.
Für den
Fall, dass der Flankenpunkt in dem Zyklus T ein Abstiegsflankenpunkt
ist, beurteilt die Datenerkennungstaktrückgewinnungsschaltung 128, dass
das Datum währen
des Zyklus T gleich 0 ist, wenn die Position des Abstiegsflankenpunktes
an der linken Seite des Mittelpunktes des Zyklus T ist, und beurteilt,
dass das Datum während
des Zyklus T gleich 1 ist, wenn die Position des Abstiegsflankenpunktes
auf der rechten Seite des Mittelpunktes des Zyklus T ist. Andererseits
beurteilt in dem Fall, bei dem der Flankenpunkt in dem Zyklus T
ein Anstiegsflankenpunkt ist, die Datenerkennungstaktrückgewinnungsschaltung 128 das
Datum während
des Zyklus T als gleich 1, wenn die Position des Anstiegsflankenpunktes
auf der linken des Mittelpunktes des Zyklus T ist und beurteilt,
dass das Datum während
des Zyklus T gleich 0 ist, wenn die Position des Anstiegsflankenpunktes
auf der rechten Seite des Mittelpunktes des Zyklus T liegt.In the case where the number of edge points in a cycle T of the extracted clock signal 12 is equal to 1, the input data signal should be 10 during the cycle T (pattern (C) in 5 ) changed its value from 1 to 0 or from 0 to 1. In the case where the edge point in the cycle T is a falling-edge point, the data recognition clock recovery circuit judges 128 in that the datum during the cycle T is equal to 0 when the position of the descent vertex is at the left side of the midpoint of the cycle T, and judges that the datum during the cycle T is equal to 1 when the position of the descent vertex is at the right Side of the center of the cycle T is. On the other hand, in the case where the edge point in the cycle T is a rising edge point, the data recognition clock recovery circuit judges 128 the date during the cycle T is equal to 1 when the position of the rising edge point is on the left of the midpoint of the cycle T and judges that the date during the cycle T is 0 when the position of the leading edge point on the right side of the midpoint of the Cycle T is.
Die
Datenerkennungstaktrückgewinnungsschaltung 128 gibt
das regenerierte Datensignal 13 aus, das gemäß dem vorstehend
beschriebenen Datenrückgewinnungsvorgang
synchron mit dem extrahierten Taktsignal 12 ist.The data recognition clock recovery circuit 128 gives the regenerated data signal 13 in accordance with the above-described data recovery operation in synchronism with the extracted clock signal 12 is.
Wie
vorstehend beschrieben, wird in der digitalen PLL-Schaltung und
dem Signalrückgewinnungsverfahren,
das durch den vorliegenden Erfinder in der US-A-5687203 beschrieben
worden ist, selbst wenn die Phase des Eingangsdatensignals 10 infolge
von Jitter etc. fluktuiert, das Eingangsdatensignal 10 unter
Verwendung des N-Phasentaktsignals 11 abgetastet und die
mittlere Phasenzahl der Flankenpunkte des Eingangsdatensignals 10 wird durch
Bezugnahme auf die N Abtastdatensignale D0 ~ DN erzielt. Das extrahierte
Taktsignal 12 wird aus den N Taktsignalen des N-Phasentaktsignals 11 basierend
auf der mittleren Phasenzahl der Flankenpunkte ausgewählt. Die
Datenerkennung wird durchgeführt,
indem aus den N Abtastdatensignalen D0 ~ DN ein Abtastdatensignal
als das regenerierte Datensignal 13 basierend auf der Information 109 und 110 bezüglich der
Zahl der Flankenpunkte in einem Zyklus des extrahierten Taktsignals 12 ausgewählt wird.
Das regenerierte Datensignal 13 wird als Ergebnis der Datenerkennung
mit synchroner Zeitabstimmung zu dem extrahierten Taktsignal 12 ausgegeben.As described above, in the digital PLL circuit and the signal recovery method described by the present inventor in US-A-5687203, even if the phase of the input data signal 10 due to jitter, etc., the input data signal fluctuates 10 using the N-phase clock signal 11 sampled and the mean phase number of the edge points of the input data signal 10 is obtained by referring to the N sample data signals D0~DN. The extracted clock signal 12 becomes the N clock signals of the N-phase clock signal 11 selected based on the mean phase number of the edge points. The data detection is performed by selecting a sample data signal as the regenerated data signal from the N sample data signals D0~DN 13 based on the information 109 and 110 in terms of the number of edge points in a cycle of the extracted clock signal 12 is selected. The regenerated data signal 13 becomes the extracted clock signal as a result of the synchronous timing data detection 12 output.
Daher
kann gemäß der digitalen
PLL-Schaltung und dem Signalrückgewinnungsverfahren
für den
Eingang des Burst-Eingangsdatensignals 10, das eine Phasenfluktuation
infolge von Frequenzabweichung, Auslastungsverzerrung, Jitter, etc.
zur Folge hat, ein Taktsignal in dem N-Phasentaktsignal 11 als
das extrahierte Taktsignal 12 extrahiert werden, das synchron
mit dem Eingangsdatensignal 10 ist, und es können Daten,
an welchen eine Datenerkennung und Taktrückgewinnung durchgeführt worden ist,
ohne Fehler als regeneriertes Datensignal 13 erhalten werden,
und zwar mit schneller Extraktion, d.h. in einer kurzen Zeit innerhalb
von ein paar Bits.Therefore, according to the digital PLL circuit and the signal recovery method, for the input of the burst input data signal 10 which results in a phase fluctuation due to frequency deviation, duty distortion, jitter, etc., a clock signal in the N-phase clock signal 11 as the extracted clock signal 12 extracted in synchronism with the input data signal 10 , and data on which data recognition and clock recovery has been performed can be error-free as a regenerated data signal 13 can be obtained, with fast extraction, ie in a short time within a few bits.
Die
Geschwindigkeit der Extraktion durch die digitale PLL-Schaltung
und das vorstehend beschriebene Signalrückgewinnungsverfahren ist jedoch nicht
ausreichend und es sind nun eine digitale PLL-Schaltung und eine
Signalrückgewinnungsverfahren
erforderlich, die eine schnellere Extraktion zusammen mit einer
maximalen Nutzungseffizienz des Datenbereiches des Datensignals
und eines ausreichenden Widerstandes gegenüber Jitter und Auslastungsverzerrung
des Eingangsdatensignals mit niedrigen Kosten realisieren können.The
Speed of extraction by the digital PLL circuit
however, the signal recovery method described above is not
sufficient and there are now a digital PLL circuit and a
Signal recovery process
required a faster extraction along with a
maximum utilization efficiency of the data area of the data signal
and a sufficient resistance to jitter and utilization distortion
of the input data signal can be realized at a low cost.
In
dieser herkömmlichen
digitalen PLL-Schaltung und in diesem Signalrückgewinnungsverfahren ist jedoch
die "schnelle Extraktion" mit der "effizienten Nutzung
des Datenbereichs" nicht kompatibel
und die "schnelle
Extraktion" ist
mit dem "Widerstand
gegenüber
Jitter und Auslastungsverzerrung des Eingangsdatensignals" nicht kompatibel und
somit ist es unmöglich
gewesen eine derartige digitale PLL-Schaltung und ein Signalrückgewinnungsverfahren
zu schaffen, das eine schnellere Extraktion, eine maximale Nutzungseffizienz
des Datenbereichs und einen ausreichenden Widerstand gegenüber Jitter
und Auslastungsverzerrung des Eingangsdatensignals realisieren kann.In
this conventional
however, digital PLL circuit and in this signal recovery process is
the "fast extraction" with the "efficient use
Data Area "not compatible
and the "fast
Extraction "is
with the "resistance
across from
Jitter and load distortion of the input data signal "incompatible and
thus it is impossible
been such a digital PLL circuit and a signal recovery method
to create a faster extraction, a maximum utilization efficiency
of the data area and sufficient resistance to jitter
and can realize utilization distortion of the input data signal.
Im
Folgenden wird die Beziehung zwischen der "schnellen Extraktion" und der "Ausnutzungseffizienz des Datenbereichs" und die Beziehung
zwischen der "schnellen
Extraktion" und
dem "Widerstand
gegenüber
Jitter und Auslastungsverzerrung" in
der herkömmlichen
digitalen PLL-Schaltung und dem Signalrückgewinnungsverfahren erläutert.in the
Following is the relationship between the "fast extraction" and the "utilization efficiency of the data area" and the relationship
between the "fast
Extraction "and
the "resistance
across from
Jitter and utilization distortion "in
the conventional one
explained digital PLL circuit and the signal recovery method.
Zunächst wird
die Beziehung zwischen der "schnellen
Extraktion" und "effizienten Nutzung
des Datenbereichs" beschrieben.
In der herkömmlichen digitalen
PLL-Schaltung und dem oben beschriebenen Signalrückgewinnungsverfahren ist eine
Lösung zur
Verkürzung
der Extraktionszeit (Senkung der Zahl der Fehlerbits in dem Datenbereich
des regenerierten Datensignals) die Erhöhung der Zahl der Bits in dem
Kopfteil (in den 1A und 1B gezeigt), der
für die
Taktrückgewinnung
etc. verwendet wird. Durch die Erhöhung der Zahl der Bits des
Kopfteils wird die Zahl der Bits (in dem Datenbereich des regenerierten
Datensignals), die Fehler enthalten können, klein und somit kann
die "schnelle Extraktion" realisiert werden.
Der Teil des Datensignals, der als Datenbereich verwendet werden
kann, wird jedoch notwendigerweise infolge der Erhöhung der
Zahl der Bits im Kopfteil klein. Daher besteht zwischen der "schnellen Extraktion" und der "Nutzungseffizienz des
Datenbereichs" ein
Widerspruch und diese sind nicht miteinander kompatibel.First, the relationship between the "fast extraction" and "efficient use of the data area" will be described. In the conventional digital PLL circuit and the signal recovery method described above, one solution for shortening the extraction time (lowering the number of error bits in the data area of the regenerated data signal) is to increase the number of bits in the header (in the 1A and 1B shown) used for clock recovery, etc. By increasing the number of bits of the header, the number of bits (in the data area of the regenerated data signal) that may contain errors becomes small, and thus the "fast extraction" can be realized. However, the part of the data signal which can be used as a data area necessarily becomes small due to the increase in the number of bits in the header. Therefore, there is a contradiction between the "fast extraction" and the "use efficiency of the data area" and these are not compatible with each other.
Als
nächstes
wird die Beziehung zwischen der "schnellen
Extraktion" und
dem "Widerstand
gegenüber
Jitter und Auslastungsverzerrung" beschrieben.
Bei der herkömmlichen
digitalen PLL-Schaltung und dem vorstehend beschriebenen Signalrückgewinnungsverfahren
sollte zur Verbesserung des Widerstands gegenüber Jitter oder des Widerstands
gegen über
Auslastungsverzerrung das Maß der
Phasenkorrektur mit Bezug auf die Phasenfluktuation in dem Eingangsdatensignal
klein gemacht werden und die Rückkopplungssteuerung
sollte mit einem kleinen Rückkopplungsfaktor
durchgeführt
werden. In einer derartigen Rückkopplungsschaltung
mit einem relativ kleinen Rückkopplungsfaktor
verglichen mit der Phasenfluktuation in dem Eingangsdatensignal
wird jedoch die Phasenkorrektur pro einem Phasenvergleich klein
und somit wird die Extraktionszeit notwendigerweise lang.When
next
will the relationship between the "fast
Extraction "and
the "resistance
across from
Jitter and utilization distortion "described.
In the conventional
digital PLL circuit and the signal recovery method described above
should improve the resistance to jitter or resistance
across from
Utilization distortion the measure of
Phase correction with respect to the phase fluctuation in the input data signal
be made small and the feedback control
should have a small feedback factor
carried out
become. In such a feedback circuit
with a relatively small feedback factor
compared with the phase fluctuation in the input data signal
however, the phase correction per phase comparison becomes small
and thus the extraction time necessarily becomes long.
Um
andererseits die Extraktionszeit zu verkürzen, sollte die Rückkopplungssteuerung
gegenüber
der Phasenfluktuation in dem Eingangsdatensignal mit einem Rückkopplungsfaktor
durchgeführt werden.
In einer derartigen Rückkopplungsschaltung mit
einem relativ großen
Rückkopplungsfaktor
verglichen mit der Phasenfluktuation in dem Eingangsdatensignal
folgt jedoch die extrahierte Phaseninformation dem Jitter und der
Auslastungsverzerrung planlos, oder könnte zu oszillieren beginnen
und dadurch werden Datenerkennungsfehler verursacht. Daher werden
der Widerstand gegenüber
Jitter und der Widerstand gegenüber
Auslastungsverzerrung notwendigerweise gesenkt.Around
on the other hand, to shorten the extraction time, the feedback control should
across from
the phase fluctuation in the input data signal with a feedback factor
be performed.
In such a feedback circuit with
a relatively large one
Feedback factor
compared with the phase fluctuation in the input data signal
However, the extracted phase information follows the jitter and the
Utilization distortion haphazard, or could begin to oscillate
and this causes data recognition errors. Therefore, be
the resistance to
Jitter and the resistance to
Utilization distortion necessarily reduced.
Daher
stehen die "schnelle
Extraktion" und der "Widerstand gegenüber Jitter
und Auslastungsverzerrung" im
Widerspruch und sind in der herkömmlichen
digitalen PLL-Schaltung und dem Signalrückgewinnungsverfahren nicht
miteinander kompatibel und somit senkt ein Versuch der Verkürzung der
Extraktionszeit den Widerstand gegenüber Jitter und Auslastungsverzerrung
und es treten in dem regenerierten Datensignal Fehler auf.Therefore
stand the "fast
Extraction "and the" resistance to jitter
and utilization distortion "in
Contradiction and are in the conventional
digital PLL circuit and the signal recovery method is not
compatible with each other and thus reduces an attempt of shortening the
Extraction time the resistance to jitter and utilization distortion
and errors occur in the regenerated data signal.
Ein
Signalrückgewinnungsverfahren
und eine entsprechende digitale PLL-Schaltung gemäß den Oberbegriffen
der Patentansprüche
1 bzw. 13 sind aus der US-A-5687203 bekannt.One
Signal recovery process
and a corresponding digital PLL circuit according to the preambles
of the claims
1 and 13 are known from US-A-5687203.
ZUSAMMENFASSUNG
DER ERFINDUNGSUMMARY
THE INVENTION
Es
ist daher die primäre
Aufgabe der vorliegenden Erfindung, eine digitale PLL-Schaltung
und ein Signalrückgewinnungsverfahren
zu schaffen, das die schnellere Extraktion zu sammen mit der effizienten
Nutzung des Datenbereichs und dem Widerstand gegenüber Jitter
und Auslastungsverzerrung des Eingangsdatensignals realisieren kann.It
is therefore the primary one
Object of the present invention, a digital PLL circuit
and a signal recovery method
to create that faster extraction together with the efficient one
Use of the data area and resistance to jitter
and can realize utilization distortion of the input data signal.
Diese
Aufgabe wird durch die Merkmale der Patentansprüche 1 bzw. 13 gelöst.These
The object is solved by the features of claims 1 and 13, respectively.
Vorteilhafte
Ausführungsformen
sind in den Unteransprüchen
angegeben.advantageous
embodiments
are in the subclaims
specified.
KURZE BESCHREIBUNG DER
ZEICHNUNGENBRIEF DESCRIPTION OF THE
DRAWINGS
Die
Aufgaben und Merkmale der vorliegenden Erfindung gehen aus der folgenden
detaillierten Beschreibung anhand der begleitenden Figuren im Einzelnen
hervor, in welchen zeigt:The
Objects and features of the present invention will become apparent from the following
detailed description with reference to the accompanying figures in detail
in which shows:
1A und 1B schematische
Darstellungen zur Erläuterung
der Bedeutung des Wortes "Extraktionszeit"; 1A and 1B schematic representations to explain the meaning of the word "extraction time";
2 ein
schematisches Blockschaltbild, einer herkömmlichen digitalen PLL-Schaltung, die von dem
vorliegenden Erfinder vorgeschlagen worden ist; 2 Fig. 10 is a schematic block diagram of a conventional digital PLL circuit proposed by the present inventor;
3 ein
Blockschaltbild des Ausbaus einer digitalen PLL-Schaltung, die von
dem vorliegenden Erfinder in der japanischen offengelegten Patentanmeldung
Nr. HEI8-237117 vorgeschlagen worden ist; 3 Fig. 12 is a block diagram of the construction of a digital PLL circuit proposed by the present inventor in Japanese Patent Application Laid-Open No. HEI8-237117;
4 eine
schematische Darstellung zur konzeptionellen Erläuterung des Betriebs der digitalen
PLL-Schaltung gemäß 3; 4 a schematic representation of the conceptual explanation of the operation of the digital PLL circuit according to 3 ;
5 eine
schematische Darstellung zur konzeptionellen Erläuterung des Datenrückgewinnungsvorgangs
gemäß der Datenerkennungstaktrückgewinnungsschaltung
der digitalen PLL-Schaltung gemäß 3; 5 a schematic representation of the conceptual explanation of the data recovery operation according to the Datenerkennungstaktrückgewinnungsschaltung the digital PLL circuit according to 3 ;
6 ein
schematisches Blockschaltbild einer digitalen PLL-Schaltung gemäß einer
Ausführungsform
der vorliegenden Erfindung; 6 a schematic block diagram of a digital PLL circuit according to an embodiment of the present invention;
7 einen
Zeitablaufplan eines Flankenpunktdetektionsvorgangs, der durch eine
Flankenpunktdetektionsbetriebssektion der digitalen PLL-Schaltung
gemäß 6 durchgeführt wird; 7 FIG. 10 is a timing chart of a flank point detection process performed by a flank point detection operation section of the digital PLL circuit according to FIG 6 is carried out;
8 ein
schematisches Blockschaltbild zur konzeptionellen Erläuterung
des Mittelwertbildungsvorgangs, der durch die Flankenpunktdetektionsbetriebssektion
durchgeführt
wird; 8th 12 is a schematic block diagram for conceptually explaining the averaging operation performed by the edge point detection operation section;
9 ein
Blockschaltbild eines Beispiels des Innenaufbaus einer Verzögerungssektion
der digitalen PLL-Schaltung gemäß 6; 9 12 is a block diagram showing an example of the internal structure of a delay section of the digital PLL circuit according to FIG 6 ;
10 einen
Zeitablaufplan des Betriebs der Datenabtastsektion der digitalen
PLL-Schaltung gemäß 6; 10 a timing chart of the operation of the data sampling section of the digital PLL circuit according to 6 ;
11 einen
Zeitablaufplan des Betriebs der Verzögerungssektion; 11 a timing chart of the operation of the delay section;
12 einen
Zeitablaufplan des Betriebs der Flankenpunktdetektionsbetriebssektion; 12 a timing chart of the operation of the edge point detection operation section;
13 einen
Zeitablaufplan des Betriebs einer Taktsignalextraktionssektion der
digitalen PLL-Schaltung gemäß 6; 13 a timing chart of the operation of a clock signal extraction section of the digital PLL circuit according to 6 ;
14 einen
Zeitablaufplan des Betriebs einer Datenrückgewinnungssektion der digitalen PLL-Schaltung
gemäß 6; 14 a timing chart of the operation of a data recovery section of the digital PLL circuit according to 6 ;
15 ein
Blockschaltbild eines Beispiels des Aufbaus der Datenrückgewinnungssektion; 15 a block diagram of an example of the structure of the data recovery section;
16A bis 16D schematische
Darstellungen, die den Betrieb der Datenrückgewinnungssektion gemäß 15 konzeptionell
zeigen; und 16A to 16D schematic diagrams showing the operation of the data recovery section according to 15 to show conceptually; and
17 ein
Blockschaltbild des Innenaufbaus einer anderen Verzögerungssektion,
die anstatt der Verzögerungssektion
der digitalen PLL-Schaltung gemäß 6 verwendet
werden kann. 17 a block diagram of the internal structure of another delay section, instead of the delay section of the digital PLL circuit according to 6 can be used.
BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORMENDESCRIPTION
THE PREFERRED EMBODIMENTS
Unter
Bezugnahme auf die Zeichnungen erfolgt nun eine detaillierte Beschreibung
der bevorzugten Ausführungsformen
gemäß der vorliegenden Erfindung.Under
Referring to the drawings, a detailed description will now be given
of the preferred embodiments
according to the present invention.
6 ist
ein schematisches Blockschaltbild, das eine digitale PLL-Schaltung
gemäß einer
Ausführungsform
der vorliegenden Erfindung zeigt. 6 Fig. 10 is a schematic block diagram showing a digital PLL circuit according to an embodiment of the present invention.
Mit
Bezug auf 6 hat die digitale PLL-Schaltung
eine Datenabtastsektion 1, eine Verzögerungssektion 2,
eine Datenrückgewinnungssektion 3,
eine Flankenpunktdetektionsbetriebssektion 4 und eine Taktsignalextraktionssektion 5.Regarding 6 the digital PLL circuit has a data sampling section 1 , a delay section 2 , a data recovery section 3 , a flank point detection operation section 4 and a clock signal extracting section 5 ,
Die
Datenabtastsektion 1 wird mit einem Eingangsdatensignal 10 und
einem N-Phasentaktsignal 11 (N
ist eine ganze Zahl größer als
1), das aus N Taktsignalen zusammengesetzt ist, deren Phasen sukzessive
um 1/N des Taktzyklus verschoben sind, gespeist, tastet das Eingangsdatensignal 10 unter Verwendung
des N-Phasentaktsignals 11 digital ab und gibt dadurch
ein paralleles Abtastdatensignal 6 aus, das aus N Abtastdatensignalen
zusammengesetzt ist.The data sampling section 1 comes with an input data signal 10 and an N-phase clock signal 11 (N is an integer greater than 1) composed of N clock signals whose phases are successively shifted by 1 / N of the clock cycle, inputs the input data signal 10 using the N-phase clock signal 11 digitally, thereby providing a parallel scan data signal 6 which is composed of N sample data signals.
Die
Verzögerungssektion 2 wird
mit dem N-Phasentaktsignal 11 und dem parallelen Abtastdatensignal 6,
welches von der Datenabtastsektion 1 ausgegeben worden
ist, gespeist, verzögert
die N Abtastdatensignale des parallelen Abtastdatensignals 6 und
gibt ein parallel verzögertes
Abtastdatensignal 7 aus, das aus N verzögerten Abtastdatensignalen
zusammengesetzt ist.The delay section 2 is with the N-phase clock signal 11 and the parallel scan data signal 6 which is from the data sampling section 1 has been outputted, delays the N sample data signals of the parallel sample data signal 6 and outputs a parallel delayed sample data signal 7 which is composed of N delayed sample data signals.
Nebenbei
gesagt hat jedes der N Taktsignale, die das N-Phasentaktsignal 11 bilden,
eine Frequenz, die weitgehend die gleiche wie die Bitrate des Eingangsdatensignals 10 ist,
und die Phasen der N Taktsignale sind sukzessive um 1/N (N ist eine
ganze Zahl größer als
1) des Taktzyklus verschoben worden.Incidentally, each of the N clock signals has the N-phase clock signal 11 form a frequency that is largely the same as the bit rate of the input data signal 10 is, and the phases of the N clock signals have been successively shifted by 1 / N (N is an integer greater than 1) of the clock cycle.
Die
Flankenpunktdetektionsbetriebssektion 4 wird mit dem parallelen
Abtastdatensignal 6, das von der Datenabtastsektion 1 ausgegeben
worden ist und einem extrahierten Taktsignal 12, dass von
der Taktsignalextraktionssektion 5 ausgegeben worden ist,
gespeist und gibt ein Flankenpunktbetriebsausgangssignal 8 aus,
das Information bezüglich
der Flankenpunkte enthält.The flank point detection operation section 4 is with the parallel scan data signal 6 that from the data sampling section 1 has been output and an extracted clock signal 12 in that from the clock signal extracting section 5 has been output, and outputs a flank point operation output 8th which contains information regarding the flank points.
Die
Taktsignalextraktionssektion 5 wird mit dem N-Phasentaktsignal 11 und
dem Flankenpunktbetriebsausgangssignal 8, das von der Flankenpunktdetektionsbetriebssektion 4 ausgegeben
worden ist, gespeist, wählt
aus den N Taktsignalen, die das N-Phasentaktsignal 11 bilden,
basierend auf der Information des Flankenpunktbetriebsausgangssignals 8 ein
Taktsignal aus und gibt das gewählte
Taktsignal als das extrahierte Taktsignal 12 aus.The clock extraction section 5 is with the N-phase clock signal 11 and the edge point operation output 8th from the flank point detection operation section 4 has been output, selects from the N clock signals representing the N-phase clock signal 11 based on the information of the edge point operation output signal 8th a clock signal and outputs the selected clock signal as the extracted clock signal 12 out.
Die
Datenrückgewinnungssektion 3 wird
mit dem parallel verzögerten
Abtastdatensignal 7, das von der Verzögerungssektion 2 ausgegeben
worden ist, dem Flankenpunktbetriebsausgangssignal 8, das von
der Flankenpunktdetektionsbetriebssektion 4 ausgegeben
worden ist und dem extrahierten Taktsignal 12, das von
der Taktsignalextraktionssektion 5 ausgegeben worden ist,
gespeist, wählt
aus den N verzögerten
Abtastdatensignalen des parallel, verzögerten Abtastdatensignals 7 basierend
auf der Information des Flankpunktbetriebsausgangssignals 8 ein verzögertes Abtastdatensignal
aus und gibt das gewählte
verzögerte
Abtastdatensignal als das regenerierte Datensignal 13 aus.The data recovery section 3 will with the parallel delayed sample data signal 7 that of the deceleration section 2 has been output, the edge point operation output signal 8th from the flank point detection operation section 4 has been output and the extracted clock signal 12 that of the clock signal extraction section 5 has been output, selects from among the N delayed sample data signals of the parallel, delayed sample data signal 7 based on the information of the flank point operation output signal 8th a delayed sample data signal and outputs the selected delayed sample data signal as the regenerated data signal 13 out.
Nebenbei
gesagt, wird jedes der N Taktsignale, die in den N-Phasentaktsignal 11 enthalten sind,
im Nachfolgenden durch eine absolute Phasenzahl oder eine relative
Phasenzahl bezeichnet. Die absoluten Phasenzahlen (0, 1, 2,
..., N-1) sind jedem der N Taktsignal des N-Phasentaktsignals 11 zugewiesen
und die absoluten Phasenzahlen, die den N Taktsignalen zugewiesen
sind, ändern
sich nicht mit der Zeit. Die relativen Phasenzahlen (0, 1, 2,
... N-1) sind jedem
der N Taktsignale des N-Phasentaktsignals 11 bezogen auf
das extrahierte Taktsignal 12 zugewiesen, das aus den N
Taktsignalen des N-Phasentaktsignals 11 ausgewählt worden
ist. Daher ändern
sich die relativen Phasenzahlen, die den N Taktsignalen zugewiesen
sind, mit der Zeit. Wenn die relativen Phasenzahlen verwendet werden,
wird ein Taktsignal in dem N-Phasentaktsignal 11, das (weitgehend)
die gleiche Phase wie das Eingangsdatensignal 10 hat, als
das "0. Taktsignal" bezeichnet. Daher
ist das 0. Taktsignal in der relativen Phasenzahl gleich dem extrahierten
Taktsignal 12. Nebenbei gesagt, wird die absolute Phasenzahl
auch für
die Bezugnahme auf das extrahierte Taktsignal 12 verwendet.
Ein Taktsignal, dessen Phase 2 π/N später als das 0. Taktsignal ist,
wird als das "1.
Taktsignal" bezeichnet
und ein Taktsignal dessen Phase 2 × 2 π/N später als das 0. Taktsignal ist,
wird als das "2. Taktsignal" bezeichnet. Auf
die gleiche Weise wird ein Taktsignal in dem N-Phasentaktsignal 11,
dessen Phase gleich n × 2 π/N später als
das 0. Taktsignal ist, als das "n-te
Taktsignal" bezeichnet.
In der folgenden Beschreibung werden die im Allgemeinen absoluten
Phasenzahlen verwendet und die relativen Phasenzahlen werden hauptsächlich in
der Beschreibung bezüglich
des Flankenpunktdetektionsbetriebs, der durch die Flankenpunktdetektionsbetriebssektion 4 durchgeführt wird
und in einem Teil des Datenerkennungsbetriebs, der durch die Datenrückgewinnungssektion 3 durchgeführt wird,
verwendet.By the way, each of the N clock signals entering the N-phase clock signal 11 are hereinafter referred to by an absolute number of phases or a relative number of phases. The absolute number of phases ( 0 . 1 . 2 , ..., N-1) are each of the N clock signals of the N-phase clock signal 11 and the absolute phase numbers assigned to the N clock signals do not change over time. The relative phase numbers ( 0 . 1 . 2 , ... N-1) are each of the N clock signals of the N-phase clock signal 11 based on the extracted clock signal 12 assigned from the N clock signals of the N-phase clock signal 11 has been selected. Therefore, the relative phase numbers assigned to the N clock signals change with time. When the relative phase numbers are used, a clock signal in the N-phase clock signal becomes 11 which is (largely) the same phase as the input data signal 10 has, referred to as the "0th clock signal". Therefore, the 0th clock signal in the relative phase number is equal to the extracted clock signal 12 , Incidentally, the absolute phase number also becomes the reference to the extracted clock signal 12 used. A clock signal, its phase 2 π / N is later than the 0th clock signal is referred to as the "1st clock signal" and a clock signal whose phase is 2 × 2π / N later than the 0th clock signal is referred to as the "2nd clock signal". In the same way, a clock signal becomes in the N-phase clock signal 11 whose phase is equal to n × 2π / N later than the 0th clock signal, referred to as the "nth clock signal". In the following description, the generally absolute phase numbers are used and the relative phase numbers are mainly explained in the description regarding the edge point detection operation performed by the edge point detection operation section 4 is performed and in a part of the data recognition operation performed by the data recovery section 3 performed is used.
Im
Folgenden werden die Komponenten der in der 6 gezeigten
digitalen PLL-Schaltung
im Einzelnen beschrieben.The following are the components of the 6 described digital PLL circuit described in detail.
Die
Datenabtastsektion 1 tastet das Eingangsdatensignal 10 unter
Verwendung von N Taktsignalen des N-Phasentaktsignals 11 digital
ab und gibt das parallele Abtastdatensignal 6, bestehend aus
N Abtastdatensignalen, an die Verzögerungssektion 2 und
die Flankenpunktdetektionsbetriebssektion 4 aus.The data sampling section 1 samples the input data signal 10 using N clock signals of the N-phase clock signal 11 digitally and outputs the parallel scan data signal 6 consisting of N sample data signals to the delay section 2 and the edge point detection operation section 4 out.
Jedes
der N Abtastdatensignale, das in dem parallelen Abtastdatensignal 6 enthalten
ist, wird wie folgt bezeichnet. Ein Abtastdatensignal, das durch Abtasten
des Eingangsdatensignals 10 unter Verwendung des nullten
Taktsignals erzeugt worden ist, wird als das "0.Each of the N sample data signals contained in the parallel sample data signal 6 is included, is referred to as follows. A sample data signal obtained by sampling the input data signal 10 has been generated using the zeroth clock signal, is referred to as the "0.
Abtastdatensignal" bezeichnet. Ein
Abtastdatensignal, das durch Abtasten des Eingangsdatensignals 10 unter
Verwendung des ersten Taktsignals erzeugt worden ist, wird als das "1. Abtastdatensignal" bezeichnet und ein
Abtastdatensignal, das durch Abtasten des Eingangsdatensignals 10 unter
Verwendung des zweiten Taktsignals erzeugt worden ist, wird als
das "2. Abtastdatensignal" bezeichnet. Auf die
gleiche Weise wird ein Abtastdatensignal in dem parallelen Abtastdatensignal 6,
das durch Abtasten des Eingangsdatensignals 10 unter Verwendung
des n-ten Taktsignals erzeugt worden ist, als das "n-te Abtastdatensignal" bezeichnet. Ähnlich wie
beim Fall der N Taktsignale in dem N-Phasentaktsignal 11 werden
die N Abtastdatensignale in dem parallelen Abtastdatensignal 6 unter
Verwendung von absoluten Zahlen oder relativen Zahlen bezeichnet.A sample data signal obtained by sampling the input data signal 10 is generated using the first clock signal is referred to as the "1st scan data signal" and a scan data signal obtained by sampling the input data signal 10 has been generated using the second clock signal is referred to as the "2nd scan data signal". In the same way, a scan data signal in the parallel scan data signal 6 by sampling the input data signal 10 has been generated using the nth clock signal, referred to as the "nth sample data signal". Similar to the case of the N clock signals in the N-phase clock signal 11 The N sample data signals in the parallel sample data signal 6 denoted by absolute numbers or relative numbers.
Die
Flankenpunktdetektionsbetriebssektion 4 erlangt das parallele
Abtastdatensignal 6 durch die Zeitschaltung synchron mit
dem extrahierten Taktsignal 12, beispielsweise synchron
mit der Anstiegsflanke des extrahierten Taktsignals 12.
Nebenbei gesagt, wird. während
das extrahierte Taktsignal 12 basierend auf dem Flankenpunktbetriebsausgangssignal 8 durch
die Taktsignalextraktionssektion 5 gewählt und ausgegeben wird, in
dem Anfangszustand, in welchem das Flankenpunktbetriebsausgangssignal 8 noch
nicht durch die Flankenpunktdetektionsbetriebssektion 4 ausgegeben
worden ist, ein beliebiges Taktsignal aus dem N-Phasentaktsignal 11 gewählt und
als extrahiertes Taktsignal 12 ausgegeben.The flank point detection operation section 4 acquires the parallel scan data signal 6 by the timing in synchronism with the extracted clock signal 12 , for example in synchronism with the rising edge of the extracted clock signal 12 , By the way, will. while the extracted clock signal 12 based on the edge point operation output signal 8th by the clock signal extracting section 5 is selected and output, in the initial state in which the flank point operation output signal 8th not yet by the flank point detection operation section 4 has been output, any clock signal from the N-phase clock signal 11 selected and as extracted clock signal 12 output.
In
der folgenden Beschreibung bedeutet "die Flankenpunktdetektionsbetriebssektion 4 erfasst
das parallele Abtastdatensignal 6 synchron mit der Anstiegsflanke
des extrahierten Taktsignals 12", dass die Flankenpunktdetektionsbetriebssektion 4 die
0. bis (N-1)-ten Abtastdatensignale zum Zeitpunkt, zu welchem das
extrahierte Taktsignal 12 ansteigt, erfasst.In the following description, "the flank point detection operation section means 4 detects the parallel scan data signal 6 synchronous with the rising edge of the extracted clock signal 12 "that the flank point detection operation section 4 the 0th to (N-1) th sample data signals at the time when the extracted clock signal 12 rises, recorded.
Die
Flankenpunktdetektionsbetriebssektion 4 detektiert die
Positionen (Phasenzahlen) der Anstiegsflanke und der Abstiegsflanke
des Eingangsdatensignals 10, indem sie auf die Werte der
N Abtastdatensignale in dem parallelen Abtastdatensignal 6 Bezug
nimmt und gibt das Flankenpunktbetriebsausgangssignal 8 aus,
das Information einschließlich
der Phasenzahlinformation enthält.The flank point detection operation section 4 detects the positions (phase numbers) of the rising edge and the falling edge of the input data signal 10 by referring to the values of the N sample data signals in the parallel sample data signal 6 References and gives the flank point operation output signal 8th containing information including the phase number information.
Während die
Erfassung des parallelen Abtastdatensignals 6 und die Flankenpunktdetektion, die
durch die Flankenpunktdetektionsbetriebssektion 4 durchgeführt wird,
anhand der 4 in der Beschreibung des Standes
der Technik kurz erläutert worden
sind, wird sie im Folgenden mehr im Detail anhand der 7 beschrieben.
In der 7 sind den Datenbits in dem Eingangsdatensignal 10 serielle Zahlen
..., –1,
0, 1, 2 ... zugeordnet und die Datenbits werden im Nachfolgenden
unter Verwendung der Zahlen unterschieden. Im Folgenden wird ein
Fall erläutert,
bei dem Datenbits des Eingangsdatensignals 10 alternierend
0/1-Werte haben
(Werte der Datenbits –1,
0, 1, 2 ... sind 1, 0, 1, 0 ...).During the detection of the parallel scan data signal 6 and the edge point detection performed by the edge point detection operation section 4 is carried out on the basis of 4 have been briefly explained in the description of the prior art, it will be described in more detail below with reference to the 7 described. In the 7 are the data bits in the input data signal 10 serial numbers ..., -1, 0, 1, 2 ... are assigned and the data bits are subsequently distinguished using the numbers. The following explains a case where data bits of the input data signal 10 have alternating 0/1 values (values of the data bits -1, 0, 1, 2 ... are 1, 0, 1, 0 ...).
Bezug
nehmend auf 7 sind die 0. bis 7. Abtastdatensignale
D0 ~ D7 (absolute Zahlen) durch die Datenabtastsektion 1 mittels
digitalem Abtasten des Eingangsdatensignals 10 unter Verwendung
eines 8-Phasentaktsignals, das 0. bis 7. Taktsignale CO ~ C7 (absolute
Phasenzahlen) enthält,
erzielt worden. Das Abtasten durch die Datenabtastsektion 1 ist
unter Verwendung der Anstiegsflanken der 8 Taktsignale C0 ~ C7 durchgeführt worden.
Beispielsweise sind die Werte des Eingangsdatensignals 10 zu
den Zeitpunkten, zu welchen das 0. Taktsignal CO ansteigt, sukzessive
als Werte der Abtastdatensignale D0 abgetastet worden. Daher sind
in dem Abtastdatensignal D0 die Bitzahl und deren Wertänderung gemäß den Anstiegsflanken
des 0. Taktsignals CO wie in der 7 gezeigt.
Die Bitzahlen und deren Werte der anderen Abtastdatensignale D1
~ D7 (absolute Zahlen) wie in der 7 gezeigt, ändern sich gemäß dem gleichen
Prinzip.Referring to 7 are the 0th through 7th sample data signals D0 ~ D7 (absolute numbers) through the data sampling section 1 by digitally sampling the input data signal 10 using an 8-phase clock signal containing 0 to 7 clock signals CO ~ C7 (absolute phase numbers) has been achieved. The scanning by the data sampling section 1 has been performed using the rising edges of the 8 clock signals C0 ~ C7. For example, the values of the input data signal 10 has been successively sampled as the values of the sampling data signals D0 at the times when the 0th clock signal CO rises. Therefore, in the sampling data signal D0, the number of bits and their value change according to the rising edges of the 0th clock signal CO are as in FIG 7 shown. The bit numbers and their values of the other sample data signals D1 ~ D7 (absolute numbers) as in 7 shown change according to the same principle.
Im
Fall, dass das 1. Taktsignal C1 (absolute Phasenzahl) in dem N-Phasentaktsignal 11 durch
die Taktsignalextraktionssektion 5 als das extrahierte Taktsignal 12 gewählt worden
ist, das der Flankenpunktdetektionsbetriebssektion 4 zugeführt wird, werden
Werte der Abtastdatensignale D0 ~ D7 in dem parallelen Abtastdatensignal 6 durch
die Flankenpunktdetektionsbetriebssektion 4 synchron mit der
Anstiegsflanke des 1. Taktsignals C1 erfasst, wie dies durch die
Linie A in der 7 gezeigt ist. Durch Erfassen
des 1. Taktsignals C1 synchron zur Anstiegsflanke (die Linie A in 7),
werden die Werte des 0. Abtastdatensignals D0 ~ 7. Abtastsignals
D7 (absolute Zahlen) in dem parallelen Abtastdatensignal 6 gleich
0, 1, 1, 0, 0, 0, 0, 0. In diesem Fall kann beurteilt werden, dass
der Wert des Eingangsdatensignals 10 sich synchron mit
der Anstiegsflanke des 1. Taktsignals C1 von 0 nach 1 erhöht hat und
kann beurteilt werden, dass der Wert des Eingangsdatensignals 10 synchron
mit der Anstiegsflanke des 3. Taktsignals C3 von 1 nach 0 gefallen
ist. In der relativen Phasenzahlnotation bezüglich des absoluten 1. Taktsignals
C1 relativ zum 0. Taktsignal CO (d.h. dem extrahierten Taktsignal 12),
werden die Werte des 0. Abtastdatensignals D0 bis 7. Abtastdatensignals
D7 (relative Zahlen) in dem parallelen Abtastdatensignal 6 gleich
1, 1, 0, 0, 0, 0, 0, 0. Daher ist in der relativen Phasenzahlennotation
die Phasenzahl der Abstiegsflanke in einem Zyklus des extrahierten
Taktsignals 12 gleich 2 und es ist keine Anstiegsflanke
in dem Zyklus des extrahierten Taktsignals 12.In the case that the 1st clock signal C1 (absolute phase number) in the N-phase clock signal 11 by the clock signal extracting section 5 as the extracted clock signal 12 has been selected, that of the flank point detection operation section 4 are supplied values of the scan data signals D0 ~ D7 in the parallel scan data signal 6 by the edge point detection operation section 4 detected synchronously with the leading edge of the first clock signal C1, as indicated by the line A in the 7 is shown. By detecting the 1st clock signal C1 in synchronism with the rising edge (the line A in FIG 7 ), the values of the 0th sampling data signal D0~7th sampling signal D7 (absolute numbers) in the parallel sampling data signal become 6 is 0, 1, 1, 0, 0, 0, 0, 0. In this case, it can be judged that the value of the input data signal 10 has increased from 0 to 1 in synchronism with the rising edge of the 1st clock signal C1 and can be judged that the value of the input data signal 10 has fallen from 1 to 0 in synchronization with the rising edge of the third clock signal C3. In the relative phase number notation with respect to the absolute 1st clock signal C1 relative to the 0th clock signal CO (ie, the extracted clock signal 12 ), the values of the 0th scan data signal D0 to 7 become the scan data signal D7 (relative numbers) in the parallel scan data signal 6 is 1, 1, 0, 0, 0, 0, 0, 0. Therefore, in the relative phase number notation, the phase number of the falling edge is one cycle of the extracted clock signal 12 is equal to 2 and it is not a rising edge in the cycle of the extracted clock signal 12 ,
In
dem Fall, bei dem das 2. Taktsignal C2 (absolute Phasenzahl) in
dem N-Phasentaktsignal 11 durch
die Taktsignalextraktionssektion 5 als das extrahierte
Taktsignal 12 gewählt
worden ist, das der Flankenpunktdetektionsbetriebssektion 4 zugeführt wird,
werden die Werte der Abtastdatensignale D0 bis D7 in dem parallelen
Abtastdatensignal 6 durch die Flankenpunktdetektionsbetriebssektion 4 synchron
mit der Anstiegsflanke des 2. Taktsignals C2 erfasst, wie
dies durch die Linie B in 7 gezeigt
ist. Durch die Erfassung synchron mit der Anstiegsflanke des 2.
Taktsignals C2 (Linie B in 7), werden
die Werte des 0. Abtastdatensignals D0 ~ 7. Abtastdatensignals D7
(absolute Zahlen) in dem parallelen Abtastdatensignal 6 gleich
0. 0, 1, 0, 0, 0, 0, 0. In diesem Fall kann beurteilt werden, dass
der Wert des Eingangsdatensignals 10 synchron mit der Anstiegsflanke
des 2. Taktsignals C2 von 0 nach 1 gestiegen ist und der Wert des
Eingangsdatensignals 10 synchron mit der Anstiegsflanke
des 3. Taktsignals C3 von 1 nach 0 gefallen ist. In der relativen
Phasenzahlnotation bezüglich
des absoluten 2. Taktsignals C2 relativ zum 0. Taktsignal CO (d.h.
dem extrahierten Taktsignal 12), werden die Werte des 0.
Abtastdatensignals D0 ~ 7. Abtastdatensignal D7 (relative Zahlen)
in dem parallelen Abtastdatensignal 6 gleich 1, 0, 0, 0,
0, 0, 0, 0. Daher ist in der relativen Phasenzahlnotation eine Abstiegsflanke
bei der Phasenzahl 1 und keine Anstiegsflanke in dem Zyklus
des extrahierten Taktsignals 12.In the case where the 2nd clock signal C2 (absolute phase number) in the N-phase clock signal 11 by the clock signal extracting section 5 as the extracted clock signal 12 has been selected, that of the flank point detection operation section 4 is supplied, the values of the scan data signals D0 to D7 in the parallel scan data signal 6 by the edge point detection operation section 4 synchronous with the rising edge of the 2 , Clock signal C2 detected as indicated by line B in FIG 7 is shown. By the detection in synchronism with the rising edge of the 2nd clock signal C2 (line B in FIG 7 ), the values of the 0th scan data signal D0~7 become the scan data signal D7 (absolute numbers) in the parallel scan data signal 6 is 0. 0, 1, 0, 0, 0, 0, 0. In this case, it can be judged that the value of the input data signal 10 has risen from 0 to 1 in synchronism with the rising edge of the second clock signal C2 and the value of the input data signal 10 has fallen from 1 to 0 in synchronization with the rising edge of the third clock signal C3. In the relative phase number notation with respect to the absolute 2nd clock signal C2 relative to the 0th clock signal CO (ie, the extracted clock signal 12 ), the values of the 0th scan data signal D0~7 become the scan data signal D7 (relative numbers) in the parallel scan data signal 6 is equal to 1, 0, 0, 0, 0, 0, 0, 0. Therefore, in the relative phase number notation, a descending edge in the phase number 1 and no rising edge in the cycle of the extracted clock signal 12 ,
In
dem Fall, bei dem das 3. Taktsignal C3 (absolute Phasenzahl) in
dem N-Phasentaktsignal 11 als
das extrahierte Taktsignal 12 gewählt worden ist, werden die
Werte der Abtastdatensignale D0 ~ D7 in dem parallelen Abtastdatensignal 6 durch
die Flankenpunktdetektionsbetriebssektion 4 synchron mit der
Anstiegsflanke des 3. Taktsignals C3 erfasst, wie dies durch die
Linie C in 7 gezeigt ist. Durch Erfassen
synchron mit der Anstiegsflanke des 3. Taktsignals C3 (die Linie
C in 7), werden die Werte des 0. Abtastdatensignals
D0 bis 7. Abtastdatensignals D7 (absolute Zahlen) in dem parallelen
Abtastdatensignal 6 gleich 0, 0, 0, 0, 0, 0, 0, 0. In diesem
Fall kann entschieden werden, dass der Wert des Eingangsdatensignals 10 konstant
0 gewesen ist. In der relativen Phasenzahlnotation bezüglich des
absoluten 3. Taktsignals C3 bezogen auf das 0. Taktsignal CO (d.h. dem
extrahierten Taktsignal 12) werden die Werte des 0. Abtastdatensignals
D0 bis 7. Abtastdatensignal D7 (relative Zahlen) in dem parallelen
Abtastdatensignal b gleich 0, 0, 0, 0, 0, 0, 0, 0. Daher ist in
der relativen Phasenzahlnotation in dem Zyklus des extrahierten
Taktsignals 12 keine Anstiegsflanke oder Abstiegsflanke.In the case where the 3rd clock signal C3 (absolute phase number) in the N-phase clock signal 11 as the extracted clock signal 12 is selected, the values of the scan data signals D0 ~ D7 in the parallel scan data signal 6 by the edge point detection operation section 4 detected synchronously with the rising edge of the third clock signal C3 as indicated by the line C in FIG 7 is shown. By detecting in synchronization with the rising edge of the 3rd clock signal C3 (the line C in FIG 7 ), the values of the 0th scan data signal D0 to 7 become the scan data signal D7 (absolute numbers) in the parallel scan data signal 6 is 0, 0, 0, 0, 0, 0, 0, 0. In this case, it can be decided that the value of the input data signal 10 constant 0 has been. In the relative phase number notation with respect to the absolute 3rd clock signal C3 with respect to the 0th clock signal CO (ie, the extracted clock signal 12 ) become the values of the 0th sample data signal D0 to 7th sample data signal D7 (relative numbers) in the parallel sample data signal b is 0, 0, 0, 0, 0, 0, 0, 0. Therefore, in the relative phase number notation in the cycle of the extracted clock signal 12 no rising edge or falling edge.
In
dem Fall, in welchem das 4. Taktsignal C4 (absolute Phasenzahl)
in dem N-Phasentaktsignal 11 als
das extrahierte Taktsignal 12 gewählt worden ist, werden die
Werte der Abtastdatensignale D0 ~ D7 in dem parallelen Abtastdatensignal 6 durch
die Flankenpunktdetektionsbetriebssektion 4 synchron mit der
Anstiegsflanke des 4. Taktsignals C4 erfasst, wie dies durch die
Linie D in 7 gezeigt ist. Durch Erfassen
synchron mit der Anstiegsflanke des 4. Taktsignals C4 (Linie D in 7),
werden die Werte des 0. Abtastdatensignals D0 bis 7. Abtastdatensignals
D7 (absolute Zahlen) in dem parallelen Abtastdatensignal 6 gleich
0, 0, 0, 1, 0, 0, 0, 0. In diesem Fall kann beurteilt werden, dass
der Wert des Eingangsdatensignals 10 synchron mit der Anstiegsflanke
des 3. Taktsignals C3 von 0 nach 1 gestiegen ist und der Wert des
Eingangsdatensignals 10 synchron mit der Anstiegsflanke
des 4. Taktsignals C4 von 1 nach 0 gefallen ist. In der relativen
Phasenzahlnotation bezüglich
des absoluten 4. Taktsignals C4 als dem relativen 0. Taktsignal
CO (d.h. dem extrahierten Taktsignal 12), werden die Werte
des 0. Abtastdatensignals D0 bis 7. Abtastdatensignals D7 (relative
Zahlen) in dem parallelen Abtastdatensignal 6 gleich 0,
0, 0, 0, 0, 0, 0, 1. Daher ist in der relativen Phasenzahlnotation
in dem Zyklus des extrahierten Taktsignals 12 an der Phasenzahl 7 eine
Anstiegsflanke und keine Abstiegsflanke.In the case where the 4th clock signal C4 (absolute phase number) in the N-phase clock signal 11 as the extracted clock signal 12 is selected, the values of the scan data signals D0 ~ D7 in the parallel scan data signal 6 by the edge point detection operation section 4 detected synchronously with the rising edge of the 4th clock signal C4 as indicated by the line D in FIG 7 is shown. By detecting in synchronism with the rising edge of the 4th clock signal C4 (line D in FIG 7 ), the values of the 0th scan data signal D0 to 7 become the scan data signal D7 (absolute numbers) in the parallel scan data signal 6 is 0, 0, 0, 1, 0, 0, 0, 0. In this case, it can be judged that the value of the input data signal 10 has risen from 0 to 1 in synchronization with the rising edge of the third clock signal C3 and the value of the input data signal 10 has fallen from 1 to 0 in synchronization with the rising edge of the 4th clock signal C4. In the relative phase number notation with respect to the absolute 4th clock signal C4 as the relative 0th clock signal CO (ie, the extracted clock signal 12 ), the values of the 0th scan data signal D0 to 7 become the scan data signal D7 (relative numbers) in the parallel scan data signal 6 is 0, 0, 0, 0, 0, 0, 0, 1. Therefore, in the relative phase number notation in the cycle of the extracted clock signal 12 at the number of phases 7 a rising edge and no descent.
Wie
vorstehend gezeigt, erfasst die Flankenpunktdetektionsbetriebssektion 4 die
Werte der Abtastdatensignale des parallelen Abtastdatensignals 6 synchron
mit dem extrahierten Taktsignal 12 und detektiert die Positionen
(d.h. die Phasenzahlen) der Anstiegsflanke und der Abstiegsflanke
des Eingangsdatensignals 10 unter Bezugnahme auf die erfasste
Werte. Die Flankenpunktdetetktionsbetriebssektion 4 erzielt
auch die Zahl der Anstiegsflanken und die Zahl der Abstiegsflanken
während
eines Zyklus des extrahierten Taktsignals 12 wie dies vorstehend
beschrieben ist.As shown above, the edge point detection operation section detects 4 the values of the scan data signals of the parallel scan data signal 6 synchronous with the extracted clock signal 12 and detects the positions (ie, the phase numbers) of the rising edge and the falling edge of the input data signal 10 referring to the detected values. The flank point detection operation section 4 also obtains the number of rising edges and the number of falling edges during one cycle of the extracted clock signal 12 as described above.
Darauf
folgend bildet die Flankenpunktdetektionsbetriebssektion 4 den
Mittelwert der Phasenzahlen der Anstiegsflanken in einer vorbestimmten
Periode bis zum momentanen Zeitpunkt und den Mittelwert der Phasenzahlen
der Abstiegsflanken in einer vorbestimmten Periode bis zum momentanen
Zeitpunkt.Subsequently, the flank point detection operation section forms 4 the mean value of the phase numbers of the rising edges in a predetermined period up to the current time and the mean value of the phase numbers of the falling edges in a predetermined period to the current time.
Im
Folgenden wird der Mittelwertbildungsbetrieb der Flankenpunktdetektionsbetriebssektion 4 unter
Bezugnahme auf die 8 erläutert. 8 ist ein
schematisches Blockschaltbild das den Mittelwertbildungsbetrieb,
der durch die Flankenpunktdetektionsbetriebssektion 4 durchgeführt wird,
konzeptionell erläutert.
Obwohl der Mittelwertbildungsbetrieb mit Bezug auf die Anstiegsflanken
im Folgenden erläutert
wird, kann die Mittelwertbildung bezüglich der Abstiegsflanken auf
die gleiche Weise durchgeführt
werden. Die Phasenzahl, welche den Anstiegsflankenpunkt des Eingangdatensignals 10 repräsentiert,
der in dem vorstehenden Flankenpunktdetektionsbetrieb detektiert
worden ist, wird einem Subtrahierer 201 zugeführt. Dem
Subtrahierer 201 wird auch ein Mittelwert zugeführt, der
durch das Mittelwertregister 204 ausgegeben worden ist
und ermittelt die Differenz zwischen der Phasenzahl und dem Mittelwert.
Die durch den Subtrahierer 201 ermittelte Differenz X wird
einer Gewichtungssektion 202 zugeführt. Die Gewichtungssektion 202 gewichtet
die Differenz X gemäß einer
vorbestimmten Gewichtungsfunktion f(X). Die Gewichtungsfunktion
f(X) kann eine lineare Funktion, wie beispielsweise f(X) = (1/4)X oder
eine andere Art von Funktion sein. Die Gewichtungsfunktion f(X)
kann auch einen Faktor enthalten, der sich auf die abgelaufene Zeit
bezieht. Der gewichtete Ausgang f(X) der Gewichtungssektion 202 wird
einem Addierer 203 zugeführt. Dem Addierer 203 wird
auch der Mittelwert von dem Mittelwertregister 204 zugeführt und
ermittelt die Summe aus gewichtetem Ausgang f(X) und dem Mittelwert.
Die Summe wird an das Mittelwertregister 204 als neuer Mittelwert
angelegt.In the following, the averaging operation of the flank point detection operation section will be described 4 with reference to the 8th explained. 8th FIG. 12 is a schematic block diagram showing the averaging operation performed by the edge point detection operation section. FIG 4 is conceptually explained. Although the averaging operation with respect to the leading edges is explained below, the averaging with respect to the falling edges can be performed in the same manner. The phase number representing the rising edge point of the input data signal 10 which has been detected in the above edge point detection operation, becomes a subtractor 201 fed. The subtractor 201 An average value is also fed through the mean value register 204 has been output and determines the difference between the number of phases and the mean. Which through the subtractor 201 determined difference X becomes a weighting section 202 fed. The weighting section 202 weights the difference X according to a predetermined weighting function f (X). The weighting function f (X) may be a linear function such as f (X) = (1/4) X or some other kind of function. The weighting function f (X) may also include a factor related to the elapsed time. The weighted output f (X) of the weighting section 202 becomes an adder 203 fed. The adder 203 also becomes the mean of the mean value register 204 and obtains the sum of weighted output f (X) and the mean. The sum is sent to the mean value register 204 created as a new mean.
Im
Allgemeinen ist der durch den vorstehenden Mittelwertbildungsbetrieb
erzielte Mittelwert keine ganze Zahl und kann nicht digital als
Taktphasenzahl verwendet werden, welche die Anstiegsflanke repräsentiert.
Daher wird der Mittelwert auf die nächste ganze Zahl auf- oder abgerundet.
Nebenbei gesagt, wird die Phasenzahl, die einen Anstiegsflankenpunkt
repräsentiert,
dem Subtrahierer 201 gemäß 8 nur dann
zugeführt,
wenn in dem vorstehenden Flankenpunktdetektionsbetrieb ein Anstiegsflankenpunkt
detektiert worden ist, daher wird die Mittelwertphasenzahl der Anstiegsflanken
nur dann aktualisiert, wenn durch die Flankenpunktdetektionsbetriebssektion 4 eine
neue Anstiegsflanke detektiert worden ist.In general, the average obtained by the above averaging operation is not an integer and can not be digitally used as a clock phase number representing the leading edge. Therefore, the mean is rounded up or down to the nearest whole number. Incidentally, the phase number representing a rising edge point becomes the subtractor 201 according to 8th only when a rising edge point has been detected in the above edge point detection operation, therefore, the average phase number of the rising edges is updated only when detected by the edge point detection operation section 4 a new rising edge has been detected.
Die
Flankenpunktdetektionsbetriebssektion 4 gibt an die Taktsignalextraktionssektion 5 und
die Datenrückgewinnungssektion 3,
wie in 6 gezeigt, das Flankenpunktbetriebsausgangssignal 8 aus,
das Information bezüglich
der mittleren Phasenzahl der Anstiegsflanken, Information bezüglich der mittleren
Phasenzahl der Abstiegsflanken, Information bezüglich der Anzahl der Anstiegsflanken
während
eines Zyklus des extrahierten Taktsignals 12 und Information
bezüglich
der Zahl der Abstiegsflanken während
eines Zyklus des extrahierten Taktsignals 12 enthält.The flank point detection operation section 4 gives to the clock extraction section 5 and the data recovery section 3 , as in 6 shown, the flank point operation output signal 8th from the information regarding the average phase number of the rising edges, information regarding the mean phase number of the falling edges, information regarding the number of rising edges during one cycle of the extracted clock signal 12 and information regarding the number of falling edges during one cycle of the extracted clock signal 12 contains.
Die
Taktsignalextraktionssektion 5, die das Flankenpunktbetriebsausgangssignal 8 empfängt, wählt ein
Taktsignal aus den N Taktsignalen des N-Phasentaktsignals 11 basierend
auf der mittleren Phasenzahl der Anstiegsflanken oder der mittleren Phasenzahl
der Abstiegsflanken aus, die in dem Flankenpunktbetriebsausgangssignal 8 enthalten waren,
welches von der Flankenpunktdetektionsbetriebssektion 4 zugeführt worden
ist, und gibt das gewählte
Taktsignal als das extrahierte Taktsignal 12 aus, welches
synchron mit den Flanken des Eingangsdatensignals 10 variiert.
Bei der Wahl des extrahierten Taktsignals 12 wird ein Taktsignal
in dem N-Phasentaktsignal 11, das der mittleren Phasenzahl entspricht,
gemäß einer
vorbestimmten Regel gewählt.
Beispielsweise wird im Fall der 7 das 3. Taktsignal
C3 (in der absoluten Phasenzahlnotation) als das extrahierte Taktsignal 12 gewählt.The clock extraction section 5 indicating the flank point operation output signal 8th receives, selects a clock signal from the N clock signals of the N-phase clock signal 11 based on the average phase number of the rising edges or the average phase number of the falling edges in the flank point operation output signal 8th contained by the flank point detection operation section 4 has been supplied, and outputs the selected clock signal as the extracted clock signal 12 which is synchronous with the edges of the input data signal 10 varied. When choosing the extracted clock signal 12 becomes a clock signal in the N-phase clock signal 11 , which corresponds to the mean phase number, selected according to a predetermined rule. For example, in the case of 7 the 3rd clock signal C3 (in the absolute phase number notation) as the extracted clock signal 12 selected.
Die
in der 6 gezeigte Verzögerungssektion 2 wird
mit dem N-Phasentaktsignal 11 und den N Abtastsignalen
des parallelen Abtastdatensignals 6 gespeist, verzögert die
N Datensignale unter Verwendung des N-Phasentaktsignals 11,
wobei zwischen den Signalen die Phasendifferenzen beibehalten werden
und gibt die verzögerten
N Abtastdatensignale als das parallele, verzögerte Abtastdatensignal 7 aus.
In der 9 zeigt ein Blockschaltbild ein Beispiel des internen
Aufbaus der Verzögerungssektion 2,
die in 6 gezeigt ist. Bezug nehmend auf 9 ist
die Verzögerungssektion 2 aus
N Flip-Flopleitungen entsprechend jedem der Abtastdatensignale in
dem parallelen Abtastdatensignal 6 aufgebaut. Jede Flip-Flopleitung besteht
aus M Flip-Flops (M ist eine natürliche
Zahl). Jede Flip-Flopleitung wird mit dem entsprechenden einen der
Taktsignale in dem N-Phasentaktsignal 11 gespeist. Konkret
werden die Taktanschlüsse
der M Flip-Flops 21-1-1, 21-1-2, ..., 21-1-M mit
dem 0. Taktsignal CO in dem N-Phasentaktsignal 11 gespeist.
Die Taktanschlüsse der
M Flip-Flops 21-2-1, 21-2-2, ..., 21-2-M werden mit
dem 1. Taktsignal C1 in dem N-Phasentaktsignal 11 gespeist.
Auf die gleiche Weise werden die Taktanschlüsse der M Flip-Flops 21-k-1, 21-k-2,
..., 21-k-M mit dem (k-1)-ten Taktsignal Ck in dem N-Phasentaktsignal 11 gespeist.
Jede Flip-Flopleitung wird mit dem entsprechenden einen der N Abtastdatensignale
in dem parallelen Abtastdatensignal 6 gespeist, verzögert das
entsprechende Abtastdatensignal um M Bits unter Verwendung des entsprechenden
Taktsignals und gibt das verzögerte
Abtastdatensignal aus. Die N verzögerten Abtastdatensignale,
die von den M Flip-Flopleitungen ausgegeben werden, werden von der
Verzögerungssektion 2 als das
parallele, verzögerte
Abtastdatensignal 7 ausgegeben. Daher werden die Phasendifferenzen
zwischen den N Abtastdatensignalen des parallelen, Abtastdatensignals 6 in
den N verzögerten
Abtastdatensignalen des parallelen, verzögerten Abtastdatensignals 7 beibehalten.The in the 6 shown delay section 2 is with the N-phase clock signal 11 and the N sample signals of the parallel sample data signal 6 fed, delays the N data signals using the N-phase clock signal 11 in which the phase differences are maintained between the signals and outputs the delayed N sample data signals as the parallel, delayed sample data signal 7 out. In the 9 Fig. 16 is a block diagram showing an example of the internal structure of the delay section 2 , in the 6 is shown. Referring to 9 is the delay section 2 N flip-flop lines corresponding to each of the sample data signals in the parallel sample data signal 6 built up. Each flip-flop line consists of M flip-flops (M is a natural number). Each flip-flop line is connected to the corresponding one of the clock signals in the N-phase clock signal 11 fed. Specifically, the clock terminals of the M flip-flops 21-1-1 . 21-1-2 , ..., 21-1-M with the 0th clock signal CO in the N-phase clock signal 11 fed. The clock connections of the M flip-flops 21-2-1 . 21-2-2 , ..., 21-2-M be with the 1st clock signal C1 in the N-phase clock signal 11 fed. In the same way, the clock terminals of the M flip-flops 21-k-1 . 21-k-2 , ..., 21-kM with the (k-1) -th clock signal Ck in the N-phase clock signal 11 fed. Each flip-flop line is provided with the corresponding one of the N sample data signals in the parallel sample data signal 6 feeds the corresponding sample data signal by M bits using the corresponding clock signal and outputs the delayed sample data signal. The N delayed sample data signals output from the M flip-flop lines are taken from the delay section 2 as the parallel, delayed sample data signal 7 output. Therefore, the phase differences between the N sample data signals of the parallel scan data signal become 6 in the N delayed scan data signals of the parallel delayed scan data signal 7 maintained.
Der
in der 6 gezeigten Datenrückgewinnungssektion 3 wird
das Flankenpunktbetriebsausgangssignal 8, das von der Flankenpunktdetektionsbetriebssektion 4 ausgegeben
worden ist, das parallele, verzögerte
Abtastdatensignal 7, das von der Verzögerungssektion 2 ausgegeben
worden ist und das extrahierte Taktsignal 12, das von der
Taktsignalextraktionssektion 5 ausgegeben worden ist zugeführt. Die
Datenrückgewinnungssektion 3 bestimmt den
Wert des regenerierten Datensignals 13 unter Verwendung
des Flankenpunkt betriebsausgangssignals 8, des parallelen,
verzögerten
Abtastdatensignals 7 und des extrahierten Taktsignals 12 und
gibt das regenerierte Datensignal 13 mit einer Zeitabstimmung
synchron zu dem extrahierten Taktsignal 12 aus. Die Datenrückgewinnungssektion 3 bestimmt den
Wert des regenerierten Datensignals 13 basierend auf der
Zahl der Anstiegs/Abstiegsflanken während eines Zyklus des extrahierten
Taktsignals 12, wie dies in der Beschreibung des Standes
der Technik anhand der 5 erläutert worden ist.The Indian 6 shown data recovery section 3 becomes the edge point operation output 8th from the flank point detection operation section 4 has been output, the parallel, delayed sample data signal 7 that of the deceleration section 2 has been output and the extracted clock signal 12 that of the clock signal extraction section 5 has been dispensed supplied. The data recovery section 3 determines the value of the regenerated data signal 13 using the edge point operating output 8th , the parallel, delayed sample data signal 7 and the extracted clock signal 12 and returns the regenerated data signal 13 with a timing in synchronization with the extracted clock signal 12 out. The data recovery section 3 determines the value of the regenerated data signal 13 based on the number of rising / falling edges during one cycle of the extracted clock signal 12 as described in the description of the prior art with reference to 5 has been explained.
Im
Folgenden wird der Betrieb der digitalen PLL-Schaltung gemäß 6 und
das Signalrückgewinnungsverfahren,
das bei der digitalen PLL-Schaltung verwendet wird, im Einzelnen
beschrieben.The operation of the digital PLL circuit will be described below 6 and the signal recovery method used in the digital PLL circuit will be described in detail.
Zunächst wird
der Betrieb der Datenabtastsektion 1 unter Bezugnahme auf
die 10 erläutert. 10 ist
ein Zeitablaufplan, der den Betrieb der Datenabtastsektion 1 zeigt.
Nebenbei gesagt, wird im Folgenden ein Fall erläutert, bei dem die Zahl der Phasen
des N-Phasentaktsignals 11 gleich 8 (N = 8) ist. Bezug
nehmend auf 10 wird das der Datenabtastsektion 1 zugeführte Eingangsdatensignal 10 unter
Verwendung der Anstiegsflanken des 0. Taktsignals CO bis 7. Taktsignals
C7 abgetastet und die 0. bis 7. Abtastdatensignale D0 ~ D7 werden
an die Verzögerungssektion 2 und
die Flankenpunktdetektionsbetriebssektion 4 als das parallele
Abtastdatensignal 6 ausgegeben. Nebenbei gesagt, haben das
0. Taktsignal CO bis das 7. Taktsignal C7 in dem 8-Phasentaktsignal
Phasen, die sukzessive um 1/8 Taktzyklus verschoben worden sind,
wie dies in der 10 gezeigt ist.First, the operation of the data sampling section 1 with reference to the 10 explained. 10 Figure 11 is a timing diagram illustrating the operation of the data sampling section 1 shows. Incidentally, a case will be explained below in which the number of phases of the N-phase clock signal 11 is equal to 8 (N = 8). Referring to 10 becomes the data sampling section 1 supplied input data signal 10 is sampled using the rising edges of the 0th clock signal CO to 7th clock signal C7 and the 0th to 7th sample data signals D0 ~ D7 are applied to the delay section 2 and the edge point detection operation section 4 as the parallel scan data signal 6 output. Incidentally, the 0th clock signal CO to the 7th clock signal C7 in the 8-phase clock signal have phases which have been successively shifted by 1/8 clock cycle, as shown in FIG 10 is shown.
Als
nächstes
wird die Funktionsweise der Verzögerungssektion 2 unter
Bezugnahme auf die 11 erläutert. 11 ist
ein Zeitablaufplan, der den Betrieb der Verzögerungssektion 2 zeigt.
Nebenbei gesagt, wird im Folgenden ein Fall erläutert, bei dem die Anzahl der
Verzögerungsstufen
(Flip-Flops) der Flip-Flopleitung gleich 4 (M = 4) ist. Die Abtastdatensignale
D0 ~ D7, die von der Datenabtastsektion 1 zugeführt worden
sind, werden durch jede Flip-Flopleitung unter Verwendung des 8-Phasentaktsignals um
4 Bits verzögert,
wobei die Phasendifferenzen zwischen den Signalen beibehalten werden
und werden als das verzögerte
Abtastdatensignal R0 ~ R7 (d.h. das parallele, verzögerte Abtastdatensignal 7) ausgegeben.
Der Pfeil in 11 zeigt die 4-Bit Verzögerung des
3., verzögerten
Abtastda tensignals R3 verglichen mit dem 3. Abtastdatensignal D3
auf das Datenbit "0" fokussiert, an.Next is the operation of the delay section 2 with reference to the 11 explained. 11 is a timetable showing the operation of the deceleration section 2 shows. Incidentally, a case will be explained below in which the number of delay stages (flip-flops) of the flip-flop line is 4 (M = 4). The scan data signals D0 ~ D7 received from the data sample section 1 are delayed by 4 bits by each flip-flop line using the 8-phase clock signal with the phase differences between the signals being maintained and are referred to as the delayed sample data signal R0 ~ R7 (ie, the parallel delayed sample data signal 7 ) output. The arrow in 11 indicates the 4-bit delay of the 3rd delayed sample signal R3 as compared to the 3rd sample data signal D3 focused on the data bit "0".
Als
nächstes
wird der Betrieb der Flankenpunktdetektionsbetriebssektion 4 unter
Bezugnahme auf die 12 erläutert. 12 ist
ein Zeitablaufplan, der den Betrieb der Flankenpunktdetektionsbetriebssektion 4 zeigt.
Die Flankenpunktdetektionsbetriebssektion 4 erfasst das
0. Abtastdatensignal D0 bis 7. Abtastdatensignal D7 synchron mit
dem extrahierten Taktsignal 12, detektiert die Taktphasenzahlen
der Anstiegsflanke und der Abstiegsflanke des Eingangsdatensignals 10 durch
Bezugnahme auf die erfassten Abtastdatensignale D0 ~ D7, bildet
den Mittelwert der Taktphasenzahlen bezüglich der Anstiegsflanken in
einer vorbestimmten Zeitspanne bis zum momentanen Zeitpunkt und
den Mittelwert der Taktphasenzahlen bezüglich der Abstiegsflanken in einer
vorbestimmten Zeitspanne bis zum momentanen Zeitpunkt und erhält die Zahlen
der Anstiegsflanken und Abstiegsflanken während eines Zyklus des extrahierten
Taktsignals 12 und gibt das Flankenpunktbetriebsausgangssignal 8,
das Information über die
mittlere Phasenzahl der Anstiegsflanken, Information über die
mittlere Phasenzahl der Abstiegsflanken, Information bezüglich der
Zahl der Anstiegsflanken während
eines Zyklus des extrahierten Taktsignals 12 und Information
bezüglich
der Zahl der Abstiegsflanken während
eines Zyklus des extrahierten Taktsignals 12 enthält, mit
einer Zeitabstimmung synchron zu dem extrahierten Taktsignal 12 aus.Next, the operation of the edge point detection operation section will be described 4 with reference to the 12 explained. 12 FIG. 15 is a timing chart illustrating the operation of the edge point detection operation section. FIG 4 shows. The flank point detection operation section 4 detects the 0th sample data signal D0 to 7. Sample data signal D7 in synchronization with the extracted clock signal 12 , detects the clock phase numbers of the rising edge and the falling edge of the input data signal 10 by referring to the acquired scan data signals D0 ~ D7, forms the average of the clock phase numbers with respect to the rising edges in a predetermined time to the present time and the average of the clock phase numbers with respect to the falling edges in a predetermined time to the present time and obtains the numbers of the rising and falling edges during one cycle of the extracted clock signal 12 and outputs the edge point operation output 8th , the information about the mean phase number of the rising edges, information about the mean phase number of the falling edges, information regarding the number of rising edges during one cycle of the extracted clock signal 12 and information regarding the number of falling edges during one cycle of the extracted clock signal 12 contains, with a timing synchronous to the extracted clock signal 12 out.
Im
Allgemeinen benötigt
die Mittelwertbildung der Phasenzahlen bezüglich der Anstiegsflanke und
Abstiegsflanke (d.h. das Aktualisieren der Mittelwerte) eine vorbestimmte
Bearbeitungszeit. 12 zeigt einen Fall, bei dem
die Verarbeitungszeit innerhalb eines Zyklus des extrahierten Taktsignals 12 liegt.
In der 12 ist die Verzögerungszeit
zwischen dem Eingangsdatensignal 10 und dem Flankenpunktbetriebsausgangssignal 8 gleich
einem Zyklus des extrahierten Taktsignals 12. Nebenbei
gesagt, bedeutet das an der Unterseite der 12 angegebene "Daten bis –1" die mittlere Phasenzahl
der Anstiegsflanken, die mittlere Phasenzahl der Abstiegsflanken,
die Anzahl der Anstiegsflanken während
eines Zyklus des extrahierten Taktsignals 12 und die Anzahl
der Abstiegsflanken während
eines Zyklus des extrahierten Taktsignals 12, die basierend
auf dem Eingangsdatensignal 10 bis zum Datum Nr. –1 erhalten
worden sind. Hierbei wird das Wort "bis" verwendet,
da die mittlere Phasenzahl der Anstiegsflanken und die mittlere
Phasenzahl der Abstiegsflanken basierend auf Werten des Eingangsdatensignals 10 in
der Vergangenheit bestimmt worden sind. Der Pfeil in der 12 bezeichnet
die Verzögerung
durch die Flankenpunktdetektionsbetriebssektion 4, fokussiert auf
das "Datum bis 0".In general, the averaging of the phase numbers with respect to the rising edge and the falling edge (ie, updating the mean values) requires a predetermined processing time. 12 FIG. 15 shows a case where the processing time is within one cycle of the extracted clock signal. FIG 12 lies. In the 12 is the delay time between the input data signal 10 and the edge point operation output 8th equal to one cycle of the extracted clock signal 12 , By the way, that means at the bottom of the 12 "data to -1" indicates the average phase number of the rising edges, the average phase number of the falling edges, the number of rising edges during one cycle of the extracted clock signal 12 and the number of falling edges during one cycle of the extracted clock signal 12 based on the input data signal 10 until date no. -1. Here, the word "to" is used because the average phase number of the rising edges and the average phase number of the falling edges are based on values of the input data signal 10 have been determined in the past. The arrow in the 12 denotes the delay by the edge point detection operation section 4 , focused on the "date to 0".
Als
nächstes
wird der Betrieb der Taktsignalextraktionssektion 5 unter
Bezugnahme auf die 13 beschrieben. 13 ist
ein Zeitablaufplan, der den Betrieb der Taktsignalextraktionssektion 5 zeigt.
Die Taktsignalextraktionssektion 5 wählt ein Taktsignal aus den
8 Taktsignalen des 8-Phasentaktsignals basierend auf der Information über die
mittlere Phasenzahl der Anstiegsflanken oder der Information über die
mittlere Phasenzahl der Abstiegsflanken in dem Flankenpunktbetriebsausgangssignal 8 und gibt
das gewählte
Taktsignal als das extrahierte Taktsignal 12 aus. Beispielsweise
kann die Taktsignalextraktionssektion 5 die mittlere Phasenzahl
der Abstiegsflanken zum Wählen
des extrahierten Taktsignals 12 verwenden. Mit Bezug auf 13 zeigt
das "Datum bis –2", dass die mittlere
Phasenzahl der Abstiegsflanken gleich 3 ist. Das "Datum bis –1" zeigt, dass die
mittlere Phasenzahl der Abstiegsflanken gleich 4 ist und das gleiche
gilt für
die in der 13 gezeigten, folgenden Daten.
Im Fall der 13 variiert die mittlere Phasenzahl
der Abstiegsflanken wie durch das Flankenpunktbetriebsausgangssignal 8 angegeben
gemäß 2 → 3 → 4 und die
Wahl des extrahierten Taktsignals 12 wird gemäß der Variation durchgeführt.Next, the operation of the clock signal extracting section will be described 5 with reference to the 13 described. 13 FIG. 13 is a timing chart illustrating the operation of the clock extraction section. FIG 5 shows. The clock extraction section 5 selects a clock signal from the 8 clock signals of the 8-phase clock signal based on the information about the average phase number of the rising edges or the information about the average phase number of the falling edges in the edge point operation output 8th and outputs the selected clock signal as the extracted clock signal 12 out. For example, the clock signal extraction section 5 the average phase number of the falling edges to select the extracted clock signal 12 use. Regarding 13 shows the "date to -2" that the mean phase number of the descent edges is equal to 3. The "date to -1" shows that the mean phase number of the descending flanks is equal to 4 and the same applies to those in the 13 shown, the following data. In the case of 13 the average phase number of the falling edges varies as by the edge point operation output 8th given in 2 → 3 → 4 and the choice of the extracted clock signal 12 is performed according to the variation.
Als
nächstes
wird der Betrieb der Datenrückgewinnungssektion 3 unter
Bezugnahme auf die 14 erläutert. 14 ist
ein Zeitablaufplan, der den Betrieb der Datenrückgewinnungssektion 3 zeigt.
Die Datenrückgewinnungssektion 3 wird
mit dem extrahierten Taktsignal 12, dem parallelen, verzögerten Abtastdatensignal 7,
das die 0. bis 7. verzögerten
Abtastdatensignale R0 ~ R7 umfasst, die durch Verzögern der
Abtastdatensignale D0 ~ D7 um 4 Bits mittels der Flip-Flopleitungen
der Verzögerungssektion 2 unter
Beibehaltung der Phasendifferenzen zwischen den Signalen erzeugt
worden sind, und dem Flankenpunktbetriebsausgangssignal 8 gespeist,
das von der Flankenpunktdetektionsbetriebssektion 4 ausgegeben
worden ist, welches Information bezüglich der mittleren Phasenzahl
der Anstiegs flanken, der mittleren Phasenzahl der Abstiegsflanken,
der Anzahl der Anstiegsflanken und der Anzahl der Abstiegsflanken
enthält.Next, the operation of the data recovery section 3 with reference to the 14 explained. 14 is a timetable that indicates the operation of the data recovery section 3 shows. The data recovery section 3 is with the extracted clock signal 12 , the parallel, delayed sample data signal 7 comprising the 0th to 7th delayed sample data signals R0~R7 obtained by delaying the sample data signals D0~D7 by 4 bits by means of the flip-flop lines of the delay section 2 while maintaining the phase differences between the signals, and the edge point operation output 8th fed from the flank point detection operation section 4 which contains information regarding the mean phase number of the rising edges, the mean phase number of the falling edges, the number of rising edges and the number of falling edges.
Die
Datenrückgewinnungssektion 3 wählt ein verzögertes Abtastdatensignal
aus den verzögerten Abtastdatensignalen
R0 ~ R7 basierend auf der Information, die in dem Flankenpunktbetriebsausgangssignal 8 enthalten
und gibt das gewählte
verzögerte Abtastdatensignal
als das regenerierte Datensignal 13 mit einer Zeitabstimmung
synchron zu dem extrahierten Taktsignal 12 aus.The data recovery section 3 selects a delayed scan data signal from the delayed scan data signals R0 ~ R7 based on the information included in the edge point operation output signal 8th and outputs the selected delayed sample data signal as the regenerated data signal 13 with a timing in synchronization with the extracted clock signal 12 out.
Wenn
mit Bezug auf 14 das "Datum 0" in dem Eingangsdatensignal 10 rückgewonnen
wird, wird das Flankenpunktbetriebsausgangssignal 8, das unter
Verwendung des "Datum
bis +2" des Eingangsdatensignals 10 erzielt
worden ist, und das extrahierte Taktsignal 12, das unter
Verwendung des Datum "Datum
bis +2" des Eingangsdatensignals 10 gewählt worden
ist, verwendet, da die Verzögerungszeit der
verzögerten
Abtastdatensignale R0 ~ R7 um 3 Bits länger als diejenige des Flankenpunktbetriebsausgangssignals 8 ist.If related to 14 the "date 0" in the input data signal 10 is recovered, the flank point operation output becomes 8th using the "date to +2" of the input data signal 10 has been achieved, and that extracted te clock signal 12 using the date "date to +2" of the input data signal 10 Since the delay time of the delayed scan data signals R0 ~ R7 is longer than that of the edge point operation output signal by 3 bits 8th is.
Daher
hat beispielsweise selbst für
den Fall, bei dem Daten vor "Datum
0" nicht existieren,
d.h. selbst in dem Fall, bei dem "Datum –1", "Datum –2", ... alle 0 sind,
die Flankenpunktdetektionsbetriebssektion 4 ihren Betrieb
unter Verwendung des "Datum
bis +2" des Eingangsdatensignals 10 zum
Zeitpunkt, zu welchem die Rückgewinnung
des ersten Datums "Datum
0" durchgeführt wird,
bereits beendet.Therefore, for example, even in the case where data does not exist before "date 0", that is, even in the case where "date -1", "date -2", ... are all 0, the edge point detection operation section has 4 their operation using the "date to +2" of the input data signal 10 at the time at which the recovery of the first date "date 0" is performed has already ended.
Im
Folgenden wird der Betrieb der Datenrückgewinnungssektion 3 anhand
der 15 bis 16D im
Einzelnen beschrieben.The following is the operation of the data recovery section 3 based on 15 to 16D described in detail.
15 ist
ein Blockschaltbild, das ein Beispiel des Aufbaus der Datenrückgewinnungssektion 3 zeigt
und die 16A bis 16D sind
schematische Darstellungen die den Betrieb der Datenrückgewinnungssektion 3 gemäß 15 konzeptionell
zeigen. Mit Bezug auf 15 wird die Datenrückgewinnungssektion 3 mit
dem extrahierten Taktsignal 12, das von der Taktsignalextraktionssektion 5 ausgegeben
wird, den parallelen, verzögerten
Abtastdatensignal 7, das die 0. bis 7. verzögerten Abtastsignale R0
~ R7 umfasst, die von der Verzögerungsstation 2 ausgegeben
werden, und dem Flankenpunktbetriebsausgangssignal 8 gespeist,
das von der Flankenpunktdetektionsbetriebssektion 4 ausgegeben wird,
welches die Information bezüglich
der Zahlen der Anstiegsflanken und Abstiegsflanken enthält. Die Datenrückgewinnungssektion 3 besteht
aus einer Wählschaltung 801,
einer Kodiersektion 802, einer Wählschaltung 804 und
einem Flip-Flop 805. 15 Fig. 16 is a block diagram showing an example of the structure of the data recovery section 3 shows and the 16A to 16D are schematic representations the operation of the data recovery section 3 according to 15 conceptually show. Regarding 15 becomes the data recovery section 3 with the extracted clock signal 12 that of the clock signal extraction section 5 is output, the parallel, delayed sample data signal 7 comprising the 0th to 7th delayed sampling signals R0~R7 received from the delay station 2 and the edge point operation output 8th fed from the flank point detection operation section 4 which contains the information regarding the numbers of the leading edges and the descending edges. The data recovery section 3 consists of a dialing circuit 801 , a coding section 802 , a dialing circuit 804 and a flip-flop 805 ,
Mit
Bezug auf 15 wird die Kodiersektion 802 mit
dem parallelen, verzögerten
Abtastdatensignal 7, das die 0. bis 7. verzögerten Abtastdatensignale
R0 ~ R7 enthält,
gespeist. Die Kodiersektion 802 wählt ein verzögertes Abtastdatensignal,
das den frühsten
Flankenpunkt hat, aus den verzögerten
Abtastdatensignalen R0 ~ R7 aus und gibt die Phasenzahl des gewählten verzögerten Abtastdatensignals an
die Wählschaltung 804.
Nebenbei gesagt, zeigt die Phasenzahl, die von der Kodiersektion 802 ausgegeben
wird, die Position (Phase) eines Punktes direkt nach dem frühesten Flankenpunkt
des Eingangsdatensignals 10 in einem Zyklus des extrahierten
Taktsignals 12 an.Regarding 15 becomes the coding section 802 with the parallel, delayed sample data signal 7 , which contains the 0th to 7th delayed sampling data signals R0 ~ R7. The coding section 802 Selects a delayed sample data signal having the earliest edge point from the delayed sample data signals R0 ~ R7 and outputs the phase number of the selected delayed sample data signal to the selector circuit 804 , By the way, shows the number of phases, that of the coding section 802 is output, the position (phase) of a point immediately after the earliest edge point of the input data signal 10 in one cycle of the extracted clock signal 12 at.
Die
Wählschaltung 804 wird
mit der Phasenzahl, die von der Kodiersektion 802 ausgegeben
worden ist (die die Position des Punktes direkt nach dem frühsten Flankenpunkt
des Eingangsdatensignals 10 in einem Zyklus des extrahierten
Taktsignals 12 angibt), einer vorbestimmten ganzen Zahl "s" (0 ≦ s ≦ 7), einer
vorbestimmten ganzen Zahl "t" (0 ≦ t ≦ 7) und dem
Flankenpunktbetriebsausgangssignal 8 gespeist. Hierbei
wird das Flankenpunktbetriebsausgangssignal 8 an einem
Wählsteueranschluss
der Wählschaltung 804 eingegeben
und die Wählschaltung 804 verwendet
die Zahlen der Anstiegsflanken und Abstiegsflanken, die durch das
Flankenpunktbetriebsausgangssignal 8 angegeben sind.The dialing circuit 804 is given the phase number by the coding section 802 has been output (which is the position of the point immediately after the earliest edge point of the input data signal 10 in one cycle of the extracted clock signal 12 ), a predetermined integer "s" (0 ≦ s ≦ 7), a predetermined integer "t" (0 ≦ t ≦ 7), and the edge point operation output 8th fed. Here, the flank point operation output becomes 8th at a selection control terminal of the selection circuit 804 entered and the dialing circuit 804 uses the numbers of rising edges and falling edges indicated by the flank point operation output signal 8th are indicated.
Basierend
auf den Zahlen der Anstiegsflanken und Abstiegsflanken, die dem
Wählsteueranschluss
zugeführt
worden sind, führt
die Wählschaltung 804 die
Wahl aus den drei Eingängen
durch: Die ganze Zahl "s", die ganze Zahl "t" und die Phasenzahl, die von der Kodiersektion 802 ausgegeben
worden ist. In dem Fall, bei dem die Zahl der Anstiegsflanken gleich
0 ist und die Zahl der Abstiegsflanken gleich 1 ist, wählt die
Wählschaltung 804 die
ganze Zahl "s" aus den drei Eingängen aus
und gibt die ganze Zahl "s" aus. In dem Fall,
bei dem die Zahl der Anstiegsflanken gleich 1 ist und die Zahl der
Abstiegsflanken gleich 0 ist, wählt
die Wählschaltung 804 die ganze
Zahl "t" aus den drei Eingängen aus
und gibt die ganze Zahl "t" aus. In dem Fall,
bei dem die Zahl der Anstiegsflanken gleich 1 ist und die Zahl der
Abstiegsflanken 1 ist, wählt die Wählschaltung 804 die Phasenzahl,
die von der Kodiersektion 802 ausgegeben worden ist, aus
den drei Eingängen
aus und gibt diese Phasenzahl aus. Und in dem Fall, bei dem die Zahl
der Anstiegsflanken gleich 0 ist und die Zahl der Abstiegsflanken
gleich 0 ist, wählt
die Wählschaltung 804 die
ganze Zahl "s" (oder "t") aus den drei Eingängen aus und gibt die ganze
Zahl "s" (oder "t") aus.Based on the numbers of the rising edges and the falling edges, which have been supplied to the selection control terminal, the selecting circuit performs 804 the choice of the three inputs by: The integer "s", the integer "t" and the phase number, that of the coding section 802 has been issued. In the case where the number of rising edges is 0 and the number of falling edges is 1, the selecting circuit selects 804 the integer "s" from the three inputs and outputs the integer "s". In the case where the number of rising edges is 1 and the number of falling edges is 0, the selecting circuit selects 804 the integer "t" from the three inputs and outputs the integer "t". In the case where the number of rising edges is 1 and the number of falling edges is 1 is, selects the dialer 804 the number of phases used by the coding section 802 output from the three inputs and outputs this phase number. And in the case where the number of rising edges is 0 and the number of falling edges is 0, the selecting circuit selects 804 the integer "s" (or "t") from the three inputs and outputs the integer "s" (or "t").
Die
Wählschaltung 801 wird
mit dem Wählausgang
der Wählschaltung 804 und
dem parallelen, verzögerten
Abtastdatensignal 7, das die 0. bis 7. verzögerten Abtastdatensignale
R0 R7 enthält,
gespeist. Die Wählschaltung 801 wählt ein
verzögertes Abtastdatensignal
aus den verzögerten
Abtastdatensignalen R0 ~ R7 basierend auf den Wählausgang (0, 1, 2, 3, 4, 5, 6 oder 7)
der Wählschaltung 804 aus und
gibt das gewählte
verzögerte
Abtastdatensignal an das Flip-Flop 805 aus.The dialing circuit 801 becomes with the selector output of the selector circuit 804 and the parallel delayed sample data signal 7 , which contains the 0th to 7th delayed scan data signals R0 R7. The dialing circuit 801 selects a delayed sample data signal from the delayed sample data signals R0~R7 based on the select output (FIG. 0 . 1 . 2 . 3 . 4 . 5 . 6 or 7 ) of the dialing circuit 804 and outputs the selected delayed sample data signal to the flip-flop 805 out.
Das
Flip-Flop 805 führt
die Taktregenerierung des gewählten
verzögerten
Abtastdatensignals, das von der Wählschaltung 801 zugeführt worden
ist, unter Verwendung des extrahierten Taktsignals 12 als
dessen Taktsignal durch und gibt das taktregenerierte, verzögerte Abtastdatensignal
als das regenerierte Datensignal 13 aus.The flip-flop 805 performs the clock regeneration of the selected delayed sample data signal sent by the selector circuit 801 has been supplied using the extracted clock signal 12 as its clock signal, and outputs the clock-regenerated delayed sample data signal as the regenerated data signal 13 out.
Im
Folgenden wird der Betrieb der Datenrückgewinnungssektion 3 mit
Bezug auf die 16A bis 16D konkreter
beschrieben. Nebenbei gesagt, wird im Folgenden ein Fall beschrieben,
bei dem s = t = 4 und N = 8 (das Eingangsdatensignal 10 wird
unter Verwendung des 8-Phasentaktsignals abgetastet) verwendet sind.The following is the operation of the data recovery section 3 with reference to the 16A to 16D described more concretely. Incidentally, a case where s = t = 4 and N = 8 (the input data signal 10 is sampled using the 8-phase clock signal) are used.
16C bis 16D zeigen
die Fälle,
bei denen die Zahl der Flankenpunkte in einem Zyklus des extrahierten
Taktsignals 12 gleich 1 ist. 16C to 16D show the cases where the number of edge points in a cycle of the extracted clock signal 12 is equal to 1.
In
dem Fall, bei dem die Zahlen der Anstiegsflanken und Abstiegsflanken,
die durch das Flankenpunktbetriebsausgangssignal 8 angegeben
sind, 0 und 1 sind, kann beurteilt werden, dass das Eingangsdatensignal 10 sich
wie die obere Linie oder die untere Linie in derIn the case where the numbers of the rising edges and the falling edges indicated by the flank point operation output signal 8th are 0 and 1, it can be judged that the input data signal 10 yourself like the top line or the bottom line in the
16C geändert
hat. In diesem Fall wird s (= 4) von der Wählschaltung 804 gewählt und
and die Wählschaltung 801 ausgegeben.
Die Wählschaltung 801,
die die ganze Zahl s (= 4) empfangen hat, wählt ein verzögertes Abtastdatensignal
aus dem parallelen, verzögerten
Abtastdatensignal 7 gemäß der ganzen
Zahl s (= 4), die von der Wählschaltung 804 zugeführt worden
ist. Gemäß der ganzen
Zahl s = 4 wird ein verzögertes
Abtastdatensignal, das einer Phase π (180°) in dem Zyklus T des extrahierten
Taktsignals 12 entspricht, gewählt und von der Wählschaltung 801 ausgegeben.
Daher wird im Fall der oberen Linie gemäß 16C der
Wert "1" von der Wählschaltung 801 ausgegeben
und im Fall der unteren Linie gemäß 16C der Wert "0" von der Wählschaltung 801 ausgegeben. 16C has changed. In this case, s (= 4) from the selection circuit 804 dialed and the dialer 801 output. The dialing circuit 801 which has received the integer s (= 4) selects a delayed sample data signal from the parallel delayed sample data signal 7 according to the integer s (= 4), that of the selector circuit 804 has been supplied. In accordance with the integer s = 4, a delayed sampling data signal corresponding to a phase π (180 °) in the cycle T of the extracted clock signal 12 corresponds, and dialed by the dialer 801 output. Therefore, in the case of the upper line according to 16C the value "1" from the selection circuit 801 issued and in the case of the lower line according to 16C the value "0" from the selection circuit 801 output.
Falls
die Zahlen der Anstiegsflanken und Abstiegsflanken, die durch das
Flankenpunktbetriebsausgangssignal 8 angegeben sind, gleich
1 und 0 sind, kann beurteilt werden, dass das Eingangsdatensignal 10 sich
wie die obere Linie oder die untere Linie in der 16D geändert
hat. In diesem Fall wird von der Wählschaltung 804 t
(= 4) gewählt
und an die Wählschaltung 801 ausgegeben.
Die Wählschaltung 801,
die die ganze Zahl t (= 4) empfangen hat, wählt ein verzögertes Abtastdatensignal
aus dem parallelen, verzögerten
Abtastdatensignal 7 gemäß der ganzen
Zahl t (= 4), die von der Wählschaltung 804 zugeführt worden
ist. Gemäß der ganzen
Zahl t = 4 wird ein verzögertes
Abtastdatensignal, dass einer Phase π (180°) entspricht in den Zyklus T
des extrahierten Taktsignals 12 gewählt und durch die Wählschaltung 801 ausgegeben.
Daher wird von der Wählschaltung 801 im
Fall der oberen Linie der 16D der
Wert "1" ausgegeben und im
Fall der unteren Linie in 16D wird
von Wählschaltung 801 der
Wert "0" ausgegeben.If the numbers of rising edges and falling edges indicated by the flank point operation output signal 8th are equal to 1 and 0, it can be judged that the input data signal 10 yourself like the top line or the bottom line in the 16D has changed. In this case, by the dialer 804 t (= 4) and to the selection circuit 801 output. The dialing circuit 801 which has received the integer t (= 4) selects a delayed sample data signal from the parallel delayed sample data signal 7 according to the integer t (= 4), that of the dialing circuit 804 has been supplied. According to the integer t = 4, a delayed sampling data signal corresponding to a phase π (180 °) in the cycle T of the extracted clock signal 12 dialed and through the dialing circuit 801 output. Therefore, from the dialer 801 in the case of the upper line of the 16D the value "1" is output and in the case of the lower line in 16D is by selector 801 the value "0" is output.
16B zeigt die Fälle, bei denen die Zahl der
Flankenpunkte in einem Zyklus des extrahierten Taktsignals 12 gleich
2 ist. Falls die Zahlen der Anstiegsflanken und Abstiegsflanken,
die durch das Flankenpunktbetriebsausgangssignal 8 angegeben sind,
gleich 1 und 1 sind, kann beurteilt werden, dass das Eingangsdatensignal 10 sich
wie die obere Linie oder die untere Linie in der 16B geändert
hat. In diesem Fall zeigt die Phasenzahl, die von der Kodiersektion 802 zugeführt worden
ist (die die Position des Punktes direkt nach dem frühsten Flankenpunkt
des Eingangsdatensignals 10 in einem Zyklus des extrahierten
Taktsignals 12) durch die Wählschaltung 804 gewählt worden
ist und an die Wählschaltung 801 ausgegeben
worden ist. Die Wählschaltung 801,
die die Phasenzahl empfängt,
wählt ein
verzögertes
Abtastdatensignal aus dem parallelen, verzögerten Abtastdatensignals 7 gemäß der von
der Wählschaltung 804 zugeführten Phasenzahl.
Gemäß der Phasenzahl
wird ein verzögertes
Abtastdatensignal, das dem Punkt direkt nach dem frühsten Flankenpunkt des
Eingangsdatensignals 10 in dem Zyklus des extrahierten
Taktsignals 12 entspricht, gewählt und durch die Wählschaltung 801 ausgegeben.
Daher wird im Fall der oberen Linie in 16B der
Wert "1" von der Wählschaltung 801 ausgegeben
und im Fall der unteren Linie in 16B wird
von der Wählschaltung 801 der
Wert "0" ausgegeben. 16B shows the cases where the number of edge points in one cycle of the extracted clock signal 12 is equal to 2. If the numbers of rising edges and falling edges indicated by the flank point operation output signal 8th are equal to 1 and 1, it can be judged that the input data signal 10 yourself like the top line or the bottom line in the 16B has changed. In this case, the phase number indicated by the coding section 802 (the position of the point immediately after the earliest edge point of the input data signal 10 in one cycle of the extracted clock signal 12 ) through the selection circuit 804 has been selected and to the selection circuit 801 has been issued. The dialing circuit 801 receiving the phase number selects a delayed scan data signal from the parallel delayed scan data signal 7 according to the dialing circuit 804 supplied phase number. According to the phase number, a delayed sample data signal, the point immediately after the earliest edge point of the input data signal 10 in the cycle of the extracted clock signal 12 corresponds, and dialed by the dialing circuit 801 output. Therefore, in the case of the upper line in 16B the value "1" from the selection circuit 801 issued and in the case of the lower line in 16B is from the dialer 801 the value "0" is output.
16A zeigt die Fälle, bei denen die Zahl der
Flankenpunkte in einem Zyklus des extrahierten Taktsignals 12 gleich
0 ist. Fall die Zahlen der Anstiegsflanken und Abstiegsflanken,
die durch das Flankenpunktbetriebsausgangssignal 8 angegeben sind,
0 und 0 sind, kann beurteilt werden, dass das Eingangsdatensignal 10 sich
wie die obere Linie oder die untere Linie in der 16A geändert
hat. In diesem Fall wird s (= 4) (oder t (= 4)) von der Wählschaltung 804 gewählt und
an die Wählschaltung 801 ausgegeben.
Die Wählschaltung 801,
die die ganze Zahl s (= 4) (oder t (= 4)) empfangen hat, wählt aus
dem parallelen, verzögerten
Abtastdatensignal 7 gemäß der ganzen
Zahl s (= 4) (oder t (= 4)), die von der Wählschaltung 804 zugeführt worden
ist, ein verzögertes
Abtastdatensignal aus. Gemäß der ganzen Zahl
s = 4 (oder t = 4), wird ein verzögertes Abtastdatensignal, das
einer Phase π (180°) in dem
Zyklus T des extrahierten Taktsignals 12 entspricht, gewählt und
durch die Wählschaltung 801 ausgegeben.
Daher wird im Fall der oberen Linie in 16A von
der Wählschaltung 801 der
Wert "1" ausgegeben, und
im Fall der unteren Linie der 16A wird
von der Wählschaltung 801 der
Wert "0" ausgegeben. 16A shows the cases where the number of edge points in one cycle of the extracted clock signal 12 is equal to 0. Case the numbers of rising edges and falling edges indicated by the flank point operation output signal 8th are 0 and 0, it can be judged that the input data signal 10 yourself like the top line or the bottom line in the 16A has changed. In this case, s (= 4) (or t (= 4)) from the selection circuit 804 dialed and to the dialer 801 output. The dialing circuit 801 which has received the integer s (= 4) (or t (= 4)) selects from the parallel delayed sample data signal 7 according to the integer s (= 4) (or t (= 4)) received from the selector circuit 804 has been supplied, a delayed scan data signal. In accordance with the integer s = 4 (or t = 4), a delayed sampling data signal becomes that of a phase π (180 °) in the cycle T of the extracted clock signal 12 corresponds, and dialed by the dialing circuit 801 output. Therefore, in the case of the upper line in 16A from the dialer 801 the value "1" is output, and in the case of the lower line the 16A is from the dialer 801 the value "0" is output.
Falls
die Zahl der Anstiegs-/Abstiegsflanken, die durch das Flankenpunktbetriebsausgangssignal 8 angegeben
ist, 3 oder größer ist,
wird von der Wählschaltung 804 s
(= 4) (oder t (= 4)) gewählt
und ähnlich
wie im vorstehenden Fall an die Wählschaltung 801 ausgegeben.
Die Wählschaltung 801,
die die ganze Zahl s (= 4) (oder t (= 4)) empfangen hat, wählt aus
dem parallelen, verzögerten
Abtastdatensignal 7 gemäß der ganzen
Zahl s (= 4) (oder t (_ 4)), die von der Wählschaltung 804 zugeführt worden
ist, ein verzögertes
Abtastdatensignal aus. Gemäß der ganzen Zahl
s = 4 (oder t = 4), wird ein verzögertes Abtastdatensignal, das einer
Phase π (180°) im Zyklus
T des extrahierten Taktsignals 12 entspricht, von der Wählschaltung 801 gewählt und
ausgegeben.If the number of rising / falling edges caused by the flank point operation output 8th is specified, 3 or greater, is selected by the selection circuit 804 s (= 4) (or t (= 4)) is selected and, similar to the case above, to the selection circuit 801 output. The dialing circuit 801 which has received the integer s (= 4) (or t (= 4)) selects from the parallel delayed sample data signal 7 according to the integer s (= 4) (or t (_ 4)) received from the selector circuit 804 has been supplied, a delayed scan data signal. According to the integer s = 4 (or t = 4), a delayed sampling data signal corresponding to a phase π (180 °) in the cycle T of FIG extracted clock signal 12 corresponds to, from the selection circuit 801 chosen and issued.
Darauf
folgend wird das durch die Wählschaltung 801 gewählte und
ausgegebene, verzögerte
Abtastdatensignal durch das Flip-Flop 805 unter Verwendung
des extrahierten Taktsignals 12 als seinem Taktsignal taktregeneriert
und das taktregenerierte verzögerte
Abtastdatensignal wird von der digitalen PLL-Schaltung als das regenerierte
Datensignal 13 ausgegeben, welches synchron mit dem extrahierten
Taktsignal 12 ist.Subsequently, this is done by the dialing circuit 801 selected and output, delayed sample data signal through the flip-flop 805 using the extracted clock signal 12 is clock-regenerated as its clock signal, and the clock-regenerated delayed sample data signal is designated by the digital PLL circuit as the regenerated data signal 13 which is synchronous with the extracted clock signal 12 is.
Obwohl
nebenbei gesagt, die ganzen Zahlen "s" und "t" in der vorstehenden Erläuterung
auf 4 und 4 gesetzt sind, so dass ein verzögertes Abtastdatensignal, das
der Phase π (180°) in dem
Zyklus T des extrahierten Taktsignals 12 entspricht, von
der Wählschaltung 801 gewählt wird
und dadurch ein regeneriertes Datensignal 13 (d.h. ein
taktregenerierter Ausgang) mit einem starken Widerstand gegenüber Jitter des
Eingangsdatensignals 10 realisiert werden kann, können die
ganzen Zahlen "s" und "t" auch auf andere Werte gesetzt sein.
Wenn das Jitter-Muster der Anstiegsflanken das gleiche wie das der
Abstiegsflanken ist, ist die Einstellung s = t = 4 die passenste. Es
gibt jedoch Fälle,
bei denen das Jitter-Muster der Anstiegsflanken sich von dem der
Abstiegsflanken in Abhängigkeit
von dem Kommunikationssystem, dem Schaltungsaufbau, etc. unterscheidet.
In solchen Fällen
können
die ganzen Zahlen "s" und "t" auf 3, 5, etc. gesetzt werden.Incidentally, although the numbers "s" and "t" are set to 4 and 4 in the above explanation, so that a delayed sampling data signal of the phase π (180 °) in the cycle T of the extracted clock signal 12 corresponds to, from the selection circuit 801 is selected and thereby a regenerated data signal 13 (ie a clock regenerated output) with a strong resistance to jitter of the input data signal 10 can be realized, the integers "s" and "t" can also be set to other values. If the jitter pattern of the rising edges is the same as that of the falling edges, the setting s = t = 4 is the most appropriate one. However, there are cases where the jitter pattern of the rising edges is different from that of the falling edges depending on the communication system, the circuitry, etc. In such cases, the integers "s" and "t" can be set to 3, 5, etc.
Wie
vorstehend beschrieben, ist in der digitale PLL-Schaltung und bei
dem Signalrückgewinnungsverfahren
gemäß der Ausführungsform
der vorliegenden Erfindung die Verzögerungssektion 2 zum
Verzögern
des parallelen Abtastdatensignals 6 um eine vorbestimmte
Periode zwischen der Datenabtastsektion 1 und der Datenrückgewinnungssektion 3 angeordnet.
Infolge der Verzögerung
durch die Verzögerungssektion 2 kann
der Betrieb der Flankenpunktdetektionsbetriebssektion 4 zum
Erzielen der mittleren Phasenzahl der Anstiegsflanken und der mittleren
Phasenzahl der Abstiegsflanken und der Betrieb der Taktsignalextraktionssektion 5 zum Wählen des
extrahierte Taktsignals 12 unter Verwendung der mittleren
Phasenzahl vor dem Signalrückgewinnungs-(wähl)-betrieb
der Datenrückgewinnungssektion 3 durchgeführt und
beendet (offensichtlich) werden.As described above, in the digital PLL circuit and the signal recovery method according to the embodiment of the present invention, the delay section is 2 for delaying the parallel scan data signal 6 by a predetermined period between the data sampling section 1 and the data recovery section 3 arranged. Due to the delay through the delay section 2 For example, the operation of the edge point detection operation section 4 for obtaining the average phase number of the rising edges and the average phase number of the falling edges and the operation of the clock signal extracting section 5 for selecting the extracted clock signal 12 using the average number of phases before the signal recovery (select) operation of the data recovery section 3 performed and ended (obviously).
Daher
kann durch die digitale PLL-Schaltung gemäß der Ausführungsform das regenerierte
Datensignal 13, das synchron zu dem extrahierten Taktsignal 12 ist,
ohne Fehler und mit schnellem Extrahieren selbst dann erzielt werden,
wenn die Zahl der Bits des Kopfteils in dem Eingangsdatensignal 10 für die "effiziente Nutzung
des Datenbereichs" vermindert ist.Therefore, by the digital PLL circuit according to the embodiment, the regenerated data signal 13 which is synchronous with the extracted clock signal 12 is achieved without error and with fast extraction even if the number of bits of the header in the input data signal 10 for the "efficient use of the data area" is reduced.
Die
Flankenpunktdetektionsbetriebssektion 4 erzielt die mittlere
Phasenzahl der Anstiegs/Abstiegsflanken, die der Phase des Mittelpunktes
des Jitters der Anstiegs-/Abstiegsflanken des Eingangsdatensignals 10 folgt.
Die Taktsignalextraktionssektion 5 wählt das extrahierte Taktsignal 12 aus
den N Taktsignalen des N-Phasentaktsignals 11 basierend auf
der mittleren Phasenzahl der Anstiegs-/Abstiegsflanken aus, die
von der Flankenpunktdetektionsbetriebssektion 4 erhalten
worden ist. Daher kann das extrahierte Taktsignal 12 als
ein Taktsignal erzeugt werde, das synchron mit dem Eingangsdatensignal 10 ist
und das der Phasenänderung
des Eingangsdatensignals 10 folgt. Daher kann die Phasensynchronisation
der digitalen PLL-Schaltung zum Eingangsdatensignal 10 aufrechterhalten
werden und das regenerierte Datensignal 13 kann ohne Fehler
selbst dann ausgegeben werden, wenn das Eingangsdatensignal 10 Phasenfluktuation,
wie beispielsweise Jitter, Auslastungsverzerrung, etc. aufweist.
Die Phasensynchronisation der digitalen PLL-Schaltung zum Eingangsdatensignal 10 kann
selbst dann aufrechterhalten werden, wenn zwischen dem Eingangsdatensignal
und dem N-Phasentaktsignal 11 eine Frequenzabweichung existiert.The flank point detection operation section 4 obtains the average phase number of the rising / falling edges, that of the phase of the center of the jitter of the rising / falling edges of the input data signal 10 follows. The clock extraction section 5 selects the extracted clock signal 12 from the N clock signals of the N-phase clock signal 11 based on the average phase number of the rising / falling edges detected by the edge point detection operation section 4 has been obtained. Therefore, the extracted clock signal 12 is generated as a clock signal synchronous with the input data signal 10 is and that the phase change of the input data signal 10 follows. Therefore, the phase synchronization of the digital PLL circuit to the input data signal 10 be maintained and the regenerated data signal 13 can be output without error even if the input data signal 10 Phase fluctuation, such as jitter, utilization distortion, etc. The phase synchronization of the digital PLL circuit to the input data signal 10 can be maintained even if between the input data signal and the N-phase clock signal 11 a frequency deviation exists.
Das
regenerierte Datensignal 13 wird von der Datenrückgewinnungssektion 3 mit
einer Zeitabstimmung synchron zu dem extrahierten Taktsignal 12 ausgegeben.
Im Allgemeinen werden Vorrichtungen, die nach der digitalen PLL-Schaltung
geschaltet sind und die mit dem regenerierten Datensignal 13 gespeist
werden, auch von der digitalen PLL-Schaltung mit dem extrahierten
Taktsignal 12 gespeist und arbeiten gemäß dem extrahierten Taktsignal 12. Durch
die Synchronisation zwischen dem extrahierten Taktsignal 12 und
dem regenerierten Datensignal 13 kann die Gestaltung eines
Systems, das die digitale PLL-Schaltung
enthält,
leichter erfolgen, um eine passende Zeitabstimmung zu schaffen.The regenerated data signal 13 is from the data recovery section 3 with a timing in synchronization with the extracted clock signal 12 output. In general, devices that are connected after the digital PLL circuit and those with the regenerated data signal 13 also from the digital PLL circuit with the extracted clock signal 12 powered and operate according to the extracted clock signal 12 , By the synchronization between the extracted clock signal 12 and the regenerated data signal 13 For example, the design of a system incorporating the digital PLL can be made easier to provide an appropriate timing.
17 ist
ein Blockschaltbild, das den Innenaufbau einer anderen Verzögerungssektion 2A zeigt,
die anstatt der Verzögerungssektion 2 gemäß der vorstehenden
Ausführungsform
verwendet werden kann. Bezug nehmend auf 17 ist
die Verzögerungssektion 2A aus
den N-Flip-Flopleitungen entsprechend jedem der N Abtastdatensignale
in dem parallelen Abtastdatensignal 6 und einem 1/L-Frequenzmultiplizierer 22 aufgebaut.
Der 1/L-Frequenzmultiplizierer 22 ist
in der Verzögerungssektion 2A vorgesehen,
um die Frequenzen der N Taktsignale in dem N-Phasentaktsignal 11 durch
L zu multiplizieren (eine ganze Zahl größer als 1). Die N Abtastdatensignale,
die den entsprechenden Flip-Flopleitungen jeweils zugeführt werden,
werden durch die Flip-Flopleitungen um M × L Bits verzögert und
an die Datenrückgewinnungssektion 3 als
das parallele, verzögerte
Abtastdatensignal 7 ausgegeben. Durch die Verwendung der
Verzögerungssektion 2A,
die den 1/L-Frequenzmultiplizierer 22 enthält, kann
die Zahl der Verzögerungsstufen
(Flip-Flops) pro vorbestimmter Verzögerungszeit der Flip-Flopleitung
gesenkt werden. Beispielsweise sind in dem Fall, bei dem N = 8 und
M = 4 gilt (die Verzögerungszeit
beträgt
4 Bits) in der Verzögerungssektion 2A,
die in der 17 gezeigt ist, nur 8 Flip-Flops
notwendig, während
in der in der 9 gezeigten Verzögerungssektion 2 32 Flip-Flops
benötigt
werden. Daher realisiert die Verzögerungssektion 2A einen
kleineren Schaltungsmaßstab
und einen reduzierten Stromverbrauch der digitalen PLL-Schaltung. 17 is a block diagram showing the internal structure of another delay section 2A shows that instead of the delay section 2 according to the above embodiment can be used. Referring to 17 is the delay section 2A from the N flip-flop lines corresponding to each of the N sample data signals in the parallel sample data signal 6 and a 1 / L frequency multiplier 22 built up. The 1 / L frequency multiplier 22 is in the delay section 2A provided to the frequencies of the N clock signals in the N-phase clock signal 11 to multiply by L (an integer greater than 1). The N sample data signals respectively supplied to the respective flip-flop lines are delayed by M × L bits by the flip-flop lines and sent to the data recovery section 3 as the parallel, delayed sample data signal 7 output. By using the delay section 2A that the 1 / L frequency demultiplier 22 contains, the number of delay stages (flip-flops) can be lowered per predetermined delay time of the flip-flop line. For example, in the case where N = 8 and M = 4 (the delay time is 4 bits) in the delay section 2A in the 17 shown, only 8 flip-flops necessary while in the in the 9 shown delay section 2 32 Flip-flops are needed. Therefore, the delay section realizes 2A a smaller circuit scale and reduced power consumption of the digital PLL circuit.
Wie
vorstehend angegeben wird in der digitalen PLL-Schaltung und bei
dem Signalrückgewinnungsverfahren
gemäß der vorliegenden
Erfindung ein Eingangsdatensignal 10 durch die Datenabtastsektion 1 unter
Verwendung eines N-Phasentaktsignals 11 (N ist gleich eine
ganze Zahl größer als
1), das N Taktsignale enthält.
deren Frequenzen weitgehend gleich der Bitrate des Eingangsdatensignals 10 sind
und deren Phasen sukzessive um 1/N des Taktzyklus verschoben worden
sind, digital abgetastet und dadurch wird ein paralleles Abtastdatensignal 6, das
N Abtastdatensignale enthält,
erzielt. Eine Flankenpunktdetektionsbetriebssektion 4 detektiert
die Flankenpunkte in den N Abtastdatensignalen in einem Zyklus des
extrahierten Taktsignals 12 und gibt ein Flankenpunktbetriebsausgangssignal 8 aus,
das Information bezüglich
der Flankenpunkte in einem Zyklus des extrahierten Taktsignals 12 enthält. Eine Taktsignalextraktionssektion 5 wählt ein
Taktsignal aus dem N Taktsignalen des N-Phasentaktsignals 11 basierend
auf der Information des Flankenpunktbe triebsausgangssignals 8 aus
und gibt das gewählte Taktsignal
als das extrahierte Taktsignal 12 aus. Eine Verzögerungssektion 2 verzögert die
N Abtastdatensignale des parallelen Abtastdatensignals 6 und
gibt dadurch ein paralleles, verzögertes Abtastdatensignal 7 aus,
das N verzögerte
Abtastdatensignale enthält.
Eine Datenrückgewinnungssektion 3 wählt ein verzögertes Abtastdatensignal
aus den N verzögerten
Abtastdatensignalen eines parallelen, verzögerten Abtastdatensignals 7 basierend
auf der Information des Flankenpunktbetriebsausgangssignals 8 aus und
gibt das gewählte,
verzögerte
Abtastdatensignal als ein regeneriertes Datensignal 13 aus.As stated above, in the digital PLL circuit and in the signal recovery method according to the present invention, an input data signal is obtained 10 through the data sampling section 1 using an N-phase clock signal 11 (N is equal to an integer greater than 1) containing N clock signals. their frequencies are largely equal to the bit rate of the input data signal 10 and whose phases have been successively shifted by 1 / N of the clock cycle, are digitally sampled and thereby become a parallel scan data signal 6 , which contains N sample data signals, achieved. A flank point detection operation section 4 detects the edge points in the N sample data signals in one cycle of the extracted clock signal 12 and outputs a flank point operation output 8th from the information regarding the edge points in one cycle of the extracted clock signal 12 contains. A clock signal extraction section 5 selects a clock signal from the N clock signals of the N-phase clock signal 11 based on the information of the edge point operation output signal 8th and outputs the selected clock signal as the extracted clock signal 12 out. A delay section 2 delays the N sample data signals of the parallel sample data signal 6 and thereby provides a parallel, delayed sample data signal 7 which contains N delayed sample data signals. A data recovery section 3 selects a delayed scan data signal from the N delayed scan data signals of a parallel, delayed scan data signal 7 based on the information of the edge point operation output signal 8th and outputs the selected delayed sample data signal as a regenerated data signal 13 out.
Infolge
der Verzögerung
durch die Verzögerungssektion 2 kann
der Betrieb der Flankenpunktdetektionsbetriebssektion 4 zum
Erzeugen des Flankenpunktbetriebsausgangssignals 8, das
Information über
die Flankenpunkte in einem Zyklus des extrahierten Taktsignals 12 enthält und der
Betrieb der Taktsignalextraktionssektion 5 zum Wählen des
extrahierten Taktsignals 12 aus dem N-Phasentaktsignal 11 basierend
auf der Information des Flankenpunktbetriebsausgangssignals 8 vor
dem Signalrückgewinnungs-(wähl)-betrieb
der Datenrückgewinnungssektion 3 ausgeführt und
beendet (offensichtlich) werden. Anders ausgedrückt, die Datenrückgewinnungssektion
hat für
die Ausführung
der Wahl und das Ausgeben eine Karenzzeit erhalten. Daher kann selbst
für den
Fall, bei dem die Zahl der Bits des Kopfteils in dem Eingangsdatensignal 10 für die "effiziente Nutzung
des Datenbereichs" vermindert
ist, die Rückgewinnung
des Eingangsdatensignals 10 ohne Fehler mit schnellem Extrahieren
durchgeführt werden
und somit kann sowohl die "schnellere
Extraktion" als
auch die "effiziente
Nutzung des Datenbereichs" realisiert
werden.Due to the delay through the delay section 2 For example, the operation of the edge point detection operation section 4 for generating the edge point operation output signal 8th , the information about the edge points in a cycle of the extracted clock signal 12 contains and the operation of the clock signal extraction section 5 for selecting the extracted clock signal 12 from the N-phase clock signal 11 based on the information of the edge point operation output signal 8th before the signal recovery (select) operation of the data recovery section 3 executed and ended (obviously). In other words, the data recovery section has received a grace period for the execution of the election and the output. Therefore, even in the case where the number of bits of the header in the input data signal 10 is reduced for the "efficient use of the data area", the recovery of the input data signal 10 can be performed without error with fast extraction and thus both the "faster extraction" and the "efficient use of the data area" can be realized.
Daher
kann in einer digitalen PLL-Schaltung, die dafür erforderlich ist, das extrahierte
Taktsignal 12 und das regenerierte Signal 13 aus
den Burst-Eingangsdatensignal 10 mit hoher Betriebsgeschwindigkeit
in ein paar Bits beispielsweise, zu extrahieren und auszugeben,
in einer digitalen PLL-Schaltung, die in optischen Kommunikationsvorrichtungen
der Teilnehmer vorgesehen ist, die Extraktionszeit beliebig gesenkt
werden, ohne dass der "Widerstand
gegenüber
Jitter und Auslastungsverzerrung des Eingangsdatensignals" verschlechtert wird,
bei gleichzeitiger Realisierung der "effizienten Nutzung des Datenbe reichs", in dem lediglich
die Zahl der Verzögerungsschritte
(d.h. die Verzögerungszeit)
der Verzögerungssektion 2 adäquat eingestellt
wird.Therefore, in a digital PLL circuit required therefor, the extracted clock signal 12 and the regenerated signal 13 from the burst input data signal 10 For example, with high speed operation in a few bits, to extract and output, in a digital PLL circuit provided in optical communication devices of the subscribers, the extraction time can be arbitrarily lowered without deteriorating the "jitter resistance and load distortion of the input data signal" , while realizing the "efficient use of Datenbe rich" in which only the number of delay steps (ie the delay time) of the delay section 2 is adjusted adequately.
Die
Verzögerungszeit
der Verzögerungssektion 2 kann
so gesetzt werden, dass die Zeit, welche für das Erzielen des extrahierten
Taktsignals 12 basierend auf einem parallelen Abtastsignal 6 nicht
länger
als die Zeit wird, die für
das Erzielen des regenerierten Datensignals 13 aus dem
parallelen Abtastdatensignal 6 erforderlich ist. Durch
eine derartige Einstellung der Verzögerungszeit kann die Extraktionszeit
der digitalen PLL-Schaltung auf 0 Bits gesenkt werden und die Rückgewinnung
des Eingangsdatensignals 10 kann ohne Fehler von dem ersten
Bit des Burst-Eingangsdatensignals 10 durchgeführt werden.The delay time of the delay section 2 can be set such that the time required to obtain the extracted clock signal 12 based on a parallel scanning signal 6 no longer than the time it takes for the regenerated data signal to arrive 13 from the parallel scan data signal 6 is required. By thus setting the delay time, the extraction time of the digital PLL circuit can be reduced to 0 bits and the recovery of the input data signal 10 can without error from the first bit of the burst input data signal 10 be performed.
Die
Verzögerungssektion 2 kann
beispielsweise durch N Flip-Flopleitungen realisiert sein, von denen
jede M Stufen Flip-Flops (M: natürliche
Zahl) enthält,
wie dies in der 9 gezeigt ist. Jede Flip-Flopleitung
wird mit dem entsprechenden Einen der N Taktsignale des N-Phasentaktsignals 11 an
die Taktanschlüsse
ihrer M Flip-Flops gespeist und verzögert das entsprechende eine
der N Abtastdatensignale des parallelen Abtastdatensignals 6 um
M Bits. Durch die Verwendung der Flip-Flops können die N Abtastdatensignale
des parallelen Abtastdatensignals 6 korrekt und präzise verzögert werden,
wobei die Phasendifferenzen zwischen den Signalen beibehalten werden.The delay section 2 may be implemented, for example, by N flip-flop lines, each of which contains M stages of flip-flops (M: natural number), as shown in FIG 9 is shown. Each flip-flop line is connected to the corresponding one of the N clock signals of the N-phase clock signal 11 is fed to the clock terminals of its M flip-flops and delays the corresponding one of the N sample data signals of the parallel sample data signal 6 by M bits. By using the flip-flops, the N sample data signals of the parallel sample data signal 6 be delayed correctly and accurately, maintaining the phase differences between the signals.
Die
Verzögerungssektion 2 kann
beispielsweise auch durch die Verzögerungssektion 2A realisiert
werden, die eine 1/L-Frequenzmultiplizierer 22 zum Multiplizieren
der Frequenzen der N Taktsignale des N-Phasentaktsignals 11 durch
L (L: ganze Zahl größer als
1) und M Flip-Flopleitungen enthält,
die jeweils M Stufen Flip-Flops (M: natürliche Zahl) enthalten, wie
dies in der 17 gezeigt ist. Jede Flip-Flopleitung
wird an den Taktanschlüssen
ihrer M Flip-Flops mit dem entsprechenden einen der N Taktsignale
des N-Phasentaktsignals 11 gespeist,
dessen Frequenz durch den 1/L-Frequenzmultiplizierer multipliziert
worden ist, und verzögert
das entsprechende eine Signal der N Abtastdatensignale des parallelen
Abtastdatensignals 6 um M × L Bits. Durch die Verwendung
des 1/L-Frequenzmultiplizierers 22 kann
die Anzahl der Flip-Flops pro vorbestimmter Verzöge rungszeit der Flip-Flopleitung
gesenkt werden und somit kann ein reduzierter Schaltungsmaßstab und
Stromverbrauch der digitalen PLL-Schaltung realisiert werden.The delay section 2 For example, by the delay section 2A which are a 1 / L frequency multiplier 22 for multiplying the frequencies of the N clock signals of the N-phase clock signal 11 by L (L: integer greater than 1) and M contains flip-flop lines each containing M stages of flip-flops (M: natural number), as shown in FIG 17 is shown. Each flip-flop line is connected to the clock terminals of its M flip-flops with the corresponding one of the N clock signals of the N-phase clock signal 11 whose frequency has been multiplied by the 1 / L frequency multiplier and delays the corresponding one of the N sample data signals of the parallel scan data signal 6 by M × L bits. By using the 1 / L Frequency Multiplier 22 For example, the number of flip-flops per predetermined delay time of the flip-flop line can be lowered, and thus a reduced circuit scale and power consumption of the digital PLL circuit can be realized.
Die
Flankenpunktdetektionsbetriebssektion 4 führt die
Wahl des regenerierten Datensignals 13 aus den N verzögerten Abtastdatensignalen
des parallelen, verzögerten
Abtastdatensignals 7 aus, und zwar basierend auf der Information
des Flankenpunktbetriebsausgangssignals 8. Das Flankenpunktbetriebsausgangssignal 8 kann
wie bei der vorstehenden Ausführungsform
Information über
die Zahl der Flankenpunkte des Eingangsdatensignals 10 in einem
Zyklus des extrahierten Taktsignals 12 enthalten. Durch
die Verwendung der Information über
die Zahl der Flankenpunkte kann die Flankenpunktdetektionsbetriebssektion 4 die
Wahl des regenerierten Datensignals 13 (Datenerkennung)
mit hoher Effizienz und hoher Präzision
durchführen.The flank point detection operation section 4 performs the selection of the regenerated data signal 13 from the N delayed sample data signals of the parallel delayed sample data signal 7 based on the information of the edge point operation output signal 8th , The edge point operation output 8th As in the previous embodiment, information about the number of edge points of the input data signal can be obtained 10 in one cycle of the extracted clock signal 12 contain. By using the information on the number of edge points, the edge point detection operation section may 4 the choice of the regenerated data signal 13 Perform (data detection) with high efficiency and high precision.
Das
Flankenpunktbetriebsausgangssignal 8 kann Information über den
Mittelwert der Phasenzahlen, die die Anstiegsflanken oder Abstiegsflanken des
Eingangsdatensignals 10 in einer vorbestimmten Zeitspanne
angeben, enthalten. Die mittlere Phasenzahl folgt der Position des
mittleren Punktes des Jitters der Anstiegs-/Abstiegsflanken des
Eingangsdatensignals 10. Daher kann in dem Fall, bei dem
die mittlere Phasenzahl durch die Taktsignalextraktionssektion 5 für die Wahl
des extrahierten Taktsignals 12 wie bei der vorstehenden
Ausführungsform
verwendet wird, das extrahierte Taktsignal 12 zu einem
Taktsignal gemacht werden, das synchron mit dem Eingangsdatensignal 10 ist
und das der Phasenänderung
des Eingangsdatensignals 10 folgt. Daher kann die Phasensynchronisation
der digitalen PLL-Schaltung zum Eingangsdatensignal 10 aufrechterhalten werden
und es kann ein regeneriertes Datensignal 13 ohne Fehler
selbst dann ausgegeben werden, wenn das Eingangsdatensignal 10 eine
Phasenfluktuation, wie beispielsweise Jitter, Auslastungsverzerrung, etc.
aufweist. Anders ausgedrückt,
der "Widerstand gegenüber Jitter
und Auslastungsverzerrung des Eingangsdatensignals" kann zusammen mit
der Realisierung der "schnellen
Extraktion" und
der "effizienten
Nutzung des Datenbereichs" verbessert
werden. Die Phasensynchronisation der digitalen PLL-Schaltung zum
Eingangsdatensignal 10 kann selbst dann aufrechterhalten
werden, wenn die Frequenzabweichung zwischen dem Eingangsdatensignal 14 und dem
N-Phasentaktsignal 11 existiert.The edge point operation output 8th may include information about the average of the phase numbers that are the rising edges or falling edges of the input data signal 10 in a predetermined period of time. The average phase number follows the position of the middle point of the jitter of the rising / falling edges of the input data signal 10 , Therefore, in the case where the average number of phases by the clock signal extracting section 5 for the choice of the extracted clock signal 12 As in the previous embodiment, the extracted clock signal is used 12 be made to a clock signal synchronous with the input data signal 10 is and that the phase change of the input data signal 10 follows. Therefore, the phase synchronization of the digital PLL circuit to the input data signal 10 It can be maintained and it can be a regenerated data signal 13 be issued without error even if the input data signal 10 has a phase fluctuation such as jitter, load distortion, etc. In other words, the "resistance to jitter and load distortion of the input data signal" can be improved together with the realization of the "fast extraction" and the "efficient use of the data area". The phase synchronization of the digital PLL circuit to the input data signal 10 can be maintained even if the frequency deviation between the input data signal 14 and the N-phase clock signal 11 exist.
Falls
wie bei der vorstehenden Ausführungsform
das regenerierte Signal 13 durch die Datenrückgewinnungssektion 3 mit
einer Zeitabstimmung synchron zu dem extrahierten Taktsignal 12 ausgegeben wird,
kann zwischen der digitalen PLL-Schaltung und Vorrichtungen, die
nach der digitalen PLL-Schaltung geschaltet sind, eine passende
Zeitabstimmung leicht bereitgestellt werden. Daher können Systeme, die
die digitale PLL-Schaltung enthalten, leichter gestaltet werden.If, as in the previous embodiment, the regenerated signal 13 through the data recovery section 3 with a timing in synchronization with the extracted clock signal 12 is outputted, an appropriate timing can be easily provided between the digital PLL circuit and devices connected after the digital PLL circuit. Therefore, systems incorporating the digital PLL circuit can be made lighter.
Obwohl
die vorliegende Erfindung unter Bezugnahme auf die besonderen, veranschaulichenden Ausführungsformen
beschrieben worden ist, ist sie nicht auf diese Ausführungsformen
sondern nur durch die anhängenden
Patentansprüche
begrenzt. Anzugeben ist, dass der Fachmann die Ausführungsformen
ohne Abweichen vom Umfang der vorliegenden Erfindung ändern oder
modifizieren kann.Even though
the present invention with reference to the particular illustrative embodiments
has been described, it is not on these embodiments
but only by the attached
claims
limited. Specify that the person skilled in the embodiments
change without departing from the scope of the present invention or
can modify.