Die vorliegende Erfindung bezieht
sich auf eine Halbleiterlogikschaltung, insbesondere auf eine energiesparende
Durchlasstransistorlogikschaltung mit einer Pegelwiederherstellungsschaltung,
die frei von Leckströmen
ist, und auf einen Volladdierer, der die Schaltung benutzt.The present invention relates
refer to a semiconductor logic circuit, especially an energy-saving one
Pass transistor logic circuit with a level restoration circuit,
that are free of leakage currents
and a full adder that uses the circuit.
In vielen digitalen Anwendungen werden
statische CMOS-Logikschaltungen vom Typ CMOS (Komplementär-MOS) benutzt,
die einen inhärenten
niedrigeren Leistungsbedarf mit höherer Leistungsfähigkeit
als andere NMOS(n-Kanal-Metall-Oxid-Halbleiter)- oder PMOS-p-Kanal-Metall-Oxid-Halbleiter)-Schaltungen
haben. Im Fall einer statischen CMOS-Logikschaltung, die aus p-Typ-FETs
(PFET) und n-Typ-FETs (NFET) aufgebaut ist, fließt jedoch ein Leckstrom in
der statischen CMOS-Logikschaltung, wenn die FETs gleichzeitig von
einem Eingabesignal leitend geschaltet werden. Aus diesem Grund
ist die statische CMOS-Logikschaltung nicht für eine digitale Schaltung mit
niedrigerer Leistung und hoher Betriebsgeschwindigkeit geeignet.
Für Hochgeschwindigkeitsanwendungen
und Anwendungen mit niedrigem Leistungsbedarf bedingen die herkömmlichen CMOS-Entwurfstechniken
oft starke Zugeständnisse
bezüglich
Geschwindigkeit und Leistung, wodurch deren Entwurfsflexibilität begrenzt
ist. Dies ist darin begründet,
dass die Systementwickler keine andere Wahl haben, als CMOS-Schaltungen mit einer
der beiden Eigenschaften oder mit ausgeglichenen Eigenschaften zu
entwickeln. Die EP-A-0447254 beschreibt einen CMOS-Feldmultiplizierer.
Die US 4912348 beschreibt
z. B. eine asynchrone Sequenzschaltung und die Nutzung von NMOS-
und CMOS-Transistoren.Static CMOS (complementary MOS) type CMOS logic circuits are used in many digital applications that have an inherently lower power requirement with higher performance than other NMOS (n-channel metal oxide semiconductor) or PMOS p-channel metal -Oxide semiconductor) circuits. However, in the case of a static CMOS logic circuit composed of p-type FETs (PFET) and n-type FETs (NFET), a leakage current flows in the static CMOS logic circuit when the FETs are simultaneously turned on by an input signal become. For this reason, the static CMOS logic circuit is not suitable for a digital circuit with lower power and high operating speed. For high speed and low power applications, traditional CMOS design techniques often require strong concessions in speed and performance, which limits their design flexibility. This is because the system designers have no choice but to develop CMOS circuits with one of the two properties or with balanced properties. EP-A-0447254 describes a CMOS field multiplier. The US 4912348 describes e.g. B. an asynchronous sequence circuit and the use of NMOS and CMOS transistors.
Eine Durchlasstransistorlogikschaltung,
nachfolgend als „PL"-Schaltung bezeichnet,
die eine Mehrzahl von n-Typ-FETs (NFETs) umfasst, ist als eine Logikschaltung
für niedrigeren
Leistungsbedarf und hohe Betriebsgeschwindigkeit vorgeschlagen worden.
Diese PL-Schaltung führt
die gleiche logische Funktion wie eine herkömmliche CMOS-Logikschaltung aus,
die Anzahl ihrer Transistoren ist aber verglichen mit der herkömmlichen
CMOS-Logikschaltung um die Hälfte
reduziert. Deshalb wurden in einigen Beispielen sparsam Durchlasstransistorlogikschaltungen
eingesetzt, um die Schaltungsgröße zu reduzieren,
ohne den Leistungsbedarf zu steigern oder Geschwindigkeit zu verlieren.
Die Verwendung von PL-Schaltungen in vielen digitalen Anwendungen
kann die oben beschriebenen Kompromisse minimieren.A pass transistor logic circuit,
hereinafter referred to as "PL" circuit,
which comprises a plurality of n-type FETs (NFETs) is as a logic circuit
for lower ones
Power requirements and high operating speed have been proposed.
This PL circuit performs
the same logic function as a conventional CMOS logic circuit,
however, the number of their transistors is compared to the conventional one
CMOS logic circuit by half
reduced. Therefore, pass transistor logic circuits have been made economical in some examples
used to reduce the circuit size,
without increasing the power requirement or losing speed.
The use of PL circuits in many digital applications
can minimize the tradeoffs described above.
Wie aus 1 ersichtlich ist, ist eine typische
UND/NAND-Durchlasstransistorlogikschaltung 10 aus vier
NFETs M1 bis M4 aufgebaut und weist vier Eingabeanschlüsse 12, 14, 16 und 18 und
zwei Ausgabeanschlüsse 20 und 22 auf.
Eingabesignale „A" und „/A" der Schaltung 10 sind
an die Eingabeanschlüsse 12 und 14 angelegt
und weitere Eingabesignale „B" und „/B" sind an die Eingabeanschlüsse 16 und 18 angelegt.
Ein Drainanschluss des NFET M1 ist mit dem Eingabeanschluss 12 verbunden
und sein Gateanschluss ist mit dem Eingabeanschluss 14 verbunden.
Ein Sourceanschluss des NFET M2 ist mit Masse verbunden und sein Gateanschluss
ist mit dem Eingabeanschluss 18 verbunden. Ein Sourceanschluss
des NFET M1 und ein Drainanschluss des FET M2 sind gemeinsam mit
dem Ausgabeanschluss 20 der Schaltung 10 verbunden.
Die NFETs M1 und M2 führen
eine logische UND-Funktion mit den beiden Eingabesignalen „A" und „B" durch, wobei das
resultierende Signal A·B
am Ausgabeanschluss 20 ausgegeben wird.How out 1 is a typical AND / NAND pass transistor logic circuit 10 constructed from four NFETs M1 to M4 and has four input terminals 12 . 14 . 16 and 18 and two output ports 20 and 22 on. Input signals "A" and "/ A" of the circuit 10 are at the input ports 12 and 14 and additional input signals "B" and "/ B" are at the input connections 16 and 18 created. A drain of NFET M1 is with the input port 12 connected and its gate terminal is connected to the input terminal 14 connected. A source terminal of the NFET M2 is connected to ground and its gate terminal is to the input terminal 18 connected. A source terminal of the NFET M1 and a drain terminal of the FET M2 are common to the output terminal 20 the circuit 10 connected. The NFETs M1 and M2 perform a logical AND function with the two input signals "A" and "B", with the resulting signal A · B at the output terminal 20 is issued.
Außerdem ist ein Drainanschluss
des NFET M3 mit einer Versorgungsspannung VDD verbunden
und sein Gateanschluss ist mit dem Eingabeanschluss 18 der
Schaltung 10 verbunden. Ein Drainanschluss des NFET M4
ist mit dem Eingabeanschluss 14 verbunden und sein Gateanschluss
ist mit dem Eingabeanschluss 16 verbunden. Sourceanschlüsse der
NFETs M3 und M4 sind gemeinsam mit dem Ausgabeanschluss 22 der Schaltung 10 verbunden.
Die NFETs M3 und M4 führen
eine logische NAND-Funktion mit den beiden Eingabesignalen „A" und „B" durch, wobei das
resultierende Signal /A·B
am Ausgabeanschluss 22 der Schaltung 10 ausgegeben
wird.In addition, a drain connection of the NFET M3 is connected to a supply voltage V DD and its gate connection is connected to the input connection 18 the circuit 10 connected. A drain of the NFET M4 is with the input port 14 connected and its gate terminal is connected to the input terminal 16 connected. Source connections of the NFETs M3 and M4 are common with the output connection 22 the circuit 10 connected. NFETs M3 and M4 perform a logical NAND function with the two input signals "A" and "B", with the resulting signal / A · B at the output terminal 22 the circuit 10 is issued.
Bei der oben beschriebenen UND/NAND-Durchlasstransistorlogikschaltung 10 sind
die MFETs M1 und M4 leitend geschaltet, wenn beide Eingabesignale „A" und „B" einen logischen
Zustand „1", d. h. einen hohen
logischen Pegel haben. Daher ist A·B = "1" und/A·B = "0". Wenn beide Eingabesignale einen logischen Zustand „0", d. h. einen niedrigen
logischen Pegel, haben oder wenn das Eingabesignal „A" einen hohen logischen
Wert und das Eingabesignal „B" einen niedrigen
logischen Wert haben, sind die MFETs M2 und M3 leitend geschaltet.
Daher ist A·B
= 0 und/A·B
= 1. Wechselt das Eingabesignal „A" auf niedrigen Pegel und das Eingabesignal „B" auf hohen Pegel,
dann werden die NFETs M1 und M4 leitend geschaltet, wodurch A·B = 0 wird
und/A·B
= 1 wird.In the AND / NAND pass transistor logic circuit described above 10 the MFETs M1 and M4 are turned on when both input signals "A" and "B" have a logic state "1", ie a high logic level. Therefore A · B = "1" and / A · B = "0 "If both input signals have a logic state" 0 ", ie a low logic level, or if the input signal" A "has a high logic value and the input signal" B "has a low logic value, the MFETs M2 and M3 are turned on , Therefore, A · B = 0 and / A · B = 1. If the input signal “A” changes to a low level and the input signal “B” changes to a high level, then the NFETs M1 and M4 are turned on, whereby A · B = 0 and / A · B = 1.
Wie direkt zuvor ausgeführt, hat
die PL-Schaltung 10 einen niedrigeren Leistungsbedarf bei
höherer Leistungsfähigkeit
verglichen mit der CMOS-Logikschaltung. Dies ist darin begründet, dass
deren Eingabesignale gleichzeitig an die Gateanschlüsse und
Drainanschlüsse
der die PL-Schaltung bildenden NFETs angelegt werden. In der herkömmlichen
PL-Schaltung 10 wird jedoch, wenn das Ausgabesignal auf „1 ", d. h. hohem Pegel
ist, das Ausgabesignal nicht auf einen starken oder vollen hohen
Spannungspegel, z. B. VDD, angehoben, sondern
wird nicht ausreichend auf einen Spannungswert VDD-Vt
erhöht,
wobei Vt eine Schwellwertspannung eines NFET ist. Diese Reduzierung
der Ausgabespannung verursacht, dass die Schaltungsrauschtoleranz
ernsthaft verkleinert wird, woraus ein Absinken der Schaltungs leistungsfähigkeit
resultiert. Entsprechend benötigt
die herkömmliche
PL-Schaltung eine Pegelwiederherstellungsschaltung zum Wiederherstellen
des Ausgabesignals von einem unzureichend hohen Pegel auf einen
Pegel VDD. Eine solche PL-Schaltung mit
einer Pegelwiederherstellungsschaltung wird von K. Yano et al. in
Proc. IEEE 1994 CICC, Mai 1994, Seiten 603 bis 606 unter dem Titel „Lean Integration:
Achieving a Quantum Leap in Performance and Cost of Logic LSIs" beschrieben. Eine
komplementäre
Durchlasstransistorlogikschaltung (CPL-Schaltung), wie sie Stand
der Technik ist, ist in 2 dargestellt.As stated earlier, the PL circuit has 10 lower power requirements with higher performance compared to the CMOS logic circuit. This is due to the fact that their input signals are simultaneously applied to the gate connections and drain connections of the NFETs forming the PL circuit. In the conventional PL circuit 10 however, if the output signal is at "1", ie high level, the output signal is not raised to a strong or full high voltage level, e.g. V DD , but is not increased sufficiently to a voltage value V DD -Vt, where Vt is a threshold voltage of an NFET, this reduction in output voltage causes the circuit noise tolerance to be seriously narrowed, resulting in a decrease in circuit performance, and accordingly, the conventional PL circuit needs a level restoration circuit to restore the Output signals from an insufficiently high level to a level V DD . Such a PL circuit with a level restoration circuit is described by K. Yano et al. in proc. IEEE 1994 CICC, May 1994, pages 603 to 606 under the title "Lean Integration: Achieving a Quantum Leap in Performance and Cost of Logic LSIs". A complementary pass transistor logic circuit (CPL circuit) as it is state of the art is in 2 shown.
Wie aus 2 ersichtlich ist, umfasst die komplementäre PL-Schaltung,
nachfolgend auch als CPL-Schaltung bezeichnet, neben der PL-Schaltung 10 aus 1 noch eine Pegelwiederherstellungsschaltung 24.
Die Pegelwiederherstellungsschaltung 24 umfasst zwei CMOS-Inverter 26 und 28 und
hat zwei Ausgabeanschlüsse 30 und 32.
Ein Eingabeanschluss des CMOS-Inverters 26 ist mit dem
einen Ausgabeanschluss 20 der Ausgabeanschlüsse der
PL-Schaltung 10 verbunden und ein Eingabeanschluss des
CMOS-Inverters 28 ist mit dem anderen Ausgabeanschluss 22 verbunden.How out 2 can be seen, the complementary PL circuit, hereinafter also referred to as CPL circuit, includes the PL circuit 10 out 1 another level restoration circuit 24 , The level restoration circuit 24 includes two CMOS inverters 26 and 28 and has two output ports 30 and 32 , An input connector of the CMOS inverter 26 is with one output port 20 the output terminals of the PL circuit 10 connected and an input terminal of the CMOS inverter 28 is with the other output connector 22 connected.
Nachfolgend wird die Funktionsweise
der CPL-Schaltung mit der oben beschriebenen Konfiguration erläutert. Für eine kurze
Beschreibung werden die Ausgabesignale A·B und/A·B der PL-Schaltung 10 nachfolgend
als „UND-Ausgabe" bzw. „NAND-Ausgabe" bezeichnet. Ist
die UND-Ausgabe der PL-Schaltung 10 auf niedrigem Pegel,
dann ist ein PFET Qp1 des CMOS-Inverters 26 leitend geschaltet.
Daher hat der Ausgabeanschluss 30 einen starken oder vollen
hohen Pegel. Deshalb hat ein System, das die CPL-Schaltung nutzt, eine
verbesserte Funktionalität,
verglichen mit einem anderen System ohne die CPL-Schaltung.The operation of the CPL circuit with the configuration described above is explained below. For a brief description, the output signals A · B and / A · B of the PL circuit 10 hereinafter referred to as "AND output" or "NAND output". Is the AND output of the PL circuit 10 is at a low level, then a PFET Qp1 of the CMOS inverter 26 switched on. Hence the output port 30 a strong or full high level. Therefore, a system using the CPL circuit has an improved functionality compared to another system without the CPL circuit.
In der CPL-Schaltung aus 2 nimmt die NAND-Ausgabe
der PL-Schaltung 10 jedoch einen schwachen hohen Pegel
VDD-Vt an. Ein NFET Qn2 des Inverters 28 ist
nicht vollständig
leitend geschaltet, so dass ein Signal mit schwachem niedrigem Pegel
am Ausgabeanschluss 32 erzeugt wird. Ebenfalls fließt ein kleiner Leckstrom
durch einen PFET Qp2, da dieser nicht vollständig sperrend geschaltet ist.
Der Energieverbrauch der CPL-Schaltung ist groß, während ihre Betriebsgeschwindigkeit
hoch gehalten wird. Eine gute Beschreibung des Gegenstandes offenbart
der Aufsatz mit dem Titel „A
High Speed, Low Power, Swing Restored Pass-Transistor Logic Based
Multiply and Accumulate Circuit for Multimedia Application" von A. Parameswar et
al. in Proc. IEEE 1994 CICC, Mai 1994, Seiten 278 bis 281.In the CPL circuit 2 takes the NAND output of the PL circuit 10 however, a weak high level V DD -Vt. An inverter NFET Qn2 28 is not completely conductive, so a signal with a weak low level at the output terminal 32 is produced. A small leakage current also flows through a PFET Qp2, since it is not completely blocked. The power consumption of the CPL circuit is large while its operating speed is kept high. A good description of the subject is disclosed in the article entitled "A High Speed, Low Power, Swing Restored Pass-Transistor Logic Based Multiply and Accumulate Circuit for Multimedia Application" by A. Parameswar et al. In Proc. IEEE 1994 CICC, May 1994 , Pages 278 to 281.
3 zeigt
einen schwingende wiederherstellende Durchlasstransistorlogikschaltung
(SRPL-Schaltung), die im oben genannten Artikel offenbart ist. Die
SRPL-Schaltung aus 3 hat
wie die CPL-Schaltung aus 2 eine
Pegelwiederherstellungsschaltung 34, die aus zwei CMOS-Invertern 36 und 38 aufgebaut
ist. In der SRPL-Schaltung sind die Ausgabeanschlüsse 20 und 22 der
PL-Schaltung 10 mit jeweiligen Ausgabeanschlüssen 40 bzw. 42 der
Pegelwiederherstellungsschaltung 34 verbunden. Ein Eingabeanschluss
des einen der beiden CMOS-Inverter
ist mit einem Ausgabeanschluss des anderen verbunden. Im Detail
ist der Ausgabeanschluss 40 des Inverters 36 mit
dem Eingabeanschluss des Inverters 38 und der Ausgabeanschluss 42 des
Inverters 38 ist mit dem Eingabeanschluss des Inverters 36 verbunden.
Ist in der SRPL-Schaltung die UND-Ausgabe der PL-Schaltung 10 auf
einem schwachen hohen Pegel VDD-Vt, dann
wird der Pegelwiederherstellungsschaltung 34 das NAND-Ausgabesignal
mit starkem oder vollem niedrigem Pegel von der PL-Schaltung 10 zur
Verfügung
gestellt. Dann wird ein PFET Qp3 des Inverters 36 vollständig leitend
geschaltet, so dass die UND-Ausgabe mit starkem oder vollem hohem
Pegel VDD am Ausgabeanschluss 40 der
Pegelwiederherstellungsschaltung 34 erzeugt wird. Daraus
resultiert, dass ein PFET Qp4 des Inverters 38 vollständig sperrend
geschaltet wird, wodurch kein Leckstrom durch den PFET Qp4 fließt. 3 Figure 4 shows a pass-through oscillating restoring transistor logic (SRPL) circuit disclosed in the above article. The SRPL circuit out 3 has like the CPL circuit 2 a level restoration circuit 34 that consist of two CMOS inverters 36 and 38 is constructed. In the SRPL circuit are the output ports 20 and 22 the PL circuit 10 with respective output connections 40 respectively. 42 the level restoration circuit 34 connected. An input terminal of one of the two CMOS inverters is connected to an output terminal of the other. The output port is in detail 40 of the inverter 36 with the input connector of the inverter 38 and the output port 42 of the inverter 38 is with the input connector of the inverter 36 connected. In the SRPL circuit is the AND output of the PL circuit 10 at a weak high level V DD -Vt, then the level restoration circuit 34 the NAND output signal with a strong or full low level from the PL circuit 10 made available. Then a PFET Qp3 of the inverter 36 switched completely conductive so that the AND output with a strong or full high level V DD at the output terminal 40 the level restoration circuit 34 is produced. This results in a PFET Qp4 of the inverter 38 is switched completely blocking, whereby no leakage current flows through the PFET Qp4.
Wie soeben oben ausgeführt, hat
die SRPL-Schaltung eine exzellente Pegelwiederherstellungsfunktion,
aber die Spannung mit hohem Pegel an den Ausgabeanschlüssen 40 oder 42 wird
durch die PL-Schaltung 10 entladen. Da die Logikschaltung
den oben beschriebenen PL-Funktionsblock umfasst, in dem eine Mehrzahl
von NFETs mehrstufig in Reihe geschaltet sind, wie z. B. in einem
Volladdierer, hat sie eine längere
Entladezeit. Daraus resultiert, dass die Verzögerungszeit zunimmt.As just stated above, the SRPL circuit has an excellent level restoration function, but the high level voltage at the output terminals 40 or 42 is through the PL circuit 10 discharged. Since the logic circuit comprises the PL function block described above, in which a plurality of NFETs are connected in several stages in series, such as. B. in a full adder, it has a longer discharge time. As a result, the delay time increases.
Wie zusätzlich aus 6 ersichtlich ist, arbeitet die SRPL-Schaltung
kaum, wenn die sie bildenden NFETs eine geringe Größe haben.
In 6 zeigt die X-Achse
eine Größe jedes
NFETs, aus dem die PL-Schaltung 10 aufgebaut ist, d. h.
ein Breite/Länge-Verhältnis (W/L-Verhältnis),
und die Y-Achse zeigt eine Verzögerungszeit.
Ein Wert „1" auf der X-Achse
veranschaulicht eine NFET-Größe mit W/L
= 1,7/0,65 und ein Wert „3" veranschaulicht
W/L = 5,1/0,65. Wie aus 6 klar
wird, muss jeder NFET der SRPL-Schaltung drei bis vier Mal so groß sein wie
der Standard-NFET, um normal zu arbeiten.As additional 6 it can be seen that the SRPL circuit hardly works if the NFETs forming it are small in size. In 6 The X axis shows a size of each NFET that makes up the PL circuit 10 is constructed, ie a latitude / longitude ratio (W / L ratio), and the Y axis shows a delay time. A value "1" on the X axis illustrates an NFET size with W / L = 1.7 / 0.65 and a value "3" illustrates W / L = 5.1 / 0.65. How out 6 it becomes clear that each NPL of the SRPL circuit must be three to four times the size of the standard NFET in order to operate normally.
Wie oben ausgeführt wurde, hat die SRPL-Schaltung
eine exzellente Pegelwiederherstellungsfunktion, kann aber nicht
mit einer Logik mit hoher Schaltungsdichte hergestellt werden.As stated above, the SRPL circuit has
an excellent level recovery function, but cannot
with logic with high circuit density.
Es ist daher Aufgabe der vorliegenden
Erfindung, eine energiesparende Durchlasstransistorlogikschaltung
mit einer hohen Betriebsgeschwindigkeit zur Verfügung zu stellen.It is therefore the task of the present
Invention, an energy-saving pass transistor logic circuit
to provide with a high operating speed.
Es ist eine weitere Aufgabe der vorliegenden
Erfindung, eine energiesparende Durchlasstransistorlogikschaltung
zur Verfügung
zu stellen, die das Auftreten eines durch die Schaltung fließenden Leckstroms
verhindert, an die ein schwaches Signal mit hohem Pegel angelegt
wird.It is another object of the present
Invention, an energy-saving pass transistor logic circuit
to disposal
to represent the occurrence of a leakage current flowing through the circuit
prevented from being applied to a weak signal with a high level
becomes.
Es ist eine weitere Aufgabe der vorliegenden
Erfindung, einen Volladdierer mit einer energiesparenden Durchlasstransistorlogikschaltung
zur Verfügung
zu stellen.It is another object of the present
Invention, a full adder with an energy-saving pass transistor logic circuit
to disposal
to deliver.
Entsprechend einem Aspekt der vorliegenden
Erfindung wird eine Durchlasstransistorlogikschaltung zur Verfügung gestellt,
die Folgendes umfasst:In accordance with one aspect of the present invention, a pass transistor logic circuit provided that includes:
Einen Funktionsblock mit einer Mehrzahl
von n-Typ-FETs zum Ausführen
von wenigstens einer Logikfunktion von Eingangssignalen zum Erzeugen
von zwei Komplementärsignalen,
wobei die Komplementärsignale
ein schwaches N-Signal und ein starkes L-Signal sind; und
einen
Pegelwiederherstellungsblock mit einem ersten und einem zweiten
CMOS-Inverter zum Wiederherstellen eines starken H-Signals aus dem
schwachen H-Signal, dadurch gekennzeichnet, dass der Pegelwiederherstellungsblock
ferner Mittel zum Verbinden eines Ausgangs des einen der CMOS-Inverter,
an den das starke L-Signal angelegt wird, mit dem Eingang des anderen
der genannten CMOS-Inverter
umfasst, um dadurch zu verhindern, dass ein Leckstrom durch den
anderen von dem ersten und zweiten CMOS-Inverter fließt, an den
das schwache L-Signal angelegt wird.A functional block having a plurality of n-type FETs for performing at least one logic function of input signals to generate two complementary signals, the complementary signals being a weak N signal and a strong L signal; and
a level restoration block having first and second CMOS inverters for restoring a strong H signal from the weak H signal, characterized in that the level restoration block further comprises means for connecting an output of one of the CMOS inverters to which the strong L- Signal is applied with the input of the other of said CMOS inverters to thereby prevent leakage current from flowing through the other from the first and second CMOS inverters to which the weak L signal is applied.
Entsprechend einem zweiten Aspekt
der vorliegenden Erfindung wird ein N-Bit-Volladdierer mit wenigstens
einer Durchlasstransistorlogikschaltung zur Verfügung gestellt, die Folgendes
umfasst:According to a second aspect
The present invention uses an N-bit full adder with at least
a pass transistor logic circuit that does the following
includes:
Einen Funktionsblock mit einer Mehrzahl
von n-Typ-FETs zum Ausführen
von wenigstens einer Logikfunktion von Eingangssignalen zum Erzeugen
von zwei Komplementärsignalen,
wobei die Komplementärsignale
ein schwaches H-Signal und ein starkes L-Signal sind; und
einen
Pegelwiederherstellungsblock mit einem ersten und einem zweiten
CMOS-Inverter zum Wiederherstellen eines starken H-Signals aus dem
schwachen H-Signal, dadurch gekennzeichnet, dass der Pegelwiederherstellungsblock
ferner Mittel zum Verbinden eines Ausgangs des einen der CMOS-Inverter,
an den das starke L-Signal angelegt wird, mit dem Eingang des anderen
der CMOS-Inverter umfasst, um dadurch zu verhindern, dass ein Leckstrom
durch den anderen von dem ersten und zweiten CMOS-Inverter fließt, an den
das schwache L-Signal angelegt wird, wobei der Funktionsblock zum
Ausführen
einer Addierfunktion von Eingangssignalen zum Erzeugen von wenigstens
zwei Paaren von Komplementärsignalen
angeordnet ist.A functional block having a plurality of n-type FETs for performing at least one logic function of input signals to generate two complementary signals, the complementary signals being a weak H signal and a strong L signal; and
a level restoration block having first and second CMOS inverters for restoring a strong H signal from the weak H signal, characterized in that the level restoration block further comprises means for connecting an output of one of the CMOS inverters to which the strong L- Signal is applied to the input of the other including the CMOS inverter, thereby preventing leakage current from flowing through the other from the first and second CMOS inverters to which the weak L signal is applied, the function block being Performing an adding function of input signals to generate at least two pairs of complementary signals.
Dem Fachmann wird diese Erfindung
verständlich
und ihre Ziele ersichtlich unter Bezugnahme auf die beigefügten Zeichnungen,
wie folgt:Those skilled in the art will appreciate this invention
understandable
and their objectives can be seen with reference to the accompanying drawings,
as follows:
1 ist
ein Schaltbild einer typischen Durchlasstransistorlogikschaltung; 1 Figure 3 is a circuit diagram of a typical pass transistor logic circuit;
2 ist
ein Schaltbild einer verbesserten herkömmlichen Durchlasstransistorlogikschaltung; 2 Fig. 4 is a circuit diagram of an improved conventional pass transistor logic circuit;
3 ist
ein Schaltbild einer weiteren verbesserten herkömmlichen Durchlasstransistorlogikschaltung; 3 Fig. 4 is a circuit diagram of another improved conventional pass transistor logic circuit;
4 ist
ein Schaltbild eines Ausführungsbeispiels
einer erfindungsgemäßen Durchlasstransistorlogikschaltung; 4 Figure 3 is a circuit diagram of one embodiment of a pass transistor logic circuit in accordance with the present invention;
5 zeigt
einen Volladdierer, in welchem die erfindungsgemäße Durchlasstransistorlogikschaltung implementiert
werden kann; 5 shows a full adder in which the pass transistor logic circuit according to the invention can be implemented;
6 ist
ein Diagramm zur Darstellung einer durchschnittlichen Verzögerungszeit
in Abhängigkeit
von einem normierten Breite/Länge- Verhältnis des
NMOS-Bausteins, um die Eigenschaften der herkömmlichen Durchlasstransistorlogikschaltung
und der erfindungsgemäßen Durchlasstransistorlogikschaltung
zu erklären; und 6 Fig. 11 is a graph showing an average delay time versus a normalized width / length ratio of the NMOS device to explain the properties of the conventional pass transistor logic circuit and the pass transistor logic circuit according to the present invention; and
7 ist
ein Diagramm zur Darstellung der Energie in Abhängigkeit von einem normierten
Breite/Länge-Verhältnis des
NMOS-Bausteins, um die Eigenschaften der herkömmlichen Durchlasstransistorlogikschaltung
und der erfindungsgemäßen Durchlasstransistorlogikschaltung
zu erklären. 7 Fig. 10 is a graph showing the energy versus a normalized latitude / longitude ratio of the NMOS device to explain the properties of the conventional pass transistor logic circuit and the pass transistor logic circuit according to the present invention.
Beste Ausführungsform
der ErfindungBest embodiment
the invention
4 zeigt
eine energiesparende Durchlasstransistorlogikschaltung, nachfolgend
auch als EEPL bezeichnet, die eine Durchlasstransistorlogikschaltung 10 (PL-Schaltung)
oder einen Funktionsblock zur Durchführung einer logischen UND-Verknüpfung und
einer logischen NAND-Verknüpfung
von zwei Eingabesignalen „A" und „B" und eine Pegelwiederherstellungsschaltung 50 mit
einer energiesparenden Konfiguration umfasst. Die PL-Schaltung 10 oder
der Funktionsblock aus 4 ist
wie die PL-Schaltung aus 2 aus
vier n-Typ-FETs (NFETs) M1 bis M4 aufgebaut und hat vier Eingabeanschlüsse 12, 14, 16, 18 und
zwei Ausgabeanschlüsse 20 und 22.
Eingabesignale „A" und „JA" der Schaltung 10 werden
an die Eingabeanschlüsse 12 und 14 und
weitere Eingabesignale „B" und „/B" werden an die Eingabeanschlüsse 16 und 18 angelegt.
Ein Drainanschluss des NFET M1 ist mit dem Eingabeanschluss 12 verbunden
und sein Gateanschluss ist mit dem Eingabeanschluss 14 verbunden.
Ein Sourceanschluss des NFET M2 ist mit Masse verbunden und sein Gateanschluss
ist mit dem Eingabeanschluss 18 verbunden. Ein Sourceanschluss
des NFET M1 und ein Drainanschluss des NFET M2 sind gemeinsam mit
dem Ausgabeanschluss 20 der Schaltung 10 verbunden.
Die NFETs M1 und M2 führen
eine logische UND-Funktion mit den beiden Eingabesignalen „A" und „B" durch, wodurch das
resultierende Signal A·B
am Ausgabeanschluss 20 ausgegeben wird. Außerdem ist
ein Drainanschluss des NFET M3 mit einer Versorgungsspannung VDD verbunden und sein Gateanschluss ist mit
dem Eingabeanschluss 18 der Schaltung 10 verbunden.
Ein Drainanschluss des NFET M4 ist mit dem Eingabeanschluss 14 verbunden
und sein Gateanschluss ist mit dem Eingabeanschluss 16 verbunden.
Sourceanschlüsse
der NFETs M3 und M4 sind gemeinsam mit dem Ausgabeanschluss 22 der
Schaltung 10 verbunden. Die NFETs M3 und M4 führen eine
logische NAND-Funktion mit den beiden Eingabesignalen „A" und „B" durch, wodurch das
resultierende Signal/A·B
am Ausgabeanschluss 22 der PL-Schaltung 10 ausgegeben
wird. 4 shows an energy-saving pass transistor logic circuit, hereinafter also referred to as EEPL, which is a pass transistor logic circuit 10 (PL circuit) or a function block for performing a logical AND operation and a logical NAND operation of two input signals "A" and "B" and a level restoration circuit 50 with an energy saving configuration. The PL circuit 10 or the function block 4 is like the PL circuit out 2 composed of four n-type FETs (NFETs) M1 to M4 and has four input terminals 12 . 14 . 16 . 18 and two output ports 20 and 22 , Input signals "A" and "YES" of the circuit 10 are connected to the input ports 12 and 14 and further input signals "B" and "/ B" are applied to the input terminals 16 and 18 created. A drain of NFET M1 is with the input port 12 connected and its gate terminal is connected to the input terminal 14 connected. A source terminal of the NFET M2 is connected to ground and its gate terminal is to the input terminal 18 connected. A source terminal of the NFET M1 and a drain terminal of the NFET M2 are common to the output terminal 20 the circuit 10 connected. The NFETs M1 and M2 perform a logical AND function with the two input signals "A" and "B", which results in the resulting signal A · B at the output terminal 20 is issued. In addition, a drain connection of the NFET M3 is connected to a supply voltage V DD and its gate connection is connected to the input connection 18 the circuit 10 connected. A drain of the NFET M4 is with the input port 14 connected and its gate terminal is connected to the input terminal 16 connected. Source connections of the NFETs M3 and M4 are common with the output connection 22 the circuit 10 connected. The NFETs M3 and M4 perform a logical NAND function with the two input signals "A" and "B", which results in the resulting signal / A · B at the output terminal 22 the PL circuit 10 is issued.
Wie aus 4 weiter ersichtlich ist, umfasst die
Pegelwiederherstellungsschaltung 50 zwei CMOS-Inverter 52 und 54 zum
Invertieren von Ausgabesignalen PL-Schaltung 10 und eine
regenerative Rückkoppelschaltung 56 zum
Erzeugen eines positiven Rückkoppelsignals
in Reaktion auf die Ausgabesignale der PL-Schaltung 10.
Ein Eingabeeinschluss des Inverters 52 ist mit dem Ausgabeanschluss 20 der
PL-Schaltung 10 verbunden und ein Ausgabeanschluss desselben
ist mit dem Ausgabeanschluss 58 der Pegelwiederherstellungsschaltung 50 verbunden.
Ein Eingabeeinschluss des Inverters 54 ist mit dem Ausgabeanschluss 22 der
PL-Schaltung 10 verbunden und ein Ausgabeanschluss desselben
ist mit dem Ausgabeanschluss 60 der Pegelwiederherstellungsschaltung 50 verbunden.How out 4 is further seen includes the level restoration circuit 50 two CMOS inverters 52 and 54 for inverting output signals PL circuit 10 and a regenerative feedback circuit 56 for generating a positive feedback signal in response to the output signals of the PL circuit 10 , An input inclusion of the inverter 52 is with the output port 20 the PL circuit 10 connected and an output port thereof is connected to the output port 58 the level restoration circuit 50 connected. An input inclusion of the inverter 54 is with the output port 22 the PL circuit 10 connected and an output port thereof is connected to the output port 60 the level restoration circuit 50 connected.
Die regenerative Rückkoppelschaltung 56 umfasst
zwei p-Typ-FETs (PFETs) Qp7 und Qp8. Ein Source-Drain-Kanal des
PFET Qp7 ist zwischen dem Eingabeanschluss des Inverters 52 oder
dem Ausgabeanschluss 20 der PL-Schaltung 10 und
dem Ausgabeanschluss des Inverters 54 oder dem Ausgabeanschluss 60 der
Pegelwiederherstellungsschaltung 50 eingeschleift und ein
Gateanschluss desselben ist mit dem Ausgabeanschluss 22 der
PL-Schaltung 10 oder dem Eingabeanschluss des Inverters 54 verbunden.
Ein Source-Drain-Kanal
des PFET Qp8 ist zwischen dem Eingabeanschluss des Inverters 54 oder
dem Ausgabeanschluss 22 der PL-Schaltung 10 und
dem Ausgabeanschluss des Inverters 52 oder dem Ausgabeanschluss 58 der
Pegelwiederherstellungsschaltung 50 eingeschleift und ein
Gateanschluss desselben ist mit dem Ausgabeanschluss 20 der
PL-Schaltung 10 oder dem Eingabeanschluss des Inverters 52 verbunden.The regenerative feedback circuit 56 includes two p-type FETs (PFETs) Qp7 and Qp8. A source-drain channel of the PFET Qp7 is between the input terminal of the inverter 52 or the output port 20 the PL circuit 10 and the output connector of the inverter 54 or the output port 60 the level restoration circuit 50 looped in and a gate port of the same is connected to the output port 22 the PL circuit 10 or the input connector of the inverter 54 connected. A source-drain channel of the PFET Qp8 is between the input terminal of the inverter 54 or the output port 22 the PL circuit 10 and the output connector of the inverter 52 or the output port 58 the level restoration circuit 50 looped in and a gate port of the same is connected to the output port 20 the PL circuit 10 or the input connector of the inverter 52 connected.
Nun wird die Funktionsweise der EEPL-Schaltung
aus 4 beschrieben. Die
PL-Schaltung 10 hat gemäß ihrer
funktionellen Eigenschaft zwei komplementäre Ausgabesignale. Ist eines
der beiden Ausgabesignale der PL-Schaltung 10 beispielsweise
auf einem hohen Pegel, dann muss das andere auf einem niedrigen Pegel
sein. Entsprechend gibt die PL-Schaltung 10 dann basierend
auf ihrer UND-Verknüpfungsfunktion
das Ausgabesignal A·B
mit hohem Pegel und das Ausgabesignal/A·B basierend auf ihrer NAND-Verknüpfungsfunktion
mit niedrigem Pegel aus. In diesem Fall wird aus dem hohen Pegel
von der PL-Schaltung 10, wie oben beschrieben, ein schwacher
hoher Pegel VDD-Vt und aus dem niedrigen
Pegel wird ein starker oder voller hoher Pegel VSS,
wobei Vt die Schwellwertspannung von n-Typ-FETs ist. Der PFET Qp6
wird dann komplementär leitend
geschaltet, so dass das Ausgabesignal 60 der Pegelwiederherstellungsschaltung 50 einen
starken oder vollen hohen Pegel VDD aufweist.
Hierbei wird der PFET Qp7 der Rückkoppelschaltung 56 leitend
geschaltet, so dass der Eingabeanschluss des Inverters 52 vom
schwachen hohen Pegel VDD-Vt auf den starken
hohen Pegel VDD wechselt. Daraus resultiert,
dass der PFET Qp5 des Inverters 52 komplementär durch
den dadurch erhöhten
starken oder vollen hohen Pegel vollständig sperrend geschaltet wird,
so dass kein Leckstrom durch den PFET Qp5 fließt. Der NFET Qn5 des Inverters 52 ist
ebenfalls durch den dadurch erhöhten
starken oder vollen hohen Pegel vollständig leitend geschaltet. Dadurch
wird ein starker oder voller niedriger Pegel am Ausgabeanschluss 58 der
Pegelwiederherstellungsschaltung 50 erzeugt.Now the functioning of the EEPL circuit is out 4 described. The PL circuit 10 has two complementary output signals according to its functional property. Is one of the two output signals of the PL circuit 10 for example at a high level, then the other must be at a low level. The PL circuit gives accordingly 10 then, based on its AND logic function, the output signal A · B with a high level and the output signal / A · B based on its NAND logic function with low level. In this case, the high level from the PL circuit 10 As described above, a weak high level V DD -Vt and the low level becomes a strong or full high level V SS , where Vt is the threshold voltage of n-type FETs. The PFET Qp6 is then switched to complementary conducting, so that the output signal 60 the level restoration circuit 50 has a strong or full high level V DD . Here, the PFET Qp7 of the feedback circuit 56 turned on so that the input terminal of the inverter 52 changes from the weak high level V DD -Vt to the strong high level V DD . As a result, the PFET Qp5 of the inverter 52 is complementary switched by the increased strong or full high level completely blocking, so that no leakage current flows through the PFET Qp5. The inverter's NFET Qn5 52 is also completely conductive due to the increased strong or full high level. This will result in a strong or full low level at the output connector 58 the level restoration circuit 50 generated.
Im Gegensatz dazu wird, wenn die
PL-Schaltung 10 basierend auf ihrer UND-Verknüpfungsfunktion das
Ausgabesignal A·B
mit niedrigem Pegel und das Ausgabesignal/A·B basierend auf ihrer NAND-Verknüpfungsfunktion
mit schwachem hohem Pegel VDD-Vt ausgibt,
der PFET Qp5 komplementär
leitend geschaltet, so dass das Ausgabesignal 58 der Pegelwiederherstellungsschaltung 50 einen
starken oder vollen hohen Pegel VDD hat.
Hierbei wird der PFET Qp8 der Rückkoppelschaltung 56 ebenfalls
leitend geschaltet, so dass der Eingabeanschluss des Inverters 54 vom
schwachen hohen Pegel VDD-Vt auf den starken
oder vollen hohen Pegel VDD wechselt. Daraus
resultiert, dass der PFET Qp6 des Inverters 54 durch den
dadurch erhöhten
starken oder vollen hohen Pegel vollständig sperrend geschaltet wird,
so dass kein Leckstrom durch den PFET Qp6 fließt. Der NFET Qn6 des Inverters 54 ist
ebenfalls durch den so erhöhten
starken oder vollen hohen Pegel vollständig leitend geschaltet. Dadurch
wird ein starker oder voller niedriger Pegel am Ausgabeanschluss 60 der
Pegelwiederherstellungsschaltung 50 erzeugt.In contrast, if the PL circuit 10 outputs the output signal A · B with a low level and the output signal / A · B based on its NAND combination function with a weak high level V DD -Vt, the PFET Qp5 turns complementary conductive, so that the output signal 58 the level restoration circuit 50 has a strong or full high level V DD . Here, the PFET Qp8 of the feedback circuit 56 also turned on, so that the input connection of the inverter 54 changes from the weak high level V DD -Vt to the strong or full high level V DD . As a result, the PFET Qp6 of the inverter 54 is switched completely blocking by the increased strong or full high level, so that no leakage current flows through the PFET Qp6. The inverter's NFET Qn6 54 is also completely conductive due to the increased strong or full high level. This will result in a strong or full low level at the output connector 60 the level restoration circuit 50 generated.
Selbst wenn eines der Ausgabesignale
der PL-Schaltung 10 einen schwachen hohen Pegel hat, wird dem
Eingabeanschluss des Inverters, an den der schwache hohe Pegel angelegt
ist, ein positives Rückkoppelsignal
von der Pegelwiederherstellungsschaltung 50 zur Verfügung gestellt,
so dass der schwache hohe Pegel zu einem starken oder vollen hohen
Pegel wird, wie soeben oben ausgeführt. Entsprechend fließt kein Leckstrom
durch den Inverter, wodurch ein starker oder voller hoher Pegel
als Ausgabe von der EEPL-Schaltung erhalten werden kann.Even if one of the output signals of the PL circuit 10 has a weak high level, the input terminal of the inverter to which the weak high level is applied becomes a positive feedback signal from the level restoration circuit 50 provided so that the weak high level becomes a strong or full high level, as just stated above. Accordingly, no leakage current flows through the inverter, whereby a strong or full high level can be obtained as an output from the EEPL circuit.
Verglichen mit der CPL-Schaltung
aus 2 umfasst die erfindungsgemäße Pegelwiederherstellungsschaltung 50 in
der EEPL neben den beiden Invertern 52 und 54 zusätzlich zwei
PFETs, welche die regenerative Rückkoppelschaltung 56 bilden,
wodurch die Chipfläche weiter
vergrößert wird.
Da die PFETs in der EEPL-Funktion jedoch als Schaltelemente wirken,
kann ihre Größe jeweils
minimiert werden. Die Vergrößerung der
Chipfläche
durch die zusätzlichen
FETs in der EEPL-Schaltung
kann vernachlässigt
werden. Verglichen mit der SRPL-Schaltung
aus 3 arbeitet die EEPL-Schaltung
unabhängig
von der Größe der FETs stabil.
Daher kann die EEPL-Schaltung gegenüber der SRPL-Schaltung mit
einer weiter verkleinerten Chipfläche entworfen werden. Wie aus 6 und 7 ersichtlich ist, hat die EEPL-Schaltung
im Vergleich mit den herkömmlichen
Schaltungen einen kleineren Leistungsbedarf bei hoher Betriebsgeschwindigkeit.Compared to the CPL circuit 2 comprises the level restoration circuit according to the invention 50 in the EEPL next to the two inverters 52 and 54 additionally two PFETs, which are the regenerative feedback circuit 56 form, which further increases the chip area. However, since the PFETs act as switching elements in the EEPL function, their size can be minimized. The increase in chip area due to the additional FETs in the EEPL circuit can be neglected. Compared to the SRPL circuit 3 the EEPL circuit operates stably regardless of the size of the FETs. Therefore, the EEPL circuit can be designed with a further reduced chip area compared to the SRPL circuit. How out 6 and 7 can be seen, the EEPL circuit compared to the forth conventional circuits require less power at high operating speeds.
5 zeigt
einen 1-Bit-Volladdierer mit einer implementierten erfindungsgemäßen EEPL-Schaltung. Der
1-Bit-Volladdierer umfasst zwei Blöcke, einer davon ist ein Funktionsblock 100 zum
Durchführen
einer Addierfunktion von Eingabesignalen und der andere ist ein
Pegelwiederherstellungsblock 200 zum Wiederherstellen eines
starken oder vollen hohen Pegelsignals aus einem schwachen hohen
Pegelsignal vom Funktionsblock 100. Der Funktionsblock 100 führt eine
Addierfunktion mit drei Eingabesignalen „A", „B" und „C" durch und gibt ein
Summensignal Q, ein Übertragsignal
T und komplementäre
Signale/Q und/T aus. Hierbei ist das Eingabesignal „A" ein höchstwertiges
Bit (MSB) und das Eingabesignal „C" ist ein niederwertigstes Bit (LSB). 5 shows a 1-bit full adder with an implemented EEPL circuit according to the invention. The 1-bit full adder comprises two blocks, one of which is a function block 100 for performing an adding function of input signals and the other is a level restoration block 200 to restore a strong or full high level signal from a weak high level signal from the function block 100 , The function block 100 performs an add function with three input signals "A", "B" and "C" and outputs a sum signal Q, a carry signal T and complementary signals / Q and / T. Here, the input signal "A" is a most significant bit (MSB) and the input signal "C" is a least significant bit (LSB).
Der Funktionsblock 100 ist
aus fünf
PL-Schaltungen 110, 120, 130, 140 und 150 aufgebaut.
Jede der PL-Schaltungen umfasst vier NFETs. Die PL-Schaltung 110 hat
NFETs Mn1 bis Mn4. Ein Drainanschluss des NFET Mn1 empfängt das
LSB „C" und ein Drainanschluss
des NFET Mn2 empfängt
das komplementäre
Signal „/C" des LSB „C". Gateanschlüsse der
NFETs Mn1 und Mn2 empfangen das nächste Bitsignal „B" bzw. das komplementäre Bitsignal „/B" und Sourceanschlüsse derselben
sind miteinander verbunden. Ein Drainanschluss des NFET Mn3 empfängt das
Signal „/C" und ein Drainanschluss
des NFET Mn4 empfängt
das Signal „C". Gateanschlüsse der
NFETs Mn3 und Mn4 empfangen das Bitsignal „B" bzw. das komplementäre Bitsignal „/B" und Sourceanschlüsse derselben
sind miteinander verbunden. Von der PL-Schaltung 110 wird
ein partielles Summensignal „P" und das dazu komplementäre Signal „/P" erzeugt.The function block 100 is made up of five PL circuits 110 . 120 . 130 . 140 and 150 built up. Each of the PL circuits includes four NFETs. The PL circuit 110 has NFETs Mn1 through Mn4. A drain connection of the NFET Mn1 receives the LSB “C” and a drain connection of the NFET Mn2 receives the complementary signal “/ C” of the LSB “C”. Gate connections of the NFETs Mn1 and Mn2 receive the next bit signal “B” or the complementary bit signal “ / B "and the source connections thereof are connected to one another. A drain connection of the NFET Mn3 receives the signal“ / C "and a drain connection of the NFET Mn4 receives the signal“ C ”. Gate connections of the NFETs Mn3 and Mn4 receive the bit signal“ B ”or that Complementary bit signal "/ B" and source connections of the same are connected to one another. From the PL circuit 110 a partial sum signal "P" and the complementary signal "/ P" is generated.
Die PL-Schaltung 120 hat
NFETs Mn5 bis Mn8. Ein Drainanschluss des NFET Mn5 empfängt das
partielle Summensignal „P" und ein Drainanschluss
des NFET Mn6 empfängt
das Signal „/P". Gateanschlüsse der NFETs
Mn5 und Mn6 empfangen das MSB-Signal „A" bzw. das komplementäre Signal „/A" und Sourceanschlüsse derselben sind miteinander
verbunden. Ein Drainanschluss des NFET Mn7 empfängt das Signal „/P" und ein Drainanschluss
des NFET Mn8 empfängt
das Signal „P". Gateanschlüsse der
NFETs Mn7 und Mn8 empfangen das Bitsignal „A" bzw. das komplementäre Bitsignal „/A" und Sourceanschlüsse derselben
sind miteinander verbunden. Von der PL-Schaltung 120 wird
ein Summensignal „Q" und ein dazu komplementäres Signal „/Q" erzeugt und einer
ersten Pegelwiederherstellungsschaltung 210 im Block 200 zur
Verfügung
gestellt.The PL circuit 120 has NFETs Mn5 to Mn8. A drain of the NFET Mn5 receives the partial sum signal "P" and a drain of the NFET Mn6 receives the signal "/ P". Gate connections of the NFETs Mn5 and Mn6 receive the MSB signal “A” or the complementary signal “/ A” and source connections thereof are connected to one another. A drain of NFET Mn7 receives signal "/ P" and a drain of NFET Mn8 receives signal "P". Gate connections of the NFETs Mn7 and Mn8 receive the bit signal “A” or the complementary bit signal “/ A” and source connections thereof are connected to one another. From the PL circuit 120 a sum signal "Q" and a complementary signal "/ Q" is generated and a first level restoration circuit 210 in the block 200 made available.
Die PL-Schaltung 130 hat
NFETs Mn9 bis Mn12. Ein Drainanschluss des NFET Mn9 empfängt das MSB-Signal „A" und ein Drainanschluss
des NFET Mn10 empfängt
das LSB-Signal „C". Gateanschlüsse der NFETs
Mn9 und Mn10 empfangen das nächste
Bitsignal „B" bzw. das komplementäre Bitsignal „/B" und Sourceanschlüsse derselben
sind miteinander verbunden. Ein Drainanschluss des NFET Mn11 empfängt das LSB-Signal „C" und ein Drainanschluss
des NFET Mn12 empfängt
das MSB-Signal „A". Gateanschlüsse der NFETs
Mn11 und Mn12 empfangen das Bitsignal „B" bzw. das komplementäre Bitsignal „/B" und Sourceanschlüsse derselben
sind miteinander verbunden. Von der PL-Schaltung 130 wird ein partielles
Summensignal „R" und das dazu komplementäre Signal „/R" erzeugt.The PL circuit 130 has NFETs Mn9 through Mn12. A drain of NFET Mn9 receives MSB signal "A" and a drain of NFET Mn10 receives LSB signal "C". Gate connections of the NFETs Mn9 and Mn10 receive the next bit signal “B” or the complementary bit signal “/ B” and source connections thereof are connected to one another. A drain of NFET Mn11 receives LSB signal "C" and a drain of NFET Mn12 receives MSB signal "A". Gate connections of the NFETs Mn11 and Mn12 receive the bit signal “B” or the complementary bit signal “/ B” and source connections thereof are connected to one another. From the PL circuit 130 a partial sum signal "R" and the complementary signal "/ R" is generated.
Die PL-Schaltung 140 hat
NFETs Mn13 bis Mn16. Ein Drainanschluss des NFET Mn13 empfängt das Signal „A" und ein Drainanschluss
des NFET Mn14 empfängt
das Signal „/C". Gateanschlüsse der
NFETs Mn13 und Mn14 empfangen das Signal „B" bzw. das komplementäre Bitsignal „/B" und Sourceanschlüsse der beiden
NFETs Mn13 und Mn14 sind miteinander verbunden. Ein Drainanschluss
des NFET Mn15 empfängt das
Signal „/C" und ein Drainanschluss
des NFET Mn16 empfängt
das Signal „/A". Gateanschlüsse der
NFETs Mn15 und Mn16 empfangen das Bitsignal „B" bzw. das komplementäre Bitsignal „/B" und Sourceanschlüsse derselben
sind miteinander verbunden. Von der PL-Schaltung 140 wird
ein partielles Summensignal „S" und ein dazu komplementäres Signal „/S" erzeugt.The PL circuit 140 has NFETs Mn13 through Mn16. A drain of NFET Mn13 receives signal "A" and a drain of NFET Mn14 receives signal "/ C". Gate connections of the NFETs Mn13 and Mn14 receive the signal “B” or the complementary bit signal “/ B” and source connections of the two NFETs Mn13 and Mn14 are connected to one another. A drain of NFET Mn15 receives signal "/ C" and a drain of NFET Mn16 receives signal "/ A". Gate connections of the NFETs Mn15 and Mn16 receive the bit signal “B” or the complementary bit signal “/ B” and source connections thereof are connected to one another. From the PL circuit 140 a partial sum signal "S" and a complementary signal "/ S" is generated.
Die PL-Schaltung 150 hat
NFETs Mn17 bis Mn20. Ein Drainanschluss des NFET Mn17 empfängt das partielle
Summensignal „R" von der PL-Schaltung 130 und
ein Drainanschluss des NFET Mn18 empfängt das komplementäre Signal „/R" des partiellen Summensignals „R". Gateanschlüsse der
NFETs Mn17 und Mn18 empfangen das Signal „A" bzw. das komplementäre Signal „/A" und Sourceanschlüsse derselben sind miteinander
verbunden. Ein Drainanschluss des NFET Mn19 empfängt das partielle Summensignal „S" von der PL-Schaltung 140 und
ein Drainanschluss des NFET Mn20 empfängt das komplementäre Signal „/S" des partiellen Summensignals „S". Gateanschlüsse der
NFETs Mn19 und Mn20 empfangen das Signal „A" bzw. das dazu komplementäre Signal „/A" und Sourceanschlüsse derselben
sind miteinander verbunden. Von der PL-Schaltung 150 wird
das Übertragsignal „T" und das dazu komplementäre Signal „/T" erzeugt und einer zweiten
Pegelwiederherstellungsschaltung 220 im Block 200 zur
Verfügung
gestellt.The PL circuit 150 has NFETs Mn17 to Mn20. A drain of the NFET Mn17 receives the partial sum signal "R" from the PL circuit 130 and a drain of NFET Mn18 receives the complementary signal "/ R" of the partial sum signal "R". Gate connections of the NFETs Mn17 and Mn18 receive the signal “A” or the complementary signal “/ A” and their source connections are connected to one another. A drain connection of the NFET Mn19 receives the partial sum signal “S” from the PL circuit 140 and a drain of the NFET Mn20 receives the complementary signal "/ S" of the partial sum signal "S". Gate connections of the NFETs Mn19 and Mn20 receive the signal “A” or the complementary signal “/ A” and their source connections are connected to one another. From the PL circuit 150 the carry signal "T" and the complementary signal "/ T" are generated and a second level restoration circuit 220 in the block 200 made available.
Wie weiter aus 5 ersichtlich ist, umfasst jede der Pegelwiederherstellungsschaltungen 210 und 220 zwei
CMOS- Inverter 211 und 212 oder 221 und 222,
zwei Eingabeanschlüsse 214 und 215 oder 224 und
225,
und zwei Ausgabeanschlüsse 216 und 217 oder 226 und 227.
In der Schaltung 210 ist der Eingabeanschluss 214 des
Inverters 211 gleichzeitig mit den Sourceanschlüssen der
NFETs Mn5 und Mn6 der PL-Schaltung 120 verbunden. Am Ausgabeanschluss 216 des
lnverters 211 wird ein komplementäres Signal/SUM eines Summensignals
SUM erzeugt. Der Eingabeanschluss 215 des Inverters 212 ist
gleichzeitig mit den Sourceanschlüssen der NFETs Mn7 und Mn8
der PL-Schaltung 120 verbunden. Am Ausgabeanschluss 217 des
Inverters 212 wird das Summensignal SUM erzeugt. Die regenerative
Rückkoppelschaltung 213 umfasst
zwei PFETs Mp23 und Mp24. Ein Source-Drain-Kanal des PFET Mp23 ist
zwischen dem Eingabeanschluss 215 des Inverters 212 und
dem Ausgabeanschluss 216 des Inverters 211 eingeschleift
und ein Gateanschluss desselben ist mit dem Eingabeanschluss 214 des
Inverters 211 verbunden. Ein Source-Drain-Kanal des PFET
Mp24 ist zwischen dem Eingabeanschluss 214 des Inverters 211 und
dem Ausgabeanschluss 217 des Inverters 212 eingeschleift
und ein Gateanschluss desselben ist mit dem Eingabeanschluss 215 des
Inverters 212 verbunden.How further out 5 it can be seen that each of the level restoration circuits comprises 210 and 220 two CMOS inverters 211 and 212 or 221 and 222 , two input ports 214 and 215 or 224 and 225 , and two output ports 216 and 217 or 226 and 227 , In the circuit 210 is the input port 214 of the inverter 211 simultaneously with the source connections of the NFETs Mn5 and Mn6 of the PL circuit 120 connected. At the output port 216 of the inverter 211 a complementary signal / SUM of a sum signal SUM is generated. The input port 215 of the inverter 212 is at the same time as the source connections of the NFETs Mn7 and Mn8 of the PL circuit 120 connected. At the output port 217 of the inverter 212 the sum signal SUM is generated. The regenerative feedback circuit 213 includes two PFETs Mp23 and Mp24. A source-drain channel of the PFET Mp23 is between the input terminal 215 of inverter 212 and the output port 216 of the inverter 211 looped in and a gate port of the same is connected to the input port 214 of the inverter 211 connected. A source-drain channel of the PFET Mp24 is between the input terminal 214 of the inverter 211 and the output port 217 of the inverter 212 looped in and a gate port of the same is connected to the input port 215 of the inverter 212 connected.
Ebenso ist in der Pegelwiederherstellungsschaltung 220 der
Eingabeanschluss 224 des Inverters 221 gleichzeitig
mit den Sourceanschlüssen
der NFETs Mn17 und Mn18 der PL-Schaltung 150 verbunden.
Am Ausgabeanschluss 226 des Inverters 221 wird
das komplementäre
Signal/CARRY eines Übertragsignals CARRY
erzeugt. Der Eingabeanschluss 225 des Inverters 222 ist
gleichzeitig mit den Sourceanschlüssen der NFETs Mn19 und Mn20
der PL-Schaltung 150 verbunden. Am Ausgabeanschluss 227 des
Inverters 222 wird das Übertragsignal
CARRY erzeugt. Die regenerative Rückkoppelschaltung 223 umfasst
zwei PFETs Mp27 und Mp28. Ein Source-Drain-Kanal des PFET Mp27 ist
zwischen dem Eingabeanschluss 225 des Inverters 222 und
dem Ausgabeanschluss 226 des Inverters 221 eingeschleift
und ein Gateanschluss desselben ist mit dem Eingabeanschluss 224 des
Inverters 221 verbunden. Ein Source-Drain-Kanal des PFET
Mp28 ist zwischen dem Eingabeanschluss 224 des lnverters 221 und
dem Ausgabeanschluss 227 des Inverters 222 eingeschleift
und ein Gateanschluss desselben ist mit dem Eingabeanschluss 225 des
Inverters 222 verbunden.Also in the level restoration circuit 220 the input port 224 of the inverter 221 simultaneously with the source terminals of the NFETs Mn17 and Mn18 of the PL circuit 150 connected. At the output port 226 of the inverter 221 the complementary signal / CARRY of a carry signal CARRY is generated. The input port 225 of the inverter 222 is at the same time as the source connections of the NFETs Mn19 and Mn20 of the PL circuit 150 connected. At the output port 227 of the inverter 222 the carry signal CARRY is generated. The regenerative feedback circuit 223 includes two PFETs Mp27 and Mp28. A source-drain channel of the PFET Mp27 is between the input terminal 225 of the inverter 222 and the output port 226 of the inverter 221 looped in and a gate port of the same is connected to the input port 224 of the inverter 221 connected. A source-drain channel of the PFET Mp28 is between the input terminal 224 of the inverter 221 and the output port 227 of the inverter 222 looped in and a gate port of the same is connected to the input port 225 of the inverter 222 connected.
Nun wird die Funktionsweise des 1-Bit-Volladdierers
aus 5 beschrieben. Die
PL-Schaltung 110 des Funktionsblocks 100 empfängt die
Bitsignale „B" und „C" niedriger Ordnung
und die komplementären
Signale „/B" und „/C" und führt die
Addierfunktion der Eingabesignale durch, um das partielle Summensignal „P" und das dazu komplementäre Signal „/P" zu erzeugen. Werden
die partiellen Summensignale „P" und „/P" der PL-Schaltung 110 mit
den MSB-Signalen „A" und „/A" durch die PL-Schaltung 120 addiert,
dann sind die Ergebnisse die Summensignale „Q" und „/Q" der PL-Schaltung 120. Diese
Summensignale „Q" und „/Q" werden den Eingabeanschlüssen 214 und 215 der
Inverter 211 bzw. 212 der Pegelwiederherstellungsschaltung 210 zur
Verfügung
gestellt. Eines der Summensignale „Q" und „/Q" hat dann einen schwachen hohen Pegel (VDD-Vt). Dieser schwache hohe Pegel wird dann
zu einem starken oder vollen hohen Pegel durch die Pegelwiederherstellungsschaltung 210 geändert. Abschließend wird
von der Pegelwiederherstellungsschaltung 210 das Summensignal
SUM mit einem starken oder vollen hohen Pegel und das dazu komplementäre Signal /SUM
erzeugt.Now the functioning of the 1-bit full adder is switched off 5 described. The PL circuit 110 of the function block 100 receives the low order bit signals "B" and "C" and the complementary signals "/ B" and "/ C" and performs the adding function of the input signals to the partial sum signal "P" and the complementary signal "/ P" produce. The partial sum signals "P" and "/ P" of the PL circuit 110 with the MSB signals "A" and "/ A" through the PL circuit 120 added, then the results are the sum signals "Q" and "/ Q" of the PL circuit 120 , These sum signals "Q" and "/ Q" become the input terminals 214 and 215 the inverter 211 respectively. 212 the level restoration circuit 210 made available. One of the sum signals "Q" and "/ Q" then has a weak high level (V DD -Vt). This weak high level then becomes a strong or full high level by the level restoration circuit 210 changed. Finally, from the level restoration circuit 210 generates the sum signal SUM with a strong or full high level and the complementary signal / SUM.
Außerdem empfängt die PL-Schaltung 130 die
Eingabesignale „A", „B", „C" und „/B", um das partielle Summensignal „R" und das dazu komplementäre Signal „/R" zu erzeugen, und
die PL-Schaltung 140 empfängt die Eingabesignale „B", „/A", „/B" und „/C", um das partielle
Summensignal „S" und das dazu komplementäre Signal „/S" zu erzeugen. Die
partiellen Summensignale „R", „/R", „S" und „/S" der PL-Schaltungen 130 und 140 werden
mit den MSB-Signalen „A" und „/A" durch die PL-Schaltung 150 addiert.
Die Ergebnisse der PL-Schaltung 150 sind das Übertragsignal „T" und das dazu komplementäre Signal „/T". Die Übertragsignale „T" und „/T" werden der Pegelwiederherstellungsschaltung 220 zur
Verfügung
gestellt. Eines der Übertragsignale CARRY
und /CARRY hat dann einen schwachen hohen Pegel (VDD-Vt).
Der schwache hohe Pegel wird dann zu einem starken oder vollen hohen
Pegel durch die Pegelwiederherstellungsschaltung 220 geändert. Abschließend wird
von der Pegelwiederherstellungsschaltung 220 das Übertragsignal
CARRY mit einem starken oder vollen hohen Pegel und das dazu komplementäre Signal
/CARRY erzeugt. Ein n-Bit-Volladdierer umfasst selbstverständlich eine
Anzahl n von 1-Bit-Volladdierern aus 5,
die regelmäßig angeordnet
sind. Die nachfolgende Tabelle zeigt die Energieverbrauchseigenschaften
von Volladdierern mit der herkömmlichen PL-Schaltung
oder mit der erfindungsgemäßen EEPL-Schaltung. Es wird
ausgenommen, dass jeder Volladdierer mit einer bekannten 0,6 μm-CMOS-Technik
hergestellt ist, wobei dessen Versorgungsspannung VDD 3,3 Volt
und eine Lastkapazität
CL 30fF betragen. Zudem wird vorausgesetzt,
dass in den Invertern zur Pegelwiederherstellung jedes 1-Bit-Volladdierers
die PFETs jeweils eine Größe von W/L
= 5,4/0,7 und die NFETs jeweils eine Größe von W/L = 1,7/0,6 aufweisen.The PL circuit also receives 130 the input signals "A", "B", "C" and "/ B" to generate the partial sum signal "R" and the complementary signal "/ R", and the PL circuit 140 receives the input signals "B", "/ A", "/ B" and "/ C" to generate the partial sum signal "S" and the complementary signal "/ S". The partial sum signals "R", "/ R", "S" and "/ S" of the PL circuits 130 and 140 are with the MSB signals "A" and "/ A" through the PL circuit 150 added. The results of the PL circuit 150 are the carry signal "T" and the complementary signal "/ T". The carry signals "T" and "/ T" become the level restoration circuit 220 made available. One of the carry signals CARRY and / CARRY then has a weak high level (V DD -Vt). The weak high level then becomes a strong or full high level by the level restoration circuit 220 changed. Finally, from the level restoration circuit 220 the carry signal CARRY with a strong or full high level and the complementary signal / CARRY generates. An n-bit full adder naturally comprises a number n of 1-bit full adders 5 that are arranged regularly. The following table shows the energy consumption properties of full adders with the conventional PL circuit or with the EEPL circuit according to the invention. It is excepted that each full adder is made with a known 0.6 μm CMOS technology, its supply voltage V DD being 3.3 volts and a load capacitance C L 30fF. In addition, it is assumed that in the inverters for level restoration of each 1-bit full adder, the PFETs each have a size of W / L = 5.4 / 0.7 and the NFETs each have a size of W / L = 1.7 / 0, 6 have.
Tabelle table
6 und 7 zeigen Diagramme, die eine
durchschnittliche Verzögerungszeit
in Abhängigkeit
von einem normierten Breite/Länge-Verhältnis des
NMOS-Bausteins und einen Energieverbrauch in Abhängigkeit vom normierten Breite/Länge-Verhältnis des
NMOS-Bausteins darstellen, um die Eigenschaften der herkömmlichen
Durchlasstransistorlogikschaltung und der erfindungsgemäßen Durchlasstransistorlogikschaltung
zu erklären. 6 and 7 show diagrams illustrating an average delay time depending on a normalized width / length ratio of the NMOS device and an energy consumption depending on the normalized width / length ratio of the NMOS device to the properties of the conventional pass transistor logic circuit and the pass transistor logic circuit according to the invention to explain.
Industrielle
Anwendbarkeitindustrial
applicability
Wie aus 7 ersichtlich ist, hat die herkömmliche
SRPL-Schaltung einen niedrigeren Energieverbrauch, da jeder NFET
ihrer PL-Schaltung vergrößert ist.
Die erfindungsgemäße EEPL-Schaltung
hat hingegen einen Energieverbrauch, der unabhängig von der Größe der NFETs
ist. Daher kann der Energieverbrauch der erfindungsgemäßen EEPL-Schaltung im Vergleich
zu der herkömmlichen
SRPL-Schaltung oder CPL-Schaltung deutlich reduziert werden.How out 7 it can be seen that the conventional SRPL circuit has a lower energy consumption since each NFET of its PL circuit is enlarged. In contrast, the EEPL circuit according to the invention has an energy consumption which is independent of the size of the NFETs. Therefore, the energy consumption of the EEPL circuit according to the invention can be significantly reduced compared to the conventional SRPL circuit or CPL circuit.
