Die
vorliegende Erfindung betrifft Frequenzumsetzer- und Modulatorschaltungen
zur Verwendung in einem Funksender wie zum Beispiel einem Autotelefon
oder einem Mobiltelefon.The
The present invention relates to frequency converter and modulator circuits
for use in a radio transmitter such as a car phone
or a mobile phone.
12 zeigt
eine Anordnung eines Modulators des Standes der Technik, welche
eine Eingangsklemme 1 für
den Eingang des digitalen Basisband-Sendesignals, der mit einem
Digital-Analog-Wandler 2 verbunden ist, einen analogen
Vervielfacher 4, der mit einem Tiefpassfilter (LPF/low
pass filter) 3 verbunden ist, eine Takterzeugungsschaltung 5,
die mit dem Digital-Analog-Wandler 2 verbunden ist, einen
Oszillator 6, der mit dem analogen Vervielfacher 4 verbunden
ist, und eine Ausgangsklemme 7 für den Ausgang der analogen
modulierten Welle, der mit dem analogen Vervielfacher 4 verbunden
ist, beinhaltet. 12 shows an arrangement of a modulator of the prior art, which is an input terminal 1 for the input of the digital baseband transmit signal provided by a digital-to-analog converter 2 connected, an analog multiplier 4 using a low pass filter (LPF) 3 is connected, a clock generating circuit 5 that with the digital-to-analog converter 2 connected to an oscillator 6 that with the analog multiplier 4 connected, and an output terminal 7 for the output of the analog modulated wave, the analog multiplier 4 is connected.
Unten
wird die Arbeitsweise des Modulators des Standes der Technik erläutert, der
so eine Anordnung aufweist, wie oben erwähnt wurde. Zuerst, wenn ein
digitales Basisband-Sendesignal
(wie zum Beispiel ein analog-digital umgesetztes Sprach- oder Modemsignal)
an der Eingangsklemme 1 angelegt wird, empfängt der
Digital-Analog-Wandler 2 das digitale Basisband-Sendesignal
von der Eingangsklemme 1, wandelt es in ein Signal des
Abtastwertes auf der Basis eines Abtasttakts von 384 kHz, der von
der Takterzeugungsschaltung 5 empfangen wurde, und sendet
das Signal des Abtastwertes dann an das LPF 3, wo das Signal
des Abtastwertes interpoliert wird, um ein analoges Basisband-Sendesignal
zu erhalten. Das analoge Basisband-Sendesignal wird weiterhin an dem analogen
Vervielfacher 4 durch eine Sinuswelle von 24 MHz vervielfacht,
die von dem Oszillator 6 empfangen wurde, um in eine modulierte
Welle frequenzumgesetzt zu werden, die eine Mittenfrequenz von 24
MHz aufweist. Die modulierte Welle wird von der Ausgangsklemme 7 ausgegeben.The operation of the prior art modulator having an arrangement as mentioned above will be explained below. First, when a digital baseband transmit signal (such as an analog-to-digital converted speech or modem signal) at the input terminal 1 is applied, receives the digital-to-analog converter 2 the digital baseband transmit signal from the input terminal 1 It converts it to a sample of the sample on the basis of a sample clock of 384 kHz that from the clock generation circuit 5 was received, and then sends the signal of the sample to the LPF 3 where the signal of the sample is interpolated to obtain an analog baseband transmit signal. The analog baseband transmit signal is still on the analog multiplier 4 multiplied by a sine wave of 24 MHz, that of the oscillator 6 was received to be frequency converted to a modulated wave having a center frequency of 24 MHz. The modulated wave is from the output terminal 7 output.
Wie
oben erwähnt,
kann der obige Stand der Technik selbst wie eine Modulatorschaltung
arbeiten.As
mentioned above,
For example, the above prior art may itself be like a modulator circuit
work.
Mit
der obigen Modulatorschaltung des Standes der Technik muss jedoch
der Ausgang des Abtastwertes des Digital-Analog-Wandlers so funktionieren, um
zu bewirken, dass das interpolierende Tiefpassfilter so eine abrupte
Kennlinie aufweist, um ein harmonisches Spektrum zu unterdrücken, das
Frequenzen aufweist, die einem Vielfachen einer relativ niedrigen
Abtastfrequenz von 384 kHz entsprechen. In dieser Schaltung, da eine
Gleichstrom-Offsetspannung, die an einen Operationsverstärker in
der Schaltung angelegt wird, die Verschlechterung der modulierten
Welle verursacht, z. B. Trägerrest,
ist es nachteiligerweise für
die Schaltung schwierig, ihre Miniaturisierung und abgleichfreie
Konfiguration zu realisieren.With
However, the above modulator circuit of the prior art must
the output of the sample of the digital to analog converter so work to
to cause the interpolating low-pass filter to be so abrupt
Characteristic curve to suppress a harmonic spectrum, the
Has frequencies that are a multiple of a relatively low
Sampling frequency of 384 kHz. In this circuit, as a
DC offset voltage applied to an operational amplifier in
the circuit is applied, the deterioration of the modulated
Wave causes, for. B. carrier remainder,
it is disadvantageous for
the circuit is difficult to miniaturize and balance
To realize configuration.
EP-0631377
offenbart ein Frequenzmodulationsverfahren für ein digitales Trägersignal.
Durch das Verfahren wird ein komplex bewertetes frequenzmoduliertes
Zwischenfrequenzsignal erzeugt. Dieses Signal wird bandbegrenzt
und durch ein gestuftes Tiefpassfilter oder durch ein komplexes
Interpolationsfilter interpoliert.EP-0631377
discloses a frequency modulation method for a digital carrier signal.
By the method is a complex evaluated frequency modulated
Intermediate frequency signal generated. This signal is band limited
and through a stepped low-pass filter or through a complex one
Interpolation filter interpolated.
ICAASP
80 Proceedings, 9.–11.
April 1980, Vol. 1, Seite 271 bis 274, E. B. Hogenauer: "A Class of Digital
Filters for Decimation and Interpolation" offenbart eine spezielle Klasse von
FIR-Filtern (Finite Impulse Response Filter/Filter ohne Signalrückführung).ICAASP
80 Proceedings, 9.-11.
April 1980, Vol. 1, pages 271 to 274, E. B. Hogenauer: "A Class of Digital
Filters for Decimation and Interpolation "discloses a special class of
FIR filters (Finite Impulse Response Filter / Filter without signal feedback).
KURZDARSTELLUNG
DER ERFINDUNGSUMMARY
THE INVENTION
Die
vorliegende Erfindung, wie in dem beigefügten Anspruch definiert ist,
wurde gemacht, um das obige Problem in dem Stand der Technik zu
lösen,
und es ist eine Aufgabe der vorliegenden Erfindung, Frequenzumsetzer-
und Modulatorschaltungen bereitzustellen, welche in kleinen und abgleichfreien
Konfigurationen bereitgestellt werden können.The
present invention as defined in the appended claim
was made to address the above problem in the prior art
to solve,
and it is an object of the present invention to provide frequency translation
and to provide modulator circuits which are in small and balanced free
Configurations can be provided.
Gemäß der vorliegenden
Erfindung wird die obige Aufgabe im Hinblick auf die Tatsache erreicht,
dass die Übertragungsfunktion
eines Filters eines verzögerungs-
und verzerrungsfreien, rechteckigen Impulsantworttyps in der Form
einer Summe von Folgen ohne eine Multiplikation angegeben werden
kann, durch Bilden des Filters in Form einer Summe von Folgen der Übertragungsfunktion
und durch Extrahieren eines harmonischen Spektrums, während ein
digitales Sendesignal moduliert wird, um die Frequenzumsetzung durchzuführen, wodurch
die Schaltung klein in der Größe hergestellt
werden kann und eine abgleichfreie Struktur aufweisen kann.According to the present
Invention achieves the above object in view of the fact
that the transfer function
a filter of a delay
and distortion-free, rectangular impulse response type in the form
a sum of sequences without a multiplication
can, by forming the filter in the form of a sum of sequences of the transfer function
and by extracting a harmonic spectrum while a
digital transmission signal is modulated to perform the frequency conversion, thereby
the circuit made small in size
can be and may have a balance-free structure.
Wenn
das digitale Bandpass-Sendesignal interpoliert wird, um die Abtastfrequenz
zu erhöhen,
kann die Kennlinie des Interpolationsfilters nach der Digital-Analog-Umwandlung
sanft erzeugt werden und folglich kann die Schaltung miniaturisiert
werden. Weiterhin wird, wenn eine der Frequenzen eines harmonischen Spektrums,
die einem ganzzahligen Vielfachen der Abtastfrequenz entspricht,
während
der Interpolation des digitalen Bandpass-Sendesignals extrahiert wird, die Frequenzumsetzung
durchgeführt,
um ein Bandpasssignal zu erhalten, und dann wird das Signal digital-analog
umgewandelt. Folglich kann verhindert werden, dass eine Gleichstrom-Offsetspannung,
die später
an einem Operationsverstärker
oder dergleichen angelegt wird, die Verschlechterung der modulierten
Welle verursacht, z. B. Trägerrest,
und folglich kann die Schaltung eine abgleichfreie Struktur aufweisen.
Außerdem,
wenn das Digitalfilter zum Durchführen der obigen Interpolation und
Frequenzumsetzung von einem verzögerungs- und verzerrungsfreien,
rechteckigen Impulsantworttyp ist, welcher in Form einer Summe von
Folgen angeordnet wird, die auf die Filterübertragungsfunktion hinweisen, kann
das Filter ohne die Verwendung eines Vervielfachers und mit Verzögerungsschaltungen
und Addierern/Substrahierern realisiert werden. Außerdem,
da der Zähler
der Übertragungsfunktion
mit einem langsamen Taktsignal arbeitet, können die Anzahlen der Verzögerungsschaltungen
und Addierer/Substrahierer im Vergleich zu denen in einer gewöhnlichen
Filterstruktur, die auf der Berechnung der "Summe von Produkten" basiert, beachtlich verringert werden,
mit dem Ergebnis, dass die Schaltung kleiner in der Größe mit weniger Leistungsverbrauch
hergestellt werden kann. Da die Multiplikation unnötig ist
und eine geringere Anzahl von Addierern/Substrahierer erforderlich
ist, kann die Filterberechnung auf der Basis einer ganzzahligen
Operation durchgeführt
werden, ohne einen Operationsfehler nur durch Vergrößern der
Wortlänge
(Anzahl von Addierern/Substrahierern) der Addierer/Substrahierer
um die Anzahl der Bits.When the digital band-pass transmission signal is interpolated to increase the sampling frequency, the characteristic of the interpolation filter after the digital-to-analog conversion can be smoothly generated, and hence the circuit can be miniaturized. Further, when one of the frequencies of a harmonic spectrum corresponding to an integer multiple of the sampling frequency is extracted during the interpolation of the digital bandpass transmit signal, the frequency conversion is performed to obtain a bandpass signal, and then the signal is digital-to-analog converted. Consequently, it can be prevented that a DC offset voltage, which is applied later to an operational amplifier or the like, causes the deterioration of the modulated wave, for. B. carrier residue, and thus the circuit may have a balance-free structure. In addition, if the digital filter for performing the above interpolation and frequency conversion is of a delay and distortion-free, rectangular impulse response type arranged in the form of a sum of sequences indicative of the filter transfer function, the filter can operate without the use of a multiplier and with delay circuits and adders / Substrahierern be realized. In addition, since the counter of the transfer function operates on a slow clock signal, the numbers of the delay circuits and adder / subtractors can be remarkably reduced compared to those in an ordinary filter structure based on the calculation of the "sum of products", with the result in that the circuit can be made smaller in size with less power consumption. Since the multiplication is unnecessary and a smaller number of adders / subtracters are required, the filter calculation can be performed on the basis of an integer operation without an operation error only by increasing the word length (number of adders / subtractors) of the adders / subtractors by the number the bits.
KURZBESCHREIBUNG
DER ZEICHNUNGENSUMMARY
THE DRAWINGS
1 ist
ein Blockschaltbild einer Anordnung einer Frequenzumsetzerschaltung
gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung; 1 Fig. 12 is a block diagram of an arrangement of a frequency converter circuit according to a first embodiment of the present invention;
2 ist
ein Zeitdiagramm von Signalen, die in der ersten Ausführungsform
der vorliegenden Erfindung vorkommen; 2 Fig. 11 is a timing chart of signals occurring in the first embodiment of the present invention;
3 zeigt
eine Wellenform der Impulsantwort an eine Übertragungsfunktion HB(z) in
der ersten Ausführungsform
der vorliegenden Erfindung; 3 shows a waveform of the impulse response to a transfer function HB (z) in the first embodiment of the present invention;
4A und 4B sind
Kennlinien, die die Beziehungen zwischen der Frequenz und der Verstärkung einer Übertragungsfunktion
HB(z) in der ersten Ausführungsform
der vorliegenden Erfindung zeigen; 4A and 4B Fig. 15 are graphs showing the relationships between the frequency and the gain of a transfer function HB (z) in the first embodiment of the present invention;
5A und 5B sind
Kennlinien, die die Beziehungen zwischen der Frequenz und der Verstärkung einer Übertragungsfunktion
H(z) in der ersten Ausführungsform
der vorliegenden Erfindung zeigen; 5A and 5B Fig. 15 are graphs showing the relations between the frequency and the gain of a transfer function H (z) in the first embodiment of the present invention;
6A, 6B und 6C zeigen
Filterkonfigurationen zum Realisieren der Übertragungsfunktion in der
ersten Ausführungsform
der vorliegenden Erfindung; 6A . 6B and 6C show filter configurations for realizing the transfer function in the first embodiment of the present invention;
7 ist
ein Blockschaltbild einer Anordnung eines Teils einer Modulatorschaltung
gemäß einer
zweiten Ausführungsform
der vorliegenden Erfindung; 7 Fig. 10 is a block diagram of an arrangement of a part of a modulator circuit according to a second embodiment of the present invention;
8 ist
ein Blockschaltbild einer Anordnung eines Teils einer Modulatorschaltung
gemäß einer
dritten Ausführungsform
der vorliegenden Erfindung; 8th Fig. 10 is a block diagram of an arrangement of a part of a modulator circuit according to a third embodiment of the present invention;
9 ist
eine Wellenform der Impulsantwort an eine Übertragungsfunktion HL(z) in
der dritten Ausführungsform
der vorliegenden Erfindung; 9 is a waveform of the impulse response to a transfer function HL (z) in the third embodiment of the present invention;
10 ist
eine Kennlinie, die eine Beziehung zwischen der Frequenz und der
Verstärkung
der Übertragungsfunktion
HL(z) in der dritten Ausführungsform
der vorliegenden Erfindung zeigt; 10 Fig. 11 is a characteristic curve showing a relationship between the frequency and the gain of the transfer function HL (z) in the third embodiment of the present invention;
11 ist
eine Kennlinie, die eine Beziehung zwischen der Frequenz und der
Verstärkung
einer Übertragungsfunktion
H(z) in der dritten Ausführungsform
der vorliegenden Erfindung zeigt; 11 Fig. 15 is a characteristic curve showing a relationship between the frequency and the gain of a transfer function H (z) in the third embodiment of the present invention;
12 ist
ein Blockschaltbild einer Anordnung einer Modulatorschaltung des
Standes der Technik. 12 Figure 12 is a block diagram of an arrangement of a prior art modulator circuit.
BESCHREIBUNG DER BEVORZUGTEN
AUSFÜHRUNGSFORMENDESCRIPTION OF THE PREFERRED
EMBODIMENTS
Eine
Frequenzumsetzerschaltung gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung wird mit Bezug auf ein Blockschaltbild
von 1 und ein Zeitdiagramm von 2 erläutert.A frequency converter circuit according to a first embodiment of the present invention will be described with reference to a block diagram of FIG 1 and a timing diagram of 2 explained.
In
der Frequenzumsetzerschaltung der ersten Ausführungsform wird ein digitales
12-Bit-Bandpass-Sendesignal, das eine Abtastfrequenz von 768 kHz,
eine Mittenfrequenz von 192 kHz und eine Bandbreite von 16 kHz aufweist,
auf ein digitales 24 MHz-Bandpass-Sendesignal frequenzumgesetzt,
das eine Abtastfrequenz von 96 MHz (= 768 kHz × 125) und eine Mittenfrequenz
von 24 MHz aufweist, das digital-analogumgewandelt wird und dann
durch ein Bandpassfilter (BPF/band pass filter) von einer Mittenfrequenz
24 MHz übertragen
wird, um ein analoges Sendesignal zu erhalten. Das Digitalfilter
in der ersten Ausführungsform weist
eine Übertragungsfunktion
H(z) auf, welche ausgedrückt
wird als: wo z–1 eine
Verzögerung
von (96 MHz)–1 angibt.In the frequency converter circuit of the first embodiment, a 12-bit digital band-pass transmission signal having a sampling frequency of 768 kHz, a center frequency of 192 kHz and a bandwidth of 16 kHz is frequency-converted to a 24-MHz digital band-pass transmission signal comprising one Sampling frequency of 96 MHz (= 768 kHz × 125) and a center frequency of 24 MHz, which is digital-to-analog converted and then by a band pass filter (BPF / band pass filter) is transmitted from a center frequency 24 MHz to obtain an analog transmission signal , The digital filter in the first embodiment has a transfer function H (z) which is expressed as: where z -1 is a delay of (96 MHz) indicates -1.
3 ist
eine Wellenform der Impulsantwort auf eine Übertragungsfunktion HB(z), 4A und 4B sind
Frequenz-Verstärkungs-Kennlinien
für die Übertragungsfunktion
und 5A und 5B sind Frequenz-Verstärkungs-Kennlinien
für die Übertragungsfunktion
H(z). Das vorliegende Filter ist ein Bandpassfilter, das eine Mittenfrequenz
von 24 MHz aufweist. Da Punkte eines harmonischen Spektrums, die
mit Abstand von der Mittenfrequenz um ein Vielfaches von 384 kHz
angeordnet sind, den Sperrfrequenzen der Übertragungsfunktion H(z) entsprechen,
wird ersichtlich, dass diese Punkte des Spektrums um 70 dB oder
mehr gedämpft werden. 6A, 6B und 6C sind
Konfigurationen zum Realisieren der Übertragungsfunktion, die durch
die Gleichung (1) ausgedrückt
ist, wobei 6A eine reine Kaskadenschaltungskonfiguration ist, 6B eine
direkte Konfiguration der Übertragungsfunktionen
HB(z) von 6A ist und 6C der 6B entspricht,
aber die Zählerteile
der Übertragungsfunktion
H(z), die auf der Abtastfrequenz von 768 kHz arbeiten, neu angeordnet
werden, wie in ihrer vorhergehenden Stufe verbunden, während die
Nennerteile der Übertragungsfunktion
H(z), die auf der Abtastfrequenz von 96 MHz arbeiten, neu angeordnet
werden, wie in ihrer letzten Stufe verbunden. In der vorliegenden
Ausführungsform
wird die Konfiguration von 6C benutzt. 3 is a waveform of the impulse response to a transfer function HB (z), 4A and 4B are frequency gain characteristics for the transfer function and 5A and 5B are frequency gain characteristics for the transfer function H (z). The present filter is a bandpass filter having a center frequency of 24 MHz. Since points of a harmonic spectrum spaced apart from the center frequency by a multiple of 384 kHz correspond to the rejection frequencies of the transfer function H (z), it can be seen that these points of the spectrum are attenuated by 70 dB or more. 6A . 6B and 6C are configurations for realizing the transfer function expressed by the equation (1), where 6A is a pure cascade circuit configuration, 6B a direct configuration of the transfer functions HB (z) of 6A is and 6C of the 6B but the counter parts of the transfer function H (z) operating at the sampling frequency of 768 kHz are rearranged as connected in their previous stage, while the denominator parts of the transfer function H (z) operating at the sampling frequency of 96 MHz , rearranged as connected in their last stage. In the present embodiment, the configuration of 6C used.
In 1 wird
eine Eingangsklemme 101 für den Eingang des digitalen
Bandpass-Sendesignals an ein Verzögerungsregister 102 und
eine Takterzeugungsschaltung 120 angeschlossen. Ein Verzögerungsregister 103 ist
von einem 12-Bit-Typ. Das Verzögerungsregister 102,
welches von einem 12-Bit-Typ ist, wird an die Eingangsklemme 101,
das Verzögerungsregister 103 und
die Takterzeugungsschaltung 120 angeschlossen. Ein Addierer 104 ist
von einem 13-Bit-Typ. Das Verzögerungsregister 103 wird
an das Verzögerungsregister 102,
den Addierer 104 und die Takterzeugungsschaltung 120 angeschlossen.
Ein Verzögerungsregister 105 ist
von einem 13-Bit-Typ und ein Addierer 107 ist von einem
14-Bit-Typ. Der Addierer 104 wird an die Eingangsklemme 101,
das Verzögerungsregister 103,
das Verzögerungsregister 105 und
den Addierer 107 angeschlossen. Ein Verzögerungsregister 106 ist
von einem 13-Bit-Typ. Das Verzögerungsregister 105 wird
an den Addierer 104, das Verzögerungsregister 106 und
die Takterzeugungsschaltung 120 angeschlossen. Das Verzögerungsregister 106 wird
an das Verzögerungsregister 105,
den Addierer 107 und die Takterzeugungsschaltung 120 angeschlossen.
Ein Verzögerungsregister 108 ist
von einem 14-Bit-Typ und ein Addierer 110 ist von einem
15-Bit-Typ. Der Addierer 107 wird an den Addierer 104,
das Verzögerungsregister 105,
das Verzögerungsregister 106,
das Verzögerungsregister 108 und
den Addierer 110 angeschlossen. Ein Verzögerungsregister 109 ist
von einem 14-Bit-Typ. Das Verzögerungsregister 108 wird
an den Addierer 107, das Verzögerungsregister 109,
den Addierer 110 und die Takterzeugungsschaltung 120 angeschlossen.
Das Verzögerungsregister 109 wird
an das Verzögerungsregister 108,
den Addierer 110 und die Takterzeugungsschaltung 120 angeschlossen.
Ein Schalter (SW) 111 ist für das Einfügen des 0-Signals. Der Addierer 110 wird
an den Addierer 107, das Verzögerungsregister 108,
das Verzögerungsregister 109 und
den Schalter 111 angeschlossen. Ein Subtrahierer 112 ist
von einem 16-Bit-Typ. Der Schalter 111 wird an den Addierer 110,
den Subtrahierer 112 und die Takterzeugungsschaltung 120 angeschlossen.
Ein Verzögerungsregister 113 ist
von einem 16-Bit-Typ und ein. Subtrahierer 114. Der Subtrahierer 112 wird
an den Schalter 111, das Verzögerungsregister 113 und
den Subtrahierer 114 angeschlossen. Ein Verzögerungsregister 115 ist
von einem 17-Bit-Typ. Das Verzögerungsregister 113 wird
an den Subtrahierer 112, den Subtrahierer 114,
das Verzögerungsregister 115 und
die Takterzeugungsschaltung 120 angeschlossen. Ein Subtrahierer 116 ist
von einem 18-Bit-Typ.
Der Subtrahierer 114 wird an das Verzögerungsregister 113,
das Verzögerungsregister 115 und
den Subtrahierer 116 angeschlossen. Das Verzögerungsregister 115 wird
an den Subtrahierer 114, den Subtrahierer 116 und
die Takterzeugungsschaltung 120 angeschlossen. Ein Verzögerungsregister 117 ist
von einem 18-Bit-Typ und ein Digital-Analog-Wandler 118 ist
von einem 12-Bit-Typ. Der Subtrahierer 116 wird an das
Verzögerungsregister 115,
das Verzögerungsregister 117 und
den Digital-Analog-Wandler 118 angeschlossen. Das Verzögerungsregister 117 wird
an den Subtrahierer 116, den Digital-Analog-Wandler 118 und
die Takterzeugungsschaltung 120 angeschlossen. Ein Bandpassfilter 119 ist
von einem analogen Typ. Der Digital-Analog-Wandler 118 wird an
den Subtrahierer 116, das Verzögerungsregister 117,
das analoge Bandpassfilter 119 und die Takterzeugungsschaltung 120 angeschlossen.
Das Bezugszeichen 120 bezeichnet eine Takterzeugungsschaltung.
Das analoge Bandpassfilter 119 wird an den Digital-Analog-Wandler 118 und
die Takterzeugungsschaltung 120 angeschlossen. Die Takterzeugungsschaltung 120 wird
an das Verzögerungsregister 102,
das Verzögerungsregister 103,
das Verzögerungsregister 105,
das Verzögerungsregister 106,
das Verzögerungsregister 108,
das Verzögerungsregister 109,
den Schalter 111, das Verzögerungsregister 113,
das Verzögerungsregister 115, das
Verzögerungsregister 117 und
den Digital-Analog-Wandler 118 angeschlossen. Das Bezugszeichen 121 bezeichnet
eine Ausgangsklemme für
den Ausgang der analogen modulierten Welle, dessen Klemme an das analoge
Bandpassfilter 119 angeschlossen wird. Anschließend wird
die Arbeitsweise der vorliegenden Ausführungsform erläutert. In 1,
wenn die Eingangsklemme 101 für den Eingang des digitalen
Bandpass-Sendesignals
zu allererst einen Abtastwert an einer ansteigenden Flanke eines
768 kHz-Taktsignals von der Takterzeugungsschaltung 120 empfängt, addiert
der Addierer 104 den Inhalt des Verzögerungsregisters 103 zu
dem Eingangsignal, addiert der Addierer 107 den Inhalt
des Verzögerungsregisters 109 zu
einem Ausgang des Addierers 107, addiert der Addierer 110 den
Inhalt des Verzögerungsregisters 109 zu
einem Ausgang des Addierers 107 und gibt die Addition an
den Schalter 111 aus, so dass an einer abfallenden Flanke
des 768 kHz-Taktsignals ein Ausgang des Verzögerungsregisters 108 an
das Verzögerungsregister 109,
der Ausgang des Addierers 107 an das Verzögerungsregister 108,
ein Ausgang des Verzögerungsregisters 105 an
das Verzögerungsregister 106,
der Ausgang des Addierers 104 an das Verzögerungsregister 105,
ein Ausgang des Verzögerungsregisters 102 an
das Verzögerungsregister 103 angelegt
wird, und ein Eingangssignal, das von der Eingangsklemme 101 empfangen wurde,
an das Verzögerungsregister 102 gesendet
wird. Der Schalter 111 gibt den Ausgang des Addierers 110 für eine Zeit
aus, die einem Takt eines 96 MHz-Taktsignals von dem Punkt der ansteigenden
Flanke des 768 kHz-Taktsignals entspricht, gibt aber Null für eine Zeit,
die den restlichen 124 Takten entspricht, als 96 MHz-Abtastausgangssignal
aus. Weiterhin subtrahiert an der ansteigenden Flanke des 96 MHz-Taktsignals,
das von der Takterzeugungsschaltung 120 empfangen wurde,
der Subtrahierer 112 den Inhalt des Verzögerungsregisters 113 von
dem Ausgang des Schalters 111, substrahiert der Subtrahierer 114 den
Inhalt des Verzögerungsregisters 115 von
dem Ausgang des Subtrahierers 112, subtrahiert der Subtrahierer 116 den
Inhalt des Verzögerungsregisters 117 von
einem Ausgang des Subtrahierers 114 und gibt sein Subtraktionsergebnis
an den Digital-Analog-Wandler 118 aus. An der abfallenden
Flanke des 96 MHz-Taktsignals wird der Ausgang des Subtrahierers 116 an
das Verzögerungsregister 117,
der Ausgang des Subtrahierers 114 an das Verzögerungsregister 115,
der Ausgang des Subtrahierers 112 an das Verzögerungsregister 113 angelegt.
Ein Ausgang des Digital-Analog-Wandlers 118 wird an das
analoge Bandpassfilter 119 übertragen, das eine Mittenfrequenz
von 24 MHz aufweist, um ein analoges Sendesignal zu bilden.In 1 becomes an input terminal 101 for the input of the digital bandpass transmit signal to a delay register 102 and a clock generating circuit 120 connected. A delay register 103 is of a 12-bit type. The delay register 102 , which is of a 12-bit type, is connected to the input terminal 101 , the delay register 103 and the clock generation circuit 120 connected. An adder 104 is of a 13-bit type. The delay register 103 is sent to the delay register 102 , the adder 104 and the clock generation circuit 120 connected. A delay register 105 is of a 13-bit type and an adder 107 is of a 14-bit type. The adder 104 gets to the input terminal 101 , the delay register 103 , the delay register 105 and the adder 107 connected. A delay register 106 is of a 13-bit type. The delay register 105 gets to the adder 104 , the delay register 106 and the clock generation circuit 120 connected. The delay register 106 is sent to the delay register 105 , the adder 107 and the clock generation circuit 120 connected. A delay register 108 is of a 14-bit type and an adder 110 is of a 15-bit type. The adder 107 gets to the adder 104 , the delay register 105 , the delay register 106 , the delay register 108 and the adder 110 connected. A delay register 109 is of a 14-bit type. The delay register 108 gets to the adder 107 , the delay register 109 , the adder 110 and the clock generation circuit 120 connected. The delay register 109 is sent to the delay register 108 , the adder 110 and the clock generation circuit 120 connected. A switch (SW) 111 is for inserting the 0 signal. The adder 110 gets to the adder 107 , the delay register 108 , the delay register 109 and the switch 111 connected. A subtractor 112 is of a 16-bit type. The desk 111 gets to the adder 110 , the subtractor 112 and the clock generation circuit 120 connected. A delay register 113 is of a 16-bit type and a. subtractor 114 , The subtractor 112 gets to the switch 111 , the delay register 113 and the subtractor 114 connected. A delay register 115 is of a 17-bit type. The delay register 113 is sent to the subtractor 112 , the subtractor 114 , the delay register 115 and the clock generation circuit 120 connected. A subtractor 116 is of an 18-bit type. The subtractor 114 is sent to the delay register 113 , the delay register 115 and the subtractor 116 connected. The delay register 115 is sent to the subtractor 114 , the subtractor 116 and the clock generation circuit 120 connected. A delay register 117 is of an 18-bit type and a digital-to-analog converter 118 is of a 12-bit type. The subtractor 116 is sent to the delay register 115 , the delay register 117 and the digital-to-analog converter 118 connected. The delay register 117 is sent to the subtractor 116 , the digital-to-analog converter 118 and the clock generation circuit 120 connected. A bandpass filter 119 is of an analog type. The digital-to-analog converter 118 is sent to the subtractor 116 , the delay register 117 , the analog bandpass filter 119 and the clock generation circuit 120 connected. The reference number 120 denotes a clock generating circuit. The analog bandpass filter 119 gets to the digital-to-analog converter 118 and the clock generation circuit 120 connected. The clock generation circuit 120 is sent to the delay register 102 , the delay register 103 , the delay register 105 , the delay register 106 , the delay register 108 , the delay register 109 , the switch 111 , the delay register 113 , the delay register 115 , the delay register 117 and the digital-to-analog converter 118 connected. The reference number 121 denotes an output terminal for the output of the analog modulated wave whose terminal is connected to the analog bandpass filter 119 is connected. Next, the operation of the present embodiment will be explained. In 1 if the input terminal 101 for the input of the digital bandpass transmit signal, firstly a sample on a rising edge of a 768 kHz clock signal from the clock generation circuit 120 receives, adds the adder 104 the contents of the delay register 103 to the input signal, the adder adds 107 the contents of the delay register 109 to an output of the adder 107 , adds the adder 110 the contents of the delay register 109 to an output of the adder 107 and gives the addition to the switch 111 off, so that on a falling edge of the 768 kHz clock signal, an output of the delay register 108 to the delay register 109 , the output of the adder 107 to the delay register 108 , an output of the delay register 105 to the delay register 106 , the output of the adder 104 to the delay register 105 , an output of the delay register 102 to the delay register 103 is applied, and an input signal from the input terminal 101 was received, to the delay register 102 is sent. The desk 111 gives the output of the adder 110 for a time corresponding to one clock of a 96 MHz clock signal from the rising edge point of the 768 kHz clock signal, but outputs zero for a time corresponding to the remaining 124 clocks as a 96 MHz scan output signal. Further, at the rising edge of the 96 MHz clock signal subtracted from the clock generation circuit 120 was received, the subtractor 112 the contents of the delay register 113 from the output of the switch 111 , the subtractor subtracts 114 the contents of the delay register 115 from the output of the subtractor 112 , subtracts the subtractor 116 the contents of the delay register 117 from an output of the subtractor 114 and gives its subtraction result to the digital-to-analog converter 118 out. At the falling edge of the 96 MHz clock signal, the output of the subtractor 116 to the delay register 117 , the output of the subtractor 114 to the delay register 115 , the output of the subtractor 112 to the delay register 113 created. An output of the digital-to-analog converter 118 goes to the analog bandpass filter 119 which has a center frequency of 24 MHz to form an analog transmission signal.
In
dieser Weise kann gemäß der ersten
Ausführungsform
der vorliegenden Erfindung durch Durchführen der Interpolationsoperation über das
digitale Bandpass-Sendesignal,
um die Abtastfrequenz zu vergrößern, die
Kennlinie des analogen Bandpassfilters 119 sanft erzeugt
werden, um eine kleine Schaltung zu realisieren. Weiterhin, während der
Interpolation des digitalen Bandpass-Sendesignals, wird eine der Frequenzen eines
harmonischen Spektrums, die einem Vielfachen der Abtastfrequenz
entspricht, für
die Frequenzumsetzung extrahiert, um ein Bandpasssignal zu erhalten
und dann wird das Signal digital-analog umgewandelt. Aus diesem
Grund wird eine Gleichstrom-Offsetspannung, die später ein
einem Operationsverstärker
oder dergleichen angelegt wird, eine Verschlechterung der modulierten
Welle verursachen, z. B. Trägerrest,
folglich eine abgleichfreie Schaltung realisieren.In this way, according to the first embodiment of the present invention, by performing the interpolation operation via the digital band-pass transmission signal to increase the sampling frequency, the characteristic of the analog band-pass filter 119 be generated gently to realize a small circuit. Further, during the interpolation of the digital bandpass transmission signal, one of the frequencies of a harmonic spectrum which is a multiple of the sampling frequency is extracted for frequency conversion to obtain a bandpass signal, and then the signal is digital-to-analog converted. For this reason, a DC offset voltage which is later applied to an operational amplifier or the like will cause deterioration of the modulated wave, e.g. B. carrier rest, thus realize a trim-free circuit.
Wenn
das Digitalfilter (Kammfilter) zum Durchführen der oben erwähnten Interpolation
und Frequenzumsetzung von einem gruppenverzögerten und verzerrungsfreien,
rechteckigen Impulsantworttyp ist und in Form einer Summe von Folgen
implementiert wird, die auf seine Filterübertragungsfunktion hinweist,
kann dieses Filter die Notwendigkeit zur Bereitstellung von Vervielfachern
beseitigen und kann mit der Verwendung von Verzögerungsschaltungen und Addierern/Substrahierer
allein realisiert werden. Das heißt, die Frequenzumsetzung kann
ohne die Notwendigkeit der Einstellung mit Verwendung des verzögerungs-
und verzerrungsfreien Digitalfilters durchgeführt werden. Weiterhin, da dieses
Digitalfilter trotz der Abtastfrequenz von 96 MHz bei 768 kHz für die Hälfte der
Verarbeitung davon arbeitet, erfordert das Filter nur 3 Verzögerungsschaltungen
und 2 Substrahierer pro Stufe HB(z), das heißt, insgesamt 9 Verzögerungsschaltungen
und 6 Substrahierer, mit dem Ergebnis, dass die ganze Schaltung
klein in der Größe und niedrig
im Leistungsverbrauch hergestellt werden kann. Außerdem kann,
wenn der Subtrahierer, der eine Wortlänge von maximal 18 Bit aufweist,
hergestellt wird, die Berechnung ohne Fehler durchgeführt werden.If
the digital filter (comb filter) for performing the above-mentioned interpolation
and frequency conversion of a group-delayed and distortion-free,
is rectangular impulse response type and in the form of a sum of sequences
implemented, which indicates its filter transfer function,
This filter may need to provide multipliers
eliminate and can with the use of delay circuits and adders / subtractors
be realized alone. That is, the frequency conversion can
without the need of hiring with the use of delaying
and distortion-free digital filters. Furthermore, since this
Digital filter despite the sampling frequency of 96 MHz at 768 kHz for half of
Processing of this works, the filter requires only 3 delay circuits
and 2 subtractors per stage HB (z), that is, a total of 9 delay circuits
and 6 subtractors, with the result that the whole circuit
small in size and low
can be produced in power consumption. In addition,
if the subtractor, which has a maximum word length of 18 bits,
the calculation is performed without errors.
Zweite AusführungsformSecond embodiment
Anschließend wird
eine zweite Ausführungsform
der vorliegenden Erfindung erläutert.
In 7 ist ein Blockschaltbild einer Anordnung einer
Frequenzumsetzerschaltung in einer Modulatorschaltung der vorliegenden
Ausführungsform
gezeigt.Next, a second embodiment of the present invention will be explained. In 7 Fig. 12 is a block diagram of an arrangement of a frequency converter circuit in a modulator circuit of the present embodiment.
In
der Modulatorschaltung der vorliegenden Ausführungsform wird ein digitales
12-Bit-Bandpass-Sendesignal, das eine Abtastfrequenz von 48 kHz
und eine Bandbreite von 16 kHz aufweist, in ein digitales Bandpass-Sendesignal
frequenzumgesetzt, das eine Abtastfrequenz von 96 MHz (= 384 kHz × 250) und
eine Mittenfrequenz von 24 MHz aufweist, das digital-analog umgewandelt
wird, und durch ein Bandpassfilter übertragen, das eine Mittenfrequenz
von 24 MHz aufweist, um ein analoges Sendesignal zu erhalten. Die Übertragungsfunktion
H(z) eines Digitalfilters in der vorliegenden Ausführungsform
wird durch eine Gleichung (2) ausgedrückt, welche folgt. wo z–1 eine
Verzögerung
von (384 kHz)–1 bezeichnet.In the modulator circuit of the present embodiment, a 12-bit digital band-pass transmission signal having a sampling frequency of 48 kHz and a bandwidth of 16 kHz is frequency-converted to a digital band-pass transmission signal having a sampling frequency of 96 MHz (= 384 kHz × 250) and a center frequency of 24 MHz, which is digital-to-analog converted, and transmitted through a band-pass filter having a center frequency of 24 MHz to obtain an analog transmission signal. The transfer function H (z) of a digital filter in the present embodiment is expressed by an equation (2) which follows. where z -1 denotes a delay of (384 kHz) -1.
In 7 bezeichnet
das Bezugszeichen 301 eine Eingangsklemme für den Eingang
des digitalen Bandpass-Sendesignals,
bezeichnet das Bezugszeichen 302 ein 12-Bit-Verzögerungsregister 302 und
bezeichnet 320 eine Takterzeugungsschaltung. Die Eingangsklemme 301 wird
an das Verzögerungsregister 302 und
die Takterzeugungsschaltung 320 angeschlossen. Das Bezugszeichen 303 bezeichnet
ein 12-Bit-Verzögerungsregister.
Das Verzögerungsregister 302 wird
an die Eingangsklemme 301, das Verzögerungsregister 303 und
die Takterzeugungsschaltung 320 angeschlossen. Das Bezugszeichen 304 bezeichnet
einen 13-Bit-Addierer. Das Verzögerungsregister 303 wird
an das Verzögerungsregister 302,
den Addierer 304 und die Takterzeugungsschaltung 320 angeschlossen.
Das Bezugszeichen 305 bezeichnet ein 13-Bit-Verzögerungsregister
und 307 bezeichnet einen 14-Bit- Addierer. Der Addierer 304 wird
an die Eingangsklemme 301, das Verzögerungsregister 303,
das Verzögerungsregister 305 und
den Addierer 307 angeschlossen. Das Bezugszeichen 306 bezeichnet
ein 13-Bit-Verzögerungsregister.
Das Verzögerungsregister 305 wird
an den Addierer 304, das Verzögerungsregister 306 und
die Takterzeugungsschaltung 320 angeschlossen. Das Verzögerungsregister 306 wird
an das Verzögerungsregister 305,
den Addierer 307 und die Takterzeugungsschaltung 320 angeschlossen.
Das Bezugszeichen 308 bezeichnet ein 14-Bit-Verzögerungsregister
und 310 bezeichnet einen 15-Bit-Addierer. Der Addierer 307 wird
an den Addierer 304, das Verzögerungsregister 305,
das Verzögerungsregister 306,
das Verzögerungsregister 308 und
den Addierer 310 angeschlossen. Das Bezugszeichen 309 bezeichnet
ein 14-Bit-Verzögerungsregister.
Das Verzögerungsregister 308 wird
an den Addierer 307, das Verzögerungsregister 309,
den Addierer 310 und die Takterzeugungsschaltung 320 angeschlossen. Das
Verzögerungsregister 309 wird
an das Verzögerungsregister 308,
den Addierer 310 und die Takterzeugungsschaltung 320 angeschlossen.
Das Bezugszeichen 311 bezeichnet einen Schalter (SW) zum
Einfügen des
0-Signals. Der Addierer 310 wird an den Addierer 307,
das Verzögerungsregister 308,
das Verzögerungsregister 309 und
den Schalter 311 angeschlossen. Das Bezugszeichen 312 bezeichnet
einen 16-Bit-Subtrahierer.
Der Schalter 311 wird an den Addierer 310, den
Subtrahierer 312 und die Takterzeugungsschaltung 320 angeschlossen.
Das Bezugszeichen 313 bezeichnet ein 16-Bit-Verzögerungsregister und 314 bezeichnet
einen 17-Bit-Subtrahierer.
Der Subtrahierer 312 wird an den Schalter 311,
das Verzögerungsregister 313 und den
Subtrahierer 314 angeschlossen. Das Bezugszeichen 315 bezeichnet
ein 17-Bit-Verzögerungsregister. Das
Verzögerungsregister 313 wird
an den Subtrahierer 312, den Subtrahierer 314,
das Verzögerungsregister 315 und
die Takterzeugungsschaltung 320 angeschlossen. Das Bezugszeichen 316 bezeichnet
einen 18-Bit-Subtrahierer. Der Subtrahierer 314 wird an
das Verzögerungsregister 313,
das Verzögerungsregister 315 und
den Subtrahierer 316 angeschlossen. Das Verzögerungsregister 315 wird
an den Subtrahierer 314, den Subtrahierer 316 und
die Takterzeugungsschaltung 320 angeschlossen. Das Bezugszeichen 317 bezeichnet
ein 18-Bit-Verzögerungsregister
und 318 bezeichnet einen 12-Bit-Digital-Analog-Wandler. Der Subtrahierer 316 wird
an das Verzögerungsregister 315,
das Verzögerungsregister 317 und
den Digital-Analog-Wandler 318 angeschlossen. Das Verzögerungsregister 317 wird
an den Subtrahierer 316, den Digital-Analog-Wandler 318 und
die Takterzeugungsschaltung 320 angeschlossen. Das Bezugszeichen 319 bezeichnet
ein analoges Bandpassfilter. Der Digital-Analog-Wandler 318 wird
an den Subtrahierer 316, das Verzögerungsregister 317, das
analoge Bandpassfilter 319 und die Takterzeugungsschaltung 320 angeschlossen.
Das Bezugszeichen 321 bezeichnet eine Ausgangsklemme der
analogen modulierten Welle. Das analoge Bandpassfilter 319 wird an
den Digital-Analog-Wandler 318 und die Ausgangsklemme 321 der
analogen modulierten Welle angeschlossen. Die Takterzeugungsschaltung 320 wird
an das Verzögerungsregister 302,
das Verzögerungsregister 303,
das Verzögerungsregister 305,
das Verzögerungsregister 306,
das Verzögerungsregister 308,
das Verzögerungsregister 309,
den Schalter 311, das Verzögerungsregister 313,
das Verzögerungsregister 315, das
Verzögerungsregister 317 und
den Digital-Analog-Wandler 318 angeschlossen. Die Ausgangsklemme 321 der
analogen modulierten Welle wird an das analoge Bandpassfilter 319 angeschlossen.In 7 denotes the reference numeral 301 an input terminal for the input of the digital bandpass transmission signal, denoted by the reference numeral 302 a 12-bit delay register 302 and labeled 320 a clock generating circuit. The input terminal 301 is sent to the delay register 302 and the clock generation circuit 320 connected. The reference number 303 denotes a 12-bit delay register. The delay register 302 gets to the input terminal 301 , the delay register 303 and the clock generation circuit 320 connected. The reference number 304 denotes a 13-bit adder. The delay register 303 is sent to the delay register 302 , the adder 304 and the clock generation circuit 320 connected. The reference number 305 denotes a 13-bit delay register and 307 denotes a 14-bit adder. The adder 304 gets to the input terminal 301 , the delay register 303 , the delay register 305 and the adder 307 connected. The reference number 306 denotes a 13-bit delay register. The delay register 305 gets to the adder 304 , the delay register 306 and the clock generation circuit 320 connected. The delay register 306 is sent to the delay register 305 , the adder 307 and the clock generation circuit 320 connected. The reference number 308 denotes a 14-bit delay register and 310 denotes a 15-bit adder. The adder 307 gets to the adder 304 , the delay register 305 , the delay register 306 , the delay register 308 and the adder 310 connected. The reference number 309 denotes a 14-bit delay register. The delay register 308 gets to the adder 307 , the delay register 309 , the adder 310 and the clock generation circuit 320 connected. The delay register 309 is sent to the delay register 308 , the adder 310 and the clock generation circuit 320 connected. The reference number 311 denotes a switch (SW) for inserting the 0 signal. The adder 310 gets to the adder 307 , the delay register 308 , the delay register 309 and the switch 311 connected. The reference number 312 denotes a 16-bit subtractor. The desk 311 gets to the adder 310 , the subtractor 312 and the clock generation circuit 320 connected. The reference number 313 denotes a 16-bit delay register and 314 denotes a 17-bit subtractor. The subtractor 312 gets to the switch 311 , the delay register 313 and the subtractor 314 connected. The reference number 315 denotes a 17-bit delay register. The delay register 313 is sent to the subtractor 312 , the subtractor 314 , the delay register 315 and the clock generation circuit 320 connected. The reference number 316 denotes an 18-bit subtractor. The subtractor 314 is sent to the delay register 313 , the delay register 315 and the subtractor 316 connected. The delay register 315 is sent to the subtractor 314 , the subtractor 316 and the clock generation circuit 320 connected. The reference number 317 denotes an 18-bit delay register and 318 refers to a 12-bit digital-to-analog converter. The subtractor 316 is sent to the delay register 315 , the delay register 317 and the digital-to-analog converter 318 connected. The delay register 317 is sent to the subtractor 316 , the digital-to-analog converter 318 and the clock generation circuit 320 connected. The reference number 319 denotes an analog bandpass filter. The digital-to-analog converter 318 is sent to the subtractor 316 , the delay register 317 . the analog bandpass filter 319 and the clock generation circuit 320 connected. The reference number 321 denotes an output terminal of the analog modulated wave. The analog bandpass filter 319 gets to the digital-to-analog converter 318 and the output terminal 321 connected to the analog modulated wave. The clock generation circuit 320 is sent to the delay register 302 , the delay register 303 , the delay register 305 , the delay register 306 , the delay register 308 , the delay register 309 , the switch 311 , the delay register 313 , the delay register 315 , the delay register 317 and the digital-to-analog converter 318 connected. The output terminal 321 the analog modulated wave is sent to the analog bandpass filter 319 connected.
Die
Arbeitsweise der vorliegenden Ausführungsform wird als Nächstes erläutert. In 7,
wenn der Addierer 304 einen Abtastwert von der Eingangsklemme 301 an
einer ansteigenden Flanke eines 48 kHz-Taktsignals empfängt, das
von der Takterzeugungsschaltung 320 empfangen wurde, addiert
der Addierer 304 den Inhalt des Verzögerungsregisters 303 zu dem
Eingangsignal, addiert der Addierer 307 den Inhalt des
Verzögerungsregisters 306 zu
einem Ausgang des Addierers 304, addiert der Addierer 310 den
Inhalt des Verzögerungsregisters 309 zu
einem Ausgang des Addierers 307 und gibt sein Additionsergebnis
an den Schalter 311 aus, so dass an einer abfallenden Flanke
des 48 kHz-Taktsignals
ein Ausgang des Verzögerungsregisters 308 an
das Verzögerungsregister 309 angelegt
wird, ein Ausgang des Addierers 307 an das Verzögerungsregister 308,
ein Ausgang des Verzögerungsregisters 305 an
das Verzögerungsregister 306,
ein Ausgang des Addierers 304 an das Verzögerungsregister 305,
ein Ausgang des Verzögerungsregisters 302 an
das Verzögerungsregister 303 und
das Eingangssignal der Eingangsklemme 301 an das Verzögerungsregister 302 angelegt wird.
In dieser Schaltung gibt der Schalter 311 den Ausgang des
Addierers 310 für
eine Zeit aus, die einem Takt des 96 MHz-Taktsignals von der ansteigenden
Flanke des 48 kHz-Taktsignals entspricht, gibt aber Null für eine Zeit,
die den restlichen 124 Takten entspricht, als 96 MHz-Abtastausgangssignal
aus. Weiterhin subtrahiert an ansteigenden Flanken eines 96 MHz-Taktsignals von der
Takterzeugungsschaltung 320 der Subtrahierer 312 den
Inhalt des Verzögerungsregisters 313 von
dem Ausgang des Schalters 311, subtrahiert der Subtrahierer 314 den
Inhalt des Verzögerungsregisters 315 von
dem Ausgang des Subtrahierers 312, subtrahiert der Subtrahierer 316 den
Inhalt des Verzögerungsregisters 317 von
dem Ausgang des Subtrahierers 314 und gibt sein Subtraktionsergebnis
an den Digital-Analog-Wandler 318 aus, so dass an abfallenden
Flanken des 96 MHz-Taktsignals der Ausgang des Subtrahierers 316 an
das Verzögerungsregister 317,
der Ausgang des Subtrahierers 314 an das Verzögerungsregister 315 und
der Ausgang des Subtrahierers 312 an das Verzögerungsregister 313 angelegt
wird. Der Ausgang des Digital-Analog-Wandlers 318 wird
durch das analoge Bandpassfilter 319 übertragen, das eine Mittenfrequenz
von 24 MHz aufweist, um ein analoges Sendesignal zu bilden.The operation of the present embodiment will be explained next. In 7 if the adder 304 one sample from the input terminal 301 on a rising edge of a 48 kHz clock signal supplied by the clock generation circuit 320 was received, the adder adds 304 the contents of the delay register 303 to the input signal, the adder adds 307 the contents of the delay register 306 to an output of the adder 304 , adds the adder 310 the contents of the delay register 309 to an output of the adder 307 and gives its addition result to the switch 311 off, so that on one falling edge of the 48 kHz clock signal, an output of the delay register 308 to the delay register 309 is created, an output of the adder 307 to the delay register 308 , an output of the delay register 305 to the delay register 306 , an output of the adder 304 to the delay register 305 , an output of the delay register 302 to the delay register 303 and the input signal of the input terminal 301 to the delay register 302 is created. In this circuit gives the switch 311 the output of the adder 310 for a time corresponding to one clock of the 96 MHz clock signal from the rising edge of the 48 kHz clock signal, but outputs zero for a time corresponding to the remaining 124 clocks as a 96 MHz sampling output. Further subtracted on rising edges of a 96 MHz clock signal from the clock generation circuit 320 the subtractor 312 the contents of the delay register 313 from the output of the switch 311 , subtracts the subtractor 314 the contents of the delay register 315 from the output of the subtractor 312 , subtracts the subtractor 316 the contents of the delay register 317 from the output of the subtractor 314 and gives its subtraction result to the digital-to-analog converter 318 so that on falling edges of the 96 MHz clock signal, the output of the subtractor 316 to the delay register 317 , the output of the subtractor 314 to the delay register 315 and the output of the subtractor 312 to the delay register 313 is created. The output of the digital-to-analog converter 318 is through the analog bandpass filter 319 which has a center frequency of 24 MHz to form an analog transmission signal.
Wie
oben erwähnt,
wird gemäß der dritten
Ausführungsform
der vorliegenden Erfindung das digitale Bandpass-Sendesignal durch das Digitalfilter
in der vorhergehenden Stufe interpoliert, um ein Bandpasssignal zu
erhalten, das eine Abtastfrequenz von 96 MHz und eine Mittenfrequenz
von 24 MHz aufweist, und die Frequenzumsetzerschaltung in der ersten
Ausführungsform
wird in der letzten Stufe benutzt, mit dem Ergebnis, dass die Modulatorschaltung
klein in der Größe hergestellt
werden kann und eine abgleichfreie Struktur aufweisen kann.As
mentioned above,
becomes according to the third
embodiment
the present invention, the digital bandpass transmission signal through the digital filter
in the previous stage, to interpolate a bandpass signal
obtained a sampling frequency of 96 MHz and a center frequency
of 24 MHz, and the frequency converter circuit in the first
embodiment
is used in the last stage, with the result that the modulator circuit
made small in size
can be and may have a balance-free structure.
Dritte AusführungsformThird embodiment
Eine
dritte Ausführungsform
der vorliegenden Erfindung wird als Nächstes unter Bezug auf ein
Blockschaltbild von 8 erläutert. In der Modulatorschaltung
der dritten Ausführungsform
wird ein digitales 12-Bit-Bandpass-Sendesignal, das eine Abtastfrequenz
von 64 kHz und eine Bandbreite von 16 kHz aufweist, auf ein digitales
Bandpass-Sendesignal
frequenzumgesetzt, das eine Abtastfrequenz von 96 MHz (= 384 kHz × 250) und
eine Mittenfrequenz von 24 MHz aufweist, das digital-analog umgewandelt
wird, und dann durch ein Bandpassfilter, das eine Mittenfrequenz
von 24 MHz aufweist, übertragen
wird, um ein analoges Sendesignal zu erhalten. In der dritten Ausführungsform
wird ein digitales Bandpass-Sendesignal durch ein Digitalfilter interpoliert,
das die Übertragungsfunktion
H(z) aufweist, die durch eine Gleichung (3) ausgedrückt ist,
um ein Signal zu erhalten, dass eine Abtastfrequenz von 384 kHz
aufweist, multipliziert mit 1, 0, –1, 0, 1, ..., um ein digitales
12-Bit-Bandpass-Sendesignal
zu erhalten, das eine Mittenfrequenz von 96 kHz aufweist, und dann durch
die Frequenzumsetzerschaltung der ersten Ausführungsform frequenzumgesetzt
wird. Obgleich das Umwandlungsverhältnis der Abtastfrequenz, das
auf der Gleichung (2) basiert, durch ein Vielfaches der Potenz von
2 in der dritten Ausführungsform
begrenzt wird, ist die Abtastfrequenzumwandlung eines ganzzahligen Vielfachen
in der Gleichung (3) möglich. wo z–1 eine
Verzögerung
von (384 kHz)–1 bezeichnet.A third embodiment of the present invention will next be described with reference to a block diagram of FIG 8th explained. In the modulator circuit of the third embodiment, a 12-bit digital band-pass transmission signal having a sampling frequency of 64 kHz and a bandwidth of 16 kHz is frequency-converted to a digital band-pass transmission signal having a sampling frequency of 96 MHz (= 384 kHz × 250) and has a center frequency of 24 MHz, which is digital-to-analog converted, and then transmitted through a band-pass filter having a center frequency of 24 MHz to obtain an analog transmission signal. In the third embodiment, a digital band-pass transmission signal is interpolated by a digital filter having the transfer function H (z) expressed by an equation (3) to obtain a signal having a sampling frequency of 384 kHz multiplied by 1, 0, -1, 0, 1, ... to obtain a digital 12-bit band-pass transmission signal having a center frequency of 96 kHz, and then frequency converted by the frequency converter circuit of the first embodiment. Although the conversion ratio of the sampling frequency based on the equation (2) is limited by a multiple of the power of 2 in the third embodiment, the sampling frequency conversion of an integer multiple is possible in the equation (3). where z -1 denotes a delay of (384 kHz) -1.
9 ist
eine Wellenform der Impulsantwort auf eine Übertragungsfunktion HL(z), 10 ist
eine Frequenz-Verstärkungs-Kennlinie
für die Übertragungsfunktion
HL(z), und 11 ist eine Frequenz-Verstärkungs-Kennlinie
für die Übertragungsfunktion
H(z). Das vorliegende Filter ist ein Tiefpassfilter (LPF) und ein harmonisches
Spektrum, das einem ganzzahligen Vielfachen von 64 kHz entspricht,
entspricht den Sperrfrequenzen der H(z), wobei das Eingangssignal
um einen Wert von 70 dB oder mehr gedämpft wird. 9 is a waveform of the impulse response to a transfer function HL (z), 10 is a frequency gain characteristic for the transfer function HL (z), and 11 is a frequency gain characteristic for the transfer function H (z). The present filter is a low-pass filter (LPF) and a harmonic spectrum corresponding to an integer multiple of 64 kHz corresponds to the cut-off frequencies of H (z), whereby the input signal is attenuated by a value of 70 dB or more.
In 8.
bezeichnet das Bezugszeichen 501 eine Eingangsklemme 501 für den Eingang
des digitalen Bandpass-Sendesignals,
bezeichnet das Bezugszeichen 502 ein 12-Bit-Verzögerungsregister,
bezeichnet 503 einen 13-Bit-Subtrahierer und bezeichnet 518 eine
Ausgangsklemme der analogen modulierten Welle. Die Eingangsklemme 501 wird
an das Verzögerungsregister 502,
den Subtrahierer 503 und die Ausgangsklemme 518 der
analogen modulierten Welle angeschlossen. Das Verzögerungsregister 502 wird
an die Eingangsklemme 501, den Subtrahierer 503 und
die Ausgangsklemme 518 der analogen modulierten Welle angeschlossen.
Das Bezugszeichen 504 bezeichnet ein 12-Bit-Verzögerungsregister
und 505 bezeichnet einen 14-Bit-Subtrahierer. Der Subtrahierer 503 wird
an die Eingangsklemme 501, das Verzögerungsregister 502, das
Verzögerungsregister 504 und
den Subtrahierer 505 angeschlossen. Das Bezugszeichen 517 bezeichnet eine
Takterzeugungsschaltung. Das Verzögerungsregister 504 wird
an den Subtrahierer 503, den Subtrahierer 505 und
die Takterzeugungsschaltung 517 angeschlossen. Das Bezugszeichen 506 bezeichnet
ein 14-Bit-Verzögerungsregister
und 507 bezeichnet einen 14-Bit-Subtrahierer. Der Subtrahierer 505 wird
an den Subtrahierer 503, das Verzögerungsregister 504,
das Verzögerungsregister 506 und
den Subtrahierer 507 angeschlossen. Das Verzögerungsregister 506 wird
an den Subtrahierer 505, den Subtrahierer 507 und
die Takterzeugungsschaltung 517 angeschlossen. Das Bezugszeichen 508 bezeichnet
einen Schalter (SW). Der Subtrahierer 507 wird an den Subtrahierer 505,
das Verzögerungsregister 506,
den Schalter 508 und die Takterzeugungsschaltung 517 angeschlossen.
Das Bezugszeichen 509 bezeichnet einen 16-Bit-Subtrahierer.
Der Schalter 508 wird an den Subtrahierer 507,
den Subtrahierer 509 und die Takterzeugungsschaltung 517 angeschlossen.
Das Bezugszeichen 510 bezeichnet ein 16-Bit-Verzögerungsregister und 511 bezeichnet
einen 17-Bit-Subtrahierer.
Der Subtrahierer 509 wird an den Schalter 508,
das Verzögerungsregister 510 und
den Subtrahierer 511 angeschlossen. Das Verzögerungsregister 510 wird
an den Subtrahierer 509, den Subtrahierer 511 und
die Takterzeugungsschaltung 517 angeschlossen. Das Bezugszeichen 512 bezeichnet
ein 17-Bit-Verzögerungsregister
und 513 bezeichnet einen 18-Bit-Subtrahierer. Der Subtrahierer 511 wird
an das Verzögerungsregister 510,
das Verzögerungsregister 512 und
den Subtrahierer 513 angeschlossen. Das Verzögerungsregister 512 wird
an den Subtrahierer 511, den Subtrahierer 513 und
die Takterzeugungsschaltung 517 angeschlossen. Das Bezugszeichen 514 bezeichnet
ein 18-Bit-Verzögerungsregister
und 515 bezeichnet einen Vervielfacher. Der Subtrahierer 513 wird
an das Verzögerungsregister 512,
das Verzögerungsregister 514 und
den Vervielfacher 515 angeschlossen. Das Verzögerungsregister 514 wird
an den Subtrahierer 513, den Vervielfacher 515 und
die Takterzeugungsschaltung 517 angeschlossen. Das Bezugszeichen 516 bezeichnet
eine Frequenzumsetzerschaltung in der ersten Ausführungsform.
Der Vervielfacher 515 wird an den Subtrahierer 513,
das Verzögerungsregister 514 und
die Frequenzumsetzerschaltung 516 angeschlossen. Die Frequenzumsetzerschaltung 516 wird
an den Vervielfacher 515, die Takterzeugungsschaltung 517 und
die Ausgangsklemme 518 der analogen modulierten Welle angeschlossen.
Die Takterzeugungsschaltung 517 wird an das Verzögerungsregister 502,
das Verzögerungsregister 504,
das Verzögerungsregister 506,
den Schalter 508, das Verzögerungsregister 510,
das Verzögerungsregister 512,
das Verzögerungsregister 514 und
die Frequenzumsetzerschaltung 516 angeschlossen. Die Ausgangsklemme 518 der
analogen modulierten Welle wird an die Frequenzumsetzerschaltung 516 angeschlossen.In 8th , denotes the reference numeral 501 an input terminal 501 for the input of the digital bandpass transmission signal, denoted by the reference numeral 502 a 12-bit delay register 503 a 13-bit subtractor and called 518 an output terminal of the analog modulated wave. The input terminal 501 is sent to the delay register 502 , the subtractor 503 and the output terminal 518 connected to the analog modulated wave. The delay register 502 gets to the input terminal 501 , the subtractor 503 and the output terminal 518 connected to the analog modulated wave. The reference number 504 denotes a 12-bit delay register and 505 denotes a 14-bit subtractor. The subtractor 503 gets to the input terminal 501 , the delay register 502 , the delay register 504 and the subtractor 505 connected. The reference number 517 denotes a clock generating circuit. The delay register 504 is sent to the subtractor 503 , the subtractor 505 and the clock generation circuit 517 connected. The reference number 506 denotes a 14-bit delay register and 507 denotes a 14-bit subtractor. The subtractor 505 is sent to the subtractor 503 , the delay register 504 , the delay register 506 and the subtractor 507 connected. The delay register 506 is sent to the subtractor 505 , the subtractor 507 and the clock generation circuit 517 connected. The reference number 508 denotes a switch (SW). The subtractor 507 is sent to the subtractor 505 , the delay register 506 , the switch 508 and the clock generation circuit 517 connected. The reference number 509 denotes a 16-bit subtractor. The desk 508 is sent to the subtractor 507 , the subtractor 509 and the clock generation circuit 517 connected. The reference number 510 denotes a 16-bit delay register and 511 denotes a 17-bit subtractor. The subtractor 509 gets to the switch 508 , the delay register 510 and the subtractor 511 connected. The delay register 510 is sent to the subtractor 509 , the subtractor 511 and the clock generation circuit 517 connected. The reference number 512 denotes a 17-bit delay register and 513 denotes an 18-bit subtractor. The subtractor 511 is sent to the delay register 510 , the delay register 512 and the subtractor 513 connected. The delay register 512 is sent to the subtractor 511 , the subtractor 513 and the clock generation circuit 517 connected. The reference number 514 denotes an 18-bit delay register and 515 denotes a multiplier. The subtractor 513 is sent to the delay register 512 , the delay register 514 and the multiplier 515 connected. The delay register 514 is sent to the subtractor 513 , the multiplier 515 and the clock generation circuit 517 connected. The reference number 516 denotes a frequency converter circuit in the first embodiment. The multiplier 515 is sent to the subtractor 513 , the delay register 514 and the frequency converter circuit 516 connected. The frequency converter circuit 516 gets to the multiplier 515 , the clock generation circuit 517 and the output terminal 518 connected to the analog modulated wave. The clock generation circuit 517 is sent to the delay register 502 , the delay register 504 , the delay register 506 , the switch 508 , the delay register 510 , the delay register 512 , the delay register 514 and the frequency converter circuit 516 connected. The output terminal 518 the analog modulated wave is sent to the frequency converter circuit 516 connected.
Die
Arbeitsweise der vorliegenden Ausführungsform wird dann erläutert. In 9,
wenn ein Abtastwert von der Eingangsklemme 501 an einer
ansteigenden Flanke des 64 kHz-Taktsignals
von der Takterzeugungsschaltung 517 empfangen wird, subtrahiert
der Subtrahierer 503 den Inhalt des Verzögerungsregisters 502 von
dem Eingangssignal, subtrahiert der Subtrahierer 505 den
Inhalt des Verzögerungsregisters 504 von einem
Ausgang des Subtrahierers 503, subtrahiert der Subtrahierer 507 den
Inhalt des Verzögerungsregisters 506 von
einem Ausgang des Subtrahierers 505 und gibt sein Subtraktionsergebnis
an den Schalter 508 aus, so dass an einer abfallenden Flanke
des 64 kHz-Taktsignals ein Ausgang des Subtrahierers 505 an
das Verzögerungsregister 506,
der Ausgang des Subtrahierers 503 an das Verzögerungsregister 504 und
das Eingangssignal der Eingangsklemme 501 an das Verzögerungsregister 502 angelegt
wird. Der Schalter 508 gibt den Ausgang des Subtrahierers 507 für eine Zeit
aus, die einem Takt des 384 kHz-Taktsignals
von der ansteigenden Flanke des 64 kHz-Taktsignals entspricht, gibt aber 0
für eine
Zeit aus, die den restlichen 5 Takten davon für den 384 kHz-Abtastausgang
entspricht. Weiterhin subtrahiert an einer ansteigenden Flanke des
384 kHz-Taktsignals von der Takterzeugungsschaltung 517 der
Subtrahierer 509 den Inhalt des Verzögerungsregisters 510 von
dem Ausgang des Schalters 508, subtrahiert der Subtrahierer 511 den
Inhalt des Verzögerungsregisters 512 von
dem Ausgang des Subtrahierers 509, subtrahiert der Subtrahierer 513 den
Inhalt des Verzögerungsregisters 514 von
dem Ausgang des Subtrahierers 511, multipliziert der Vervielfacher 515 den Ausgang
des Subtrahierers 513 mit {jn +
(–j)n}/2 = 1, 0, –1, 0, 1, ..., so dass an einer
abfallenden Flanke des 384 kHz-Taktsignals der Ausgang des Subtrahierers 509 an
das Verzögerungsregister 510,
der Ausgang des Subtrahierers 511 an das Verzögerungsregister 512,
der Ausgang des Subtrahierers 513 an das Verzögerungsregister 514 angelegt
wird. Da der Vervielfacher 515 ein Bandpasssignal ausgibt,
das eine Abtastfrequenz von 384 kHz und eine Mittenfrequenz von
24 MHz aufweist, gibt die Frequenzumsetzerschaltung 516, die
sich nach dem Vervielfacher 515 befindet, ein analoges
Sendesignal durch ein analoges Bandpassfilter aus, das eine Mittenfrequenz
von 24 MHz aufweist.The operation of the present embodiment will be explained. In 9 when a sample from the input terminal 501 on a rising edge of the 64 kHz clock signal from the clock generation circuit 517 is received subtracts the subtractor 503 the contents of the delay register 502 from the input signal, the subtractor subtracts 505 the contents of the delay register 504 from an output of the subtractor 503 , subtracts the subtractor 507 the contents of the delay register 506 from an output of the subtractor 505 and gives its subtraction result to the switch 508 out, such that on a falling edge of the 64 kHz clock signal, an output of the subtractor 505 to the delay register 506 , the output of the subtractor 503 to the delay register 504 and the input signal of the input terminal 501 to the delay register 502 is created. The desk 508 gives the output of the subtractor 507 but for a time equal to one clock of the 384 kHz clock signal from the rising edge of the 64 kHz clock signal, outputs 0 for a time corresponding to the remaining 5 clocks thereof for the 384 kHz scan output. Further subtracted on a rising edge of the 384 kHz clock signal from the clock generation circuit 517 the subtractor 509 the contents of the delay register 510 from the output of the switch 508 , subtracts the subtractor 511 the contents of the delay register 512 from the output of the subtractor 509 , subtracts the subtractor 513 the contents of the delay register 514 from the output of the subtractor 511 , the multiplier multiplies 515 the output of the subtractor 513 with {j n + (-j) n } / 2 = 1, 0, -1, 0, 1, ..., so that on a falling edge of the 384 kHz clock signal, the output of the subtractor 509 to the delay register 510 , the output of the subtractor 511 to the delay register 512 , the output of the subtractor 513 to the delay register 514 is created. Because the multiplier 515 outputs a bandpass signal having a sampling frequency of 384 kHz and a center frequency of 24 MHz, outputs the frequency converter circuit 516 , after the multiplier 515 is an analog transmission signal through an analog band-pass filter having a center frequency of 24 MHz.
Wie
oben erwähnt,
wird gemäß der dritten
Ausführungsform
der vorliegenden Erfindung das digitale Bandpass-Sendesignal durch das Digitalfilter
in der vorhergehenden Stufe interpoliert, um ein Bandpasssignal zu
erhalten, das eine Abtastfrequenz von 384 MHz und eine Mittenfrequenz
von 24 MHz aufweist, und die Frequenzumsetzerschaltung in der ersten
Ausführungsform
wird in der letzten Stufe benutzt, mit dem Ergebnis, dass die Modulatorschaltung
klein in der Größe hergestellt
werden kann und eine abgleichfreie Struktur aufweisen kann. Weiterhin
ist, obwohl das Umwandlungsverhältnis
der Abtastfrequenz des digitalen Bandpass-Sendesignals auf ein Vielfaches
der Potenz von 2 in der dritten Ausführungsform begrenzt wird, die
Abtastumwandlung, die einem ganzzahligen Vielfachen entspricht,
in der fünften
Ausführungsform
möglich.As
mentioned above,
becomes according to the third
embodiment
the present invention, the digital bandpass transmission signal through the digital filter
in the previous stage, to interpolate a bandpass signal
obtained a sampling frequency of 384 MHz and a center frequency
of 24 MHz, and the frequency converter circuit in the first
embodiment
is used in the last stage, with the result that the modulator circuit
made small in size
can be and may have a balance-free structure. Farther
is, although the conversion ratio
the sampling frequency of the digital bandpass transmit signal to a multiple
the power of 2 is limited in the third embodiment, the
Scan conversion that is an integer multiple,
in the fifth
embodiment
possible.
Wie
in dem Vorhergehenden erläutert
wurde, kann gemäß der vorliegende
Erfindung, wenn das digitale Bandpass-Sendesignal interpoliert wird, um die
Abtastfrequenz zu vergrößern, die
Kennlinie des Interpolationsfilters nach der Digital-Analog-Umwandlung
sanft erzeugt werden und folglich die Schaltung klein in der Größe hergestellt
werden. Weiterhin wird eine der Frequenzen des harmonischen Spektrums,
die einem ganzzahligen Vielfachen der Abtastfrequenz entspricht,
während
der Interpolation des digitalen Bandpass-Sendesignals extrahiert,
auf das Bandpasssignal frequenzumgesetzt und dann digital-analog
umgewandelt. Als eine Folge kann verhindert werden, dass eine Gleichstrom-Offsetspannung,
die später
an einem Operationsverstärker
angelegt wird, die Verschlechterung der modulierten Welle verursacht,
z. B. Trägerrest,
und folglich kann eine abgleichfreie Schaltung realisiert werden.
Wenn das Digitalfilter zum Durchführen der obigen Interpolation und
Frequenzumsetzung von einem verzögerungs- und verzerrungsfreien,
rechteckigen Impulsantworttyp ist, welcher in Form einer Summe von
Folgen angeordnet wird, die auf Übertragungsfunktion
des Filters hinweisen, kann das Filter mit Verwendung von Verzögerungsschaltungen
und Addierern/Substrahierern, anderen als Vervielfachern, implementiert
werden und der Zählerteil
der Übertragungsfunktion
kann mit einem langsamen Taktsignal arbeiten, was, im Vergleich
zu der Anordnung eines gewöhnlichen
Filters, der auf der Summe und der akkumulierten Berechnung basiert,
dazu führt,
dass die Anzahl der Verzögerungsschaltungen
und Addierer/Substrahierer beachtlich verringert werden kann und
entsprechend die Miniaturisierung und der niedrige Leistungsverbrauch
der Schaltung realisiert werden können. Da die Multiplikation
unnötig
ist und eine geringere Anzahl von Addierern/Substrahierer erforderlich
ist, kann die Filterberechnung auf der Basis einer ganzzahligen
Berechnung ohne Berechnungsfehler nur durch Vergrößern der
Wortlänge
des Addierers/Substrahierer um (log2A)-Bits ausgeführt werden
(A ist die Anzahl der Addierer und Substrahierer).As
explained in the foregoing
was, according to the present
Invention, when the digital band-pass transmission signal is interpolated to the
To increase the sampling frequency, the
Characteristic curve of the interpolation filter after digital-to-analog conversion
be produced gently and consequently the circuit made small in size
become. Furthermore, one of the frequencies of the harmonic spectrum,
which corresponds to an integer multiple of the sampling frequency,
while
extracts the interpolation of the digital bandpass transmit signal,
Frequency converted to the bandpass signal and then digital-analog
transformed. As a result, it is possible to prevent a DC offset voltage,
The later
at an operational amplifier
is applied, which causes deterioration of the modulated wave,
z. B. carrier remainder,
and hence a balance-free circuit can be realized.
When the digital filter for performing the above interpolation and
Frequency conversion from a delay-free and distortion-free,
is rectangular impulse response type, which is in the form of a sum of
Sequences will be arranged on transfer function
indicate the filter, the filter with the use of delay circuits
and adders / subtractors, other than multipliers
and the counter part
the transfer function
can work with a slow clock signal, which, in comparison
to the arrangement of an ordinary one
Filters based on the sum and the accumulated calculation,
causes
that the number of delay circuits
and adder / subtractor can be remarkably reduced and
according to the miniaturization and the low power consumption
the circuit can be realized. Because the multiplication
unnecessary
and a smaller number of adders / subtractors is required
is, the filter calculation can be based on an integer
Calculation without calculation error only by enlarging the
word length
of the adder / subtractor are executed by (log2A) bits
(A is the number of adders and subtractors).
Obgleich
die Modulatorschaltung hardwaremäßig in einer
der vorhergehenden Ausführungsformen der
vorliegenden Erfindung ausgeführt
wurde, können
Teile der Modulatorschaltung, die der Erzeugung und der Interpolation
des Basisbandsignals mit einer niedrigen Abtastfrequenz entsprechen,
sowie der langsame Operationsteil (Zählerteil der Übertragungsfunktion)
der Frequenzumsetzerschaltung softwaremäßig unter Verwendung eines
digitalen Signalprozessors (DSP/digital signal processor) oder dergleichen
implementiert werden. In dem letzteren Falle kann die Schaltung
miniaturisiert werden, da der DSP als eine zusätzliche Schaltung nur für den schnellen
Operationsteil (Nennerteil der Übertragungsfunktion)
der Frequenzumsetzerschaltung erforderlich ist. Weiterhin, auch
wenn es in einigen Fällen
erwünscht
ist, die Schaltung durch Umschalten zwischen mehreren Typen von
Modulationssystemen und zwischen mehreren Arten von Übertragungsgeschwindigkeiten
auszuführen,
kann die zusätzliche
Schaltung im Allgemeinen nur durch Umschalten der DSP-Software verwendet
werden, indem so die Miniaturisierung der Schaltung realisiert wird.Although
the modulator circuit in a hardware
the previous embodiments of the
present invention
was, can
Parts of the modulator circuit, the generation and the interpolation
of the baseband signal having a low sampling frequency,
as well as the slow operation part (counter part of the transfer function)
the frequency converter circuit using a software using a
digital signal processor (DSP) or the like
be implemented. In the latter case, the circuit
miniaturized because the DSP as an additional circuit only for the fast
Operation part (denominator part of the transfer function)
the frequency converter circuit is required. Continue, too
if it does in some cases
he wishes
is the circuit by switching between several types of
Modulation systems and between several types of transmission speeds
perform,
can the extra
Circuitry generally used only by switching the DSP software
be realized by thus the miniaturization of the circuit.
